JPH02122725A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02122725A JPH02122725A JP63276618A JP27661888A JPH02122725A JP H02122725 A JPH02122725 A JP H02122725A JP 63276618 A JP63276618 A JP 63276618A JP 27661888 A JP27661888 A JP 27661888A JP H02122725 A JPH02122725 A JP H02122725A
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- Japan
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- terminal
- buffer
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- 239000000872 buffer Substances 0.000 claims abstract description 46
- 230000007246 mechanism Effects 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置における出力バッファの改良に関す
る。
る。
従来の出力バッファは単なるインバーターが多かった。
ＣＭＯ３Ｉ−ランジスタの場合にはＰチャンネルトラン
ジスタ及びＮチャンネルトランジスタのドレイン同志を
接続したものにすぎない。この回路構成をとった場合、
出力バッファに要求される出力能力の増大により各とト
ランジスタサイズが大きくなり、また最近のスイッチン
グ速度の高速化とあいまって出力の反転時に電源系に多
大なノイズが発生する事になった。このノイズが内部論
理回路の誤動作につながりかねない場合もある。
ジスタ及びＮチャンネルトランジスタのドレイン同志を
接続したものにすぎない。この回路構成をとった場合、
出力バッファに要求される出力能力の増大により各とト
ランジスタサイズが大きくなり、また最近のスイッチン
グ速度の高速化とあいまって出力の反転時に電源系に多
大なノイズが発生する事になった。このノイズが内部論
理回路の誤動作につながりかねない場合もある。
そこでこの対策として、スイッチングで速度を多少犠牲
にしてもこのノイズを防ぐ方法として、東芝レビュー４
２巻１０号の図５に示される様な出力ノイズ低減回路が
用いられている。この回路は第５図に示すように出力バ
ッファに相当するＰチャンネルトランジスタ７４とＮチ
ャンネルトランジスタ７９のゲートを直接入力端子７９
と接続するのではなく、その間にＰチャンネルトランジ
スタ７５とＮチャンネルトランジスタ７６及びオンした
トランスミッションゲート７７を入れたものである。
にしてもこのノイズを防ぐ方法として、東芝レビュー４
２巻１０号の図５に示される様な出力ノイズ低減回路が
用いられている。この回路は第５図に示すように出力バ
ッファに相当するＰチャンネルトランジスタ７４とＮチ
ャンネルトランジスタ７９のゲートを直接入力端子７９
と接続するのではなく、その間にＰチャンネルトランジ
スタ７５とＮチャンネルトランジスタ７６及びオンした
トランスミッションゲート７７を入れたものである。
このトランスミッションゲート７７により高電位がＮチ
ャンネルトランジスタ７つのゲートへ達するまで、ある
いは逆に低電位がトランスミッションゲート７７を通し
てＰチャンネルトランジスタ７４のゲートに伝わるまで
若干の時間が必要になる。このためＰチャンネルトラン
ジスタ７４あるいはＮチャンネルトランジスタ７つのス
イッチングする時間が遅れ、これにより出力端子７３に
急激な立上りあるいは立下りの波形が発生する事なく、
電源へのまわり込むノイズもまた減少する事が可能にな
っていた。
ャンネルトランジスタ７つのゲートへ達するまで、ある
いは逆に低電位がトランスミッションゲート７７を通し
てＰチャンネルトランジスタ７４のゲートに伝わるまで
若干の時間が必要になる。このためＰチャンネルトラン
ジスタ７４あるいはＮチャンネルトランジスタ７つのス
イッチングする時間が遅れ、これにより出力端子７３に
急激な立上りあるいは立下りの波形が発生する事なく、
電源へのまわり込むノイズもまた減少する事が可能にな
っていた。
しかし、この出力バッファが使われる回路によってはノ
イズが発生するよりもとにかく応答速度を要求される事
もまた多い。この事は特に汎用の半導体チップに特に言
える事である。汎用品の場合にはどんな使われ方をする
のかわからず様々な場合を想定する必要があるが従来の
回路構成では固定的であり、使う人の用途に合わせるこ
とができない。このため用途に合わせて様々なタイプの
出力バッファを作成する必要があり、これにより様々な
タイプの半導体を設ス１する必要が生じ、またこれら半
導体の個別の生産によりコストの増大を招いていた。
イズが発生するよりもとにかく応答速度を要求される事
もまた多い。この事は特に汎用の半導体チップに特に言
える事である。汎用品の場合にはどんな使われ方をする
のかわからず様々な場合を想定する必要があるが従来の
回路構成では固定的であり、使う人の用途に合わせるこ
とができない。このため用途に合わせて様々なタイプの
出力バッファを作成する必要があり、これにより様々な
タイプの半導体を設ス１する必要が生じ、またこれら半
導体の個別の生産によりコストの増大を招いていた。
そこで本発明はこのような問題点を解決するためのもの
で、その目的とするところは出力バッファにスルーレー
トをコントロールする端子を設け、この端子のコントロ
ールにより、その使われる回路の用途に合わせた出力バ
ッファの設定を行なう事にある。
で、その目的とするところは出力バッファにスルーレー
トをコントロールする端子を設け、この端子のコントロ
ールにより、その使われる回路の用途に合わせた出力バ
ッファの設定を行なう事にある。
本発明の半導体装置は
（１）ａ）出力バッファをそなえた半導体装置において
、 ｂ）出力バッファのスルーレートをコントロールする機
構をそなえ、 Ｃ）上記機構がコントロール端子によってスルーレート
を制御する事ができることを特徴とする。
、 ｂ）出力バッファのスルーレートをコントロールする機
構をそなえ、 Ｃ）上記機構がコントロール端子によってスルーレート
を制御する事ができることを特徴とする。
本発明の上記の構成によれば、出力バッファにスルーレ
ートをコントロールする作用があるため、そのコントロ
ールを外部端子を引き出することにより、外からスルー
レートをどんな状態に設定するのか指示する事が可能と
なる。
ートをコントロールする作用があるため、そのコントロ
ールを外部端子を引き出することにより、外からスルー
レートをどんな状態に設定するのか指示する事が可能と
なる。
以下、本発明について実施例に基づいて詳細に説明する
。
。
第１図は、本発明の半導体装置のブロック図である。１
１は入力端子、１２は単なるバッファではなく、その中
にスルーレートを制御出来る機構を組み込んだスルーレ
ートコントロール付バッファ。１３はそのスルーレート
コントロール付バッファ１２の出力端子。１４はスルー
レートコントロール付バッファ１２のスルーレートを外
部から指示するためのコントロール端子である。
１は入力端子、１２は単なるバッファではなく、その中
にスルーレートを制御出来る機構を組み込んだスルーレ
ートコントロール付バッファ。１３はそのスルーレート
コントロール付バッファ１２の出力端子。１４はスルー
レートコントロール付バッファ１２のスルーレートを外
部から指示するためのコントロール端子である。
入力端子１１より人力された信号はスルーレートコント
ロール付バッファ１２内で処理されるのであるが、その
際コントロール端子１４の状態によりバッファのスルー
レートがどの程度のものか設定される。その設定に従っ
てスルーレートコントロール付バッファ１２の出力が出
力端子１３へ出力される。このコントロール端子１４に
よって、その半導体の使用用途に合わせてスルーレート
の設定が可能になり、使用者の希望に合わせたものか可
能になる。またこのスルーレートの制御により電源への
ノイズの影響も必要に応じて低減する事ができる。
ロール付バッファ１２内で処理されるのであるが、その
際コントロール端子１４の状態によりバッファのスルー
レートがどの程度のものか設定される。その設定に従っ
てスルーレートコントロール付バッファ１２の出力が出
力端子１３へ出力される。このコントロール端子１４に
よって、その半導体の使用用途に合わせてスルーレート
の設定が可能になり、使用者の希望に合わせたものか可
能になる。またこのスルーレートの制御により電源への
ノイズの影響も必要に応じて低減する事ができる。
第２図は本発明の半導体装置の回路図の一例である。２
１は高電位電極。３２は低電位電極、２２は出力バッフ
ァにあたるＰチャンネルトランジスタ。２４は同じく出
力バッファにあたるＮチャンネルトランジスタ。３０．
３１はそれぞれＰチャンネルトランジスタ２２及びＮチ
ャンネルトランジスタ２４のゲートを駆動するインバー
ター３３はスルーレートを制御するコントロール端子で
ある。２つはコントロール端子３３からの入力信号を反
転するためのインバーター。２５．２６はＮチャンネル
トランジスタであり、２５は人力信号を受け、２６はコ
ントロール端子３３の信号をゲートに受ける。２７．２
８はＰチャンネルトランジスタで、それぞれ２７はコン
トロール端子の信号を反転した信号を受け、２７は人力
信号を受ける。３４は入力端子、２３はこのバッファの
出力端子である。
１は高電位電極。３２は低電位電極、２２は出力バッフ
ァにあたるＰチャンネルトランジスタ。２４は同じく出
力バッファにあたるＮチャンネルトランジスタ。３０．
３１はそれぞれＰチャンネルトランジスタ２２及びＮチ
ャンネルトランジスタ２４のゲートを駆動するインバー
ター３３はスルーレートを制御するコントロール端子で
ある。２つはコントロール端子３３からの入力信号を反
転するためのインバーター。２５．２６はＮチャンネル
トランジスタであり、２５は人力信号を受け、２６はコ
ントロール端子３３の信号をゲートに受ける。２７．２
８はＰチャンネルトランジスタで、それぞれ２７はコン
トロール端子の信号を反転した信号を受け、２７は人力
信号を受ける。３４は入力端子、２３はこのバッファの
出力端子である。
コントロール端子３３が低電位（以下略してＬ）だった
場合、Ｎチャンネルトランジスタ２６及びＰチャンネル
トランジスタ２７はオフする。このため、出力バッファ
にあたるＰチャンネルトランジスタ２２及びＮチャンネ
ルトランジスタ２４のゲートを駆動するのは３０．３１
のインバーターのみになる。従って、このインバーター
だけではゲート電極を駆動させるに十分ではなく、どう
してもスイッチング速度に遅れをきたす。これとは逆に
コントロール端子が高電位（以下略してＨ）になった場
合、出力バッファにあたるＰチャンネルトランジスタ２
２とＮチャンネルトランジスタ２４のゲートを駆動する
のはインバーター３０゜３１だけではない。すなわち、
コントロール端子３３がＨの時、Ｎチャンネルトランジ
スタ２６がオンし、Ｐチャンネルトランジスタ２７もイ
ンバーター２９の出力がＬのためオンする。従ってＰチ
ャンネルトランジスタ２２のゲートにとってはＮチャン
ネルトランジスタ２５があるためにインバーター３０の
Ｎチャンネルが強化された事になる。これはＰチャンネ
ルトランジスタ２２のゲートをＬへ引っばり易くなり、
その分スイッチング速度が増する。この事は出力バッフ
ァにあたるＮチャンネルトランジスタ２４にも言える事
である。
場合、Ｎチャンネルトランジスタ２６及びＰチャンネル
トランジスタ２７はオフする。このため、出力バッファ
にあたるＰチャンネルトランジスタ２２及びＮチャンネ
ルトランジスタ２４のゲートを駆動するのは３０．３１
のインバーターのみになる。従って、このインバーター
だけではゲート電極を駆動させるに十分ではなく、どう
してもスイッチング速度に遅れをきたす。これとは逆に
コントロール端子が高電位（以下略してＨ）になった場
合、出力バッファにあたるＰチャンネルトランジスタ２
２とＮチャンネルトランジスタ２４のゲートを駆動する
のはインバーター３０゜３１だけではない。すなわち、
コントロール端子３３がＨの時、Ｎチャンネルトランジ
スタ２６がオンし、Ｐチャンネルトランジスタ２７もイ
ンバーター２９の出力がＬのためオンする。従ってＰチ
ャンネルトランジスタ２２のゲートにとってはＮチャン
ネルトランジスタ２５があるためにインバーター３０の
Ｎチャンネルが強化された事になる。これはＰチャンネ
ルトランジスタ２２のゲートをＬへ引っばり易くなり、
その分スイッチング速度が増する。この事は出力バッフ
ァにあたるＮチャンネルトランジスタ２４にも言える事
である。
Ｐチャンネルトランジスタ２８が加わる事によりインバ
ーター３１かＨ側に強化され、Ｈへ引っばり易くなり、
このために出力端子２３をＬへ高速に反転できる事が可
能となる。
ーター３１かＨ側に強化され、Ｈへ引っばり易くなり、
このために出力端子２３をＬへ高速に反転できる事が可
能となる。
第３図は本発明の半導体装置の別の一実施例である。４
１は高電位電極、４２は低電位電極、５２は入力端子、
４４は出力端子である。５３はこの出力バッファのスル
ーレートを制御するコントロール端子である。４３．４
４はこのスルーレートコントロール付バッファの出力バ
ッファにあたるＰチャンネルトランジスタ及びＮチャン
ネルトランジスタである。４６．５０はＰチャンネルト
ランジスタで出力バツアのケート駆動用に働き、４８．
５４は同じく出力バッファのゲート駆動用Ｎチャンネル
トランジスタである。ここで今までのトランジスタはす
べてエンハンスメント形トランジスタ又はそれに近いト
ランジスタで構成されるが、４８．４つは完全なデイプ
リージョン形トランジスタである。４８はデイプリージ
ョンＮチャンネルトランジスタ、４９はデイプリージョ
ンＰチャンネルトランジスタである。５１はコントロー
ル端子５３の信号を反転するためのインバーターである
。
１は高電位電極、４２は低電位電極、５２は入力端子、
４４は出力端子である。５３はこの出力バッファのスル
ーレートを制御するコントロール端子である。４３．４
４はこのスルーレートコントロール付バッファの出力バ
ッファにあたるＰチャンネルトランジスタ及びＮチャン
ネルトランジスタである。４６．５０はＰチャンネルト
ランジスタで出力バツアのケート駆動用に働き、４８．
５４は同じく出力バッファのゲート駆動用Ｎチャンネル
トランジスタである。ここで今までのトランジスタはす
べてエンハンスメント形トランジスタ又はそれに近いト
ランジスタで構成されるが、４８．４つは完全なデイプ
リージョン形トランジスタである。４８はデイプリージ
ョンＮチャンネルトランジスタ、４９はデイプリージョ
ンＰチャンネルトランジスタである。５１はコントロー
ル端子５３の信号を反転するためのインバーターである
。
コントロール端子５３がＨである場合、デイプリージョ
ンＮチャンネルトランジスタ４８は完全なオン、すなわ
ち導通になる。同じくインバーター５１によって反転さ
れた信号をゲートに受けるデイプリージョンＰチャンネ
ルトランジスタ４９も同じく完全なオン、すなわち導通
状態となる。
ンＮチャンネルトランジスタ４８は完全なオン、すなわ
ち導通になる。同じくインバーター５１によって反転さ
れた信号をゲートに受けるデイプリージョンＰチャンネ
ルトランジスタ４９も同じく完全なオン、すなわち導通
状態となる。
こうなるとＰチャンネルトランジスタ４６及びＮチャン
ネルトランジスタ４７でＰチャンネルトランジスタ４３
を駆動する事になる。この際デイプリージョン形Ｎチャ
ンネルトランジスタ４８の影響はオンしているため少な
い。同様に出力バッファにあたるＮチャンネルトランジ
スタ４５も同じように考えられる。デイプリージョン形
Ｐチャンネルトランジスタ４つがオンしているため、Ｎ
チャンネルトランジスタ４５の駆動はＰチャンネルトラ
ンジスタ５０とＮチャンネルトランジスタ５４になる。
ネルトランジスタ４７でＰチャンネルトランジスタ４３
を駆動する事になる。この際デイプリージョン形Ｎチャ
ンネルトランジスタ４８の影響はオンしているため少な
い。同様に出力バッファにあたるＮチャンネルトランジ
スタ４５も同じように考えられる。デイプリージョン形
Ｐチャンネルトランジスタ４つがオンしているため、Ｎ
チャンネルトランジスタ４５の駆動はＰチャンネルトラ
ンジスタ５０とＮチャンネルトランジスタ５４になる。
これらのトランジスタでゲートを駆動する際デイプリー
ジョンＰチャンネルトランジスタ４９の影響は少ない。
ジョンＰチャンネルトランジスタ４９の影響は少ない。
これに対してコントロール子５３がＬになった場合、デ
イプリージョンＮチャンネルトランジスタ２６及びデイ
プリージョンＰチャンネルトランジスタ２７はオフする
。
イプリージョンＮチャンネルトランジスタ２６及びデイ
プリージョンＰチャンネルトランジスタ２７はオフする
。
しかし、ここで使われているトランジスタはデイプリー
ジョン形トランジスタであるためこのトランジスタのし
きい値電圧を割っていず、従って完全にオフしきれず、
ある程度の導通は保っている。
ジョン形トランジスタであるためこのトランジスタのし
きい値電圧を割っていず、従って完全にオフしきれず、
ある程度の導通は保っている。
このため、この状態にあるトランジスタは数にΩ程度の
抵抗とみなす事ができる。この事はＰチャンネルトラン
ジスタ４３にしてみるとゲートをＬへ引っばるＮチャン
ネルトランジスタ４８に負荷が加わった事になり、ゲー
トの電位をＬへすみやかにもっていきに＜＜シている事
を示す。すなわち、Ｐチャンネルトランジスタ４３のオ
ンするスピードかにぶる。Ｎチャンネルトランジスタ４
５にしても同様であり、Ｎチャンネルトランジスタ４５
のゲートを引っばるＰチャンネルトランジスタ５０に負
荷がかかった事となり、ゲートをＬへもってゆく能力が
劣り、Ｎチャンネルトランジスタ４５のオンするスピー
ドが遅くなる。このためコントロール端子５３の状態に
より入力端子５２から出力端子に抜けるまでのスルーレ
ートが制御する事ができる様になる。これにより急激な
出力の変動が避けられ、電源へのノイズも低減される。
抵抗とみなす事ができる。この事はＰチャンネルトラン
ジスタ４３にしてみるとゲートをＬへ引っばるＮチャン
ネルトランジスタ４８に負荷が加わった事になり、ゲー
トの電位をＬへすみやかにもっていきに＜＜シている事
を示す。すなわち、Ｐチャンネルトランジスタ４３のオ
ンするスピードかにぶる。Ｎチャンネルトランジスタ４
５にしても同様であり、Ｎチャンネルトランジスタ４５
のゲートを引っばるＰチャンネルトランジスタ５０に負
荷がかかった事となり、ゲートをＬへもってゆく能力が
劣り、Ｎチャンネルトランジスタ４５のオンするスピー
ドが遅くなる。このためコントロール端子５３の状態に
より入力端子５２から出力端子に抜けるまでのスルーレ
ートが制御する事ができる様になる。これにより急激な
出力の変動が避けられ、電源へのノイズも低減される。
第４図は本発明の半導体装置のもう一つの実施例である
。６６は入力端子、６３はコントロールケート付バッフ
ァの出力端子。６７はスルーレートを制御するコントロ
ール端子である。６８．６つは出カバソファにあたるＰ
チャンネルトランジスタ及びＮチャンネルトランジスタ
である。６４．７０はインバーター。６５はゲートをコ
ントロール端子６７に接続されたゲートがＨでオンする
トランスミッションゲートである。
。６６は入力端子、６３はコントロールケート付バッフ
ァの出力端子。６７はスルーレートを制御するコントロ
ール端子である。６８．６つは出カバソファにあたるＰ
チャンネルトランジスタ及びＮチャンネルトランジスタ
である。６４．７０はインバーター。６５はゲートをコ
ントロール端子６７に接続されたゲートがＨでオンする
トランスミッションゲートである。
コントロール端子６７がしたった場合、トランスミッシ
ョンゲート６５はオフし、このため出力バッファにあた
るＰチャンネルトランジスタ６３とＮチャンネルトラン
ジスタ６９はインバーター６４のみで駆動される事にな
る。すなわちバッファのゲートを駆動するのはインバー
ター１つである。これに対し、コントロール端子６７が
Ｈであった場合、トランスミッションゲート６５はオン
し、インバーター７０の出力が出力バッファにあたるＰ
チャンネルトランジスタ６８及びＮチャンネルトランジ
スタ６つのゲートの駆動に寄与する。
ョンゲート６５はオフし、このため出力バッファにあた
るＰチャンネルトランジスタ６３とＮチャンネルトラン
ジスタ６９はインバーター６４のみで駆動される事にな
る。すなわちバッファのゲートを駆動するのはインバー
ター１つである。これに対し、コントロール端子６７が
Ｈであった場合、トランスミッションゲート６５はオン
し、インバーター７０の出力が出力バッファにあたるＰ
チャンネルトランジスタ６８及びＮチャンネルトランジ
スタ６つのゲートの駆動に寄与する。
すなわちゲート駆動はインバーター２ってあり、そのゲ
ート駆動能力は倍になり、Ｐチャンネルトランジスタ６
８及びＮチャンネルトランジスタ６９のスイッチングス
ピードが上がる。このことはコントロール端子６７の状
態によりスルーレートが制御できる事を示している。
ート駆動能力は倍になり、Ｐチャンネルトランジスタ６
８及びＮチャンネルトランジスタ６９のスイッチングス
ピードが上がる。このことはコントロール端子６７の状
態によりスルーレートが制御できる事を示している。
ここにあげた実施例は主にＣＭ ＯＳ ｔｉ■造のスル
ーレートコントロール付バッファについて説明を行った
が、これはＣＭＯ３に限るものではない。
ーレートコントロール付バッファについて説明を行った
が、これはＣＭＯ３に限るものではない。
またここにあげた実施例は、コントロール端子が１本で
あるが複数であってもかまわない。またここに挙げた実
施例はあくまでも一実施例にすぎない。
あるが複数であってもかまわない。またここに挙げた実
施例はあくまでも一実施例にすぎない。
以上述べたように本発明によればスルーレートコントロ
ール端子を設けたことにより、ユーザーの希望に合わせ
たスルーレートの設定が可能なる。
ール端子を設けたことにより、ユーザーの希望に合わせ
たスルーレートの設定が可能なる。
この事はスルーレートの問題で様々な使用状態にあった
バッファを作る必要がなくなり、これにかかる設計コス
トと、品種が多くなる事に依るコストアップか避けられ
るという効果がある。
バッファを作る必要がなくなり、これにかかる設計コス
トと、品種が多くなる事に依るコストアップか避けられ
るという効果がある。
また出力バッファが強力な出力能力を持った場合、その
使用環境により多大な出力電流及びスイッチングスピー
ドゆえに電源系へノイズが入り、内部論理の誤動作を引
き起す可能性も生じる。内部論理系への誤動作はどうし
ても避けなければならず、この時スルーレートをコント
ロールし、スイッチング速度を多少弱め誤動作を避けら
れるという効果もある。
使用環境により多大な出力電流及びスイッチングスピー
ドゆえに電源系へノイズが入り、内部論理の誤動作を引
き起す可能性も生じる。内部論理系への誤動作はどうし
ても避けなければならず、この時スルーレートをコント
ロールし、スイッチング速度を多少弱め誤動作を避けら
れるという効果もある。
さらにスルーレートをコントロールする事により、次段
の論理入力を微妙なタイミングでずらせてやる事も可能
となる。
の論理入力を微妙なタイミングでずらせてやる事も可能
となる。
第１図は本発明の実施例である半導体装置のブロック図
。 第２、第３、第４図は本発明の半導体装置の実施例であ
る回路図。 第５図は従来の半導体装置の回路図。 １１・・・入力端子 スルーレートコントロール付バッ ファ 出力端子 コントロール端子 １３ ・ φ １４ ・ １２ ・ ・ ２１ ・ ２２． ２３ ・ ２４． ２つ、 ３２ ・ ３３ ・ ３４ ・ ４１ 壷 ４２ ・ ４３． ４４ ・ ４５． ４８ ・ ・・高電位電極 ２７．２８ φ・Ｐチャンネルトランジスタ ・・出力端子 ２５．２６ ・・Ｎチャンネルトランジスタ ３０．３１ ・・インバーター ・・低電位電極 ・・コントール端子 ・・入力端子 ・・高電位電極 ・・低電位電極 ４６．５０ ・−ｐチャンネルトランジスタ ・・出力端子 ４７．５４ ・・Ｎチャンネルトランジスタ ・・デイプリージョンＮチャンネルト ランジスタ ４つ ・ ５１ ・ ５２ ・ ５３ ・ ６１ ・ ６２ ・ ６３ ・ ６４． ６５ ・ ６７ ・ ６８ ・ ６９ ・ ７１ ・ ７２ ・ ７３ ・ ７４． ７６、 ・・デイプリージョンＮチャンネルト ランジスタ ・争インバーター ・・入力端子 ・・コントロール端子 ・・高電位電極 ・・低電位電極 ・・出力端子 ・中インバーター ・・トランスミッションゲート ・・コントール端子 ・・Ｐチャンネルトランジスタ ・・Ｎチャンネルトランジスタ ・・高電位電極 ・・低電位電極 ・・出力端子 ・・Ｐチャンネルトランジスタ ７つ ・Ｎチャンネルトランジスタ ７７ ・ ・ トランスミッションゲート ７８ ・ ・ ・入力端子 以 上
。 第２、第３、第４図は本発明の半導体装置の実施例であ
る回路図。 第５図は従来の半導体装置の回路図。 １１・・・入力端子 スルーレートコントロール付バッ ファ 出力端子 コントロール端子 １３ ・ φ １４ ・ １２ ・ ・ ２１ ・ ２２． ２３ ・ ２４． ２つ、 ３２ ・ ３３ ・ ３４ ・ ４１ 壷 ４２ ・ ４３． ４４ ・ ４５． ４８ ・ ・・高電位電極 ２７．２８ φ・Ｐチャンネルトランジスタ ・・出力端子 ２５．２６ ・・Ｎチャンネルトランジスタ ３０．３１ ・・インバーター ・・低電位電極 ・・コントール端子 ・・入力端子 ・・高電位電極 ・・低電位電極 ４６．５０ ・−ｐチャンネルトランジスタ ・・出力端子 ４７．５４ ・・Ｎチャンネルトランジスタ ・・デイプリージョンＮチャンネルト ランジスタ ４つ ・ ５１ ・ ５２ ・ ５３ ・ ６１ ・ ６２ ・ ６３ ・ ６４． ６５ ・ ６７ ・ ６８ ・ ６９ ・ ７１ ・ ７２ ・ ７３ ・ ７４． ７６、 ・・デイプリージョンＮチャンネルト ランジスタ ・争インバーター ・・入力端子 ・・コントロール端子 ・・高電位電極 ・・低電位電極 ・・出力端子 ・中インバーター ・・トランスミッションゲート ・・コントール端子 ・・Ｐチャンネルトランジスタ ・・Ｎチャンネルトランジスタ ・・高電位電極 ・・低電位電極 ・・出力端子 ・・Ｐチャンネルトランジスタ ７つ ・Ｎチャンネルトランジスタ ７７ ・ ・ トランスミッションゲート ７８ ・ ・ ・入力端子 以 上
Claims (1)
- （１）ａ）出力バッファをそなえた半導体装置において
、 ｂ）出力バッファのスルーレートをコントロールする機
構をそなえ、 ｃ）上記機構がコントロール端子によってスルーレート
を制御する事ができることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276618A JPH02122725A (ja) | 1988-11-01 | 1988-11-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276618A JPH02122725A (ja) | 1988-11-01 | 1988-11-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02122725A true JPH02122725A (ja) | 1990-05-10 |
Family
ID=17571950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63276618A Pending JPH02122725A (ja) | 1988-11-01 | 1988-11-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02122725A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5589789A (en) * | 1993-10-16 | 1996-12-31 | Nec Corporation | Bus driver circuit for high-speed data transmission |
| US7285976B2 (en) | 2005-01-31 | 2007-10-23 | Freescale Semiconductor, Inc. | Integrated circuit with programmable-impedance output buffer and method therefor |
| US11750182B2 (en) | 2021-11-09 | 2023-09-05 | Fuji Electric Co., Ltd. | Integrated circuit |
-
1988
- 1988-11-01 JP JP63276618A patent/JPH02122725A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5589789A (en) * | 1993-10-16 | 1996-12-31 | Nec Corporation | Bus driver circuit for high-speed data transmission |
| US6040724A (en) * | 1993-10-16 | 2000-03-21 | Nec Corporation | Bus driver circuit having adjustable rise and fall times |
| US7285976B2 (en) | 2005-01-31 | 2007-10-23 | Freescale Semiconductor, Inc. | Integrated circuit with programmable-impedance output buffer and method therefor |
| US11750182B2 (en) | 2021-11-09 | 2023-09-05 | Fuji Electric Co., Ltd. | Integrated circuit |
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