WO2009024717A2 - Dispositif de test de circuit analogique - Google Patents

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WO2009024717A2
WO2009024717A2 PCT/FR2008/051460 FR2008051460W WO2009024717A2 WO 2009024717 A2 WO2009024717 A2 WO 2009024717A2 FR 2008051460 W FR2008051460 W FR 2008051460W WO 2009024717 A2 WO2009024717 A2 WO 2009024717A2
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power source
analog circuit
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Florian Espalieu
Paul Giletti
Frederic Poullet
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Dolphin Integration
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    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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    • G01R31/3004—Current or voltage test
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    • H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
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    • G01R31/2839—Fault-finding or characterising using signal generators, power supplies or circuit analysers
    • G01R31/2841—Signal generators

Definitions

  • the present invention relates to a method and a device for testing an analog circuit of a mixed digital / analog circuit. Presentation of the prior art
  • a mixed digital-to-analog circuit simultaneously comprises analog components and logical (or digital) components that can be connected to a same power source or to different power sources that pollute through various parasitic elements, such as resistors. capacitors or inductors.
  • FIG. 1 schematically represents a mixed electronic circuit 10 comprising analog components forming a circuit 12 (A) called an analog circuit.
  • the circuit 12 may correspond to amplifiers, analog filters, analog / analog, analog / digital or digital / analog converters, oscillators, etc.
  • the circuit 10 also comprises logic components, for example logic gates, latches, etc. forming a circuit 14 (D) called logic circuit or digital circuit.
  • the supply of the components of the analog circuit 12 is obtained by connecting the circuit 12 to a source of a first reference potential Vref ⁇ and to a source of a second reference potential, for example the ground GND ⁇ of the analog circuit.
  • the supply voltage of the analog circuit is called the voltage Uref, which corresponds to the difference between the first and second reference potentials.
  • the supply of the components of the digital circuit 14 is obtained by connecting the circuit 14 to a source of a third reference potential Vref ⁇ and to a source of a fourth reference potential, for example the ground GND Q of the digital circuit.
  • the supply voltage of the digital circuit is called the voltage Uref ⁇ which corresponds to the difference between the third and fourth reference potentials.
  • the digital circuit 14 operates synchronously, i.e. it operates from one or more clock signals that clock the operation of logic components such as flip-flops.
  • logic components such as flip-flops.
  • numerous simultaneous or near-simultaneous switches of the signals used by the logic components are observed. All of these simultaneous or quasi-simultaneous switching results in significant current draws on the power supply side of the digital circuit 14. This results in disturbances on the analog circuit side 12, in particular in the circuit power supply. analog 12, the distribution of potentials in the substrate of the analog circuit 12, etc. By way of example, temporary variations of the supply voltage Uref ⁇ can be observed. These disturbances on the analog circuit 12 cause a degradation of the performance of the analog circuit 12.
  • the analog circuit 12 is tested independently of the digital circuit 14, in particular to determine the performance.
  • it does not take into account the disturbances affecting the analog circuit 12, in particular the variations of the supply voltage Uref ⁇ of the analog circuit 12, due to the operation of the digital circuit 14. therefore can not determine the degradations of the performance of the analog circuit 12 which result from the joint use of the analog circuits 12 and digital 14.
  • FIG. 2 shows a test device 20 comprising the analog circuit 12 and an emulator 22 intended to reproduce, at least partially, the disturbances of the supply voltage Uref 2 due to the digital circuit 14.
  • the emulator 22 must satisfy several constraints. It must be as simple as possible for the manufacturing cost of the test circuit 20 to be as low as possible. However, it must reproduce with sufficient accuracy the disturbances of the supply voltage Uref ⁇ due to the digital circuit 14 so that the test provides relevant information as to the drop in performance of the analog circuit 12. Finally, the same emulator 22 must, after reprogramming, be able to reproduce the disturbances due to different digital circuits 14 so as not to have to design a test device 20 for each digital circuit 14 with which the analog circuit 12 is likely to be used. Summary of the invention
  • the present invention provides a method and apparatus for testing an analog circuit for operating in conjunction with a synchronous digital circuit.
  • the test device is of relatively simple design.
  • the test device makes it possible to reproduce disturbances of the supply voltage close to those which would be observed during operation of the digital circuit.
  • the test device makes it easy to test an analog circuit intended to be used with different digital circuits.
  • a device for testing an analog circuit intended to equip a mixed circuit comprising this analog circuit and a synchronous digital circuit
  • said test device comprising a disturbance emulator connected to a first power source capable of disrupting a second power source of the analog circuit, the first and second power sources being possibly merged, the emulator being adapted to receive data representative of the evolution, over a given duration, of the average and of the deviation -type of a first inrush current that would be applied to the first power source by the digital circuit, and being adapted to apply to the first power source, over successive intervals, each successive interval having said duration, a second inrush current equal to the sum of the mean and the product of the standard deviation and a pseudo-random alternating signal n a Gaussian law.
  • the device comprises at least one pseudo-random signal supply circuit adapted to provide a new value of the pseudo-random signal for each successive interval; and a disturbance generating circuit adapted to apply the second inrush current to the first power source.
  • the disturbance generation circuit comprises a processing module receiving the pseudo-random signal and the representative data and supplying control signals; and disturbance elements, each perturbation element being connected to the first power source and being adapted to be controlled by one of the control signals to provide an elementary inrush current.
  • the disturbance generation circuit comprises a first stage comprising a transmission element receiving a clock signal; successive second stages each comprising several groups of at least one transmission element, the input of the at least one transmission element of each group being connected to the output of the transmission element or of one of the transmission elements from the previous floor; and a last stage comprising a first plurality of transmission elements, the input of each of the first plurality of transmission elements being connected to one of the transmission elements of the previous stage and the output of each of the first plurality of transmission elements being connected to a second plurality of disturbance elements.
  • each disturbance element comprises a switching element, receiving one of the control signals, in series with a capacitor, the switching element being capable of being on or off. according to the control signal.
  • each of the first plurality of transmission elements has a transmission duration which depends on the transmission element.
  • the device further comprises a circuit for supplying a clock signal to the circuit for supplying the pseudo-random signal and the circuit for generating disturbances.
  • the present invention also provides a method of testing an analog circuit intended to equip a mixed circuit.
  • the provision of said representative data comprises the following steps: estimating the evolution of the first inrush current over several successive intervals each having said duration; and determining, for each first instant among successive first instants of an interval having said duration, the average of the values of the first inrush current at second instants, each second instant being equal to the first instant modulo said duration, and the standard deviation of the values of the first inrush current at said second instants.
  • FIG. 1 represents an example of evolution of the inrush current during the operation of a digital circuit
  • Figure 2 represents an example of an evolution of the average and the standard deviation of the inrush current during the operation of a digital circuit
  • FIG. 5 illustrates the principle of inrush current reproduction according to the invention
  • FIG. 6 represents, in the form of a block diagram, an exemplary method for determining statistical characteristics of the inrush current of a digital circuit
  • FIG. 7 represents an exemplary embodiment of a disturbance emulator according to the invention
  • FIG. 8 schematically represents an exemplary embodiment of a portion of the emulator of FIG. 7
  • Figure 9 illustrates the operation of the emulator portion of Figure 8
  • FIG. 10 represents an exemplary embodiment of another portion of the emulator of FIG. 7
  • Figures 11 and 12 illustrate the operating principle of the emulator portion of Figure 10
  • Figures 13 and 14 show variants of
  • the same elements have been designated with the same references in the various figures.
  • the applicant has sought to achieve a disturbance emulator having a relatively simple structure and, in operation, to reproduce the inrush current peaks resulting from the operation of a conventional digital circuit.
  • the Applicant has considered the possibility of using a digital circuit emulator to obtain randomly distributed peaks of inrush current. over time.
  • the Applicant has shown that when testing an analog circuit with such an emulator, the performance drop obtained is not representative of the actual drop in performance observed when the analog circuit operates with the digital circuit.
  • the Applicant then studied in more detail the evolution of the inrush current observed during the operation of a conventional digital circuit.
  • FIG. 3 represents an example of evolution of the inrush current I during the operation of a synchronous digital circuit clocked by a clock signal of period P.
  • the Applicant has shown that for most synchronous digital circuits , the evolution curve of the inrush current I has remarkable statistical characteristics. Indeed, the evolution curve of the inrush current I comprises current-calling peaks 24 which are not distributed randomly over time but which occur at substantially the same times for each clock cycle or group of clock cycles. However, the amplitude of the current peaks generally varies from one clock cycle to another or from one group of clock cycles to another.
  • the Applicant has shown that it was sufficient to design a disturbance emulator which, in operation, allows to obtain an inrush current Irep reproducing certain statistical characteristics of the inrush current I that would be observed with the digital circuit. More specifically, the Applicant has shown that it was sufficient for the inrush current to reproduce I r ep a; '- t l am ven average and the same standard -type the inrush current I which would be observed with the digital circuit.
  • the test of an analog circuit with the emulator of disturbances then makes it possible to determine a fall in performance representative of the drop in performance actually observed when the analog circuit operates in conjunction with the digital circuit. To do this, simply that the fault emulator allows to obtain a reproduced inrush current I re p according to the following relationship:
  • I rep (t) m (t [T]) + ⁇ i (t [T]) * X (t) (1)
  • T is a reference period, for example, equal to the period of the circuit clock numeric or a multiple of the clock period; the expression t [T] means t modulo T; ⁇ j is the average of the inrush current I over the interval [0, T]; ⁇ j corresponds to the standard deviation of the inrush current over the interval [0, T]; and
  • X is a random function obeying a reduced centered Gaussian distribution law.
  • the function X is constant over each interval [kT, (k + l) T], where k is an integer greater than or equal to zero.
  • FIG. 4 represents examples of evolution curves of the mean ⁇ j and of the standard deviation ⁇ j obtained from the evolution curve of the inrush current I represented in FIG. 3.
  • FIG. 5 illustrates the principle of determination of the inrush current reproduced I re p from relation (1) and represents, in dotted lines, the evolution curves of the mean ⁇ j and the standard deviation ⁇ j which are reproduced for each successive time interval of duration T, in fine lines the function X and, in thick lines, the curve of evolution of the current reproduces I re obtained p.
  • FIG. 6 represents, in the form of a block diagram, an example of a method for determining the mean ⁇ j and the standard deviation ⁇ j of the inrush current associated with the digital circuit 14, these statistical characteristics then being provided emulator 22 for testing the analog circuit 12.
  • Step 30 groups together all the steps generally implemented during the design of the digital circuit 14.
  • the design of the digital circuit 14 comprises: a step of determining a specification that consists, for example, dividing the digital circuit 14 into different functional blocks; a step of describing the behavior of each functional block in a hardware description language (in English language description or HDL), for example the VHDL or Verilog language; a step of simulating the behavior description, for example implemented using the SMASH software marketed by Dolphin Integration; a step generally called “Synthesis” which consists in providing, from the HDL behavior description, a file called Netlist, for example in Verilog language, which corresponds to a list of logical gate interconnections of a library; a simulation step after synthesis of the Netlist file, for example implemented using the SMASH software marketed by Dolphin Integration; a step generally called "Placement and Routing” which consists, from the Netlist file, to determine a concrete representation of the digital circuit 14 where are specified the positions of the logic components and tracks that
  • the result of the "Placement and Routing" step is a geometric description of the digital circuit 14, called Layout, for example in the GDS2 format. It is also possible to provide a file called delays, for example in SDF format, which contains the delays of the doors and interconnections.
  • the placement and routing step may result in a modification of the Netlist file, for example when a clock tree is to be provided. We then provide a new Netlist file, for example in Verilog language; and a step of simulating the modified Netlist file taking into account deadlines, for example implemented using the SMASH software marketed by Dolphin Integration.
  • step 32 from the modified Netlist file and the delay file, a simulation of the digital circuit 14 is carried out to determine an estimate of the evolution of the inrush current I which results from the operation of the digital circuit 14.
  • a simulation can be implemented with SMASH software marketed by Dolphin Integration.
  • Such a simulation is generally reserved for analog circuits.
  • the result of step 32 is the obtaining of files, for example in DAT format, representative of the evolution of the inrush current I as a function of time.
  • step 34 a statistical processing of the files obtained in the preceding step is carried out to determine the functions ⁇ j and ⁇ j.
  • the evolution curve of the inrush current I is divided into N intervals of duration T, the duration T being able to correspond to the period of the clock signal of the digital circuit or a multiple of this period.
  • T the time interval [0, T]
  • M successive moments t ⁇ , where i is an integer between 0 and MI, the instants t ⁇ being between 0 and T.
  • FIG. 7 represents an exemplary embodiment of a disturbance emulator 22 according to the invention.
  • the emulator 22 includes an interface circuit 42 capable of receiving DATA data.
  • the interface circuit 42 provides a clock period setpoint S1 to a circuit 44 adapted to provide a clock signal CLK. To simplify the rest of the description, it is considered that the duration T corresponds to the period of the clock signal CLK.
  • the interface 42 provides an initialization instruction SJNJ to a circuit 46 receiving the clock signal CLK and providing a signal Sx.
  • the interface circuit 42 supplies signals S ⁇ and S ⁇ to a disturbance generation circuit 48 connected to the source of the reference potential Vrefo and the ground GNDD.
  • the disturbance generation circuit 48 also receives the clock signal CLK and the signal Sx.
  • the interface circuit 42 includes, for example, a shift register, the DATA data being serially supplied to the register.
  • the DATA data comprises the signals S ⁇ and S ⁇ , the clock period setpoint Sp # and the initialization setpoint SJNJ.
  • the signal S ⁇ is representative of the mean ⁇ j and the signal S ⁇ is representative of the standard deviation ⁇ j.
  • the signals S ⁇ and S ⁇ are not necessarily identical to the data ⁇ j and ⁇ j obtained in step 34 of the method described above. Indeed, prior processing of the data ⁇ j and ⁇ j can be provided before transmission to the interface circuit 42.
  • the circuit 44 for supplying the clock signal CLK has, for example, the structure of a ring oscillator (in English Ring Oscillator).
  • the signal CLK corresponds, for example, to a periodic square wave signal with half-cycle ratio and whose period depends on the setpoint S-p.
  • the circuit 44 may comprise an inverter whose output is looped back to the input and whose propagation time can be modified according to the setpoint S-p.
  • the circuit 44 for supplying the clock signal CLK is not integrated with the emulator 22.
  • CLK clock signal used by the emulator 22 is then provided by a device external to the emulator 22.
  • the circuit 46 supplies the signal Sx which is representative of the random value X obeying a reduced centered Gaussian law.
  • the circuit 46 is adapted to provide a new value of the signal Sx for each clock cycle CLK.
  • FIG. 8 represents a simplified exemplary embodiment of the circuit 46.
  • the circuit 46 comprises a succession of five flip-flops LQ to L4 each receiving the clock signal CLK. Each flip-flop LQ to L4 provides a bitg bit4 bit.
  • a processing module 49 receives the bitg bits bit4 and the clock signal CLK and provides the signal Sx.
  • the output of the flip-flop LQ attacks the input of the flip-flop L] _.
  • the output of flip-flop L1 attacks the input of flip-flop L2.
  • the output of flip-flop L2 attacks a first input of an SUM adder.
  • the output of the SUM adder hits the L3 flip-flop.
  • the output of the flip-flop L3 attacks the input of the flip-flop L4.
  • the output of the flip-flop L4 attacks the input of the flip-flop LQ and a second input of the summer adder SUM.
  • the SUM adder corresponds, for example, to a logic gate of the exclusive-OR type.
  • the position of the summer adder SUM can be modified with respect to that shown in FIG. 8.
  • the operation of the circuit 46 is as follows: the initial values of the bitg bits bit4 are imposed by the instruction SJNJ provided by the interface circuit 42. In operation, each rising edge of the clock signal CLK, each flip-flop LQ to L4 reproduces at output the binary value present at its input during the preceding period of the clock signal. Thus, for each clock cycle CLK, a new series of bits bitg bit4 is obtained.
  • FIG. 9 represents an example of evolution of bitg bits with bit4 for five successive cycles of the clock signal CLK. If we call Y the sum of bits bitg bit 4 # we can show that Y corresponds to a pseudo-random value that approaches a Gaussian law of average ⁇ y and standard deviation ⁇ y more especially than the chain of scales LQ to L4 is long.
  • the circuit 46 comprises a number of latches which may be greater than 30.
  • the random value X which follows a Gaussian reduced centered law can be equal to the ratio between the value Y, minus ⁇ # and ⁇ y.
  • the signal Sx supplied by the processing module 49 is equal to X. By way of example, the signal Sx is coded on 32 bits.
  • the number of latches of the circuit 46 may be equal to the number of bits of the signal Sx.
  • the processing module 49 is not present at the level of the circuit 46 and the bits of the signal Sx correspond to bit-bit bits4. The determination of the value X can then be carried out at the level of the disturbance generation circuit 48 or at the level of an intermediate circuit between the circuit 46 and the circuit 48.
  • FIG. 10 represents an exemplary embodiment of the disturbance generation circuit 48.
  • the circuit 48 has, for example, a structure similar to that of a clock tree.
  • a clock tree allows the transmission of the clock signal to the various logic components of a digital circuit and generally comprises several successive stages of inverters or amplifiers (an amplifier corresponding to two inverters connected in series).
  • the first stage comprises an amplifier receiving the clock signal.
  • the second stage comprises several amplifiers whose inputs are connected to the output of the amplifier of the first stage.
  • the subsequent stages each comprise several groups of amplifiers, the inputs of the amplifiers of the same group being connected to the output of one of the amplifiers of the preceding stage.
  • the last stage of the clock shaft comprises several groups of amplifiers, the inputs of the amplifiers of the same group being connected to the output of one of the amplifiers of the preceding stage and the output of each amplifier. being connected to a logic component of the digital circuit, usually a flip-flop.
  • a disturbance generation circuit 48 is shown based on the structure of a three-stage clock tree, the first of which stage comprises an amplifier R receiving the clock signal CLK and whose second stage comprises two amplifiers R 'whose inputs are connected to the output of the amplifier R.
  • the last stage of the circuit 48 comprises a number M, equal to 4 in FIG. 10, amplifiers R 1, j being between 0 and MI.
  • the inputs of amplifiers R-j_ are connected to the output of one of the amplifiers R 'of the preceding stage.
  • the output of each amplifier R-j_ is connected to a number L, equal to 2 in FIG. 10, of controllable amplifiers Qi, j / j being between 0 and LI.
  • each amplifier Qi 7 J is connected to a terminal of a capacitor C-; -; whose other terminal is connected to the ground GNDD OR to the reference potential Vref ⁇ .
  • Amplifiers Qi, j have an identical propagation duration.
  • the number M corresponds to the number of instants t ⁇ , i being between 0 and MI, of the interval [0, T] for which the mean ⁇ j and the standard deviation ⁇ j have been determined.
  • a propagation time ⁇ -j_ which corresponds to the time required for a signal received at the input of the amplifier Rj to be supplied at the output. of the amplifier R-j.
  • the clock signal CLK which propagates in the first stages of the circuit 48 arrives substantially simultaneously at the amplifiers Rj.
  • the clock signal CLK then reaches, after a delay ⁇ -j_, the amplifiers Qi, j / j being between 0 and LI.
  • the amplifiers Rj have propagation times that differ from one another so that the difference between ⁇ -j and ⁇ j] i, i being between 1 and MI, is equal to the difference between t ⁇ and t ⁇ -- ⁇ .
  • the amplifiers Qi, j having the same propagation time, the box hor- CLK signal reaches the capacitors C-j_ f j in the same sequence that the instants t-j_. In the present example illustrated in FIG.
  • Each amplifier Qi 7 J is controlled by a control signal Sj # j and can be on or off depending on the value of the signal S-j_ # j.
  • the control signals Si, j are provided by a processing module 50 receiving the signals CLK, S ⁇ , S ⁇ and Sx. When it is blocked, the amplifier Qi 7 J does not transmit the clock signal CLK received at its input. When it is on, the amplifier Qi # j transmits the clock signal received at its input with a propagation time which is identical for all the amplifiers Qi, j-
  • Capacitors Ci 1 J are identical.
  • the capacitance of each capacitor Ci 1 J is of the order of 100 fF.
  • the application of a rising edge of the clock signal CLK across a capacitor Ci 1 J results in a current draw that propagates to the source of the reference potential Vref ⁇ which is connected to each of the amplifiers R, R ', Ri and Qi, j. Therefore, at a given time, the magnitude of the inrush current of the circuit 48 depends on the number of capacitors that are simultaneously being charged.
  • the number L corresponds to the precision with which the inrush current can be obtained. Indeed, as will be described in more detail later, the circuit 48 provides a call current can take substantially L + l values.
  • the processing module 50 receives the signals S ⁇ , S ⁇ .
  • the processing module 50 receives a new value of the signal Sx and determines the reproduced inrush current I r ep ⁇ . obtain from the relation (1) during a clock cycle. It then determines the control signals S # j to be provided so that, throughout the clock cycle, the number of capacitors C ⁇ j simultaneously being charged or being discharged at a given instant makes it possible to obtain the desired value of the inrush current at this time.
  • the determination of the control signals S # j can be carried out from a correspondence table or from a calculation algorithm.
  • control signals may be sent simultaneously to all amplifiers Qi, j / or successively to send amplifiers Qi, j during a clock cycle.
  • control signals Si, j determined during a clock cycle can be transmitted to the amplifiers Qi, j during the next clock cycle.
  • Figure 11 shows, schematically, an example of a curve of evolution of the inrush current reproduced re p I which can be obtained with the circuit 48 of Figure 10. There is shown two clock cycles PQ , Successive PIs during operation of the circuit 48.
  • FIG. 12 represents for the cycles PQ and P] _, the value of the control signals S ⁇ j provided by the processing module 50 making it possible to obtain the inrush current of FIG. S ⁇ t j command is in the "0" state when the amplifier Qi, j corresponding is blocked and is in the "1" state when the amplifier Qi, j corresponding is passing.
  • the currents due to the load of the capacitors C ⁇ t j are considered.
  • the propagation time of the amplifiers Q 1 has been neglected. The operation of the circuit 48 will now be detailed for the PQ clock cycle.
  • the number The capacitors to be charged at this point in time are determined by taking into account the number of capacitors whose charge has begun at times before the given instant and which may still be charging.
  • the inrush current that results from the operation of the emulator 22 is essentially due to the charging and discharging of the capacitors C ⁇ t j.
  • the processing module 50 can, when determining the control signals Sj 1 J, take into account the contribution to the inrush current I re p of the other components of the emulator 22.
  • FIG. 13 represents, in the form of a block diagram, an emulator 60 which corresponds to a variant of the emula- 22 adapted to the case where the mixed circuit comprises a first digital circuit portion fed by a first power supply domain and a second digital circuit portion fed by a second power supply domain.
  • the emulator 60 comprises two disturbance generation circuits 62, 64 each receiving the clock signal CLK and the signal S ⁇ .
  • the interface circuit 42 supplies to the first disturbance generation circuit 62 signals S ⁇ i and S ⁇ ] _ representative of the mean and the standard deviation ⁇ j] _ and ⁇ j] of the inrush current due to the part of the digital circuit connected to a potential Vref ⁇ .
  • the interface circuit 42 supplies the second disturbance generation circuit 64 with signals S ⁇ 2 and S ⁇ 2 representative of the average and the standard deviation ⁇ j2 and ⁇ j2 of the inrush current due to the portion of the digital circuit connected to a potential Vref ⁇ •
  • the operation of each disturbance generation circuit 62, 64 may be identical to that previously described for the disturbance generation circuit 48.
  • FIG. 14 represents an emulator 70 which corresponds to a variant of the emulator 22 adapted to the case where the mixed circuit comprises a first digital circuit portion clocked by a first clock signal CLK and a second digital circuit portion clocked by a second clock signal CLK2.
  • the interface circuit 42 is adapted to supply a first setpoint of period S.sub.i i to a first clock supply circuit 72 CLK] _ and a second clock period setpoint S ⁇ 2 to a second supply circuit 74. clock signal CLK2.
  • the interface circuit 42 supplies to a first disturbance generation circuit 80 signals S ⁇ i and S ⁇ i representative of the average and the standard deviation ⁇ j] _ and ⁇ j] of the inrush current due to the part of the digital circuit clocked by the clock signal CLK ] _.
  • the interface circuit 42 supplies to a second disturbance generation circuit 82 signals S ⁇ 2 and S ⁇ 2 representative of the average and the standard deviation ⁇ j 2 and ⁇ I 2 ⁇ u inrush current due to the part of the digital circuit clocked by the clock signal CLK2.
  • a first circuit 76 provides a pseudo-random signal S ⁇ i to the circuit 80 and a second circuit 78 provides a second pseudo-random signal S ⁇ 2 to the second disturbance generation circuit 82.
  • the present invention allows the realization of a test device 20 of a particularly simple analog circuit 12. Indeed, the emulator 22 has a much simpler structure than that of the digital circuit 14 while ensuring a reproduction of the disturbances of the supply voltage UrefA due to the operation of the digital circuit 14.
  • the present invention therefore allows the circuit to be tested. analog 12 and, in particular, to determine the performance losses of the analog circuit 12 when the supply voltage Uref ⁇ of the analog circuit 12 is disturbed. From the results obtained, several actions may be possibly envisaged to reduce the drop in performance of the analog circuit 12. For example, one can provide better isolation between the digital and analog circuits. In addition, the operating frequency range of the mixed circuit 10 can be reduced.
  • the digital circuit 14 can be modified to better distribute the current draw peaks, for example to spread them over time.
  • the emulator 22 according to the invention also allows great flexibility of use since the DATA data supplied to the emulator 22 are representative of the standard deviation and mean curves over a clock cycle or several cycles of successive clock and are therefore not bulky.
  • the same emulator 22 can be used to reproduce the disturbances of the supply voltage Uref ⁇ that would be due to different types of digital circuit 14. In fact, it suffices to modify the values of the average ⁇ j and of the standard deviation ⁇ j supplied to the interface circuit 42.
  • the complexity of the disturbances that can be reproduced by the same emulator depends on the number M of branches of the last stage of the disturbance generation circuit 48 and the number L of capacitors by branch of the last stage of the disturbance generating circuit 48.
  • each capacitor C 1 j of the disturbance generation circuit 48 or at least some of them, any circuit adapted to cause a current draw.
  • each capacitor C ⁇ j could be replaced by a circuit comprising one or more MOS transistors.
  • the mixed digital / analog circuit comprises an analog circuit and a digital circuit connected to separate power supplies
  • the present invention also applies to a mixed digital / analog circuit in which the analog circuit and the digital circuit are connected to a single power supply that can be disturbed during the operation of the digital circuit.

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Abstract

L'invention concerne un dispositif de test (20) d'un circuit analogique (12), destiné à équiper un circuit mixte (10) comprenant ce circuit analogique et un circuit numérique synchrone. Le dispositif de test comprend un émulateur de perturbations (22) relié à une première source d'alimentation (UrefD) susceptible de perturber une seconde source d'alimentation (UrefA) du circuit analogique, les première et seconde sources d'alimentation étant éventuellement confondues, l'émulateur étant adapté à recevoir des données représentatives de l'évolution, sur une durée donnée, de la moyenne (μI) et de l'écart-type (σI) d'un premier courant d'appel (I) qui serait appliqué à la première source d'alimentation par le circuit numérique, et étant adapté à appliquer à la première source d'alimentation, sur des intervalles successifs, chaque intervalle successif ayant ladite durée, un second courant d'appel (Irep) égal à la somme de la moyenne et du produit de l'écart-type et d'un signal pseudoaléatoire variant selon une loi gaussienne.

Description

DISPOSITIF DE TEST DE CIRCUIT ANALOGIQUE
Domaine de l ' invention
La présente invention concerne un procédé et un dispositif de test d'un circuit analogique d'un circuit mixte numérique/analogique . Exposé de l ' art antérieur
Un circuit mixte numérique/analogique comprend simultanément des composants analogiques et des composants logiques (ou numériques) qui peuvent être reliés à une même source d'alimentation ou à des sources d'alimentation différentes se polluant à travers divers éléments parasites, tels que des résistances, des condensateurs ou des inductances.
La figure 1 représente, de façon schématique, un circuit électronique mixte 10 comprenant des composants analogiques, formant un circuit 12 (A) appelé circuit analogique. Le circuit 12 peut correspondre à des amplificateurs, des filtres analogiques, des convertisseurs analogique/analogique, analogique/numérique ou numérique/analogique, des oscillateurs, etc. Le circuit 10 comprend également des composants logiques, par exemple des portes logiques, des bascules, etc. formant un circuit 14 (D) appelé circuit logique ou circuit numérique. L'alimentation des composants du circuit analogique 12 est obtenue en reliant le circuit 12 à une source d'un premier potentiel de référence Vref^ et à une source d'un second potentiel de référence, par exemple la masse GND^ du circuit analogique. On appelle tension d'alimentation du circuit analogique la tension Uref^ qui correspond à la différence entre les premier et second poten- tiels de référence. L'alimentation des composants du circuit numérique 14 est obtenue en reliant le circuit 14 à une source d'un troisième potentiel de référence Vref^ et à une source d'un quatrième potentiel de référence, par exemple la masse GNDQ du circuit numérique. On appelle tension d'alimentation du circuit numérique la tension Uref^ qui correspond à la différence entre les troisième et quatrième potentiels de référence.
Dans la plupart des cas, le circuit numérique 14 fonctionne de façon synchrone, c'est-à-dire qu'il fonctionne à partir d'un ou de plusieurs signaux d'horloge qui cadencent le fonctionnement de composants logiques tels que les bascules. De ce fait, lors du fonctionnement du circuit numérique 14, on observe de nombreuses commutations simultanées ou quasi simultanées des signaux utilisés par les composants logiques. L'ensemble de ces commutations simultanées ou quasi -simultanées se traduit par des appels de courant importants du côté de l'alimentation du circuit numérique 14. Ceci se traduit par des perturbations côté circuit analogique 12, notamment au niveau de l'alimentation du circuit analogique 12, de la répartition des potentiels dans le substrat du circuit analogique 12, etc. A titre d'exemple, on peut observer des variations temporaires de la tension d'alimentation Uref^. Ces perturbations côté circuit analogique 12 entraînent une dégradation des performances du circuit analogique 12.
De façon générale, au cours de la mise au point du circuit électronique 10, le circuit analogique 12 est testé indépendamment du circuit numérique 14, notamment pour en déterminer les performances. Toutefois, lors d'un tel test, on ne prend pas en compte les perturbations affectant le circuit analogique 12, notamment les variations de la tension d'alimen- tation Uref^ du circuit analogique 12, dues au fonctionnement du circuit numérique 14. On ne peut donc pas déterminer les dégradations des performances du circuit analogique 12 qui résultent de l'utilisation conjointe des circuits analogique 12 et numérique 14.
Pour tenir compte des perturbations du circuit analo- gique 12, notamment des variations de la tension d'alimentation Uref^ du circuit analogique 12, dues au fonctionnement du circuit numérique 14, une possibilité consiste à réaliser un dispositif de test comprenant le circuit analogique 12 à tester et le circuit numérique 14. Toutefois, comme la structure du circuit numérique 14 peut évoluer grandement au cours du processus de mise au point du circuit électronique 10, il est nécessaire de réaliser un nouveau circuit de test pour chaque variante possible du circuit numérique 14, ce qui représente un coût excessif. On cherche donc à tester le circuit analogique 12 non pas avec le circuit numérique 14 mais avec un circuit ayant une structure beaucoup plus simple qui simule les perturbations de la tension d'alimentation Uref^ qui seraient observées lors du fonctionnement du circuit numérique 14. La figure 2 représente un dispositif de test 20 comprenant le circuit analogique 12 et un émulateur 22 destiné à reproduire, au moins partiellement, les perturbations de la tension d'alimentation Uref^ dues au circuit numérique 14.
L'émulateur 22 doit satisfaire plusieurs contraintes. II doit être le plus simple possible pour que le coût de fabrication du circuit de test 20 soit le plus bas possible. Toutefois, il doit reproduire avec une précision suffisante les perturbations de la tension d'alimentation Uref^ dues au circuit numérique 14 de façon que le test fournisse des informations pertinentes quant à la baisse de performances du circuit analogique 12. Enfin, un même émulateur 22 doit, après reprogrammation, pouvoir reproduire les perturbations dues à différents circuits numériques 14 afin de ne pas avoir à concevoir un dispositif de test 20 pour chaque circuit numérique 14 avec lequel le circuit analogique 12 est susceptible d'être utilisé. Résumé de l ' invention
La présente invention vise un procédé et un dispositif de test d'un circuit analogique destiné à fonctionner conjointement avec un circuit numérique synchrone. Selon un autre objet, le dispositif de test est de conception relativement simple.
Selon un autre objet, le dispositif de test permet de reproduire des perturbations de la tension d'alimentation proches de celles qui seraient observées lors du fonctionnement du circuit numérique.
Selon un autre objet, le dispositif de test permet facilement de tester un circuit analogique destiné à être utilisé avec différents circuits numériques.
Ainsi, il est prévu un dispositif de test d'un circuit analogique, destiné à équiper un circuit mixte comprenant ce circuit analogique et un circuit numérique synchrone, ledit dispositif de test comprenant un émulateur de perturbations relié à une première source d'alimentation susceptible de perturber une seconde source d'alimentation du circuit analogi- que, les première et seconde sources d'alimentation étant éventuellement confondues, l'émulateur étant adapté à recevoir des données représentatives de l'évolution, sur une durée donnée, de la moyenne et de l'écart -type d'un premier courant d'appel qui serait appliqué à la première source d'alimentation par le circuit numérique, et étant adapté à appliquer à la première source d'alimentation, sur des intervalles successifs, chaque intervalle successif ayant ladite durée, un second courant d'appel égal à la somme de la moyenne et du produit de l'écart-type et d'un signal pseudoaléatoire variant selon une loi gaussienne. Selon un mode de réalisation de la présente invention, le dispositif comprend au moins un circuit de fourniture du signal pseudoaléatoire adapté à fournir une nouvelle valeur du signal pseudoaléatoire pour chaque intervalle successif ; et un circuit de génération de perturbations adapté à appliquer le second courant d'appel à la première source d'alimentation. Selon un mode de réalisation de la présente invention, le circuit de génération de perturbations comprend un module de traitement recevant le signal pseudoaléatoire et les données représentatives et fournissant des signaux de commande ; et des éléments de perturbation, chaque élément de perturbation étant relié à la première source d'alimentation et étant adapté à être commandé par l'un des signaux de commande pour fournir un courant d'appel élémentaire.
Selon un mode de réalisation de la présente invention, le circuit de génération de perturbations comprend un premier étage comprenant un élément de transmission recevant un signal d'horloge ; des seconds étages successifs comprenant chacun plusieurs groupes d'au moins un élément de transmission, 1 ' entrée du au moins un élément de transmission de chaque groupe étant reliée à la sortie de l'élément de transmission ou de l'un des éléments de transmission de l'étage précédent ; et un dernier étage comprenant une première pluralité d'éléments de transmission, l'entrée de chacun de la première pluralité d'éléments de transmission étant reliée à l'un des éléments de transmission de l'étage précédent et la sortie de chacun de la première pluralité d'éléments de transmission étant reliée à une seconde pluralité d'éléments de perturbation.
Selon un mode de réalisation de la présente invention, chaque élément de perturbation comprend un élément de commuta- tion, recevant l'un des signaux de commande, en série avec un condensateur, l'élément de commutation étant susceptible d'être passant ou bloqué en fonction du signal de commande.
Selon un mode de réalisation de la présente invention, chacun de la première pluralité d'éléments de transmission a une durée de transmission qui dépend de l'élément de transmission.
Selon un mode de réalisation de la présente invention, le dispositif comprend en outre un circuit de fourniture d'un signal d'horloge au circuit de fourniture du signal pseudoaléatoire et au circuit de génération de perturbations . La présente invention prévoit aussi un procédé de test d'un circuit analogique destiné à équiper un circuit mixte comprenant ce circuit analogique et un circuit numérique synchrone, comprenant les étapes suivantes : prévoir un dispositif de test ou une simulation de dispositif de test comprenant ou simulant le circuit analogique et un émulateur de perturbations relié à une première source d'alimentation susceptible de perturber une seconde source d'alimentation du circuit analogique, les première et seconde sources d'alimentation étant éventuellement confondues ; fournir à l'émulateur des données représentatives de l'évolution, sur une durée donnée, de la moyenne et de l'écart- type d'un premier courant d'appel qui serait appliqué à la première source d'alimentation par le circuit numérique ; et amener l'émulateur à appliquer ou à simuler le fait d'appliquer à la première source d'alimentation, sur des inter- valles successifs, chaque intervalle ayant ladite durée, un second courant d ' appel égal à la somme de la moyenne et du produit de l'écart-type et d'un signal pseudoaléatoire variant selon une loi gaussienne.
Selon un mode de réalisation de la présente invention, la fourniture desdites données représentatives comprend les étapes suivantes : estimer l'évolution du premier courant d'appel sur plusieurs intervalles successifs ayant chacun ladite durée ; et déterminer, pour chaque premier instant parmi des pre- miers instants successifs d'un intervalle ayant ladite durée, la moyenne des valeurs du premier courant d ' appel à des seconds instants, chaque second instant étant égal au premier instant modulo ladite durée, et l'écart-type des valeurs du premier courant d'appel auxdits seconds instants. Brève description des dessins
Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante d'un exemple de réalisation particulier faite à titre non- limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, représente de façon schématique un circuit électronique mixte numérique/analogique ; la figure 2, précédemment décrite, représente de façon schématique un dispositif de test d'un circuit analogique ; la figure 3 représente un exemple d'évolution du courant d'appel lors du fonctionnement d'un circuit numérique ; la figure 4 représente un exemple d'évolution de la moyenne et de l'écart- type du courant d'appel lors du fonctionnement d'un circuit numérique ; la figure 5 illustre le principe de reproduction de courant d'appel selon l'invention ; la figure 6 représente, sous la forme d'un schéma bloc, un exemple de procédé de détermination de caractéristiques statistiques du courant d'appel d'un circuit numérique ; la figure 7 représente un exemple de réalisation d'un émulateur de perturbations selon 1 ' invention ; la figure 8 représente, de façon schématique, un exemple de réalisation d'une portion de l'émulateur de la figure 7 ; la figure 9 illustre le fonctionnement de la portion d'émulateur de la figure 8 ; la figure 10 représente un exemple de réalisation d'une autre portion de l'émulateur de la figure 7 ; les figures 11 et 12 illustrent le principe de fonctionnement de la portion d'émulateur de la figure 10 ; et les figures 13 et 14 représentent des variantes de
1 ' émulateur de la figure 7. Description détaillée
Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures . La demanderesse a cherché à réaliser un émulateur de perturbations ayant une structure relativement simple et permettant, en fonctionnement, de reproduire les pics de courant d'appel résultant du fonctionnement d'un circuit numérique classique. Dans un premier temps, la demanderesse a envisagé la possibilité d'utiliser un émulateur de circuit numérique permettant l'obtention de pics de courant d'appel répartis aléatoire- ment au cours du temps. Toutefois, la demanderesse a mis en évidence que lors du test d'un circuit analogique avec un tel émulateur, la baisse de performances obtenue n'est pas représentative de la baisse réelle de performances observée lorsque le circuit analogique fonctionne avec le circuit numérique. La demanderesse a alors étudié plus en détails l'évolution du courant d'appel observé lors du fonctionnement d'un circuit numérique classique.
La figure 3 représente un exemple d'évolution du courant d'appel I lors du fonctionnement d'un circuit numérique synchrone cadencé par un signal d'horloge de période P. La demanderesse a mis en évidence que, pour la plupart des circuits numériques synchrones, la courbe d'évolution du courant d'appel I présente des caractéristiques statistiques remarquables. En effet, la courbe d'évolution du courant d'appel I comporte des pics 24 d'appel de courant qui ne sont pas répartis de façon aléatoire au cours du temps mais qui se produisent sensiblement aux mêmes instants pour chaque cycle d'horloge ou groupe de cycles d'horloge. Toutefois, l'amplitude des pics de courant varie généralement d'un cycle d'horloge à l'autre ou d'un groupe de cycles d'horloge à un autre.
La demanderesse a mis en évidence qu'il était suffisant de concevoir un émulateur de perturbations qui, en fonctionnement, permette d'obtenir un courant d'appel Irep reproduisant certaines caractéristiques statistiques du courant d'appel I qui serait observé avec le circuit numérique. Plus précisément, la demanderesse a mis en évidence qu'il était suffisant que le courant d'appel reproduit Irep a;'-t la même moyenne et le même écart -type que le courant d'appel I qui serait observé avec le circuit numérique. Le test d'un circuit analogique avec 1 ' émulateur de perturbations permet alors de déterminer une baisse de performances représentative de la baisse de performances réellement observée lorsque le circuit analogique fonctionne conjointement avec le circuit numérique. Pour ce faire, il suffit que l'émulateur de perturbations permette d'obtenir un courant d'appel reproduit Irep selon la relation suivante :
Irep (t) =m (t [T] ) +σi (t [T] ) *X (t) (1) où T est une durée de référence, par exemple, égale à la période de l'horloge du circuit numérique ou à un multiple de la période d'horloge ; l ' expression t [T] signifie t modulo T ; μj correspond à la moyenne du courant d'appel I sur l'intervalle [0, T] ; σj correspond à l'écart-type du courant d'appel sur l'intervalle [0, T] ; et
X est une fonction aléatoire obéissant à une loi de distribution gaussienne centrée réduite. La fonction X est constante sur chaque intervalle [kT, (k+l)T], où k est un entier supérieur ou égal à zéro.
Lorsque la courbe d'évolution du courant d'appel I associée à un circuit numérique est connue pour une durée égale à N*T, la moyenne μj peut être obtenue par la relation suivante, pour t appartenant à [0, T] :
Figure imgf000011_0001
et l'écart-type σj peut être obtenu par la relation suivante, pour t appartenant à [0, T] :
Figure imgf000011_0002
La figure 4 représente des exemples de courbes d'évolution de la moyenne μj et de l'écart-type σj obtenues à partir de la courbe d'évolution du courant d'appel I représentée en figure 3.
La figure 5 illustre le principe de détermination du courant d'appel reproduit Irep à partir de la relation (1) et représente, en traits pointillés, les courbes d'évolution de la moyenne μj et de l'écart-type σj qui sont reproduites pour chaque intervalle de temps successif de durée T, en traits fins la fonction X et, en traits épais, la courbe d'évolution du courant reproduit Irep obtenue.
La figure 6 représente, sous la forme d'un schéma bloc un exemple de procédé de détermination de la moyenne μj et de l'écart-type σj du courant d'appel associé au circuit numérique 14, ces caractéristiques statistiques étant ensuite fournies à 1 ' émulateur 22 pour tester le circuit analogique 12.
L'étape 30 regroupe l'ensemble des étapes généralement mises en oeuvre lors de la conception du circuit numérique 14. A titre d'exemple, la conception du circuit numérique 14 comprend : une étape de détermination d'un cahier des charges qui consiste, par exemple, à diviser le circuit numérique 14 en différents blocs fonctionnels ; une étape de description du comportement de chaque bloc fonctionnel dans un langage de description de matériel (en anglais Hardware Description Langage ou HDL) , par exemple le langage VHDL ou Verilog ; une étape de simulation de la description comportemen- taie, par exemple mise en oeuvre au moyen du logiciel SMASH commercialisé par la société Dolphin Intégration ; une étape généralement appelée "Synthèse" qui consiste à fournir, à partir de la description comportementale HDL, un fichier appelé Netlist, par exemple en langage Verilog, qui correspond à une liste d'interconnexions de portes logiques d'une bibliothèque ; une étape de simulation après synthèse du fichier Netlist, par exemple mise en oeuvre au moyen du logiciel SMASH commercialisé par la société Dolphin Intégration ; une étape généralement appelée "Placement et Routage" qui consiste, à partir du fichier Netlist, à déterminer une représentation concrète du circuit numérique 14 où sont précisées les positions des composants logiques et des pistes qui les relient. Le résultat de l'étape de "Placement et Routage" est une description géométrique du circuit numérique 14, appelée Layout, par exemple au format GDS2. Il est aussi possible de fournir un fichier dit de délais, par exemple au format SDF, qui contient les délais des portes et des interconnexions. En outre, l'étape de placement et de routage peut entraîner une modification du fichier Netlist, par exemple lorsqu'un arbre d'horloge doit être prévu. On fournit alors un nouveau fichier Netlist, par exemple en langage Verilog ; et une étape de simulation du fichier Netlist modifié tenant compte des délais, par exemple mise en oeuvre au moyen du logiciel SMASH commercialisé par la société Dolphin Intégration. A l'étape 32, on réalise à partir du fichier Netlist modifié et du fichier de délais, une simulation du circuit numérique 14 pour déterminer une estimation de 1 ' évolution du courant d'appel I qui résulte du fonctionnement du circuit numérique 14. Une telle simulation peut être mise en oeuvre avec le logiciel SMASH commercialisé par la société Dolphin Intégration. Une telle simulation est généralement réservée aux circuits analogiques. Le résultat de l'étape 32 est l'obtention de fichiers, par exemple au format DAT, représentatifs de la l'évolution du courant d'appel I en fonction du temps. A l'étape 34, on réalise un traitement statistique des fichiers obtenus à l'étape précédente pour déterminer les fonctions μj et σj . Pour ce faire, on découpe la courbe d'évolution du courant d'appel I en N intervalles de durée T, la durée T pouvant correspondre à la période du signal d'horloge du circuit numérique ou un multiple de cette période. Sur l'intervalle de temps [0, T] , on définit M instants successifs t±, i étant un entier compris entre 0 et M-I, les instants t± étant compris entre 0 et T. La moyenne μj et l'écart-type σj sont déterminés aux instants t-j_ à partir des relations (2) et (3) de la façon suivante : k=N
W(1O = ^ ∑Kti+kT) (4) k=0
Figure imgf000013_0001
La figure 7 représente un exemple de réalisation d'un émulateur de perturbations 22 selon l'invention. L'émulateur 22 comprend un circuit d'interface 42 susceptible de recevoir des données DATA. Le circuit d'interface 42 fournit une consigne de période d'horloge S^ à un circuit 44 adapté à fournir un signal d'horloge CLK. Pour simplifier le reste de la description, on considère que la durée T correspond à la période du signal d'horloge CLK. L'interface 42 fournit une consigne d'initialisation SJNJ à un circuit 46 recevant le signal d'horloge CLK et fournissant un signal Sx. De plus, le circuit d'interface 42 fournit des signaux Sμ et Sσ à un circuit de génération de perturbations 48 connecté à la source du potentiel de référence Vrefo et à la masse GNDD. Le circuit de génération de perturbations 48 reçoit également le signal d'horloge CLK et le signal Sx.
Le circuit d'interface 42 comprend, par exemple, un registre à décalage, les données DATA étant fournies en série au registre. Les données DATA comprennent les signaux Sμ et Sσ, la consigne de période d'horloge S-p# et la consigne d' initialisa- tion SJNJ . Le signal Sμ est représentatif de la moyenne μj et le signal Sσ est représentatif de l'écart-type σj . Les signaux Sμ et Sσ ne sont pas nécessairement identiques aux données μj et σj obtenues à l'étape 34 du procédé décrit précédemment. En effet, un traitement préalable des données μj et σj peut être prévu avant leur transmission au circuit d'interface 42.
Le circuit 44 de fourniture du signal d'horloge CLK a, par exemple, la structure d'un oscillateur en anneau (en anglais Ring Oscillator) . Le signal CLK correspond, par exemple, à un signal en créneaux, périodique, de rapport cyclique 1/2 et dont la période dépend de la consigne S-p. A titre d'exemple, le circuit 44 peut comprendre un inverseur dont la sortie est rebouclée sur l'entrée et dont la durée de propagation peut être modifiée en fonction de la consigne S-p.
Selon une variante, le circuit 44 de fourniture du signal d'horloge CLK n'est pas intégré à l'émulateur 22. Le signal d'horloge CLK utilisé par l'émulateur 22 est alors fourni par un dispositif externe à l'émulateur 22.
Le circuit 46 fournit le signal Sx qui est représentatif de la valeur aléatoire X obéissant à une loi gaussienne centrée réduite. Le circuit 46 est adapté à fournir une nouvelle valeur du signal Sx pour chaque cycle d'horloge CLK.
La figure 8 représente un exemple de réalisation simplifié du circuit 46. Le circuit 46 comprend une succession de cinq bascules LQ à L4 recevant chacune le signal d'horloge CLK. Chaque bascule LQ à L4 fournit un bit bitg à bit4. Un module de traitement 49 reçoit les bits bitg à bit4 et le signal d'horloge CLK et fournit le signal Sx. La sortie de la bascule LQ attaque l'entrée de la bascule L]_ . La sortie de la bascule L^ attaque 1 ' entrée de la bascule L2. La sortie de la bascule L2 attaque une première entrée d'un additionneur SUM. La sortie de 1 ' additionneur SUM attaque la bascule L3. La sortie de la bascule L3 attaque 1 ' entrée de la bascule L4. La sortie de la bascule L4 attaque 1 ' entrée de la bascule LQ et une seconde entrée de l'additionneur SUM. L'additionneur SUM correspond, par exemple, à une porte logique du type OU-Exclusif. La position de l'additionneur SUM peut être modifiée par rapport à ce qui est représenté en figure 8.
Le fonctionnement du circuit 46 est le suivant : les valeurs initiales des bits bitg à bit4 sont imposées par la consigne SJNJ fournie par le circuit d'interface 42. En fonctionnement, à chaque front montant du signal d'horloge CLK, chaque bascule LQ à L4 reproduit en sortie la valeur binaire présente à son entrée lors de la période précédente du signal d'horloge. On obtient donc, pour chaque cycle d'horloge CLK, une nouvelle série de bits bitg à bit4.
La figure 9 représente un exemple d'évolution des bits bitg à bit4 pour cinq cycles successifs du signal d'horloge CLK. Si on appelle Y la somme des bits bitg à bit4# on peut montrer que Y correspond à une valeur pseudoaléatoire qui s ' approche d'une loi gaussienne de moyenne μy et d'écart-type σy d'autant plus que la chaîne de bascules LQ à L4 est longue. En pratique, le circuit 46 comprend un nombre de bascules qui peut être supérieur à 30. La valeur aléatoire X qui suit une loi gaussienne centrée réduite peut être égale au rapport entre la valeur Y, diminuée de μγ# et σy. Le signal Sx fourni par le module de traitement 49 est égal à X. A titre d'exemple, le signal Sx est codé sur 32 bits. En pratique, le nombre de bascules du circuit 46 peut être égal au nombre de bits du signal Sx. Selon une variante, le module de traitement 49 n'est pas présent au niveau du circuit 46 et les bits du signal Sx correspondent aux bits bitg à bit4. La détermination de la valeur X peut alors être réalisée au niveau du circuit de génération de perturbations 48 ou au niveau d'un circuit intermédiaire entre le circuit 46 et le circuit 48.
La figure 10 représente un exemple de réalisation du circuit de génération de perturbations 48. Le circuit 48 a, par exemple, une structure similaire à celle d'un arbre d'horloge. Un arbre d'horloge permet la transmission du signal d'horloge aux différents composants logiques d'un circuit numérique et comprend généralement plusieurs étages successifs d'inverseurs ou d'amplificateurs (un amplificateur correspondant à deux inverseurs montés en série) . A titre d'exemple, le premier étage comprend un amplificateur recevant le signal d'horloge. Le second étage comprend plusieurs amplificateurs dont les entrées sont reliées à la sortie de l'amplificateur du premier étage. Les étages suivants comprennent chacun plusieurs groupes d'amplificateurs, les entrées des amplificateurs d'un même groupe étant reliées à la sortie de l'un des amplificateurs de 1 ' étage précédent . Le dernier étage de 1 ' arbre d ' horloge comprend plusieurs groupes d'amplificateurs, les entrées des ampli- ficateurs d'un même groupe étant reliées à la sortie de l'un des amplificateurs de l'étage précédent et la sortie de chaque amplificateur étant reliée à un composant logique du circuit numérique, en général une bascule.
A titre d'exemple, en figure 10, on a représenté un circuit de génération de perturbations 48 se basant sur la structure d'un arbre d'horloge à trois étages dont le premier étage comprend un amplificateur R recevant le signal d'horloge CLK et dont le deuxième étage comprend deux amplificateurs R' dont les entrées sont reliées à la sortie de l'amplificateur R. Le dernier étage du circuit 48 comprend un nombre M, égal à 4 en figure 10, d'amplificateurs R-j_, i étant compris entre 0 et M-I. Les entrées des amplificateurs R-j_ sont reliées à la sortie de l'un des amplificateurs R' de l'étage précédent. La sortie de chaque amplificateur R-j_ est reliée à un nombre L, égal à 2 en figure 10, d'amplificateurs commandables Qi, j/ j étant compris entre 0 et L-I. La sortie de chaque amplificateur Qi7J est reliée à une borne d'un condensateur C-; -; dont l'autre borne est reliée à la masse GNDD OU au potentiel de référence Vref^. Les amplificateurs Qi ,j ont une durée de propagation identique.
Comme cela a été décrit précédemment, le nombre M correspond au nombre d'instants t±, i étant compris entre 0 et M-I, de l'intervalle [0, T] pour lesquels la moyenne μj et l'écart-type σj ont été déterminés. A chaque amplificateur R-j_, i étant compris entre 0 et M-I, est associée une durée de propagation Δ-j_ qui correspond à la durée nécessaire pour qu'un signal reçu à l'entrée de l'amplificateur Rj soit fourni à la sortie de l'amplificateur R-j_ . Le signal d'horloge CLK qui se propage dans les premiers étages du circuit 48 arrive sensiblement simultanément au niveau des amplificateurs Rj. Le signal d'horloge CLK parvient alors, après un retard Δ-j_, aux amplificateurs Qi, j/ j étant compris entre 0 et L-I. Les amplificateurs Rj ont des durées de propagation qui diffèrent de l'un à l'autre de sorte que la différence entre Δ-j_ et Δj__]_, i étant compris entre 1 et M-I, soit égale à la différence entre t± et t±--χ. Les amplificateurs Qi ,j ayant la même durée de propagation, le signal d'hor- loge CLK parvient aux condensateurs C-j_ f j selon la même séquence que les instants t-j_. Dans le présent exemple illustré en figure 10, si on considère que le signal d'horloge CLK parvient aux condensateurs CQ7O et CQ7I à un instant t'g/ le même signal d'horloge CLK arrive aux condensateurs C-\_ Q et C-\_ -\_ à un instant t']_, aux condensateurs C2/o et C2 i à un instant t'2 et aux condensateurs C3 g et C3 ^ à un instant t'3, les instants t'g/ t ' i , t ' 2 et t ' 3 se succédant selon la même séquence que les instants respectifs tg, t]_, t2 et t3.
Chaque amplificateur Qi7J est commandé par un signal de commande Sj #j et peut être passant ou bloqué selon la valeur du signal S-j_#j. Les signaux de commande Si,j sont fournis par un module de traitement 50 recevant les signaux CLK, Sμ, Sσ et Sx. Lorsqu'il est bloqué, l'amplificateur Qi7J ne transmet pas le signal d'horloge CLK reçu à son entrée. Lorsqu'il est passant, l'amplificateur Qi #j transmet le signal d'horloge reçu à son entrée avec une durée de propagation qui est identique pour tous les amplificateurs Qi, j-
Les condensateurs Ci1J sont identiques. A titre d'exemple, la capacité de chaque condensateur Ci1J est de l'ordre de 100 fF. L'application d'un front montant du signal d'horloge CLK aux bornes d'un condensateur Ci1J se traduit par un appel de courant qui se propage jusqu'à la source du potentiel de référence Vref^ qui est reliée à chacun des amplificateurs R, R', Ri et Qi, j. De ce fait, à un instant donné, l'amplitude du courant d'appel du circuit 48 dépend du nombre de condensateurs qui sont simultanément en cours de charge. Le nombre L correspond à la précision avec laquelle l'amplitude du courant d'appel peut être obtenue. En effet, comme cela va être décrit plus en détail par la suite, le circuit 48 permet l'obtention d'un courant d'appel pouvant prendre sensiblement L+l valeurs.
Initialement, le module de traitement 50 reçoit les signaux Sμ, Sσ. A chaque cycle d'horloge, le module de traitement 50 reçoit une nouvelle valeur du signal Sx et détermine le courant d'appel reproduit Irep ^. obtenir à partir de la relation (1) au cours d'un cycle d'horloge. Il détermine alors les signaux de commande S #j à fournir pour que, tout au long du cycle d'horloge, le nombre de condensateurs C^j simultanément en cours de charge ou en cours de décharge à un instant donné permette l'obtention de la valeur souhaitée du courant d'appel à cet instant. La détermination des signaux de commande S #j peut être réalisée à partir d'une table de correspondance ou d'un algorithme de calcul. Les signaux de commande Sj #j peuvent être envoyés simultanément à tous les amplificateurs Qi, j/ ou envoyer successivement aux amplificateurs Qi, j au cours d'un cycle d'horloge. En outre, les signaux de commande Si,j déterminés au cours d'un cycle d'horloge peuvent être transmis aux amplificateurs Qi, j au cours du cycle d'horloge suivant.
La figure 11 représente, de façon schématique, un exemple d'une courbe d'évolution du courant d'appel reproduit Irep susceptible d'être obtenue avec le circuit 48 de la figure 10. On a représenté deux cycles d'horloge PQ, PI successifs lors du fonctionnement du circuit 48.
La figure 12 représente pour les cycles PQ et P]_, la valeur des signaux de commande S^j fourni par le module de traitement 50 permettant d'obtenir le courant d'appel de la figure 11. On suppose qu'un signal de commande S±t j est à l'état "0" lorsque l'amplificateur Qi, j correspondant est bloqué et est à l'état "1" lorsque l'amplificateur Qi, j correspondant est passant. Afin de simplifier la description du fonctionnement du circuit 48, on ne considère que les courants dus à la charge des condensateurs C±t j. En outre, on a négligé la durée de propagation des amplificateurs Qi, j- Le fonctionnement du circuit 48 va maintenant être détaillé pour le cycle d'horloge PQ. A l'instant t ' g / un front montant du signal d ' horloge CLK parvient à l'amplificateur Qo, o et Qθ,l- Les signaux de commande SQ, O et SQ, i étant à "0", les condensateurs CQ, O et CQ, I associés ne sont pas chargés et le courant d ' appel est nul . A l' instant t ' -\_ , le front montant du signal d'horloge parvient aux amplificateurs Ql, 0 et Ql, 1- Le signal S]^g étant à "1" et le signal S]_#i étant à "0", seul le condensateur C]_ ^ se charge, ce qui correspond à un courant d'appel 1-\_. A l'instant t'2# le front montant du signal d'horloge CLK parvient aux amplificateurs Q2,o et Q2,l- Les signaux de commande S2 0 et ^2 1 étant tous les deux à "1", les condensateurs C2,o et ^2,1 se chargent, ce qui correspond à un courant d'appel plus important I2. A l'instant t'3, le front montant du signal d'horloge CLK parvient aux amplificateurs Q3 g et Q3 1. Les signaux de commande S3 g et S3 -\_ étant à "0", les condensateurs C3 Q et C3 1 ne sont pas chargés et le courant d'appel est nul.
De façon plus précise, lorsqu'un front montant du signal d ' horloge CLK atteint un condensateur C-j_ ^ j , on observe une brusque montée du courant d'appel suivie d'une rapide diminution du courant d'appel. De ce fait, pour obtenir une courbe de courant d'appel Irep "régulière", il est nécessaire que les charges des condensateurs C-j^j et Ci+]^j ne soient pas trop espacées, c'est-à-dire que M soit suffisamment grand. Dans ce cas, lorsqu'un front montant du signal d'horloge CLK atteint un condensateur C-[^j, puis, après un certain délai, un condensateur Cj+I1J, l'appel de courant dû à la charge du condensateur Cj # j n ' est pas achevé quand débute l ' appel de courant dû à la charge du condensateur CÎ+]_#J. De ce fait, pour obtenir un courant d'appel d'une intensité déterminée à un instant donné, le nombre de condensateurs à charger à cet instant donné est déterminé en tenant compte du nombre de condensateurs dont la charge a débuté aux instants précédant l ' instant donné et qui peuvent être encore en cours de charge . Le courant d'appel qui résulte du fonctionnement de l'émulateur 22 est essentiellement dû à la charge et à la décharge des condensateurs C±t j . Toutefois, le module de traitement 50 peut, lors de la détermination des signaux de commande Sj1J, tenir compte de la contribution au courant d'appel Irep des autres composants de l'émulateur 22.
L'exemple de réalisation décrit précédemment concerne un émulateur 22 d'un dispositif de test 20 d'un circuit analogique 12 destiné à équiper un circuit mixte numérique/analogique 10 alimenté par un seul domaine d'alimentation Uref^ et cadencé par un seul signal d'horloge CLK. Toutefois, la présente invention peut s'appliquer au test d'un circuit analogique destiné à équiper un circuit mixte alimenté par plusieurs sources d'alimentation différentes et cadencé par plusieurs signaux d'horloge différents. La figure 13 représente, sous la forme d'un schéma bloc, un émulateur 60 qui correspond à une variante de l'émula- teur 22 adaptée au cas où le circuit mixte comprend une première partie de circuit numérique alimentée par un premier domaine d'alimentation et une seconde partie de circuit numérique alimentée par un second domaine d'alimentation. L'émulateur 60 comprend deux circuits de génération de perturbations 62, 64 recevant chacun le signal d'horloge CLK et le signal S^. Le circuit d'interface 42 fournit au premier circuit de génération de perturbations 62 des signaux Sμi et Sσ]_ représentatifs de la moyenne et de l'écart- type μj]_ et σj]_ du courant d'appel dû à la partie du circuit numérique reliée à un potentiel Vref^ . Le circuit d'interface 42 fournit au second circuit de génération de perturbations 64 des signaux Sμ2 et Sσ2 représentatifs de la moyenne et de l'écart- type μj2 et σj2 du courant d'appel dû à la partie du circuit numérique reliée à un potentiel Vref^ • Le fonctionnement de chaque circuit de génération de perturbations 62, 64 peut être identique à ce qui a été décrit précédemment pour le circuit de génération de perturbations 48.
La figure 14 représente un émulateur 70 qui correspond à une variante de l'émulateur 22 adaptée au cas où le circuit mixte comprend une première partie de circuit numérique cadencée par un premier signal d'horloge CLK^ et une seconde partie de circuit numérique cadencée par un second signal d ' horloge CLK2. Le circuit d'interface 42 est adapté à fournir une première consigne de période S^i à un premier circuit 72 de fourniture du signal d'horloge CLK]_ et une seconde consigne de période d'horloge Sτ2 à un second circuit 74 de fourniture du signal d'horloge CLK2. Le circuit d'interface 42 fournit à un premier circuit de génération de perturbations 80 des signaux Sμi et Sσi représentatifs de la moyenne et de l'écart-type μj]_ et σj]_ du courant d'appel dû à la partie du circuit numérique cadencée par le signal d'horloge CLK]_ . Le circuit d'interface 42 fournit à un second circuit de génération de perturbations 82 des signaux Sμ2 et Sσ2 représentatifs de la moyenne et de l'écart-type μj2 et σI2 ^u courant d'appel dû à la partie du circuit numérique cadencée par le signal d'horloge CLK2. Un premier circuit 76 fournit un signal pseudoaléatoire Sχi au circuit 80 et un second circuit 78 fournit un second signal pseudoaléatoire Sχ2 au second circuit de génération de perturbations 82.
La présente invention permet la réalisation d'un dispositif de test 20 d'un circuit analogique 12 particulièrement simple. En effet, l'émulateur 22 a une structure bien plus simple que celle du circuit numérique 14 tout en assurant une reproduction des perturbations de la tension d'alimentation UrefA dues au fonctionnement du circuit numérique 14. La présente invention permet donc de tester le circuit analogique 12 et, en particulier, de déterminer les baisses de performances du circuit analogique 12 lorsque la tension d'alimentation Uref^ du circuit analogique 12 est perturbée. A partir des résultats obtenus, plusieurs actions peuvent être éventuellement envisagées pour réduire la baisse de performances du circuit analogique 12. A titre d'exemple, on peut prévoir une meilleure isolation entre les circuits numérique et analogique. En outre, on peut réduire la plage de fréquences de fonctionnement du circuit mixte 10. De plus, on peut modifier le circuit numérique 14 pour mieux répartir les pics d'appel de courant, par exemple pour les étaler dans le temps .
L'émulateur 22 selon l'invention permet en outre une grande souplesse d'utilisation puisque les données DATA fournies à l'émulateur 22 sont représentatives des courbes d'écart-type et de moyenne sur un cycle d ' horloge ou plusieurs cycles d'horloge successifs et sont donc peu volumineuses.
En outre, un même émulateur 22 peut être utilisé pour reproduire les perturbations de la tension d'alimentation Uref^ qui seraient dues à différents types de circuit numérique 14. En effet il suffit pour cela de modifier les valeurs de la moyenne μj et de l'écart-type σj fournies au circuit d'interface 42. La complexité des perturbations susceptibles d'être reproduites par un même émulateur dépend du nombre M de branches du dernier étage du circuit de génération de perturbations 48 et du nombre L de condensateurs par branche du dernier étage du circuit de génération de perturbations 48. Bien qu'il ait été décrit un procédé de test d'un circuit analogique, il est clair que le procédé de test peut être mis en oeuvre par logiciel pour le test d'une simulation de circuit analogique. Dans ce cas, le procédé met en oeuvre une simulation logicielle de l'émulateur 22 qui est utilisée avec une simulation logicielle du circuit analogique 12. La mise en oeuvre du procédé de test est identique à ce qui a été décrit précédemment, les éléments de circuits électroniques étant remplacés par des éléments logiciels . Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, on peut utiliser à la place de chaque condensateur C^j du circuit 48 de génération de perturbations, ou au moins de certains d'entre eux, n'importe quel circuit adapté à provoquer un appel de courant. A titre d'exemple, chaque condensateur C^j pourrait être remplacé par un circuit comprenant un ou plusieurs transistors MOS. En outre, bien qu'il ait été décrit des exemples de réalisation dans lequel le circuit mixte numérique/analogique comprend un circuit analogi- que et un circuit numérique reliés à des alimentations distinctes, il est clair que la présente invention s'applique également à un circuit mixte numérique/analogique dans lequel le circuit analogique et le circuit numérique sont reliés à une alimentation unique susceptible d'être perturbée lors du fonc- tionnement du circuit numérique.

Claims

REVENDICATIONS
1. Dispositif de test (20) d'un circuit analogique (12) , destiné à équiper un circuit mixte (10) comprenant ce circuit analogique et un circuit numérique synchrone (14) , ledit dispositif de test comprenant un émulateur de perturbations (22) relié à une première source d'alimentation (Uref^) susceptible de perturber une seconde source d'alimentation (Uref^) du circuit analogique, les première et seconde sources d'alimentation étant éventuellement confondues, l'émulateur étant adapté à recevoir des données représentatives de l'évolution, sur une durée donnée, de la moyenne (μj) et de l'écart-type (σj) d'un premier courant d'appel (I) qui serait appliqué à la première source d'alimentation par le circuit numérique, et étant adapté à appliquer à la première source d'alimentation, sur des intervalles successifs, chaque intervalle successif ayant ladite durée, un second courant d'appel (Irep) égal à la somme de la moyenne et du produit de l'écart- type et d'un signal pseudoaléatoire variant selon une loi gaussienne.
2. Dispositif selon la revendication 1, comprenant : au moins un circuit (46) de fourniture du signal pseudoaléatoire (Sx) adapté à fournir une nouvelle valeur du signal pseudoaléatoire pour chaque intervalle successif ; et un circuit (48) de génération de perturbations adapté à appliquer le second courant d'appel (Irep) à. la première source d'alimentation (Uref^) .
3. Dispositif selon la revendication 2, dans lequel le circuit (48) de génération de perturbations comprend : un module de traitement (50) recevant le signal pseudoaléatoire (Sx) et les données représentatives et fournissant des signaux de commande (Sj #j) ; et des éléments de perturbation (Qi7J/ Ci,j)# chaque élément de perturbation étant relié à la première source d'alimentation (Uref^) et étant adapté à être commandé par l'un des signaux de commande pour fournir un courant d'appel élémentaire.
4. Dispositif selon la revendication 3, dans lequel le circuit (48) de génération de perturbations comprend : un premier étage comprenant un élément de transmission (R) recevant un signal d'horloge (CLK) ; des seconds étages successifs comprenant chacun plusieurs groupes d'au moins un élément de transmission (R'), 1 ' entrée du au moins un élément de transmission de chaque groupe étant reliée à la sortie de l'élément de transmission ou de l'un des éléments de transmission de l'étage précédent ; et un dernier étage comprenant une première pluralité d'éléments de transmission (Rj), l'entrée de chacun de la première pluralité d'éléments de transmission étant reliée à l'un des éléments de transmission de l'étage précédent et la sortie de chacun de la première pluralité d'éléments de transmission étant reliée à une seconde pluralité d'éléments de perturbation (Qi, j, C1^) .
5. Dispositif selon la revendication 4, dans lequel chaque élément de perturbation (Qi7J, Ci7J) comprend un élément de commutation (Qi, j) / recevant l'un des signaux de commande (Si7 j) , en série avec un condensateur (Ci7 j), l'élément de commutation étant susceptible d'être passant ou bloqué en fonction du signal de commande .
6. Dispositif selon la revendication 4 ou 5, dans lequel chacun de la première pluralité d'éléments de transmission (Ri) a une durée de transmission qui dépend de l'élément de transmission.
7. Dispositif selon l'une quelconque des revendications 2 à 6, comprenant, en outre, un circuit (44) de fourniture d'un signal d'horloge (CLK) au circuit (46) de fourniture du signal pseudoaléatoire (Sx) et au circuit (48) de génération de perturbations .
8. Procédé de test d'un circuit analogique (12) , destiné à équiper un circuit mixte (10) comprenant ce circuit analogique et un circuit numérique synchrone (14) , comprenant les étapes suivantes : prévoir un dispositif de test (20) ou une simulation de dispositif de test comprenant ou simulant le circuit analogique et un émulateur de perturbations (22) relié à une première source d'alimentation (Uref^) susceptible de perturber une seconde source d'alimentation (Uref^) du circuit analogique, les première et seconde sources d'alimentation étant éventuellement confondues ; fournir à l'émulateur des données représentatives de l'évolution, sur une durée donnée, de la moyenne (μj) et de l'écart-type (σj) d'un premier courant d'appel (I) qui serait appliqué à la première source d'alimentation par le circuit numérique ; et amener l'émulateur à appliquer ou à simuler le fait d'appliquer à la première source d'alimentation, sur des intervalles successifs, chaque intervalle ayant ladite durée, un second courant d'appel (Irep) égal à la somme de la moyenne et du produit de l'écart-type et d'un signal pseudoaléatoire variant selon une loi gaussienne.
9. Procédé selon la revendication 8, dans lequel la fourniture desdites données représentatives comprend les étapes suivantes : estimer l'évolution du premier courant d'appel (I) sur plusieurs intervalles successifs ayant chacun ladite durée ; et déterminer, pour chaque premier instant parmi des premiers instants successifs d'un intervalle ayant ladite durée, la moyenne des valeurs du premier courant d ' appel à des seconds instants, chaque second instant étant égal au premier instant modulo ladite durée, et l'écart-type des valeurs du premier courant d'appel auxdits seconds instants.
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