FR2919941A1 - Dispositif de test de circuit analogique - Google Patents

Abstract

L'invention concerne un dispositif de test (20) d'un circuit analogique (12), destiné à équiper un circuit mixte (10) comprenant ce circuit analogique et un circuit numérique synchrone. Le dispositif de test comprend un émulateur de perturbations (22) relié à une première source d'alimentation (UrefD) susceptible de perturber une seconde source d'alimentation (UrefA) du circuit analogique, les première et seconde sources d'alimentation étant éventuellement confondues, l'émulateur étant adapté à recevoir des données représentatives de l'évolution, sur une durée donnée, de la moyenne (µI) et de l'écart-type (sigmaI) d'un premier courant d'appel (I) qui serait appliqué à la première source d'alimentation par le circuit numérique, et étant adapté à appliquer à la première source d'alimentation, sur des intervalles successifs, chaque intervalle successif ayant ladite durée, un second courant d'appel (Irep) égal à la somme de la moyenne et du produit de l'écart-type et d'un signal pseudoaléatoire variant selon une loi gaussienne.

Description

B7896 1 DISPOSITIF DE TEST DE CIRCUIT ANALOGIQUE

Domaine de l'invention La présente invention concerne un procédé et un dispositif de test d'un circuit analogique d'un circuit mixte numérique/analogique.

Exposé de l'art antérieur Un circuit mixte numérique/analogique comprend simultanément des composants analogiques et des composants logiques (ou numériques) qui peuvent être reliés à une même source d'alimentation ou à des sources d'alimentation différentes se polluant à travers divers éléments parasites, tels que des résistances, des condensateurs ou des inductances. La figure 1 représente, de façon schématique, un circuit électronique mixte 10 comprenant des composants analogi- ques, formant un circuit 12 (A) appelé circuit analogique. Le circuit 12 peut correspondre à des amplificateurs, des filtres analogiques, des convertisseurs analogique/analogique, analogique/nurique ou numérique/analogique, des oscillateurs, etc. Le circuit 10 comprend également des composants logiques, par exemple des portes logiques, des bascules, etc. formant un circuit 14 (D) appelé circuit logique ou circuit numérique. L'alimentation des composants du circuit analogique 12 est obtenue en reliant le circuit 12 à une source d'un premier potentiel de référence B7896

2 VrefA et à une source d'un second potentiel de référence, par exemple la masse GNDA du circuit analogique. On appelle tension d'alimentation du circuit analogique la tension UrefA qui correspond à la différence entre les premier et second poten- tiels de référence. L'alimentation des composants du circuit numérique 14 est obtenue en reliant le circuit 14 à une source d'un troisième potentiel de référence VrefD et à une source d'un quatrième potentiel de référence, par exemple la masse GNDD du circuit numérique. On appelle tension d'alimentation du circuit numérique la tension UrefD qui correspond à la différence entre les troisième et quatrième potentiels de référence. Dans la plupart des cas, le circuit numérique 14 fonctionne de façon synchrone, c'est-à-dire qu'il fonctionne à partir d'un ou de plusieurs signaux d'horloge qui cadencent le fonctionnement de composants logiques tels que les bascules. De ce fait, lors du fonctionnement du circuit numérique 14, on observe de nombreuses commutations simultanées ou quasi simultanées des signaux utilisés par les composants logiques. L'ensemble de ces commutations simultanées ou quasi-simultanées se traduit par des appels de courant importants du côté de l'alimentation du circuit numérique 14. Ceci se traduit par des perturbations côté circuit analogique 12, notamment au niveau de l'alimentation du circuit analogique 12, de la répartition des potentiels dans le substrat du circuit analogique 12, etc. A titre d'exemple, on peut observer des variations temporaires de la tension d'alimentation UrefA. Ces perturbations côté circuit analogique 12 entraînent une dégradation des performances du circuit analogique 12. De façon générale, au cours de la mise au point du circuit électronique 10, le circuit analogique 12 est testé indépendamment du circuit numérique 14, notamment pour en déter-miner les performances. Toutefois, lors d'un tel test, on ne prend pas en compte les perturbations affectant le circuit analogique 12, notamment les variations de la tension d'alimen- tation UrefA du circuit analogique 12, dues au fonctionnement du B7896

3 circuit numérique 14. On ne peut donc pas déterminer les dégradations des performances du circuit analogique 12 qui résultent de l'utilisation conjointe des circuits analogique 12 et numérique 14.

Pour tenir compte des perturbations du circuit analogique 12, notamment des variations de la tension d'alimentation UrefA du circuit analogique 12, dues au fonctionnement du circuit numérique 14, une possibilité consiste à réaliser un dispositif de test comprenant le circuit analogique 12 à tester et le circuit numérique 14. Toutefois, comme la structure du circuit numérique 14 peut évoluer grandement au cours du processus de mise au point du circuit électronique 10, il est nécessaire de réaliser un nouveau circuit de test pour chaque variante possible du circuit numérique 14, ce qui représente un coût excessif. On cherche donc à tester le circuit analogique 12 non pas avec le circuit numérique 14 mais avec un circuit ayant une structure beaucoup plus simple qui simule les perturbations de la tension d'alimentation UrefD qui seraient observées lors du fonctionnement du circuit numérique 14. La figure 2 représente un dispositif de test 20 comprenant le circuit analogique 12 et un émulateur 22 destiné à reproduire, au moins partiellement, les perturbations de la tension d'alimentation UrefD dues au circuit numérique 14.

L'émulateur 22 doit satisfaire plusieurs contraintes. Il doit être le plus simple possible pour que le coût de fabrication du circuit de test 20 soit le plus bas possible. Toutefois, il doit reproduire avec une précision suffisante les perturbations de la tension d'alimentation UrefD dues au circuit numérique 14 de façon que le test fournisse des informations pertinentes quant à la baisse de performances du circuit ana-logique 12. Enfin, un même émulateur 22 doit, après reprogrammation, pouvoir reproduire les perturbations dues à différents circuits numériques 14 afin de ne pas avoir à concevoir B7896

4 un dispositif de test 20 pour chaque circuit numérique 14 avec lequel le circuit analogique 12 est susceptible d'être utilisé. Résumé de l'invention La présente invention vise un procédé et un dispositif 5 de test d'un circuit analogique destiné à fonctionner conjointe-ment avec un circuit numérique synchrone. Selon un autre objet, le dispositif de test est de conception relativement simple. Selon un autre objet, le dispositif de test permet de 10 reproduire des perturbations de la tension d'alimentation proches de celles qui seraient observées lors du fonctionnement du circuit numérique. Selon un autre objet, le dispositif de test permet facilement de tester un circuit analogique destiné à être 15 utilisé avec différents circuits numériques. Ainsi, il est prévu un dispositif de test d'un circuit analogique, destiné à équiper un circuit mixte comprenant ce circuit analogique et un circuit numérique synchrone, ledit dispositif de test comprenant un émulateur de perturbations 20 relié à une première source d'alimentation susceptible de perturber une seconde source d'alimentation du circuit analogi- que, les première et seconde sources d'alimentation étant éven- tuellement confondues, l'émulateur étant adapté à recevoir des données représentatives de l'évolution, sur une durée donnée, de 25 la moyenne et de l'écart-type d'un premier courant d'appel qui serait appliqué à la première source d'alimentation par le circuit numérique, et étant adapté à appliquer à la première source d'alimentation, sur des intervalles successifs, chaque intervalle successif ayant ladite durée, un second courant d'ap- 30 pel égal à la somme de la moyenne et du produit de l'écart-type et d'un signal pseudoaléatoire variant selon une loi gaussienne. Selon un mode de réalisation de la présente invention, le dispositif comprend au moins un circuit de fourniture du signal pseudoaléatoire adapté à fournir une nouvelle valeur du 35 signal pseudoaléatoire pour chaque intervalle successif ; et un B7896

circuit de génération de perturbations adapté à appliquer le second courant d'appel à la première source d'alimentation. Selon un mode de réalisation de la présente invention, le circuit de génération de perturbations comprend un module de 5 traitement recevant le signal pseudoaléatoire et les données représentatives et fournissant des signaux de commande ; et des éléments de perturbation, chaque élément de perturbation étant relié à la première source d'alimentation et étant adapté à être commandé par l'un des signaux de commande pour fournir un courant d'appel élémentaire. Selon un mode de réalisation de la présente invention, le circuit de génération de perturbations comprend un premier étage comprenant un élément de transmission recevant un signal d'horloge ; des seconds étages successifs comprenant chacun plusieurs groupes d'au moins un élément de transmission, l'entrée du au moins un élément de transmission de chaque groupe étant reliée à la sortie de l'élément de transmission ou de l'un des éléments de transmission de l'étage précédent ; et un dernier étage comprenant une première pluralité d'éléments de transmission, l'entrée de chacun de la première pluralité d'éléments de transmission étant reliée à l'un des éléments de transmission de l'étage précédent et la sortie de chacun de la première pluralité d'éléments de transmission étant reliée à une seconde pluralité d'éléments de perturbation.

Selon un mode de réalisation de la présente invention, chaque élément de perturbation comprend un élément de commutation, recevant l'un des signaux de commande, en série avec un condensateur, l'élément de commutation étant susceptible d'être passant ou bloqué en fonction du signal de commande.

Selon un mode de réalisation de la présente invention, chacun de la première pluralité d'éléments de commutation a une durée de transmission qui dépend de l'élément de commutation. Selon un mode de réalisation de la présente invention, le dispositif comprend en outre un circuit de fourniture d'un B7896

6 signal d'horloge au circuit de fourniture du signal pseudoaléatoire et au circuit de génération de perturbations. La présente invention prévoit aussi un procédé de test d'un circuit analogique destiné à équiper un circuit mixte comprenant ce circuit analogique et un circuit numérique synchrone, comprenant les étapes suivantes : prévoir un dispositif de test ou une simulation de dispositif de test comprenant ou simulant le circuit analogique et un émulateur de perturbations relié à une première source d'alimentation susceptible de perturber une seconde source d'alimentation du circuit analogique, les première et seconde sources d'alimentation étant éventuellement confondues ; fournir à l'émulateur des données représentatives de l'évolution, sur une durée donnée, de la moyenne et de l'écart- type d'un premier courant d'appel qui serait appliqué à la première source d'alimentation par le circuit numérique ; et amener l'émulateur à appliquer ou à simuler le fait d'appliquer à la première source d'alimentation, sur des intervalles successifs, chaque intervalle ayant ladite durée, un second courant d'appel égal à la somme de la moyenne et du produit de l'écart-type et d'un signal pseudoaléatoire variant selon une loi gaussienne. Selon un mode de réalisation de la présente invention, la fourniture desdites données représentatives comprend les 25 étapes suivantes : estimer l'évolution du premier courant d'appel sur plusieurs intervalles successifs ayant chacun ladite durée ; et déterminer, pour chaque premier instant parmi des premiers instants successifs d'un intervalle ayant ladite durée, la 30 moyenne des valeurs du premier courant d'appel à des seconds instants, chaque second instant étant égal au premier instant modulo ladite durée, et l'écart-type des valeurs du premier courant d'appel auxdits seconds instants.

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7 Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante d'un exemple de réalisation particulier 5 faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, représente de façon schématique un circuit électronique mixte numérique/analogique ; la figure 2, précédemment décrite, représente de façon 10 schématique un dispositif de test d'un circuit analogique ; la figure 3 représente un exemple d'évolution du courant d'appel lors du fonctionnement d'un circuit numérique ; la figure 4 représente un exemple d'évolution de la moyenne et de l'écart-type du courant d'appel lors du fonction- 15 nement d'un circuit numérique ; la figure 5 illustre le principe de reproduction de courant d'appel selon l'invention ; la figure 6 représente, sous la forme d'un schéma bloc, un exemple de procédé de détermination de caractéristiques 20 statistiques du courant d'appel d'un circuit numérique ; la figure 7 représente un exemple de réalisation d'un émulateur de perturbations selon l'invention ; la figure 8 représente, de façon schématique, un exem- ple de réalisation d'une portion de l'émulateur de la figure 7 ; 25 la figure 9 illustre le fonctionnement de la portion d'émulateur de la figure 8 ; la figure 10 représente un exemple de réalisation d'une autre portion de l'émulateur de la figure 7 ; les figures 11 et 12 illustrent le principe de 30 fonctionnement de la portion d'émulateur de la figure 10 ; et les figures 13 et 14 représentent des variantes de l'émulateur de la figure 7. Description détaillée Par souci de clarté, de mêmes éléments ont été 35 désignés par de mêmes références aux différentes figures.

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8 La demanderesse a cherché à réaliser un émulateur de perturbations ayant une structure relativement simple et permet-tant, en fonctionnement, de reproduire les pics de courant d'appel résultant du fonctionnement d'un circuit numérique clas- Bique. Dans un premier temps, la demanderesse a envisagé la possibilité d'utiliser un émulateur de circuit numérique permet-tant l'obtention de pics de courant d'appel répartis aléatoire-ment au cours du temps. Toutefois, la demanderesse a mis en évidence que lors du test d'un circuit analogique avec un tel émulateur, la baisse de performances obtenue n'est pas représentative de la baisse réelle de performances observée lorsque le circuit analogique fonctionne avec le circuit numérique. La demanderesse a alors étudié plus en détails l'évolution du courant d'appel observé lors du fonctionnement d'un circuit numérique classique. La figure 3 représente un exemple d'évolution du courant d'appel I lors du fonctionnement d'un circuit numérique synchrone cadencé par un signal d'horloge de période P. La demanderesse a mis en évidence que, pour la plupart des circuits numériques synchrones, la courbe d'évolution du courant d'appel I présente des caractéristiques statistiques remarquables. En effet, la courbe d'évolution du courant d'appel I comporte des pics 24 d'appel de courant qui ne sont pas répartis de façon aléatoire au cours du temps mais qui se produisent sensiblement aux mêmes instants pour chaque cycle d'horloge ou groupe de cycles d'horloge. Toutefois, l'amplitude des pics de courant varie généralement d'un cycle d'horloge à l'autre ou d'un groupe de cycles d'horloge à un autre. La demanderesse a mis en évidence qu'il était suffi- saut de concevoir un émulateur de perturbations qui, en fonc- tionnement, permette d'obtenir un courant d'appel Irep reproduisant certaines caractéristiques statistiques du courant d'appel I qui serait observé avec le circuit numérique. Plus précisément, la demanderesse a mis en évidence qu'il était suffisant que le courant d'appel reproduit Irep ait la même B7896 9 moyenne et le même écart-type que le courant d'appel I qui serait observé avec le circuit numérique. Le test d'un circuit analogique avec l'émulateur de perturbations permet alors de déterminer une baisse de performances représentative de la baisse de performances réellement observée lorsque le circuit analogique fonctionne conjointement avec le circuit numérique. Pour ce faire, il suffit que l'émulateur de perturbations permette d'obtenir un courant d'appel reproduit Irep selon la relation suivante : Irep (t) =1JI (t [T]) +6I (t [T]) *X (t) (1) où T est une durée de référence, par exemple, égale à la période de l'horloge du circuit numérique ou à un multiple de la période d'horloge ; l'expression t[T] signifie t modulo T ; pl correspond à la moyenne du courant d'appel I sur l'intervalle [0, T] ; 6I correspond à l'écart-type du courant d'appel sur l'intervalle [0, T] ; et X est une fonction aléatoire obéissant à une loi de distribution gaussienne centrée réduite. La fonction X est constante sur chaque intervalle [kT, (k+1)T], où k est un entier supérieur ou égal à zéro. Lorsque la courbe d'évolution du courant d'appel I associée à un circuit numérique est connue pour une durée égale à N*T, la moyenne pl peut être obtenue par la relation suivante, pour t appartenant à [0, T] : k=N tj(t)= N LI(t+kT) (2) k=O et l'écart-type 6I peut être obtenu par la relation suivante, pour t appartenant à [0, T] : I k=N 6I(t)= N (I(t+kT)-,tI(t))2 (3) k=O La figure 4 représente des exemples de courbes d'évolution de la moyenne pl et de l'écart-type 6I obtenues à partir B7896

10 de la courbe d'évolution du courant d'appel I représentée en figure 3. La figure 5 illustre le principe de détermination du courant d'appel reproduit Irep à partir de la relation (1) et représente, en traits pointillés, les courbes d'évolution de la moyenne pl et de l'écart-type 6I qui sont reproduites pour chaque intervalle de temps successif de durée T, en traits fins la fonction X et, en traits épais, la courbe d'évolution du courant reproduit Irep obtenue.

La figure 6 représente, sous la forme d'un schéma bloc un exemple de procédé de détermination de la moyenne pl et de l'écart-type 6I du courant d'appel associé au circuit numérique 14, ces caractéristiques statistiques étant ensuite fournies à l'émulateur 22 pour tester le circuit analogique 12.

L'étape 30 regroupe l'ensemble des étapes généralement mises en oeuvre lors de la conception du circuit numérique 14. A titre d'exemple, la conception du circuit numérique 14 comprend : une étape de détermination d'un cahier des charges qui 20 consiste, par exemple, à diviser le circuit numérique 14 en différents blocs fonctionnels ; une étape de description du comportement de chaque bloc fonctionnel dans un langage de description de matériel (en anglais Hardware Description Langage ou HDL), par exemple le 25 langage VHDL ou Verilog ; une étape de simulation de la description comportementale, par exemple mise en oeuvre au moyen du logiciel SMASH commercialisé par la société Dolphin Integration ; une étape généralement appelée "Synthèse" qui consiste 30 à fournir, à partir de la description comportementale HDL, un fichier appelé Netlist, par exemple en langage Verilog, qui correspond à une liste d'interconnexions de portes logiques d'une bibliothèque ; B7896

11 une étape de simulation après synthèse du fichier Netlist, par exemple mise en oeuvre au moyen du logiciel SMASH commercialisé par la société Dolphin Integration ; une étape généralement appelée "Placement et Routage" qui consiste, à partir du fichier Netlist, à déterminer une représentation concrète du circuit numérique 14 où sont précisées les positions des composants logiques et des pistes qui les relient. Le résultat de l'étape de "Placement et Routage" est une description géométrique du circuit numérique 14, appelée Layout, par exemple au format GDS2. Il est aussi possible de fournir un fichier dit de délais, par exemple au format SDF, qui contient les délais des portes et des interconnexions. En outre, l'étape de placement et de routage peut entraîner une modification du fichier Netlist, par exemple lorsqu'un arbre d'horloge doit être prévu. On fournit alors un nouveau fichier Netlist, par exemple en langage Verilog ; et une étape de simulation du fichier Netlist modifié tenant compte des délais, par exemple mise en oeuvre au moyen du logiciel SMASH commercialisé par la société Dolphin Integration.

A l'étape 32, on réalise à partir du fichier Netlist modifié et du fichier de délais, une simulation du circuit numérique 14 pour déterminer une estimation de l'évolution du courant d'appel I qui résulte du fonctionnement du circuit numérique 14. Une telle simulation peut être mise en oeuvre avec le logiciel SMASH commercialisé par la société Dolphin Integration. Une telle simulation est généralement réservée aux circuits analogiques. Le résultat de l'étape 32 est l'obtention de fichiers, par exemple au format DAT, représentatifs de la l'évolution du courant d'appel I en fonction du temps.

A l'étape 34, on réalise un traitement statistique des fichiers obtenus à l'étape précédente pour déterminer les fonctions pl et 6I. Pour ce faire, on découpe la courbe d'évolution du courant d'appel I en N intervalles de durée T, la durée T pouvant correspondre à la période du signal d'horloge du circuit numérique ou un multiple de cette période. Sur l'intervalle de B7896

12 temps [0, T], on définit M instants successifs ti, i étant un entier compris entre 0 et M-1, les instants ti étant compris entre 0 et T. La moyenne pl et l'écart-type 61 sont déterminés aux instants ti à partir des relations (2) et (3) de la façon suivante : k=N I (ti) = N L I(ti + kT) k=0 (4) k=N 6I (ti) = (1(4 + kT) ù N I (ti ))2 (5) 1Nk=0 La figure 7 représente un exemple de réalisation d'un émulateur de perturbations 22 selon l'invention. L'émulateur 22 comprend un circuit d'interface 42 susceptible de recevoir des données DATA. Le circuit d'interface 42 fournit une consigne de période d'horloge ST à un circuit 44 adapté à fournir un signal d'horloge CLK. Pour simplifier le reste de la description, on considère que la durée T correspond à la période du signal d'horloge CLK. L'interface 42 fournit une consigne d'initialisation SINI à un circuit 46 recevant le signal d'horloge CLK et fournissant un signal Sx. De plus, le circuit d'interface 42 fournit des signaux Sp et S6 à un circuit de génération de perturbations 48 connecté à la source du potentiel de référence VrefD et à la masse GNDD. Le circuit de génération de perturbations 48 reçoit également le signal d'horloge CLK et le signal Sx. Le circuit d'interface 42 comprend, par exemple, un registre à décalage, les données DATA étant fournies en série au registre. Les données DATA comprennent les signaux Sp et S6, la consigne de période d'horloge ST, et la consigne d'initialisation SINI• Le signal Sp est représentatif de la moyenne pl et le signal S6 est représentatif de l'écart-type 6I. Les signaux Sp et S6 ne sont pas nécessairement identiques aux données pl et 6I obtenues à l'étape 34 du procédé décrit précédemment. En effet, un traitement préalable des données pl et 6I peut être prévu avant leur transmission au circuit d'interface 42.

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13 Le circuit 44 de fourniture du signal d'horloge CLK a, par exemple, la structure d'un oscillateur en anneau (en anglais Ring Oscillator). Le signal CLK correspond, par exemple, à un signal en créneaux, périodique, de rapport cyclique 1/2 et dont la période dépend de la consigne ST. A titre d'exemple, le circuit 44 peut comprendre un inverseur dont la sortie est rebouclée sur l'entrée et dont la durée de propagation peut être modifiée en fonction de la consigne ST. Selon une variante, le circuit 44 de fourniture du signal d'horloge CLK n'est pas intégré à l'émulateur 22. Le signal d'horloge CLK utilisé par l'émulateur 22 est alors fourni par un dispositif externe à l'émulateur 22. Le circuit 46 fournit le signal SX qui est représenta-tif de la valeur aléatoire X obéissant à une loi gaussienne centrée réduite. Le circuit 46 est adapté à fournir une nouvelle valeur du signal SX pour chaque cycle d'horloge CLK. La figure 8 représente un exemple de réalisation simplifié du circuit 46. Le circuit 46 comprend une succession de cinq bascules L0 à L4 recevant chacune le signal d'horloge CLK. Chaque bascule L0 à L4 fournit un bit bit0 à bit4. Un module de traitement 49 reçoit les bits bit0 à bit4 et le signal d'horloge CLK et fournit le signal SX. La sortie de la bascule L0 attaque l'entrée de la bascule LI. La sortie de la bascule LI attaque l'entrée de la bascule L2. La sortie de la bascule L2 attaque une première entrée d'un additionneur SUM. La sortie de l'additionneur SUM attaque la bascule L3. La sortie de la bascule L3 attaque l'entrée de la bascule L4. La sortie de la bascule L4 attaque l'entrée de la bascule L0 et une seconde entrée de l'additionneur SUM. L'additionneur SUM correspond, par exemple, à une porte logique du type OU-Exclusif. La position de l'additionneur SUM peut être modifiée par rapport à ce qui est représenté en figure 8. Le fonctionnement du circuit 46 est le suivant : les valeurs initiales des bits bit0 à bit4 sont imposées par la consigne SINI fournie par le circuit d'interface 42. En fonc- B7896

14 tionnement, à chaque front montant du signal d'horloge CLK, chaque bascule L0 à L4 reproduit en sortie la valeur binaire présente à son entrée lors de la période précédente du signal d'horloge. On obtient donc, pour chaque cycle d'horloge CLK, une nouvelle série de bits bit0 à bit4. La figure 9 représente un exemple d'évolution des bits bit0 à bit4 pour cinq cycles successifs du signal d'horloge CLK. Si on appelle Y la somme des bits bit0 à bit4, on peut montrer que Y correspond à une valeur pseudoaléatoire qui s'approche d'une loi gaussienne de moyenne py et d'écart-type 6y d'autant plus que la chaîne de bascules L0 à L4 est longue. En pratique, le circuit 46 comprend un nombre de bascules qui peut être supérieur à 30. La valeur aléatoire X qui suit une loi gaussienne centrée réduite peut être égale au rapport entre la valeur Y, diminuée de py, et 6y. Le signal SX fourni par le module de traitement 49 est égal à X. A titre d'exemple, le signal SX est codé sur 32 bits. En pratique, le nombre de bascules du circuit 46 peut être égal au nombre de bits du signal SX. Selon une variante, le module de traitement 49 n'est pas présent au niveau du circuit 46 et les bits du signal SX correspondent aux bits bit0 à bit4. La détermination de la valeur X peut alors être réalisée au niveau du circuit de génération de perturbations 48 ou au niveau d'un circuit intermédiaire entre le circuit 46 et le circuit 48.

La figure 10 représente un exemple de réalisation du circuit de génération de perturbations 48. Le circuit 48 a, par exemple, une structure similaire à celle d'un arbre d'horloge. Un arbre d'horloge permet la transmission du signal d'horloge aux différents composants logiques d'un circuit numérique et comprend généralement plusieurs étages successifs d'inverseurs ou d'amplificateurs (un amplificateur correspondant à deux inverseurs montés en série). A titre d'exemple, le premier étage comprend un amplificateur recevant le signal d'horloge. Le second étage comprend plusieurs amplificateurs dont les entrées sont reliées à la sortie de l'amplificateur du premier étage.

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15 Les étages suivants comprennent chacun plusieurs groupes d'amplificateurs, les entrées des amplificateurs d'un même groupe étant reliées à la sortie de l'un des amplificateurs de l'étage précédent. Le dernier étage de l'arbre d'horloge comprend plusieurs groupes d'amplificateurs, les entrées des amplificateurs d'un même groupe étant reliées à la sortie de l'un des amplificateurs de l'étage précédent et la sortie de chaque amplificateur étant reliée à un composant logique du circuit numérique, en général une bascule.

A titre d'exemple, en figure 10, on a représenté un circuit de génération de perturbations 48 se basant sur la structure d'un arbre d'horloge à trois étages dont le premier étage comprend un amplificateur R recevant le signal d'horloge CLK et dont le deuxième étage comprend deux amplificateurs R' dont les entrées sont reliées à la sortie de l'amplificateur R. Le dernier étage du circuit 48 comprend un nombre M, égal à 4 en figure 10, d'amplificateurs Ri, i étant compris entre 0 et M-1. Les entrées des amplificateurs Ri sont reliées à la sortie de l'undes amplificateurs R' de l'étage précédent. La sortie de chaque amplificateur Ri est reliée à un nombre L, égal à 2 en figure 10, d'amplificateurs commandables Qi,j, j étant compris entre 0 et L-1. La sortie de chaque amplificateur Qi,j est reliée à une borne d'un condensateur Ci,j dont l'autre borne est reliée à la masse GNDD ou au potentiel de référence VrefD. Les amplificateurs Qi,j ont une durée de propagation identique. Comme cela a été décrit précédemment, le nombre M correspond au nombre d'instants ti, i étant compris entre 0 et M-1, de l'intervalle [0, T] pour lesquels la moyenne p1 et l'écart-type 61 ont été déterminés. A chaque amplificateur Ri, i étant compris entre 0 et M-1, est associée une durée de propagation Di qui correspond à la durée nécessaire pour qu'un signal reçu à l'entrée de l'amplificateur Ri soit fourni à la sortie de l'amplificateur Ri. Le signal d'horloge CLK qui se propage dans les premiers étages du circuit 48 arrive sensiblement simultané- ment au niveau des amplificateurs Ri. Le signal d'horloge CLK B7896

16 parvient alors, après un retard Ai, aux amplificateurs Qi,j, j étant compris entre 0 et L-1. Les amplificateurs Ri ont des durées de propagation qui diffèrent de l'un à l'autre de sorte que la différence entre Di et Di_1, i étant compris entre 1 et M-1, soit égale à la différence entre ti et ti_1. Les amplificateurs Qi,j ayant la même durée de propagation, le signal d'horloge CLK parvient aux condensateurs Ci,j selon la même séquence que les instants ti. Dans le présent exemple illustré en figure 10, si on considère que le signal d'horloge CLK parvient aux condensateurs CO30 et CO31 à un instant t'0, le même signal d'horloge CLK arrive aux condensateurs C1,0 et C1,1 à un instant t'1, aux condensateurs C2,0 et C2,1 à un instant t'2 et aux condensateurs C3,0 et C3,1 à un instant t'3, les instants t'0, t'1, t'2 et t'3 se succédant selon la même séquence que les instants respectifs t0, t1, t2 et t3. Chaque amplificateur Qi,j est commandé par un signal de commande Sig j et peut être passant ou bloqué selon la valeur du signal Si,j. Les signaux de commande Si,j sont fournis par un module de traitement 50 recevant les signaux CLK, Sp, S6 et Sx.

Lorsqu'il est bloqué, l'amplificateur Qi,j ne transmet pas le signal d'horloge CLK reçu à son entrée. Lorsqu'il est passant, l'amplificateur Qi,j transmet le signal d'horloge reçu à son entrée avec une durée de propagation qui est identique pour tous les amplificateurs Qi,j.

Les condensateurs Ci,j sont identiques. A titre d'exemple, la capacité de chaque condensateur Ci,j est de l'ordre de 100 fF. L'application d'un front montant du signal d'horloge CLK aux bornes d'un condensateur Ci,j se traduit par un appel de courant qui se propage jusqu'à la source du poten-tiel de référence VrefD qui est reliée à chacun des amplificateurs R, R', Ri et Qi,j. De ce fait, à un instant donné, l'amplitude du courant d'appel du circuit 48 dépend du nombre de condensateurs qui sont simultanément en cours de charge. Le nombre L correspond à la précision avec laquelle l'amplitude du courant d'appel peut être obtenue. En effet, comme cela va être B7896

17 décrit plus en détail par la suite, le circuit 48 permet l'obtention d'un courant d'appel pouvant prendre sensiblement L+1 valeurs. Initialement, le module de traitement 50 reçoit les signaux Sp, S. A chaque cycle d'horloge, le module de traite-ment 50 reçoit une nouvelle valeur du signal Sx et détermine le courant d'appel reproduit Irep à obtenir à partir de la relation (1) au cours d'un cycle d'horloge. Il détermine alors les signaux de commande Si,j à fournir pour que, tout au long du cycle d'horloge, le nombre de condensateurs Ci,j simultanément en cours de charge ou en cours de décharge à un instant donné permette l'obtention de la valeur souhaitée du courant d'appel à cet instant. La détermination des signaux de commande Si,j peut être réalisée à partir d'une table de correspondance ou d'un algorithme de calcul. Les signaux de commande Si,j peuvent être envoyés simultanément à tous les amplificateurs Qi,j, ou envoyer successivement aux amplificateurs Qi,j au cours d'un cycle d'horloge. En outre, les signaux de commande Si,j déterminés au cours d'un cycle d'horloge peuvent être transmis aux amplifica- teurs Qi, j au cours du cycle d'horloge suivant. La figure 11 représente, de façon schématique, un exemple d'une courbe d'évolution du courant d'appel reproduit Irep susceptible d'être obtenue avec le circuit 48 de la figure 10. On a représenté deux cycles d'horloge P0, PI successifs lors du fonctionnement du circuit 48. La figure 12 représente pour les cycles PO et PI, la valeur des signaux de commande Si,j fourni par le module de traitement 50 permettant d'obtenir le courant d'appel de la figure 11. On suppose qu'un signal de commande Si,j est à l'état "0" lorsque l'amplificateur Qi,j correspondant est bloqué et est à l'état "1" lorsque l'amplificateur Qi,j correspondant est passant. Afin de simplifier la description du fonctionnement du circuit 48, on ne considère que les courants dus à la charge des condensateurs Ci,j. En outre, on a négligé la durée de propaga- tion des amplificateurs Qi,j. Le fonctionnement du circuit 48 va B7896

18 maintenant être détaillé pour le cycle d'horloge P0. A l'instant t'0, un front montant du signal d'horloge CLK parvient à l'amplificateur Q0,0 et Q0,1. Les signaux de commande S0,0 et S0,1 étant à "0", les condensateurs CO30 et CO31 associés ne sont pas chargés et le courant d'appel est nul. A l'instant t'1, le front montant du signal d'horloge parvient aux amplificateurs Q1,0 et Q1,1. Le signal S1,0 étant à "1" et le signal S1~1 étant à "0", seul le condensateur C1,1 se charge, ce qui correspond à un courant d'appel I1. A l'instant t'2, le front montant du signal d'horloge CLK parvient aux amplificateurs Q2,0 et Q2,1• Les signaux de commande S2,0 et S2,1 étant tous les deux à "1", les condensateurs C2,0 et C2,1 se chargent, ce qui correspond à un courant d'appel plus important I2. A l'instant t'3, le front montant du signal d'horloge CLK parvient aux amplificateurs Q3,0 et Q3,1. Les signaux de commande S3,0 et S3,1 étant à "0", les condensateurs C3,0 et C3,1 ne sont pas chargés et le courant d'appel est nul. De façon plus précise, lorsqu'un front montant du signal d'horloge CLK atteint un condensateur Ci,j, on observe une brusque montée du courant d'appel suivie d'une rapide diminution du courant d'appel. De ce fait, pour obtenir une courbe de courant d'appel Irep "régulière", il est nécessaire que les charges des condensateurs Ci,j et Ci+1,j ne soient pas trop espacées, c'est-à-dire que M soit suffisamment grand. Dans ce cas, lorsqu'un front montant du signal d'horloge CLK atteint un condensateur Ci,j, puis, après un certain délai, un condensateur Ci+1,j, l'appel de courant dû à la charge du condensateur Ci,j n'est pas achevé quand débute l'appel de courant dû à la charge du condensateur Ci+1,j• De ce fait, pour obtenir un courant d'appel d'une intensité déterminée à un instant donné, le nombre de condensateurs à charger à cet instant donné est déterminé en tenant compte du nombre de condensateurs dont la charge a débuté aux instants précédant l'instant donné et qui peuvent être encore en cours de charge.

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19 Le courant d'appel qui résulte du fonctionnement de l'émulateur 22 est essentiellement dû à la charge et à la décharge des condensateurs Ci,j. Toutefois, le module de traite-ment 50 peut, lors de la détermination des signaux de commande Si,j, tenir compte de la contribution au courant d'appel Irep des autres composants de l'émulateur 22. L'exemple de réalisation décrit précédemment concerne un émulateur 22 d'un dispositif de test 20 d'un circuit analogique 12 destiné à équiper un circuit mixte numérique/analogique 10 alimenté par un seul domaine d'alimentation UrefD et cadencé par un seul signal d'horloge CLK. Toutefois, la présente invention peut s'appliquer au test d'un circuit analogique destiné à équiper un circuit mixte alimenté par plusieurs sources d'alimentation différentes et cadencé par plusieurs signaux d'horloge différents. La figure 13 représente, sous la forme d'un schéma bloc, un émulateur 60 qui correspond à une variante de l'émulateur 22 adaptée au cas où le circuit mixte comprend une première partie de circuit numérique alimentée par un premier domaine d'alimentation et une seconde partie de circuit numérique alimentée par un second domaine d'alimentation. L'émulateur 60 comprend deux circuits de génération de perturbations 62, 64 recevant chacun le signal d'horloge CLK et le signal Sx. Le circuit d'interface 42 fournit au premier circuit de génération de perturbations 62 des signaux Sp1 et S61 représentatifs de la moyenne et de l'écart-type p11 et 611 du courant d'appel dû à la partie du circuit numérique reliée à un potentiel VrefD1. Le circuit d'interface 42 fournit au second circuit de génération de perturbations 64 des signaux Sp2 et S62 représentatifs de la moyenne et de l'écart-type pI2 et 612 du courant d'appel dû à la partie du circuit numérique reliée à un potentiel VrefD2. Le fonctionnement de chaque circuit de génération de perturbations 62, 64 peut être identique à ce qui a été décrit précédemment pour le circuit de génération de perturbations 48.

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20 La figure 14 représente un émulateur 70 qui correspond à une variante de l'émulateur 22 adaptée au cas où le circuit mixte comprend une première partie de circuit numérique cadencée par un premier signal d'horloge CLK1 et une seconde partie de circuit numérique cadencée par un second signal d'horloge CLK2. Le circuit d'interface 42 est adapté à fournir une première consigne de période ST1 à un premier circuit 72 de fourniture du signal d'horloge CLK1 et une seconde consigne de période d'horloge ST2 à un second circuit 74 de fourniture du signal d'horloge CLK2. Le circuit d'interface 42 fournit à un premier circuit de génération de perturbations 80 des signaux Sp1 et S61 représentatifs de la moyenne et de l'écart-type p11 et 611 du courant d'appel dû à la partie du circuit numérique cadencée par le signal d'horloge CLK1. Le circuit d'interface 42 fournit à un second circuit de génération de perturbations 82 des signaux Sp2 et S62 représentatifs de la moyenne et de l'écart-type P12 et 612 du courant d'appel dû à la partie du circuit numérique cadencée par le signal d'horloge CLK2. Un premier circuit 76 fournit un signal pseudoaléatoire Si Xau circuit 80 et un second circuit 78 fournit un second signal pseudoaléatoire SX2 au second circuit de génération de perturbations 82. La présente invention permet la réalisation d'un dis- positif de test 20 d'un circuit analogique 12 particulièrement simple. En effet, l'émulateur 22 a une structure bien plus simple que celle du circuit numérique 14 tout en assurant une reproduction des perturbations de la tension d'alimentation UrefA dues au fonctionnement du circuit numérique 14. La présente invention permet donc de tester le circuit analogique 12 et, en particulier, de déterminer les baisses de performances du circuit analogique 12 lorsque la tension d'alimentation UrefA du circuit analogique 12 est perturbée. A partir des résultats obtenus, plusieurs actions peuvent être éventuellement envisa- gées pour réduire la baisse de performances du circuit analogique 12. A titre d'exemple, on peut prévoir une meilleure isolation entre les circuits numérique et analogique. En outre, B7896

21 on peut réduire la plage de fréquences de fonctionnement du circuit mixte 10. De plus, on peut modifier le circuit numérique 14 pour mieux répartir les pics d'appel de courant, par exemple pour les étaler dans le temps.

L'émulateur 22 selon l'invention permet en outre une grande souplesse d'utilisation puisque les données DATA fournies à l'émulateur 22 sont représentatives des courbes d'écart-type et de moyenne sur un cycle d'horloge ou plusieurs cycles d'horloge successifs et sont donc peu volumineuses.

En outre, un même émulateur 22 peut être utilisé pour reproduire les perturbations de la tension d'alimentation UrefA qui seraient dues à différents types de circuit numérique 14. En effet il suffit pour cela de modifier les valeurs de la moyenne p1 et de l'écart-type 61 fournies au circuit d'interface 42. La complexité des perturbations susceptibles d'être reproduites par un même émulateur dépend du nombre M de branches du dernier étage du circuit de génération de perturbations 48 et du nombre L de condensateurs par branche du dernier étage du circuit de génération de perturbations 48.

Bien qu'il ait été décrit un procédé de test d'un circuit analogique, il est clair que le procédé de test peut être mis en oeuvre par logiciel pour le test d'une simulation de circuit analogique. Dans ce cas, le procédé met en oeuvre une simulation logicielle de l'émulateur 22 qui est utilisée avec une simulation logicielle du circuit analogique 12. La mise en oeuvre du procédé de test est identique à ce qui a été décrit précédemment, les éléments de circuits électroniques étant remplacés par des éléments logiciels. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, on peut utiliser à la place de chaque condensateur Ci,j du circuit 48 de génération de perturbations, ou au moins de certains d'entre eux, n'importe quel circuit adapté à provoquer un appel de courant. A titre d'exemple, chaque condensateur Ci,j pourrait être remplacé par un circuit B7896

22 comprenant un ou plusieurs transistors MOS. En outre, bien qu'il ait été décrit des exemples de réalisation dans lequel le circuit mixte numérique/analogique comprend un circuit analogique et un circuit numérique reliés à des alimentations dis- tinctes, il est clair que la présente invention s'applique également à un circuit mixte numérique/analogique dans lequel le circuit analogique et le circuit numérique sont reliés à une alimentation unique susceptible d'être perturbée lors du fonctionnement du circuit numérique.

Claims (9)

REVENDICATIONS

1. Dispositif de test (20) d'un circuit analogique (12), destiné à équiper un circuit mixte (10) comprenant ce circuit analogique et un circuit numérique synchrone (14), ledit dispositif de test comprenant un émulateur de perturbations (22) relié à une première source d'alimentation (UrefD) susceptible de perturber une seconde source d'alimentation (UrefA) du circuit analogique, les première et seconde sources d'alimentation étant éventuellement confondues, l'émulateur étant adapté à recevoir des données représentatives de l'évolution, sur une durée donnée, de la moyenne (pl) et de l'écart-type (6I) d'un premier courant d'appel (I) qui serait appliqué à la première source d'alimentation par le circuit numérique, et étant adapté à appliquer à la première source d'alimentation, sur des intervalles successifs, chaque intervalle successif ayant ladite durée, un second courant d'appel (Irep) égal à la somme de la moyenne et du produit de l'écart-type et d'un signal pseudoaléatoire variant selon une loi gaussienne.

2. Dispositif selon la revendication 1, comprenant : au moins un circuit (46) de fourniture du signal pseudoaléatoire (Sx) adapté à fournir une nouvelle valeur du signal pseudoaléatoire pour chaque intervalle successif ; et un circuit (48) de génération de perturbations adapté à appliquer le second courant d'appel (Irep) à la première source d'alimentation (UrefD).

3. Dispositif selon la revendication 2, dans lequel le circuit (48) de génération de perturbations comprend : un module de traitement (50) recevant le signal pseudoaléatoire (Sx) et les données représentatives et fournissant des signaux de commande (Si,j) ; et des éléments de perturbation (Qi,j, Ci,* chaque élément de perturbation étant relié à la première source d'alimentation (UrefD) et étant adapté à être commandé par l'un des signaux de commande pour fournir un courant d'appel élémentaire.B7896 24

4. Dispositif selon la revendication 3, dans lequel le circuit (48) de génération de perturbations comprend : un premier étage comprenant un élément de transmission (R) recevant un signal d'horloge (CLK) ; des seconds étages successifs comprenant chacun plu-sieurs groupes d'au moins un élément de transmission (R'), l'entrée du au moins un élément de transmission de chaque groupe étant reliée à la sortie de l'élément de transmission ou de l'un des éléments de transmission de l'étage précédent ; et un dernier étage comprenant une première pluralité d'éléments de transmission (Ri), l'entrée de chacun de la première pluralité d'éléments de transmission étant reliée à l'un des éléments de transmission de l'étage précédent et la sortie de chacun de la première pluralité d'éléments de transmission étant reliée à une seconde pluralité d'éléments de perturbation (Qi,j,

5. Dispositif selon la revendication 4, dans lequel chaque élément de perturbation (Qi,j, Ci,j) comprend un élément de commutation (Qi,j), recevant l'un des signaux de commande (Si,* en série avec un condensateur (Ci,j), l'élément de commutation étant susceptible d'être passant ou bloqué en fonction du signal de commande.

6. Dispositif selon la revendication 4 ou 5, dans lequel chacun de la première pluralité d'éléments de commutation (Ri) a une durée de transmission qui dépend de l'élément de commutation.

7. Dispositif selon l'une quelconque des revendications 2 à 6, comprenant, en outre, un circuit (44) de fourniture d'un signal d'horloge (CLK) au circuit (46) de fourniture du signal pseudoaléatoire (Sx) et au circuit (48) de génération de perturbations.

8. Procédé de test d'un circuit analogique (12), destiné à équiper un circuit mixte (10) comprenant ce circuit analogique et un circuit numérique synchrone (14), comprenant les étapes suivantes :B7896 25 prévoir un dispositif de test (20) ou une simulation de dispositif de test comprenant ou simulant le circuit analogique et un émulateur de perturbations (22) relié à une première source d'alimentation (UrefD) susceptible de perturber une seconde source d'alimentation (UrefA) du circuit analogique, les première et seconde sources d'alimentation étant éventuellement confondues ; fournir à l'émulateur des données représentatives de l'évolution, sur une durée donnée, de la moyenne (pl) et de l'écart-type (6I) d'un premier courant d'appel (I) qui serait appliqué à la première source d'alimentation par le circuit numérique ; et amener l'émulateur à appliquer ou à simuler le fait d'appliquer à la première source d'alimentation, sur des intervalles successifs, chaque intervalle ayant ladite durée, un second courant d'appel (Irep) égal à la somme de la moyenne et du produit de l'écart-type et d'un signal pseudoaléatoire variant selon une loi gaussienne.

9. Procédé selon la revendication 8, dans lequel la 20 fourniture desdites données représentatives comprend les étapes suivantes : estimer l'évolution du premier courant d'appel (I) sur plusieurs intervalles successifs ayant chacun ladite durée ; et déterminer, pour chaque premier instant parmi des 25 premiers instants successifs d'un intervalle ayant ladite durée, la moyenne des valeurs du premier courant d'appel à des seconds instants, chaque second instant étant égal au premier instant modulo ladite durée, et l'écart-type des valeurs du premier courant d'appel auxdits seconds instants.