FR2787651A1

FR2787651A1 - Detecteur numerique de frequence de phase

Info

Publication number: FR2787651A1
Application number: FR9915873A
Authority: FR
Inventors: Helmut Herrmann; Stefan Herzinger
Original assignee: Infineon Technologies AG
Current assignee: Intel Deutschland GmbH
Priority date: 1998-12-22
Filing date: 1999-12-16
Publication date: 2000-06-23
Anticipated expiration: 2019-12-16
Also published as: DE19859515C1; US6192094B1; GB9929964D0; GB2345210A; FR2787651B1; GB2345210B

Abstract

Détecteur de fréquence de phase numérique Dans un détecteur de fréquence de phase numérique à impulsions anti-backlash qui empêche la reproduction d'impulsions de correction très brèves se produisant en raison de petites différences de phase au moyen d'un circuit (9) logique ET commandant la remise à l'état initial de deux bascules (5, 6) la durée aveugle est raccourcie suivant l'invention par une réduction de la durée de l'impulsion de RESET. Le détecteur de fréquence de phase pouvant être intégré peut être utilisé, suivant l'invention, pour des boucles de régulation PLL numériques rapides, par exemples pour des tuners, des synthétiseurs de fréquence dans le domaine des services radiotéléphoniques mobiles.

Description

i 2787651 Dteteur num quence de phase L'invention concerne un détecteur

numérique de fréquence de phase pour produire un signal de courant de sortie en forme d'impulsions dépendant de la différence de phases de deux signaux d'entrée en courant alternatif, comportant une première bascule à l'entrée de mise en position de laquelle est envoyé l'un des deux signaux d'entrée et à la sortie de laquelle des impulsions de sortie numériques sont prélevées en fonction de son état de commutation, une deuxième bascule à l'entrée de mise en position de laquelle est envoyé l'autre des deux signaux d'entrée et à la sortie de laquelle sont o prélevées des impulsions de sortie numériques également en fonction de son état de commutation, comportant un circuit logique ET auquel les impulsions de sortie des deux bascules sont envoyées et par lequel les deux entrées de remise à l'état initial des deux bascules sont commandées par l'intermédiaire

d'un dispositif de temporisation augmentant d'une durée d'impulsions d'anti-

backlash la durée minimum des impulsions de sortie numériques en cas de petites différences de phase en les deux signaux d'entrée, et comportant deux sources de courant qui peuvent être commutées, qui forment une pompe de charge (Charge Pump) dont la première, en fonction des impulsions de sortie numériques de la première bascule, fournit ou détourne un courant prédéterminé et dont la deuxième, en fonction des impulsions de sortie numériques de la deuxième bascule, fournit ou détourne un courant prédéterminé, le courant prédéterminé formant dans sa courbe en fonction du temps le signal de courant de sortie en forme d'impulsions sous une forme ternaire. On utilise un détecteur de fréquence de phase de ce genre dans une boucle à phase asservie (PLL) numérique usuelle. Un synoptique modulaire théorique d'une boucle à phase asservie (PLL) numérique est représenté à la figure 1. La boucle à phase asservie (PLL) numérique comporte trois modules fonctionnels, à savoir un détecteur 1 de phase

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numérique, un filtre 2 de boucle analogique, ainsi qu'un oscillateur 3 commandé en tension (VCO; Voltage Controlled Oscillator), et, éventuellement, un diviseur 4 de fréquence. La variable régulée à chaque

boucle à phase asservie (PLL) est la position de phase.

On compare la position de phase d'un premier signal de courant

alternatif à la position de phase d'un deuxième signal de courant alternatif.

La différence de phases entre les deux signaux est déterminée dans les

systèmes réglants et utilisée pour synchroniser les deux signaux.

Dans la boucle à phases asservies connue représentée à la o figure 1, l'un des signaux VR d'entrée de courant alternatif qui est un signal de référence de la fréquence f1 est comparé à un signal Vs d'entrée de courant alternatif régulé de fréquence f2 variable, à l'aide du détecteur 1 de phases numériques qui fournit un signal Id de courant de sortie en forme d'impulsions

dépendant de la différence de phases des deux signaux VR et Vs d'entrée.

Le signal Id de courant de sortie résultant est intégré par rapport au temps dans le filtre 2 de boucle analogique, ce qui donne une tension UT de régulation de sortie qui actionne l'oscillateur 3 commandé en tension en ce qui concerne son réglage de fréquence. Le signal de sortie de l'oscillateur 3 commandé en tension est le signal régulé qui est envoyé par l'intermédiaire du 2o diviseur 4 de fréquence prévu éventuellement, comme signal Vs de courant alternatif, au détecteur 1 de phases, comme l'un des deux signaux d'entrée à

comparer du point de vue de leur relation de phases.

L'unique bloc numérique de la boucle de régulation PLL représenté à la figure 1 est le détecteur 1 de phases numérique. On utilise pour celuici, outre d'autres détecteurs de phases numériques fréquemment utilisés, comme par exemple des circuits EXOR ou des bascules JK commandées par flancs, principalement ce que l'on appelle le détecteur de

fréquence de phase numérique.

La figure 2 représente un synoptique modulaire d'un détecteur de fréquence de phase numérique idéal. Le signal VR d'entrée de courant alternatif ayant la fréquence fR est envoyé à l'entrée C d'une première bascule D à l'entrée D de laquelle se trouve un 1 logique. Le deuxième signal Vs d'entrée de courant alternatif ayant la fréquence fs est envoyé à l'entrée C d'une deuxième bascule 6D à l'entrée D de laquelle s'applique également un 1 logique. La sortie Q de la première

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bascule 5 fournit des impulsions UP de sortie si la phase du signal Vs d'entrée de courant alternatif régulé est en retard par rapport à la phase de l'autre signal Vs d'entrée de courant alternatif, donc du signal de référence. A l'état actif, la durée des impulsions UP de sortie numérique est proportionnelle à la valeur du retard de phase. De manière similaire, la sortie Q de la deuxième bascule 6 fournit des impulsions DN de sortie numériques si la phase du signal Vs d'entrée de courant alternatif régulé est en avance par rapport à la phase de l'autre signal Vs d'entrée de courant alternatif, donc du signal de référence. A l'état actif, la durée des impulsions DN de sortie numériques est dans ce cas proportionnelle

à la valeur de l'avance de phase.

Les signaux UP et DN de sortie sont ensuite mis sous une forme ternaire au moyen d'une pompe 7 de charge (Charge Pump). Les impulsions UP de sortie numériques actionnent une source Isourcede courant pouvant être commutée pour l'envoi de courant à une sortie 8. Les impulsions DN de sortie numériques actionnent en revanche un puits Isink de courant pouvant être

commuté pour le détournement de courant de la sortie 8.

Le signal lloop de courant de sortie résultant, présent sous forme logique ternaire à la sortie 8, est ensuite envoyé au filtre de boucle, qui n'est pas représenté à la figure 2 (désigné par 2 à la figure 1), si bien qu'il se forme une tension de régulation de sortie, qui est proportionnelle à l'intégral par rapport au temps de la différence de phase constatée entre les signaux VR et

Vs d'entrée.

Le détecteur de fréquence de phase numérique est souvent utilisé car son signal lloop de courant de sortie dépend de l'erreur de phase lorsque la boucle de régulation PLL est enclenchée et, en revanche, de l'erreur de fréquence lorsqu'elle est désenclenchée. C'est pourquoi une boucle de régulation PLL numérique comportant un détecteur de fréquence de phase

numérique peut s'enclencher aussi dans des conditions très défavorables.

A cet égard, on se réfère à la figure 3 qui représente une ligne caractéristique du détecteur de fréquence de phase numérique à l'état enclenché, donc la dépendance du signal 'Ioop de sortie vis-à-vis de la

différence Aphase de phase entre les signaux VR et Vs d'entrée.

Le détecteur de fréquence de phase représenté à la figure 2 peut se trouver dans quatre états différents:

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UP = 0, DN = 0;

UP = 1, DN = 0;

UP = 0, DN = 1

UP = 1, DN = 1.

Le dernier de ces états est bloqué par un circuit 9 logique ET supplémentaire dont la sortie est reliée aux entrées R de remise à l'état initial des deux bascules 5 et 6 par l'intermédiaire d'une inversion logique. Quand le détecteur de fréquence de phase vient à cet état, la sortie de la pompe 7 de

io charge est branchée à l'état tristate.

En fonctionnement idéal du détecteur de fréquence de phase représenté à la figure 2, on obtient le comportement représenté aux figures 4a, 4b et 4c dans des plans de déroulement d'impulsions dans le temps. L'erreur de phase entre les signaux VR et Vs d'entrée est en l'occurrence nulle à la figure 4a. La sortie 8 du détecteur de fréquence de phase est alors à forte

valeur ohmique.

A la figure 4b l'erreur de phase entre les signaux VR et Vs d'entrée est positive, c'est-à-dire que le signal Vs d'entrée (= signal à régler) est en retard par rapport à l'autre signal VR d'entrée (signal de référence). Le signal Itop de courant de sortie est constitué alors d'impulsions de courant positives. A la figure 4c, I'erreur de phase entre les signaux VR et Vs d'entrée est négative, c'est-à-dire que le signal Vs d'entrée est en avance par rapport à

l'autre signal VR d'entrée.

Le signal lloop de courant de sortie est constitué alors d'impulsions de courant négatives. Si la boucle de régulation PLL numérique représentée à la figure 1 travaillait exactement à la fréquence f., la sortie 8 du détecteur de fréquence de phase représentée individuellement à la figure 2 serait en permanence à forte valeur ohmique. Mais comme la fréquence de l'oscillateur 3 commandée en tension dérive en réalité lentement, il se forme d'abord un très petit décalage dans le temps entre les flancs des signaux VR et

Vs d'entrée.

La boucle de régulation PLL numérique devrait produire une

impulsion de correction très brève ayant une durée de par exemple 10 ps.

Mais comme les circuits logiques et aussi la pompe de charge du détecteur de fréquence de phase numérique ne peuvent pas produire des impulsions aussi

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brèves, il se formerait précisément à l'état de régulation souhaité une fréquence d'ondulation qui polluerait le spectre des signaux dans la boucle de régulation PLL. Le laps de temps pendant lequel le signal de sortie du détecteur de fréquence de phase réagit de manière non linéaire a la distance s au flanc (ce que l'on appelle un backlash) est, suivant la technologie proche de 1 ns. Pour éliminer ce problème, on a le début de solution connu par le

brevet DE 31 16 603 C2 consistant à introduire des impulsions antibacklash.

Pour empêcher que la boucle de régulation PLL numérique doive reproduire o0 les impulsions de correction très brèves pour de petites différences de phase, on utilise un artifice qui est explicité en liaison avec la figure 5, laquelle représente dans une grande mesure le détecteur de fréquence de phase représenté à la figure 2 et dont les parties qui coïncident n'ont donc plus à être

décrites en détail.

Un dispositif 10 de temporisation est monté en aval de la combinaison ET logique, effectuée par le circuit 9 logique ET, des impulsions UP et DN de sortie numériques, qui bloque l'état UP = 1, DN = 1 et qui met la sortie 8 directement à l'état tristate. Cet état est ainsi permis jusqu'au RESET retardé. Les impulsions UP et DN numériques sont toutes les deux HIGH pendant la durée du retard provoquée par le dispositif 10 de temporisation et la source lsource de courant et le puits 'sink de courant de la pompe 7 de charge aussi sont tous deux actifs pendant une impulsion anti-backlash. La somme des deux courants est égale à 0 et il ne passe pas de signal loop de courant de sortie résultant vers la sortie 8, comme cela est le cas aussi pour le circuit

idéal suivant la figure 2.

Si la fréquence produite dans l'oscillateur 3 commandée en tension (figure 1) fait lentement une excursion en-dehors de la concordance de phase, I'impulsion UP ou DN de sortie numérique ne doit plus être prolongée que de la brève durée de par exemple 10 ps. Cette prolongation est possible avec une grande précision, puisque la non linéarité des opérations dynamiques critiques (phase d'augmentation, phase de repos, phase de

descente) est déjà prise en compte.

Pour le réglage de la durée de temporisation, on doit tenir compte du fait que, d'une part, les opérations dynamiques critiques mentionnées dans ce qui précède doivent être achevées et, d'autre part, que

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la durée des impulsions anti-backlash doit être aussi petite que possible, puisque l'intervalle de la différence de phase qui est reproduit est diminué par

l'impulsion anti-backlash.

Les plans de déroulement d'impulsions représentés aux figures 6a, 6b et 6c représentent les états du circuit pour diverses positions de phase. On y voit nettement que l'intervalle de la différence de phase qui peut être

reproduit est rétréci.

En détail, a la figure 6a, l'erreur de phase entre les signaux VR et Vs d'entrée est égale à 0. La sortie 8 du détecteur de fréquence de phase est

alors à forte valeur ohmique.

A la figure 6b, I'erreur de phase entre les signaux VR et Vs d'entrée est positive, c'est-à-dire que le signal Vs d'entrée (= signal à régler) est en retard par rapport au signal VR d'entrée (signal de référence). Le signal

loop de courant de sortie est constitué alors d'impulsions de courant positives.

A la figure 6c, I'erreur de phase entre les signaux VR et Vs d'entrée est négative, c'est-à-dire que le signal Vs d'entrée est en avance par rapport à l'autre VR d'entrée. Le signal I1oop de courant de sortie est constitué

alors d'impulsions de courant négatives.

Dès que la combinaison ET des impulsions UP et DN de sortie 2o numériques donne donc l'état logique HIGH, les impulsions UP et DN de sortie numériques sont à nouveau remises à l'état initial après une durée tdelay de temporisation fixée. La durée tdelay de temporisation est prévue de manière que les impulsions UP et DN de sortie numériques, ainsi que la source Isource de courant et le puits sisnk de courant donnent juste l'impulsion la plus brève qui peut être produite pour une technologie donnée avec une phase de repos

propre (settling).

Après la remise à l'état initial des impulsions UP et DN de sortie numériques, le RESET R à l'entrée des bascules 5 et 6 de type D est à nouveau à l'état LOW après un nouveau fonctionnement du dispositif 10 de temporisation avec la durée tdelay de temporisation. Il est désigné par ABL à la

figure 6 I'impulsion anti-backlash.

Il y a cependant des inconvénients à la solution décrite du problème backlash. Le détecteur de fréquence de phase numérique ne peut en effet traiter à nouveau des flancs d'entrées des deux signaux VR et Vs d'entrée que si le RESET est enlevé. La durée aveugle du détecteur de

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fréquence de phase numérique sera égal au moins au double de la durée tdelay de temporisation même dans des conditions idéales. La durée de temps aveugle est encore prolongée par les durées de passage de portes dans des

conditions non idéales.

Pour les fréquences fT plus élevées des technologies modernes, la fréquence VR de référence d'une boucle de régulation PLL peut passer dans la zone supérieure à 250 MHz. On utilise de préférence de hautes fréquences de référence, car des produits de distorsion (harmonique, produit d'intermodulation) viennent loin de la fréquence de signal, et peuvent être l0 facilement filtrés. Un exemple chiffré indiqué dans ce qui suit illustre ce fait: Fréquence de comparaison = 250 MHz, période de comparaison:4 ns; Durée de l'impulsion anti-backlash (ABL): 0,75 ns Durée de l'impulsion de RESET: 0,75 ns; Somme des durées de passage des portes entre UP = DN = 1 et

remise en position du RESET: 0,5 ns.

On obtient ainsi une durée aveugle du détecteur de fréquence de

phase: tB = 0,75 ns + 0,75 ns + 0,5 ns = 2 ns.

A cet égard, on se référera à la figure 7 qui représente une ligne

caractéristique du détecteur de fréquence de phase avec des impulsions anti-

backlash, pour l'exemple indiqué dans ce qui précède, à l'état enclenché, donc la dépendance du signal Iloop de courant de sortie vis-à-vis de la différences, phase de phase entre les signaux VR et Vs d'entrée. Les zones de la phase encadrée par les rectangles ne peuvent pas être représentées en raison de la

durée aveugle.

La ligne caractéristique, représentée à la figure 3, du détecteur de fréquence de phase idéal est donc restreinte de manière draconienne. Le détecteur de fréquence de phase numérique perd avec l'augmentation de la durée aveugle de plus en plus de sa capacité particulièrement avantageuse à réagir à une erreur de fréquence à l'état désenclenché. La période transitoire

de la boucle de régulation PLL numérique en est allongée.

On atteint la durée aveugle critique pour un rapport de 2:1

(période de comparaison/durée aveugle). Cet état est représenté a la figure 7.

La période transitoire devient alors infinie à partir d'un état désenclenché et la

transition de la boucle de régulation PLL n'est plus possible.

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L'invention vise à indiquer des mesures par lesquelles la durée aveugle gênante du détecteur de fréquence de phase numérique travaillant avec des impulsions anti-backlash peut être écourtée, si bien qu'une boucle de régulation PLL numérique munie d'un détecteur de fréquence de phase de ce genre a un comportement transitoire amélioré. Suivant l'invention, on y parvient, pour un détecteur de fréquence de phase numérique du genre décrit au début du présent au mémoire par le fait que le dispositif de temporisation est subdivisé en deux voies 11, 12 de temporisation montées parallèlement l'une à l'autre, dont la première 11 est io associée chaque fois au plan positif des impulsions venant de la sortie du circuit 9 logique ET et a une durée de temporisation inchangée par rapport à la durée de temporisation initiale, donc la durée d'une impulsion anti-backlash, la deuxième 12 étant associée en revanche au flanc négatif des impulsions venant de la sortie du circuit 9 logique ET et ces flancs étant retardés d'une durée de temporisation qui est prévue pour ne durer que le temps nécessaire

à remettre à l'état initial les bascules de manière sûre.

La durée aveugle du détecteur de fréquence de phase à impulsions antibacklash résulte d'une manière générale de trois composantes, à savoir: la durée de l'impulsion anti-backlash, la somme des temps de passage des portes entres les états UP = DN = 1 d'impulsions de

sortie numériques et le retrait du RESET et la durée de l'impulsion de RESET.

La durée de l'impulsion anti-backlash est fixée par le temps qui est nécessaire pour représenter l'impulsion anti-backlash (impulsions UP et DN de sortie numériques, source souroe de courant et puits snk de courant dans la pompe de charge) entièrement avec un flanc ascendant, une phase de

repos suffisante (settling) et un flanc descendant.

Pour une topologie de circuit donnée, cette durée est déterminée par la technologie et ne peut pas être plus écourtée. La somme des durées de passage de portes entre les états UP = DN = 1 d'impulsions de sortie numériques et le retrait du RESET peut certes être écourtée en utilisant des blocs logiques plus rapides et une topologie de circuit optimisée. En revanche, les mesures indiquées par l'invention reviennent à une réduction des

impulsions de RESET.

Il est en l'occurrence important que, lors de la transition de I'impulsion UP, DN de sortie numérique -> état logique "1", le RESET soit

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appliqué de manière retardée, bien comme dans l'état de la technique, pour régler la longueur de l'impulsion anti-backlash, mais que, lors de la transition de l'impulsion UP, DN de sortie numérique -> état logique "O", la durée de temporisation donnée par la voie de temporisation proprement dite soit escamotée pour enlever le RESET aussi rapidement que possible et donc

raccourcir la durée aveugle du détecteur de fréquence de phase numérique.

Suivant un perfectionnement avantageux de l'invention, les bascules sont ce que l'on appelle des bascules D. Suivant un perfectionnement avantageux de l'invention, la durée o0 de temporisation de la deuxième voie de temporisation est formée par les

durées de passage des portes dans les cellules logiques.

Suivant un perfectionnement avantageux de l'invention, la durée de temporisation de la première voie de temporisation est au moins égale à la durée minimum des impulsions de sortie numérique nécessaire pour connecter

Is5 les deux sources de courant.

Suivant un perfectionnement avantageux de l'invention, la durée de temporisation de la première voie de temporisation est légèrement

supérieure à la durée minimum des impulsions de sortie numérique.

Suivant un perfectionnement avantageux de l'invention, le signal de courant de sortie en forme d'impulsions est envoyé à un intégrateur pour

transformation en une tension de régulation de sortie continue.

Suivant un perfectionnement avantageux de l'invention, le détecteur de fréquence de phase numérique est caractérisé par l'utilisation dans une boucle de régulation PLL ayant un oscillateur commandé en tension auquel est envoyée comme tension de commande pour le réajustement de fréquence, la tension de régulation de sortie de l'intégrateur formant un filtre de boucle analogique et dont le signal de tension alternatif produit est guidé en option par l'intermédiaire d'un diviseur de fréquence forme le premier signal d'entrée du détecteur de fréquence de phase, et ayant une tension alternative de référence qui forme le deuxième signal d'entrée du détecteur de fréquence

de phase.

Suivant un perfectionnement avantageux de l'invention, le détecteur de fréquence de phase est caractérisé par une mise en oeuvre dans

un module de circuit intégré.

L'invention est explicité plus en détails à l'aide des figures. Aux dessins la figure 1 est le synoptique modulaire déjà explicité d'une boucle à phase asservie PLL numérique usuelle, la figure 2 est le synoptique modulaire également déjà explicité d'un détecteur de fréquence de phase numérique idéal, la figure 3 est un diagramme des courbes caractéristiques également déjà explicité du détecteur de fréquence de phase numérique idéal à l'état enclenché, les figures 4a, 4b et 4c illustrent trois rapports de tracé d'impulsions également déjà décrits pour différentes conditions d'erreur de phase, en fonctionnement idéal du détecteur de phase numérique, la figure 5 est le synoptique modulaire également déjà décrit d'un détecteur de fréquence de phase numérique connu à impulsions anti-backlash, 1s les figures 6a, 6b et 6c représentent trois rapports de tracé d'impulsions également déjà décrits pour diverses conditions d'erreur de phase, pour le détecteur de fréquence de phase connu suivant la figure 5, la figure 7 illustre un exemple également déjà décrit d'un diagramme de courbe caractéristique des détecteurs de fréquence de phase numérique connu suivant la figure 5, à l'état enclenché, la figure 8 est le synoptique modulaire d'un détecteur de fréquence de phase numérique à impulsions anti-backlash et à RESET écourté suivant l'invention, la figure 9 illustre le circuit plus détaillé d'un exemple de

réalisation d'un détecteur de fréquence de phase numérique à impulsions anti-

backlash et à RESET écourté suivant l'invention, la figure 10 est le synoptique modulaire des voies de temporisation de l'exemple de réalisation représenté à la figure 9 d'un détecteur de fréquence de phase suivant l'invention, et la figure 11 est un plan de déroulement d'impulsions pour expliciter le mode de fonctionnement des voies de temporisation suivant la

figure 10.

Les mesures suivant l'invention pour écourter la durée aveugle sont explicitées en liaison avec le circuit représenté à la figure 8 qui est construit sur la base du détecteur de fréquence de phase représentée à la ln X 2787651 figure 5. La figure 5 ne sera plus décrite que dans les parties nécessaires à

une meilleure compréhension de l'invention.

Les différences entre la figure 8 et la figure 5 résident essentiellement dans la réalisation des voies de temporisation. Il est visible à la figure 5 que la combinaison ET des impulsions UP et DN de sortie numériques par le circuit 9 logique ET donne l'état logique "1" quand les deux signaux UP et DN d'impulsions de sortie numériques sont en même temps à l'état logique "1". En aval du dispositif 10 de temporisation (figure 5), qui est déterminant pour la durée de l'impulsion anti-backlash, le signal est appliqué io comme RESET = 1 chaque fois à l'entrée R de remise à l'état initial des deux

bascules 5 et 6.

Les sorties Q de deux bascules 5 et 6 sont immédiatement

remises à l'état initial, abstraction faite des durées de passage de portes, c'est-

à-dire que l'on est connecté alors aux états d'impulsions de sortie

UP = DN = "0". Cela est le flanc descendant de l'impulsion anti-backlash.

La combinaison ET, provoquée par le circuit 9 logique, est, entre les signaux UP et DN d'impulsions de sortie, qui se trouvent tous les deux à l'état logique "0", donne à nouveau un "0" logique, mais le signal RESET ne vient à l'état "0" qu'après écoulement de la durée de temporisation due au dispositif 10 de temporisation. Au plus tôt ensuite, le détecteur de fréquence de phase est alors en mesure de traiter des flancs de signaux d'entrée. Mais on gagne ainsi du temps. Le RESET est écourté par les mesures suivant l'invention à la durée qui est absolument nécessaire pour remettre à l'état initial les deux cellules des deux bascules 5 et 6. Le synoptique modulaire représenté à la figure 5 du détecteur de fréquence de phase numérique à

impulsions anti-backlash est modifié à cet effet suivant la figure 8.

Par le circuit représenté à la figure 8, la durée de l'impulsion anti-

backlash peut être maintenue et la durée d'impulsions de RESET peut être réduite à un minimum. A cet effet, le bloc du dispositif 10 de temporisation de la figure 5 est pris en charge dans une voie 11 de temporisation pour flanc d'impulsions positives du signal de sortie du circuit 9 logique ET afin de

conserver constante la durée des impulsions anti-backlash.

Les flancs d'impulsions négatifs du signal de sortie du circuit 9 logique ET subissent une durée de temporisation aussi petite que possible, qui ne doit correspondre qu'au temps suffisant pour remettre à l'état initial de

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manière sûre les cellules des deux bascules 5 et 6 du type D et qui est envoyée a la figure 8 par une deuxième voie 12 de temporisation qui est montée parallèlement à la première voie 11 de temporisation. Dans la plupart des cas, les durées de passage des portes dans les cellules logiques sont déjà suffisantes pour obtenir cette petite durée de temporisation, si bien que l'on n'a pas besoin de réaliser de deuxième voie 12 de temporisation propre du

point de vue du circuit.

On cherche à illustrer dans ce qui suit sur un exemple chiffré le gain obtenu par le raccourcissement provoqué suivant l'invention de o0 l'impulsion de RESET: Fréquence de comparaison = 250 MHz, Période de comparaison: 4 ns; Duree de l'impulsion anti-backlash (ABL): 0,75 ns; Durée de l'impulsion de RESET: 0,75 ns; Somme des durées de passage des portes entre UP = DN = 1 et

le retrait du RESET: 0,5 ns.

On obtient ainsi une durée aveugle du détecteur de fréquence de

phase: tB = 0,75 ns + 0,75 ns + 0,5 ns = 2 ns.

Réduction de la durée d'impulsions de RESET à 0,25 ns on obtient ainsi une durée aveugle du détecteur de fréquence de

phase: tB = 0,75 ns + 0,25 ns 0,5 ns = 1,5 ns.

Si l'on compare les deux cas à la base (période comparaison/durée aveugle = 2:1), on a auparavant une fréquence de comparaison = 250 MHz, pour laquelle la période transitoire est infinie, et, pour la mise en ceuvre des mesures suivant l'invention, 333 MHz ou un gain de supérieur à 30 %. Ce gain représente une augmente significative dans les efforts déployés pour obtenir des fréquences de comparaison aussi hautesque possible.

La figure 9 est un synoptique modulaire de la réalisation d'un détecteur de fréquence de phase numérique suivant l'invention, à impulsions anti-backlash et à RESET écourté. Il est prévu les blocs suivants: PFD_bias: Réglage de la tension de commande de la logique normalisée CPbiais: Réglage du courant de commande des cellules de la pompe de charge

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CPx_0.5mA: Pompe de charge pour courant de source/puits de 0,5 mA LS... Logique normalisée pour des phaseurs de niveau AN... Logique normalisée ET RS... Logique normalisée pour bascule RS AM.. Logique normalisé pour amplificateur différentiel. Le bloc AN5 correspond en l'occurrence au circuit 9 logique ET o de la figure 8. La voie AM1-AM2-AM3 correspond à la voie 11 de temporisation de la figure 8 pour des flancs d'impulsions positifs comportant deux condensateurs C1 et C2 pour régler la durée de temporisation dans cette voie. La voie AN5- LS6-AN6-LS7 correspond à la voie 12 de temporisation de la figure 8 pour des flancs d'impulsions négatifs avec durée de temporisation

écourtée.

Les cellules logiques normalisées restantes correspondent aux bascules 5 et 6D à entrée R de RESET de la figure 8. Les quatre cellules CP1 à CP4 de pompe de charge pour chacune un courant source/puits de 0,5 mA peuvent être branchées par un signal 1mEN comme sortie à 1 mA ou 2 mA, le bloc CP_bias commandé à partir de l'entrée CP_EN de polarisation servant au réglage de courant de commande de cellules CP1 à CP4 de pompe de charge. Le circuit suivant la figure 9 est conçu en soi pour un fonctionnement différentiel. Mais, par soucis de simplicité, les câblages ont été remplacés aux

dessins par de simples lignes.

La figure 10 représente, dans une partie du circuit entier de la figure 9, les deux voies de temporisation déjà décrites. Le mode de fonctionnement de ces deux voies de temporisation pour un détecteur de fréquence de phase numérique suivant l'invention est visible par les courbes

d'impulsions représentées les unes au-dessous des autres à la figure 1 1.

Les durées de passage de portes à l'intérieur du synoptique modulaire représentées à la figure 10 sont négligées dans les courbes d'impulsions. La durée de passage de portes indiquée à la figure 11 se rapporte à la temporisation entre RESET--> "1" et (UP et DN) -> "0". Il est visible à la figure 11 que la durée de l'impulsion de RESET par rapport à la durée tdelay de temporisation est nettement écourtée. La figure 10 ne montre

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qu'une possibilité de réalisation des voies de temporisation pour les flancs d'impulsions positifs et négatifs. Des variantes de mode de réalisation peuvent

être realisées.

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Liste des signes de référence 1 Détecteur de phase numérique 2 Filtre de boucle analogique, intégrateur 3 Oscillateur commandé en tension (VCO) 4 Diviseur de fréquence Bascule 6 Bascule 7 Pompe de charge (Charge Pump) 8 Sortie 9 Circuit logique ET Dispositif de temporisation 1 1 Première voie de temporisation 12 Deuxième voie de temporisation ABL Impulsion anti-backlash VR Premier signal d'entrée de courant alternatif Vs Deuxième signal d'entrée de courant alternatif f1, fR Fréquences du premier signal d'entrée de courant alternatif f2, fS Fréquences du deuxième signal d'entrée de courant alternatif Id, Iloop Signal de courant de sortie résultant UT Tension de régulation de sortie DN, UP Impulsions de sortie numériques C, D, R Entrées de bascule Q Sortie de bascule Isource Source de courant Isink Puits de courant Aphase Différence de phase, erreur de phase PFD_bias Réglage de la tension de commande de la logique normalisée CPbias Réglage du courant de commande des cellules de pompe de charge CPx_0.5mA Pompe de charge pour courant source/puits de 0,5 mA LS... Logique normalisée pour déphaseur de niveau AN... Logique normalisée ET RS... Logique normalisée pour bascule RS AM... Logique normalisée pour amplificateur différentiel

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Cl, C2 Condensateurs lm_EN Signal CP_EN Entrée de polarisation

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Claims

REVENDICATIONS

1. Détecteur de fréquence de phase numérique pour produire un signal de courant de sortie en forme d'impulsions dépendant de la différence de phase de deux signaux d'entrée de courant alternatif, comportant une première bascule à l'entrée de mise en position de laquelle est envoyé l'un des deux signaux d'entrée et à la sortie de laquelle des impulsions de sortie numériques sont prélevées en fonction de son état de connexion, une deuxième bascule à l'entrée de mise en position de laquelle est envoyé l'autre des deux signaux d'entrée et à la sortie de laquelle également des impulsions o de sortie numériques sont prélevées en fonction de son état de connexion, comportant un circuit logique (ET) auquel sont envoyées les impulsions de sortie des deux bascules et par lequel les entrées de remise à l'état initial des deux bascules sont commandées par l'intermédiaire d'un dispositif de temporisation allongeant d'une durée d'impulsion anti-backlash la durée minimum des impulsions de sortie numériques en cas de petites différences de phase entre les deux signaux d'entrée, et comportant deux sources de courant qui peuvent être commutées, qui forment une pompe de charge (Charge Pump), dont la première fournit ou détourne un courant prédéterminé en fonction des impulsions de sortie numériques de la première bascule et dont la deuxième fournit ou détourne un courant en fonction prédéterminé en fonction des impulsions de sortie numériques de la deuxième bascule, ce courant formant dans sa courbe dans le temps le signal de courant de sortie en forme d'impulsions sous forme ternaire, caractérisé en ce que le dispositif de temporisation est subdivisé en deux voies (11, 12) de temporisation disposées parallèlement l'une à l'autre, dont la première 11 est associée chaque fois aux flancs positifs des impulsions venant de la sortie du circuit (9) logique (ET) et a une durée inchangée par rapport à la durée de temporisation initiale, donc la durée d'une impulsion (ABL) anti-backlash, la deuxième (12) étant, en revanche associée, aux flancs négatifs des impulsions venant de la

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sortie du circuit (9) logique (ET) et retardant ces flancs d'une durée de temporisation qui est prévue pour ne durer que le temps qui est nécessaire

pour que les bascules (5, 6) soient remises à l'état initial de manière sûre.

2. Détecteur de fréquence de phase numérique suivant la revendication 1, caractérisé en ce que les bascules (5, 6) sont ce que l'on appelle des bascules D.

3. Détecteur de fréquence de phase numérique suivant la revendication 1, caractérisé en ce que la durée de temporisation de la deuxième voie (12) de temporisation est formée par les durées de passage de

o portes dans les cellules logiques.

4. Détecteur de fréquence de phase numérique suivant la revendication 1, caractérisé en ce que la durée de temporisation de la première voie (11) de temporisation est au moins égale à la durée minimum des impulsions (UP, DN) de sortie numériques nécessaire au branchement

des sources ('source, Jsink) de courant.

5. Détecteur de fréquence de phase numérique suivant la revendication 4, caractérisé en ce que la durée de temporisation de la première voie (11) de temporisation est légèrement plus longue que la durée

minimum des impulsions (UP, DN) de sortie numériques.

6. Détecteur de fréquence de phase numérique suivant l'une des

revendications précédentes, caractérisé en ce que le signal (Id; Iioop) de

courant de sortie en forme d'impulsions est envoyé à un intégrateur (2) pour

transformation en une tension (UT) de régulation de sortie constante.

7. Détecteur de fréquence de phase numérique suivant la revendication 6, caractérisé par l'utilisation dans une boucle de régulation (PLL) numérique comportant un oscillateur (3) qui est commandé en tension, auquel est envoyée comme tension de commande pour le réajustement de fréquence la tension (UT) de régulation de sortie de l'intégrateur formant un filtre (2) de boucle analogique et dont le signal de tension alternative produit et envoyé éventuellement par l'intermédiaire d'un diviseur (4) de fréquence forme le premier signal (Vs) d'entrée du détecteur (1) de fréquence de phase, et ayant une tension alternative de référence qui forme le deuxième signal (VR)

d'entrée du détecteur de fréquence de phase.

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8. Détecteur de fréquence de phase numérique suivant l'une des

revendications précédentes, caractérisé par une mise en oeuvre dans un

module de circuit intégré.