FR2466911A1 - Boucle d'accrochage de phase digitale pour frequence mit (module d'interface terrestre) - Google Patents
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Abstract
La boucle d'accrochage de phase pour un synthétiseur de fréquence fonctionnant en comptant des fréquences différentes jusqu'à un nombre fixe commun engendre des bases de temps différentes. Un signal d'erreur est engendré en comptant les bits d'une première fréquence sur un compte donné par rapport aux bits reçus à une seconde fréquence de référence. S'il se produit une erreur, il y a alors un changement de fréquence programmé, autrement le synthétiseur est maintenu à la fréquence centrale programmée. La détection d'erreur reprend avec une nouvelle période de comptage déterminée par le changement programmé. (CF DESSIN DANS BOPI)
Description
La présente invention est en rapport avec une autre invention de la
demanderesse décrite dans l'autre
brevet demandé sous le No. 7929966 sous le titre "Synthéti-
seur de fréquence à haute résolution". En particulier, la présente invention concerne une boucle d'accrochage de phase applicable aux techniques de synthèse de fréquence décrites dans cet autre brevet, qui décrit un système ayant une fréquence centrale et un domaine programmable et défini d'enclenchement et de maintien. Le domaine d'enclenchement
et de maintien est le même et ne nécessite pas de filtre.
Dans les circuits classiques PLL (phase lock
loop = boucle d'accrochage de phase) les domaines d'enclen-
chement et de maintien sont différents. Par conséquent, de tels circuits nécessitent généralement l'emploi de filtres
dans la boucle. La présente invention supprime cette nécessité.
Dans l'autre brevet mentionné ci-dessus, l'os-
cillateur de référence et le filtre d'horloge ne sont pas affectés dans le circuit. Par conséquent, il y a de multiples
boucles d'accrochage de phase sur la même horloge de réfé-
rence sans affectation réciproque et elles peuvent être maintenues en synchronisme d'arête avec la fréquence de l'horloge de référence. Par conséquent, l'instabilité et la fréquence de sortie restent les mêmes sur la totalité
du domaine PLL. C'est bien entendu une fonction de la fré-
quence d'horloge de référence. Ceci est en contraste avec la technologie PLL standard dans laquelle l'instabilité devient extrêmement grande avec une grande division de fréquence. Par suite, la résolution peut être commandée dans des limites très étroites, même si le rapport de la fréquence de sortie à la fréquence de synchronisation est
à un extrême, grand ou petit. De plus, une impulsion répéti-
tive de base de temps connue peut être utilisée pour l'ali-
gnement de fréquence, même si le rapport de la fréquence à
l'impulsion de base de temps est exceptionnellement grand.
Une telle technique est utile dans les applications AMT (Accès Multiple Temporel) o l'on utilise une grande
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lonqueur de séquence et o l'on doit régler un grand nombre de fréquences en raison de l'effet Doppler dû au mouvement
du satellite et de la stabilité de la fréquence de référence.
L'invention concerne plus particulièrement les aspects de boucle d'accrochage de phase de tels synthétiseurs de fréquence et est basée sur l'idée que, quand différentes fréquences sont comptées jusqu'à un nombre fixe, sur une
base répétitive, elles engendrent une base de temps diffé-
rente. Réciproquement, le nombre de bits sur une base de temps fixe est différent pour différentes fréquences. Ces deux principes sont utilisés dans la présente invention
pour le développement de la boucle d'accrochage de phase.
L'erreur est détectée à la fin du compte et un changement
de fréquence programmé a lieu s'il y a une erreur. Autre-
ment, le synthétiseur est maintenu à la fréquence centrale
programmée. Cette technique de détection d'erreur est utili-
sée à la fin de chaque compte.
La description qui va suivre, en regard des
dessins annexés, donnée à titre d'exemple non limitatif,
fera bien comprendre comment l'invention peut être réalisée.
La figure 1 est une représentation graphique de formes d'ondes correspondant à un premier cas, dans lequel deux fréquences sont disponibles: l'une est une fréquence d'horloge-maltre et l'autre est une fréquence esclave; la figure 2 est un schéma-bloc d'un montage pour l'application de l'invention au diagramme de temps de la figure 1; la figure 3 est un schéma-bloc représentant une boucle d'accrochage de phase selon la présente invention; la figure 4 est un chronogramme représentant un second cas dans lequel une impulsion de synchronisation apparaît après intervalle fixe; et la figure 5 est un schéma-bloc représentant une seconde forme de réalisation de boucle d'accrochage de phase
conforme à la présente invention.
En se référant maintenant aux figures 1 et 2, un premier cas est représenté dans lequel deux fréquences sont disponibles, une étant une fréquence d'horloge maître et l'autre étant une fréquence esclave. Comme représenté sur la figure 1, la fréquence maître est représentée par une courbe (a> et la fréquence esclave est représentée dans trois cas (b) (c) et (d). En particulier, dans la seconde
courbe (b), la fréquence esclave est supérieure à la fré-
quence maître et dans le second cas (c), la fréquence es-
clave est inférieure à la fréquence-maître. Finalement, dans la forme d'onde (d), la fréquence esclave et la fréquence maître sont les mêmes. Par conséquent, les trois cas sont couverts pour la variation de la fréquence par rapport à la première courbe. Comme représenté sur la figure 1, la différence de fréquence entre les courbes (a) et (b) est a et la différence de fréquence entre les
courbes (a) et (c) est f-.
La fréquence esclave est engendrée en utilisant
les techniques de synthétiseur numérique décrites dans l'au-
tre brevet de la demanderesse. Les deux fréquences sont appliquées à deux compteurs différents qui sont chacun réglés pour compter jusqu'à un nombre N. Le Nième bit de la fréquence désirée est utilisé pour un chargement qui est la synchronisation du compteur
de fréquence esclave. En utilisant les principes de'l'inven-
tion, de la génération de différentes bases de temps par deux fréquences différentes, les Nièmes bits de la fréquence
maître et de la fréquence esclave sont comparés pour engen-
drer le programme de correction pour le changement de réac-
tion en fréquence. Le programme de correction de réaction changera le nombre Nk comme décrit dans l'autre brevet. Dans
la mesure o est nécessaire la description de la dérivation
de Nk, la discussion suivante est présentée pour expliquer
la fonction de Nk dans le contexte du synthétiseur de fré-
quence de l'autre brevet.
Supposons que l'instabilité acceptable dans la fréquence d'horlocge AMT MIT soit A nanosec. La fréquence d'horloge maître inférîeure est g :MS l 1/ (1)g Supposons que la fréquence AMT MIT désirée soit fD. Le rapport des deux fréquences est N = fMS/fD (2)
D M
soit l'égalité N = N + N (3)
E- R
dans laquelle NE est un nombre pair, de préférence élevé, mais ne peut être supérieur à N, et NRun reste, peut être un entier ou une fraction, mais ne
peut être négatif.
Des équations (2) et (3), on peut tirer fMS/fD = + NE+ (4) ou fMS NEfD + NRfD- (5) soit NEfD = fx -(6) ou fx Nf NRfD = fMS - fx dans lesquelles, fx est la fréquence ou le nombre de bits par seconde qui est un multiple pair de la fréquence désirée; et NRfD est la différence en bits par seconde entre
la fréquence maître et fx.
On divise l'équation (5) par NRfD (fMS)/(NRfD) = (NEfD)/(NRfD) + { (NE+ NR)fD}/NRfD = N/NR = NK (7) ou. NRfD = fMs/NK (8) Soit NKH1 = premier nombre entier supérieur à NK NKL1 = premier nombre entier inférieur à N KLi K
NKH2 = (NKH1 + 1)
NKL2 = (NKL1 - 1)
et ainsi de suite.
QH1 = multiplicateur de NKH1 QH2 = multiplicateur de NKH2 QL1 = multiplicateur de NKL QL2 = multiplicateur de NKL2
et ainsi de suite.
-. - - --,--1
Soit NKHlQHl + NKLQL, + NKH2QH2 NKL2QL2 + NK=
QH1 + QL1 + QH2 QL2
ou r E (NKHpQHp + KLp Lp NK = p=l r
E- (QHP + QLP)
p=l
Comme on peut le voir sur la figure 2, on obtien-
drait trois sorties: une fréquence supérieure, une fréquence inférieure et la même fréquence. Ces trois sorties sont alors mises dans un programme pour changer ou maintenir la même valeur de NK pour la fréquence. Donc, un schéma-bloc de cette boucle d'accrochage de phase conforme à l'invention
est représenté sur la figure 3.
La figure 3 représente les aspects du circuit de
boucle d'accrochage de phase selon l'invention dans le rec-
tangle 10 en trait interrompu. Les autres parties du schéma-
bloc de la figure 3 comprennent le synthétiseur de fréquence décrit dans l'autre brevet. C'est-à-dire comme décrit dans cet autre brevet, un oscillateur de référence délivre le signal à la fréquence fS au diviseur 12 pour la division par Nk. La fréquence de référence et le signal de diviseur sont alors injectés à la porte ET 14 qui délivre une sortie fx qui est injectée dans un second diviseur 16 pour la division par la valeur N divisée par 2. Finalement, pour obtenir une forme d'onde symétrique, le signal résultant est divisé par 2 dans un diviseur 18 pour produire le signal final désiré
FD. Conformément à la présente invention, une boucle d'ac-
crochage de phase 10 est utilisée pour définir un change-
ment de programme pour la valeur de Nk. La fréquence maitre sous forme d'impulsions d'horloge est délivrée au compteur 20 pour la division par N. Le compteur est chargé avec le Nième bit comme indiqué pour compter jusqu'à N. La sortie du compteur 20 est injectée à la porte 22 et a un pilote de changement de fréquence 24. La porte 22 est utilisée pour délivrer un signal de charge à un second compteur 26, délivrant un signal de réaction à la porte 22 et au pilote
de changement de fréquence 24.
Par suite, comme représenté sur la figure 3, la fréquence maître est comptée jusqu'au compte fixé N dans le compteur 20 fournissant une première entrée au pilote de changement de fréquence 24 sous forme du Nième bit de la fréquence maître. Le Nième bit de la fréquence esclave
fournit une seconde entrée au pilote de changement de fré-
quence, suivant la ligne 28. Ce Nième bit est aussi injecté à l'entrée de la porte OU 22 qui est utilisée pour charger le compteur 26. Le compteur 26 reçoit la sortie synthétisée
fD comme entrée de réaction dans la boucle.
Par conséquent, le pilote de changement de fré-
quence reçoit les Nièmes bits de la fréquence maître et de la fréquence esclave pour les comparer et engendrer le programme de correction pour le changement de réaction dans la fréquence au diviseur Nk. Le pilote de changement de fréquence 24 comprend essentiellement deux bascules ayant une entrée d'impulsions de synchronisation couplée aux entrées d'horloge comme dans une bascule Mc 10131. La seconde entrée du diviseur 26 est injectée aux bornes SD de tels éléments à bascule. En plus, les autres éléments sont des
modules logiques standards disponibles.
On se réfère maintenant aux figures 4 et 5 qui
représentent une seconde forme de réalisation de l'inven-
tion dans laquelle les impulsions de synchronisation appa-
raissent après un intervalle de temps fixé, qui est après
la base de temps. La base de temps est utilisée pour engen-
drer la fréquence conformément à la formule: fréquence (f) = nombre de bits dans la base de temps (N)/ base de temps (T) Ceci peut aussi être exprimé par N = F. T
La fréquence synthétisée programmée, c'est-à-
dire la fréquence esclave peut alors être appliquée à un
compteur pour compter jusqu'à N. Ce compteur est synchro-
nisé par l'impulsion de la base de temps fixée. Le Nième bit est divisé en trois composants, comme représenté sur la figure 4. Ces composants sont placés par rapport aux impulsions de synchronisation qui sont représentés au bas de la figure. Le premier est le composant correspondant à la première moitié de la Nième impulsion, du bord d'attaque jusqu'au centre de l'impulsion de synchronisation. Le
second composant sera la seconde moitié de la Nième impul-
sion, depuis le front de l'impulsion de synchronisation jusqu'au bord de fuite de la Nième impulsion. Finalement, à la fréquence centrale exacte, autour de l'impulsion de
synchronisation, est représenté le troisième composant.
Par conséquent, si l'impulsion de synchronisa-
tion apparatt dans la zone ombrée, alors il est apparent qu'aucun changement n'est nécessaire puisque cette partie
du Nième bit est centrée sur l'impulsion de synchronisation.
Si l'impulsion apparaît dans la partie de la forme d'onde représentée en (b), mais pas dans la partie de la zone
ombrée de (d), la fréquence esclave est inférieure. Réci-
proquement, si l'impulsion apparait dans la partie (c) de la figure 4, mais pas en (d), la fréquence esclave est supérieure. Ceci étant observé, on peut examiner la seconde
forme de réalisation de la figure 5.
Les éléments de la figure 5 qui sont les mêmes
que ceux de la figure 3 ont été désignés par les mêmes réfé-
rences et ne seront pas commentés plus en détails. Comme représenté sur la figure 5, le détecteur d'erreur et le
changeur de programme sont utilisés pour comparer l'impul-
sion de synchronisation avec la Nième impulsion délivrée par le diviseur 20. Basé sur la discussion du chronogramme
de la figure 4, une correction à Nk est effectuée en fonc-
tion de la relation entre la fréquence du composant de la Nième impulsion et de liîpulsion de synchronisation. Comme dans l'exemple précdant, la Nième impulsion est utilisée pour chargecr le cocteur 20 de façon qu'il compte jusqu'à un n i b-re fJ iciueo A-insi, on remarquera que la
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sortie dans la forme de la fréquence de sortie désirée
symétrique fD est utilisée pour fournir l'entrée au comp-
teur 20 pour fermer la boucle.
Comme on l'a expliqué, cette technique est utile quand chaque fraction d'une fréquence peut être ajustée et la fréquence de sortie sera en synchronisme de front avec la fréquence en entrée. Dans le cas des impulsions de base de temps répétitives, telle qu'une impulsion de séquence de satellite de largeur variable, la fréquence d'horloge MIT sera accrochée dessus. Par conséquent, les effets Doppler de satellite et de stabilité d'oscillateur de référence sont corrigés dans ce système pour maintenir le
fonctionnement synchrone.
Il va de soi- que les modes de réalisation décrits ne sont que des exemples et qu'il serait possible de les
modifier, notamment par substitution d'équivalents techni-
ques, sans sortir pour cela du cadre de l'invention.
Claims (7)
1) Boucle d'accrochage de phase pour synthétiseur de fréquence comprenant des moyens définissant une première fréquence représentant une fréquence désirée, des moyens définissant une seconde fréquence représentant une fréquence de référence, des premiers moyens de comptage pour compter les bits de la première fréquence jusqu'à un nombre fixé et produisant un premier signal de sortie de correction, des seconds moyens de comptage pour compter des bits de la seconde fréquence jusqu'à ce nombre fixé, produisant un
second signal de sortie de correction et des moyens de com-
paraison pour comparer les bits comptés dans le premier et le second compteur, et engendrer un troisième signal de
correction pour changer la première fréquence.
2) Boucle d'accrochage de phase selon la reven-
dication 1, caractérisée en ce que les premiers moyens de
comptage comprennent une bascule produisant un premier si-
gnal de sortie de correction logique représentatif d'un signal élevé pour une fréquence désirée supérieure à ladite fréquence de référence et un signal bas pour une fréquence
désirée inférieure ou égale à ladite fréquence de référence.
3) Boucle d'accrochage de phase selon la reven-
dication 2, caractérisée en ce que le second moyen de comp-
tage comprend une bascule produisant un second signal de sortie de correction logique représentatif d'un signal haut pour une fréquence désirée inférieure à ladite fréquence de
référence et un signal bas pour une fréquence désirée supé-
rieure ou égale à ladite fréquence de référence.
4) Boucle d'accrochage de phase selon une des
revendications 1 à 3, caractérisée en ce que les moyens
de comparateur produisent un troisième signal de sortie de
correction logique représentatif d'un signal pour une com-
paraison de fréquence égale et un signal opposé pour une comparaison inégale indiquant que les fréquences désirées
et de référence sont inégales.
) Boucle d'accrochage de phase pour un synthé- tiseur de fréquence produisant une fréquence désirée fD comprenant: des moyens pour produire un train d'impulsions de sortie ayant une fréquence d'horloge de fS, un diviseur
programmable recevant un signal d'entrée qui est une fonc-
tion de fS et assurant une division conforme à la formule {NE + NR (fD)} /NRfD dans laquelle, N E est un nombre élevé, mais ne dépassant pas fS fD; et NR est le reste de fS/fD-NE, soit un nombre entier ou une fraction mais non négatif, pour produire une sortie fx qui est la fréquence désirée ou le nombre de bits par seconde qui est un multiple pair
de fD' un second diviseur recevant le signal fD et effec-
tuant une division par un nombre fixe N et fournissant une première sortie indicative du nombre de bits sur une base de temps fixée N, des moyens pour fournir une seconde sortie représentative du nombre de bits sur une seconde base de temps de référence et des moyens de comparateur recevant la première et la seconde sortie et engendrant un
signal de correction pour le premier diviseur.
6) Boucle d'accrochage de phase selon la reven-
dication 5, caractérisée en ce que la seconde base de temps est définie par une entrée d'impulsions de synchronisation
dans les moyens de comparateur.
7) Boucle d'accrochage de phase selon la revendi-
cation 5, caractérisée en ce que la seconde base de temps
de référence est définie par des moyens engendrant une fré-
quence de référence et en ce qu'elle comporte un troisième
diviseur divisant la fréquence de référence par N pour four-
nir la sortie représentative du nombre de bits sur la seconde
base de temps de référence.
8) Boucle d'accrochage de phase selon la revendi-
cation 7, caractérisée en ce qu'elle comprend en outre des moyens logiques recevant les première et seconde sorties et fournissant un signal de référence au second diviseur indicatif de N.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/079,671 US4354164A (en) | 1979-09-27 | 1979-09-27 | Digital phase lock loop for TIM frequency |
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| Publication Number | Publication Date |
|---|---|
| FR2466911A1 true FR2466911A1 (fr) | 1981-04-10 |
Family
ID=22152056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR7930056A Withdrawn FR2466911A1 (fr) | 1979-09-27 | 1979-12-07 | Boucle d'accrochage de phase digitale pour frequence mit (module d'interface terrestre) |
Country Status (2)
| Country | Link |
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| FR (1) | FR2466911A1 (fr) |
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