FR2962272A1 - Diviseur de frequence fractionnaire - Google Patents

Abstract

L'invention concerne un diviseur de fréquence fractionnaire comprenant : un module de division de fréquence (302) pour générer un signal temporel à fréquence réduite (y (t)) comportant j impulsions pour k impulsions d'un signal temporel d'origine (yi(t)), j et k étant tous deux des entiers ; et un circuit de correction de phase (308, 312) adapté à décaler sélectivement chaque j-ième impulsion du signal temporel à fréquence réduite d'un premier intervalle de temps fixe.

Description

. B10368 - 10-GR1-011 1 DIVISEUR DE FRÉQUENCE FRACTIONNAIRE

Domaine de l'invention La présente invention concerne un diviseur de fréquence fractionnaire et un procédé de division de fréquence fractionnaire.

Arrière-plan de l'invention Les diviseurs de fréquence fractionnaires permettent de diviser la fréquence d'un signal temporel par des valeurs non entières. Ils fonctionnent en général par élimination d'impulsions, autrement dit en sélectionnant seulement certaines impulsions du signal temporel d'origine pour les inclure dans le signal temporel à fréquence réduite. Cela est obtenu en utilisant un diviseur entier dans lequel on fait varier le facteur de division de l'opération de division entre deux, ou plus, valeurs entières de telle sorte que le facteur de division moyen a la valeur non entière souhaitée. La difficulté pour diviser la fréquence d'un signal temporel en utilisant des diviseurs de fréquence fractionnaires concerne la façon d'éviter le bruit dans les bandes de fréquence auxquelles on s'intéresse. Des tentatives précédentes pour résoudre ce problème de bruit font le choix d'une certaine distribution des deux, ou plus, valeurs de division du diviseur entier. Cependant, ces solutions ont tendance à être inappro- B10368 - 10-GR1-011

2 priées, et on a donc besoin d'un diviseur de fréquence fractionnaire amélioré qui génère un signal temporel à fréquence réduite ayant un bruit réduit dans les bandes de fréquence auxquelles on s'intéresse, et sans augmenter fortement les dimensions et la complexité du diviseur de fréquence. Résumé de l'invention Un objet des modes de réalisation de la présente invention est de résoudre au moins partiellement un ou plusieurs problèmes de l'art antérieur.

Selon un aspect de la présente invention, on prévoit un diviseur de fréquence fractionnaire comprenant : un module de division de fréquence pour générer un signal temporel à fréquence réduite comportant j impulsions pour k impulsions d'un signal temporel d'origine, j et k étant des entiers ; et un circuit de correction de phase adapté à décaler sélectivement chaque j-ième impulsion du signal temporel à fréquence réduite d'un premier intervalle de temps fixe. Selon un mode de réalisation, le circuit de correction comprend : un générateur de nombres pseudoaléatoires ; et un 20 comparateur adapté à comparer, pour chaque j-ième impulsion, un nouveau nombre pseudoaléatoire généré par le générateur à une première valeur de seuil, et, sur la base de la comparaison, le circuit de correction est adapté à commander le décalage de chacune des j-ièmes impulsions. Selon un autre mode de réalisation, l'intervalle de temps entre chacune des j impulsions est égal à un multiple entier d'un premier intervalle de temps entre chaque impulsion du signal temporel d'origine, et le premier intervalle de temps fixe est égal audit premier intervalle de temps. Selon un autre mode de réalisation, le circuit de correction comprend un circuit destiné à générer un signal de correction sur la base de ladite comparaison, et un module logique destiné à combiner le signal temporel à fréquence réduite avec le signal de correction pour décaler la j-ième 35 impulsion. 25 30 B10368 - 10-GR1-011

3 Selon un autre mode de réalisation, le comparateur est en outre adapté à comparer, pour l'impulsion suivant chaque jième impulsion du signal temporel à fréquence réduite, un nouveau nombre pseudoaléatoire généré par le générateur à une deuxième valeur de seuil, et sur la base de la comparaison, le circuit de correction est adapté à décaler sélectivement l'impulsion suivant chaque j-ième impulsion d'un deuxième intervalle de temps fixe. Selon un autre mode de réalisation, la deuxième valeur de seuil est égale au double de la première valeur de seuil. Selon un autre mode de réalisation, les premier et deuxième seuils sont générés par un accumulateur modulo n, le premier seuil étant égal à n/j, et le deuxième seuil étant égal à 2n/j.

Selon un autre mode de réalisation, le module de division de fréquence comprend un accumulateur modulo m adapté à incrémenter de j une valeur de résidu à chaque impulsion du signal temporel d'origine. Selon un autre mode de réalisation, le décalage du 20 premier intervalle de temps avance l'impulsion. Selon un autre aspect de la présente invention, on prévoit une boucle à verrouillage de phase comprenant le diviseur de fréquence fractionnaire susmentionné. Selon un autre aspect de la présente invention, on 25 prévoit un dispositif électronique comprenant le diviseur de fréquence fractionnaire susmentionné. Selon encore un autre aspect de la présente invention, on prévoit un procédé pour effectuer une division de fréquence fractionnaire, comprenant les étapes suivantes : générer par un 30 module de division de fréquence un signal temporel à fréquence réduite comportant j impulsions pour m impulsions d'un signal temporel d'origine, j et m étant tous deux des entiers ; et décaler sélectivement chaque j-ième impulsion du signal temporel à fréquence réduite d'un premier intervalle de temps fixe.

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4 Selon un mode de réalisation, le procédé comprend en outre le fait de décaler sélectivement l'impulsion suivant chaque j-ième impulsion du signal temporel à fréquence réduite d'un deuxième intervalle de temps fixe.

Selon un autre mode de réalisation, l'étape consistant à décaler sélectivement chaque j-ième impulsion comprend la comparaison d'une valeur pseudoaléatoire à une première valeur de seuil, et un décalage de la j-ième impulsion sur la base de la comparaison.

Selon un autre mode de réalisation, le signal temporel à fréquence réduite a un motif d'impulsions qui se répète toutes les mT périodes, T étant la période du signal temporel d'origine, et la j-ième impulsion est une deuxième impulsion de chacun des motifs d'impulsions, le procédé comprenant en outre un décalage sélectif d'une troisième impulsion de chacun des motifs d'impulsions après chaque deuxième impulsion sur la base de la comparaison d'une valeur pseudoaléatoire à une deuxième valeur de seuil. Brève description des dessins Les objets, caractéristiques, aspects et avantages susmentionnés de l'invention, et d'autres, apparaîtront claire-ment à la lecture de la description détaillée de modes de réalisation, donnée à titre d'illustration et non de limitation, en référence aux dessins joints dans lesquels : la figure lA illustre un exemple de diviseur de fréquence fractionnaire ; la figure lB est un chronogramme illustrant le signal de sortie de l'accumulateur de la figure lA ; la figure 2 illustre un exemple d'un autre diviseur de 30 fréquence fractionnaire ; la figure 3A illustre un diviseur de fréquence fractionnaire selon un mode de réalisation de la présente invention ; B10368 - 10-GR1-011 les figures 3B et 3C sont des chronogrammes montrant des exemples de signaux du diviseur de fréquence fractionnaire de la figure 3A ; la figure 4 illustre plus en détail le diviseur de 5 fréquence fractionnaire de la figure 3A selon un mode de réalisation ; les figures 5 et 6 sont des chronogrammes représentant des exemples de signaux du diviseur de fréquence fractionnaire de la figure 4 ; 10 la figure 7 illustre plus en détail le diviseur de fréquence fractionnaire de la figure 3A selon une variante de réalisation ; la figure 8 illustre une boucle à verrouillage de phase (PLL) selon un mode de réalisation de la présente inven-15 tion ; et la figure 9 illustre un dispositif électronique selon un mode de réalisation de la présente invention. Description détaillée de modes de réalisation de la présente invention Le terme "diviseur de fréquence fractionnaire" est 20 utilisé ici pour désigner un diviseur de fréquence qui réalise une division par une fraction irréductible m/j, autrement dit selon laquelle le signal temporel à fréquence réduite résultant comporte j impulsions pour m impulsions du signal temporel d'origine, m et j étant tous deux des entiers supérieurs ou 25 égaux à 2. La figure lA illustre un exemple de diviseur de fréquence fractionnaire 100 comprenant un diviseur entier 102 qui peut être commandé pour réaliser une division soit par un diviseur P soit par un diviseur P+l. Le diviseur entier 102 30 reçoit un signal temporel d'origine yi(t) sur une ligne d'entrée 104, et fournit un signal temporel à fréquence réduite ydiv(t) sur une ligne de sortie 106. Un accumulateur 108 est utilisé pour commander le facteur de division appliqué par le diviseur entier 102. En 35 particulier, l'accumulateur 108 incrémente, à chaque impulsion B10368 - 10-GR1-011

6 du signal de sortie ydiv(t), une valeur de résidu r d'une valeur a. La valeur de résidu r est renvoyée sur une entrée de l'accumulateur sur une ligne de contre-réaction à k bits 110. Lorsque la valeur incrémentée dépasse le modulo de l'accumu- lateur, égal à 2k dans ce cas, le bit de retenue présent sur une ligne de sortie 112 reliée au diviseur 102 passe à l'état haut, et le résidu r de k bits contient le reste. La figure 1B est un chronogramme montrant des valeurs du signal de résidu de l'accumulateur de la figure lA selon un 10 exemple dans lequel la fréquence du signal temporel d'origine est divisée par la fraction 2+3/8, soit 2,375. Comme cela est illustré, le résidu r est initialement nul, et augmente de 3 à chaque impulsion du signal de sortie ydiv(t). Ainsi, à la troisième impulsion du signal de sortie, il 15 dépasse le modulo m de l'accumulateur, et le signal de sortie de retenue passe à l'état haut, commandant ainsi au diviseur 102 de diviser par P+l au lieu de P pendant un cycle. Un problème avec le diviseur de fréquence fractionnaire de la figure lA est qu'il va y avoir une erreur de phase 20 périodique, conduisant à des fréquences parasites au niveau de la sortie du diviseur qui dégradent fortement les performances du diviseur. La figure 2 illustre un autre exemple de diviseur de fréquence fractionnaire 200, qui est le même que le diviseur 100 25 de la figure lA, excepté en ce que l'accumulateur 108 a été remplacé par un modulateur delta-sigma (DSM) pour commander le facteur de division du diviseur de fréquence entier 102. Dans cette solution le fait d'augmenter l'ordre du DSM améliore le facteur de bruit, mais augmente aussi la complexité 30 du bloc DSM. En outre, cette solution tend à repousser le bruit vers les fréquences supérieures, ce qui est non souhaitable dans de nombreux cas. Selon une autre variante de solution non illustrée, un diviseur fractionnaire de Reinhardt sans parasites applique une 35 distribution aléatoire à la division par P ou P+1 du diviseur B10368 - 10-GR1-011

7 entier, en utilisant un générateur de nombres aléatoires. Cependant, un inconvénient de cette solution est que le bruit a une distribution fréquentielle plate, qui une fois intégrée entraîne une distribution de bruit en 1/f2 non souhaitable.

La figure 3A illustre un diviseur de fréquence fractionnaire 300 comprenant un module de division fractionnaire 302 pour réaliser une division par une fraction m/j d'un signal temporel d'origine yi(t) reçu sur une ligne d'entrée 304. Le module de division génère un signal temporel à fréquence réduite Ydiv(t) sur une ligne de sortie 306, qui est reliée à une logique de correction de phase 308. La logique de correction de phase 308 reçoit aussi un signal de correction de phase sur une ligne d'entrée 310, et ajuste périodiquement la phase d'une ou plusieurs impulsions du signal temporel à fréquence réduite ydiv(t) sur la base du signal de correction de phase pour générer le signal de sortie Y'div(t). Un circuit de commande 312 génère le signal de correction de phase comme on va maintenant le décrire plus en détail en référence aux chronogrammes des figures 3B et 3C.

La figure 3B illustre un exemple du signal temporel d'origine yi(t) et du signal temporel à fréquence réduite Ydiv(t) dans le cas où la fraction de division m/j est égale à 8/3. Ainsi, il y a trois impulsions, telles que celles référencées 314, 316 et 318, dans le signal à fréquence réduite Ydiv(t) pour huit impulsions du signal temporel d'origine yi(t). La période du signal temporel d'origine yi(t) sera notée T, et ainsi les trois impulsions 314, 316 et 318 se répètent avec une périodicité de mT, dans cet exemple égale à 8T. Une impulsion suivante 320 du signal temporel à fréquence réduite ydiv(t) est donc alignée sur la fin de cette période de 8T et le début de la période de 8T suivante. Dans cet exemple, les impulsions du signal temporel à fréquence réduite ydiv(t) ont des fronts montants alignés sur les fronts montants du signal temporel d'origine yi(t), bien que dans certains modes de réalisation, le diviseur 302 puisse B10368 - 10-GR1-011

8 aligner certaines impulsions sur les fronts descendants du signal temporel d'origine. La figure 3B illustre aussi un signal temporel à fréquence réduite idéal Yideal(t) dans lequel les trois impulsions sont espacées régulièrement dans l'intervalle de temps 8T. En d'autres termes, dans le présent exemple, bien que les fronts montants des impulsions 314 et 320 au début et à la fin de la période de 8T restent dans la même position dans le signal temporel idéal, les deux impulsions intermédiaires 316, 318 sont dans de nouvelles positions 316' et 318', ayant des fronts montants espacés d'exactement 8/3 de la période T du signal temporel d'origine. Les erreurs de phase des impulsions 316 et 318 par rapport aux positions idéales 316' et 318' sont appelées 15 respectivement 4)1 et 4)2. La figure 3C illustre de nouveau le signal temporel d'origine yi(t), et montre le signal temporel à fréquence réduite ydiv(t) dans le cas où les première et deuxième impulsions 316, 318 sont avancées à des positions 316", 318", dans 20 chacun des cas pour être alignées sur le front montant précédent du signal temporel d'origine yi(t). L'erreur de l'impulsion 316" par rapport à l'impulsion 316' du signal Yideal(t), positionnée de façon idéale, est notée sel, et est égale à T-4)1. De façon similaire, l'erreur de l'impulsion 318" par rapport à l'impul- 25 Sion 318' du signal yideal(t), positionnée de façon idéale, est notée 4p!, et est égale à T- 4)2. Puisque les erreurs se et sel sont opposées, on peut déduire la relation suivante, dans laquelle les valeurs de x et y peuvent être choisies de façon à équilibrer l'équation et 30 entraîner une erreur moyenne nulle : x*Ee-y*E1)11=0 (1) Par exemple, dans le cas présenté dans les figures 3B et 3C, ce est égal à T/3, et 4)1! est égal à 2T/3, et donc x=2y. Cela signifie que pour obtenir une erreur nulle, l'impul- B10368 - 10-GR1-011

9 sion 316 doit être positionnée deux fois plus souvent à la position 316 qu'à la position 316". Le circuit de correction de phase 312 de la figure 3A détermine périodiquement, pour chaque impulsion 314, 316 du signal temporel à fréquence réduite ydiv(t), s'il faut ou pas décaler l'impulsion d'une période T du signal temporel d'origine pour obtenir, sur une pluralité de périodes mT, une erreur de phase à moyenne nulle pour chaque impulsion. La distribution du décalage pour chaque impulsion pourrait être appliquée d'un certain nombre de façons, et un mode de réalisation utilisant un générateur de nombres aléatoires va maintenant être présenté en référence à la figure 4. La figure 4 illustre plus en détail le diviseur de fréquence fractionnaire 300 de la figure 3A selon un mode de 15 réalisation. Le module de division de fréquence 302 effectue une division m/j, et comprend dans cet exemple un accumulateur 402 recevant un signal temporel d'origine CLK. Sur chaque impulsion du signal d'horloge CLK, l'accumulateur incrémente une valeur de 20 résidu r de la valeur j, et fournit le bit de retenue sur une ligne 404, qui constitue le signal temporel à fréquence réduite ydiv(t). Le résidu de k bits ri est fourni sur une ligne de contre-réaction 406 à partir d'une sortie de l'accumulateur vers l'entrée de l'accumulateur, pour être ajouté de nouveau à la 25 valeur j. Le circuit de correction de phase 312 comprend dans cet exemple un générateur de nombres pseudoaléatoires (PRNG) 408, qui génère par exemple une valeur binaire pseudoaléatoire de 8 bits entre 0 et 255 pour chaque impulsion du signal 30 temporel à fréquence réduite ydiv(t). En particulier, le PRNG 408 pourrait être cadencé par le signal ydiv (t) ou y' div (t) , et le nombre généré sur un front du signal ydiv(t) ou y' div (t) est utilisé pour prendre la décision pour le front suivant. Le PRNG 408 est par exemple mis en oeuvre par un ou plusieurs registres 35 à décalage à rétroaction linéaire comme cela est bien connu dans B10368 - 10-GR1-011

10 la technique. Un accumulateur 410 génère une sortie de résidu qui fournit une série STH de valeurs de seuil, dont chacune correspondant à une impulsion du signal temporel à fréquence réduite ydiv(t). Comme le nombre pseudoaléatoire, les valeurs de seuil ont par exemple 8 bits chacune. La séquence de seuils STH et la séquence de nombres pseudoaléatoires provenant du PRNG 408 sont fournies à un comparateur 412 qui les compare et fournit un signal de 1 bit sur une ligne de sortie 414 indiquant si la valeur de seuil courante a été ou non dépassée par le nombre aléatoire courant. La ligne 414 est reliée à un bloc de commande, qui génère une sortie à l'état bas si le comparateur 412 indique que le seuil courant n'a pas été dépassé, ou génère un signal pour décaler l'impulsion correspondante si le comparateur 412 indique que le seuil courant a été dépassé.

La logique de correction de phase 308 comprend dans cet exemple une porte OU-Exclusif (XOR) 420. On va maintenant décrire un exemple du fonctionnement du diviseur de fréquence fractionnaire de la figure 4 en référence aux chronogranuues de la figure 5.

En figure 5, on suppose de nouveau que la division de fréquence est faite selon une fraction 8/3. En haut de la figure 5, le signal temporel d'origine CLK est illustré. Sur la base de ce signal, et de la valeur de j, dans cet exemple égale à 3, l'accumulateur 402 génère la valeur de résidu r représentée en figure 5. Comme cela est illustré, la valeur de résidu commence à zéro puis est incrémentée de 3 à chaque impulsion du signal d'horloge CLK. Lorsque le modulo m de l'accumulateur, égal à 8 dans cet exemple, est atteint, le bit de retenue sur la ligne 404 est affirmé pendant une période du signal d'horloge CLK, couune cela est représenté par le signal ydiv(t)- La séquence STH de seuils est aussi représentée en figure 5. Dans cet exemple, l'accumulateur 410 a un modulo de 255, la valeur d'incrément est égale à 85 et donc la séquence de seuils est 85, 170, 255, 85, 170 etc. La première valeur de B10368 - 10-GR1-011

11 seuil de 85 est déduite de la façon suivante. L'accumulateur, dans cet exemple, est un accumulateur de 8 bits, et il a donc un modulo de 255. Etant donné les signaux d'erreur Ee et 9)11 de l'impulsion 316 présentés précédemment en relation avec la figure 3B, on a montré que la relation est x=2y. Ainsi, il en résulte que : x+y=255 = 3y=255 = x=170, y=85. Cela signifie que l'erreur sel, qui correspond à l'impulsion décalée, doit se produire une fois toutes les deux impulsions non décalées, et ainsi cela va être obtenu par le décalage de 85. En général, le premier seuil est par exemple choisi égal à n/j, où n est le modulo de l'accumulateur 410, et la fraction irréductible de la division est m/j.

En outre, on peut montrer que l'erreur de phase £4 de l'impulsion suivante 318 va être le double de celle de la première impulsion. Ainsi, la valeur de seuil s'incrémente de la même valeur 85 à chaque impulsion. Cette relation va aussi être vraie pour des cas où il y a plus de trois impulsions dans chaque période mT du signal temporel d'origine, l'erreur s'incrémentant toujours de la même valeur, et donc le seuil devant aussi s'incrémenter de cette valeur, égale à la valeur du premier seuil. Le seuil de 255, qui ne peut jamais être dépassé par le nombre pseudoaléatoire de 8 bits, est utilisé pour les impulsions 314 et 320 des figures 3B et 3C, et pour des impulsions suivantes se produisant au début de la période de 8T, qui ne sont jamais décalées. La figure 5 représente aussi le signal de correction de phase sur la ligne 310 en supposant que pour les impulsions 316, 318 du signal ydiv(t) les seuils respectifs de 85 et 170 ne sont pas dépassés, mais pour les occurrences de ces impulsions, référencées 322 et 324, dans la période de 8T suivante, les seuils sont dépassés. Le signal de correction de phase pour les impulsions 322 et 324 comprend une impulsion haute pendant deux B10368 - 10-GR1-011

12 périodes T du signal d'horloge CLK, qui continence une période T avant les impulsions correspondantes 322, 324. De cette manière, lorsque le signal de correction de phase est combiné avec la porte XOR 420, le résultat est un décalage des impulsions 322 et 324 vers les nouvelles positions 322" et 323", une période T plus tôt La figure 6 illustre un exemple de variante, en supposant encore une fois une division de fréquence fractionnaire de 8/3, dans lequel les impulsions peuvent être décalées par demi périodes du signal d'horloge CLK. Dans cet exemple, les impulsions du signal temporel à fréquence réduite ydiv(t) ont une durée d'impulsion de la moitié d'une période T du signal d'horloge CLK. L'impulsion 316 est décalée vers une nouvelle position 316" se produisant une demi-période plus tôt, tandis que l'impulsion correspondante 322 dans la période de 8T suivante n'est pas décalée. Ainsi, l'erreur de phase sel de l'impulsion décalée devient seulement T/6. En outre, la troisième impulsion est toujours décalée dans cet exemple, soit d'une période T complète comme cela est représenté par la nouvelle position 318" de l'impulsion 318, soit d'une demi-période T corme cela est représenté par la nouvelle position 324" de l'impulsion 324. Le signal de correction de phase sur la ligne 310 est le signal, lorsqu'il est combiné avec le signal temporel à fréquence réduite ydiv (t) par la porte XOR 420, qui résulte des décalages appropriés des impulsions dans le signal temporel corrigé y'div(t)- Un avantage de prévoir des décalages d'une demi période est que l'amplitude des erreurs de phase est réduite. Cependant, les erreurs de phase n'auront plus la relation particulière de doublement entre une impulsion et la suivante, et par conséquent des circuits numériques additionnels pour- raient être utilisés pour adapter la valeur d'incrément en conséquence pour générer la séquence appropriée de valeurs de seuil, ou plutôt que d'utiliser un accumulateur, la séquence de , B10368 - 10-GR1-011

13 seuils souhaitée sera par exemple simplement fournie cycliquement à partir d'un registre à décalage. L'homme de l'art remarquera que plutôt qu'un décalage de phase d'une période T ou d'une demi-période T/2 du signal d'horloge CLK, on pourrait prévoir un décalage de phase différent, par exemple basé sur un autre signal temporel ayant un décalage de phase fixe par rapport au signal temporel d'origine CLK. La figure 7 illustre le diviseur de fréquence frac- tionnaire 300, qui est identique à celui de la figure 4, excepté qu'une porte OU 702 supplémentaire est prévue pour commander une remise à zéro sur l'entrée RAZ de l'accumulateur 402. Les deux entrées de la porte OU 702 sont reliées respectivement à une sortie de retenue de l'accumulateur 410 sur une ligne 704, et au signal temporel à fréquence réduite ydiv(t). Dans cette mise en oeuvre, l'accumulateur est utilisé couuue diviseur P/P+1, et les signaux fournis aux entrées de la porte OU sont utilisés pour remettre à zéro l'accumulateur de sorte qu'il commute de P à P+1.

La figure 8 illustre une boucle à verrouillage de phase 800 comprenant le diviseur de fréquence fractionnaire 300 des figures 3A, 4 ou 7. Une source 802, qui est par exemple un oscillateur à quartz, fournit un signal temporel de référence yref(t) à un détecteur de phase-fréquence (PFD) 804. Le PFD 804 génère des signaux de sortie d'erreur de phase haut et bas appelés HIGH(t) et LOW(t) sur la base d'une différence de phase détectée entre le signal temporel de référence Yref(t) et un signal de contre-réaction y (t) . Les signaux HIGH(t) et LOW(t) sont fournis à une pompe de charge 806, qui génère un signal de courant ipc(t) fourni à un filtre passe-bas (LPF) 808. Le filtre passe-bas fournit un signal filtré u(t), qui est fourni à un oscillateur commandé en tension (VCO) 810, qui à son tour fournit un signal temporel ys(t) à une fréquence égale à un multiple non entier du signal de référence Yref(t). 2962272 B10368 - 10-GR1-011

14 Le signal temporel ys(t) est ensuite divisé par le diviseur de fréquence fractionnaire 300, qui inclut un circuit de correction de phase, pour générer le signal temporel à fréquence réduite y'div(t). Le signal y'div(t) est ensuite 5 fourni par exemple à un diviseur 812 pour division par une valeur entière P avant d'être renvoyé au détecteur de phase-fréquence 804 en tant que signal de contre-réaction y(t). La figure 9 illustre un dispositif électronique 900 comprenant le diviseur de fréquence fractionnaire 300, qui 10 reçoit un signal temporel d'entrée yi(t), et génère le signal temporel à fréquence réduite y'div(t). Le signal y'div(t) est fourni à un circuit 902 du dispositif électronique, qui pourrait être une boucle à verrouillage de phase ou un autre circuit qui utilise le signal temporel corrigé en phase. 15 Le dispositif électronique 900 est par exemple un dispositif sans fil tel qu'un combiné de couununication, un routeur sans fil, un système de navigation, un dispositif Bluetooth, etc. Un avantage du diviseur de fréquence fractionnaire 20 décrit ici est qu'il évite les fréquences parasites en supprimant la périodicité de l'erreur de phase, cela étant obtenu en assurant une erreur de phase moyenne nulle. Cela améliore forte-ment les performances de bruit du signal temporel de sortie à fréquence réduite. 25 En outre, la solution peut être mise en oeuvre numériquement, sans augmenter fortement les dimensions ou la complexité du diviseur de fréquence fractionnaire. Lorsqu'il est utilisé dans une boucle à verrouillage de phase, le diviseur de fréquence fractionnaire décrit ici 30 permet d'augmenter fortement la largeur de bande du PLL sans auytnenter l'ordre du filtre de boucle, et sans avoir besoin de techniques de réduction de bruit supplémentaires. Bien qu'on ait décrit ici des modes de réalisation particuliers, l'ho«une de l'art remarquera qu'on pourrait appli-35 quer diverses modifications. , B10368 - 10-GR1-011

15 Par exemple, bien que la correction de phase soit à titre d'exemple mise en oeuvre à l'aide d'une porte XOR 420, dans des variantes de réalisation on pourrait utiliser d'autres fonctions logiques pour régler la phase de certaines impulsions du signal temporel à fréquence réduite, comme le remarquera l' home de l'art. En outre, l'homme de l'art remarquera que bien que le module de division fractionnaire 302 puisse être mis en oeuvre par un accumulateur, d'autres mises en oeuvre sont possibles, comme par exemple l'utilisation d'un diviseur entier qui applique l'un de deux, ou plus, facteurs de divisions entiers en fonction d'un circuit de commande, couune cela est décrit en relation avec la figure 1. En outre, bien qu'on puisse utiliser un générateur de nombres pseudoaléatoires pour déterminer la distribution des décalages de phase fixes à appliquer pour obtenir les positions d'impulsions moyennes souhaitées, d'autres solutions sont possibles. Par exemple, le bloc de commande 312 de la f igure 3A pourrait comprendre une mémoire mémorisant une séquence de correction de phase correspondant à un nombre d'impulsions relativement élevé, et cette séquence pourrait être répétée périodiquement. Le choix entre l'utilisation d'une telle mémoire ou l'utilisation d'un accumulateur va dépendre du nombre de fronts à décaler, et par exemple lorsqu'on doit décaler un nombre relativement élevé de fronts, un accumulateur est préférable. En outre, l'homme de l'art remarquera qu'il peut y avoir une ou plusieurs variantes de décalage de phase qui sont appliquées sélectivement à une impulsion donnée. Aussi, bien que dans les modes de réalisation décrits, les impulsions erronées du signal temporel à fréquence réduite soit retardées par rapport au signal temporel idéal, et que la phase de ces impulsions soit corrigée en avançant ces impulsions d'un intervalle de temps fixe au moins une certaine partie du temps, l'homme de l'art remarquera qu'à titre de variante, les impulsions erronées pourraient être en avance par rapport à leur B10368 - 10-GR1-011

16 position idéale, et que la correction de phase pourrait consister à retarder ces impulsions d'un intervalle de temps fixe. L'homme de l'art remarquera que le PLL de la figure 8 illustre seulement un exemple de PLL comprenant le diviseur de fréquence fractionnaire décrit ici, et que d'autres mises en oeuvre de PLL comprenant ce diviseur seraient possibles. L'homme de l'art remarquera aussi que les divers modes de réalisation décrits ici pourraient être combinés dans des variantes de réalisation selon des combinaisons quelconques.

Claims (15)

1. REVENDICATIONS1. Diviseur de fréquence fractionnaire comprenant : un module de division de fréquence (302) pour générer un signal temporel à fréquence réduite (ydiv(t)) comportant j impulsions pour m impulsions d'un signal temporel d'origine (yi(t)), j et m étant des entiers ; et un circuit de correction de phase (308, 312) adapté à décaler sélectivement chaque j-ième impulsion du signal temporel à fréquence réduite d'un premier intervalle de temps fixe.
2. 2. Diviseur de fréquence fractionnaire selon la reven- dication 1, dans lequel ledit circuit de correction (308, 312) comprend : un générateur de nombres pseudoaléatoires (408) ; et un comparateur (412) adapté à comparer, pour chaque jième impulsion, un nouveau nombre pseudoaléatoire généré par le générateur à une prémière valeur de seuil, et, sur la base de la comparaison, ledit circuit de correction étant adapté à commander le décalage de chacune des j-ièmes impulsions.
3. 3. Diviseur de fréquence fractionnaire selon la revendication 2, dans lequel l'intervalle de temps entre chacune des j-impulsions est égal à un multiple entier d'un premier intervalle de temps entre chaque impulsion du signal temporel d'origine, et dans lequel le premier intervalle de temps fixe est égal audit premier intervalle de temps.
4. 4. Diviseur de fréquence fractionnaire selon la revendication 2 ou 3, dans lequel le circuit de correction comprend un circuit (416) destiné à générer un signal de correction sur la base de la comparaison, et un module logique (420) destiné à combiner le signal temporel à fréquence réduite avec le signal de correction pour décaler la j-ième impulsion.
5. 5. Diviseur de fréquence fractionnaire selon l'une quelconque des revendications 2 à 4, dans lequel le comparateur est en outre adapté à comparer, pour l'impulsion suivant chaque j-ième impulsion du signal temporel à fréquence réduite, un nouveau nombre pseudoaléatoire généré par le générateur à uneB10368 - 10-GR1-011 18 deuxième valeur de seuil, dans lequel, sur la base de la comparaison, le circuit de correction est adapté à décaler sélectivement l'impulsion suivant chaque j-ième impulsion d'un deuxième intervalle de temps fixe.
6. 6. Diviseur de fréquence fractionnaire selon la revendication 5, dans lequel la deuxième valeur de seuil est égale au double de la première valeur de seuil.
7. 7. Diviseur de fréquence fractionnaire selon la revendication 5 ou 6, dans lequel les premier et deuxième seuils sont générés par un accumulateur modulo n, le premier seuil étant égal à n/j, et le deuxième seuil étant égal à 2n/j.
8. 8. Diviseur de fréquence fractionnaire selon l'une quelconque des revendications 1 à 7, dans lequel le module de division de fréquence comprend un accumulateur modulo m adapté à incrémenter une valeur de résidu de j à chaque impulsion du signal temporel d'origine.
9. 9. Diviseur de fréquence fractionnaire selon l'une quelconque des revendications 1 à 8, dans lequel le décalage du premier intervalle de temps avance ladite impulsion.
10. 10. Boucle à verrouillage de phase (PLL) comprenant le diviseur de fréquence fractionnaire selon l'une quelconque des revendications 1 à 9.
11. 11. Dispositif électronique comprenant le diviseur de fréquence fractionnaire de l'une quelconque des revendications 1 à 9.
12. 12. Procédé de réalisation d'une division de fréquence fractionnaire comprenant les étapes suivantes : générer par un premier module de division de fréquence un signal temporel à fréquence réduite ayant j impulsions pour m impulsions d'un signal temporel d'origine (yi(t)), j et m étant tous deux des entiers ; et décaler sélectivement chaque j-ième impulsion du signal temporel à fréquence réduite d'un premier intervalle de temps fixe.B10368 - 10-GR1-011 19
13. 13. Procédé selon la revendication 12, comprenant en outre le fait de décaler sélectivement l'impulsion suivant chaque j-ième impulsion du signal temporel à fréquence réduite d'un deuxième intervalle de temps fixe.
14. 14. Procédé selon la revendication 12 ou 13, dans lequel l'étape consistant à décaler sélectivement chaque j-ième impulsion comprend la comparaison d'une valeur pseudoaléatoire à une premier valeur de seuil, et le décalage de la j-ième impulsion sur la base de la comparaison.
15. 15. Procédé selon la revendication 14, dans lequel le signal temporel à fréquence réduite a un motif d'impulsions qui se répète toutes les mT périodes, T étant la période du signal temporel d'origine, et la j-ième impulsion étant une deuxième impulsion de chacun des motifs d'impulsions, le procédé compre- nant en outre un décalage sélectif d'une troisième impulsion de chacun des motifs d'impulsions suivant chaque deuxième impulsion sur la base de la comparaison d'une valeur pseudoaléatoire et d'une deuxième valeur de seuil.