JP2011160282A - 画像処理装置及び画像処理方法 - Google Patents
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Abstract
【課題】正確な画素位相の縮小画像を生成することができる画像処理装置を提供する。
【解決手段】画像処理装置1は、データシフト量に基づいて、入力データをシフトして画素データを得るデータシフタ部12と、設定されたアップサンプル数に応じたフィルタ係数を記憶するフィルタ係数メモリ13と、データシフト量と、位相に応じたフィルタ係数を選択するための格納アドレスとを生成する位相制御部11と、位相に応じたフィルタ係数と、シフトして得られた画素データとを乗算し、出力データを得るフィルタ演算部16とを具備する。また、位相制御部11は、ダウンサンプル数をアップサンプル数で割った余りを累積加算する加算器62と、キャリが発生する毎に累積加算結果からアップサンプル数を減算する減算部63と、減算結果にアップサンプル数を加算し、格納アドレスを得る加算部64とを有する。
【選択図】図2
【解決手段】画像処理装置1は、データシフト量に基づいて、入力データをシフトして画素データを得るデータシフタ部12と、設定されたアップサンプル数に応じたフィルタ係数を記憶するフィルタ係数メモリ13と、データシフト量と、位相に応じたフィルタ係数を選択するための格納アドレスとを生成する位相制御部11と、位相に応じたフィルタ係数と、シフトして得られた画素データとを乗算し、出力データを得るフィルタ演算部16とを具備する。また、位相制御部11は、ダウンサンプル数をアップサンプル数で割った余りを累積加算する加算器62と、キャリが発生する毎に累積加算結果からアップサンプル数を減算する減算部63と、減算結果にアップサンプル数を加算し、格納アドレスを得る加算部64とを有する。
【選択図】図2
Description
本発明は、画像処理装置及び画像処理方法に関し、特に、正確な画素位相の縮小画像を生成する画像処理装置及び画像処理方法に関する。
近年、テレビジョン装置は、複数の番組を同時に視聴するために、マルチウィンドウ処理を行うことができるようになっている。このようなマルチウィンドウ処理を行うテレビジョン装置では、表示領域に複数の番組を表示できるように、入力された画像サイズを縮小する処理が行われる。
例えば、入力信号に対し可変LPF(Low Pass Filter)で変換比に応じて高い周波数成分を抑圧し、続けて複数の固定位相シフトフィルタから適当なものを画素毎に選択することで、画質を保ちながら拡大から縮小までを連続的に処理できる画像サンプル数変換装置が提案されている(例えば、特許文献1参照)。
この提案の画像サンプル数変換装置は、4倍の固定のアップサンプル数によって、入力された画像サンプルをアップサンプルした後、縮小比率に応じて出力位相に近い補間画素を選択して出力している。
しかしながら、この提案の画像サンプル数変換装置では、アップサンプル数が固定のため、入力された画像サンプルを、例えば、4:3=0.75倍に縮小する場合、正確な画素位相の縮小画像を生成することができないという問題がある。
本発明は、アップサンプル数を可変にすることにより、正確な画素位相の縮小画像を生成することができる画像処理装置を提供することを目的とする。
本発明の一態様によれば、入力データを順次取り込み、データシフト量に基づいて、取り込んだ前記入力データをシフトして画素データを得るデータシフタ部と、設定されたアップサンプル数に応じて読み出されたフィルタ係数を記憶するフィルタ係数メモリと、前記データシフタ部に供給するための前記データシフト量と、前記フィルタ係数メモリから位相に応じたフィルタ係数を選択するための格納アドレスとを生成する位相制御部と、前記格納アドレスによって選択された前記位相に応じたフィルタ係数と、前記データシフタ部によってシフトして得られた前記画素データとを乗算し、出力データを得るフィルタ演算部と、を具備し、前記位相制御部は、ダウンサンプル数を前記アップサンプル数で割った余りを累積加算する累積加算部と、前記累積加算部でキャリが発生する毎に前記累積加算部の累積加算結果から前記アップサンプル数を減算する減算部と、前記減算部の減算結果に前記アップサンプル数を加算し、前記格納アドレスを得る加算部とを有することを特徴とする画像処理装置を提供することができる。
本発明の画像処理装置によれば、アップサンプル数を可変にすることにより、正確な画素位相の縮小画像を生成することができる。
また、前記フィルタ係数メモリに記憶し生成可能な最大位相数を超えるアップサンプル数の縮小比率に対しては、前記位相制御部は、前記最大位相数をアップサンプル数として前記格納アドレスを生成することにより、位相誤差の小さな近似画素位相の縮小画像を生成することができる。
以下、図面を参照して本発明の実施の形態について詳細に説明する。
まず、図1に基づき、本実施の形態に係るテレビジョン装置の構成について説明する。図1は、本実施の形態に係るテレビジョン装置の構成の例を説明するためのブロック図である。図1に示すように、テレビジョン装置100は、チューナ101と、ビデオデコーダ102と、制御部103と、画像処理部104と、液晶ディスプレイ(以下、LCDという)ドライバ105とを有して構成されている。LCDドライバ105には、LCD106が接続されている。
まず、図1に基づき、本実施の形態に係るテレビジョン装置の構成について説明する。図1は、本実施の形態に係るテレビジョン装置の構成の例を説明するためのブロック図である。図1に示すように、テレビジョン装置100は、チューナ101と、ビデオデコーダ102と、制御部103と、画像処理部104と、液晶ディスプレイ(以下、LCDという)ドライバ105とを有して構成されている。LCDドライバ105には、LCD106が接続されている。
画像処理部104は、バッファ107と、フィルタ108と、マルチウィンドウ処理部109とを有して構成されている。画像処理部104は、制御部103からの制御に基づいて、後述する画像サイズの縮小処理を含む種々の処理を行う。ここでは、例えば、ビデオデコーダ102、制御部103及び画像処理部104が1チップの半導体装置として構成されている。なお、LCDドライバ105の一部又は全ても、この半導体装置に含まれていてもよい。
チューナ101には、図示しないアンテナにより受信されたデジタル放送信号が供給される。チューナ101は、供給されたデジタル放送信号からユーザに指定されたチャンネルを選局し、ビデオデコーダ102に出力する。
ビデオデコーダ102は、選局されたチャンネルのビデオデータをデコードし、映像信号を得る。ビデオデコーダ102により得られた映像信号は、バッファ107に供給され保持される。
フィルタ108は、リードアドレス(以下、radrという)及びリードリクエスト(以下、rreqという)をバッファ107に出力し、バッファ107が保持している映像信号を読み出す。フィルタ108は、読み出した映像信号に対し、後述する画像サイズの縮小処理を施し、マルチウィンドウ処理部109に出力する。このフィルタ108が本実施の形態に係る画像処理装置を構成する。
マルチウィンドウ処理部109は、縮小処理が施された映像信号にマルチウィンドウ処理を施し、LCDドライバ105に出力する。LCDドライバ105は、マルチウィンドウ処理が施された映像信号をLCD106に出力し、LCD106に映像を表示させる。
なお、LCD106に映像を表示させる装置としてテレビジョン装置100を例に説明したが、テレビジョン装置100に代わり、例えば、インターネットテレビであってもよい。この場合、ビデオデコーダ102には、インターネットからデジタル放送信号が供給される。
図2は、本実施の形態に係る画像処理装置の構成の例を説明するためのブロック図である。図2に示すように、画像処理装置1は、位相制御部11と、データシフタ部12と、フィルタ係数メモリ13と、フィルタ処理部14とを有して構成されている。フィルタ処理部14は、フィルタ係数選択部15と、複数、ここでは、3つのフィルタ演算部16〜18とを有して構成されている。
位相制御部11には、stop_address、down_div_up、down_mod_up、up_sample、pix_offset、phase_offset及びchroma_formatの各信号が供給される。これらの各信号は、制御部103によって制御され、位相制御部11に供給される。
stop_addressは、例えば、画面の右端等に存在するデータがない画素を参照しないようにするための信号である。
down_div_upは、ダウンサンプル数をアップサンプル数で割って得られる商を示す信号であり、down_mod_upは、ダウンサンプル数をアップサンプル数で割って得られる余りを示す信号である。ここで、ダウンサンプル数とアップサンプル数は、入力画素数と出力画素数を比で表わした数である。例えば、16個の入力画素に対して、12個の出力画素を得る、即ち、4:3=0.75倍に画像サイズを縮小する場合、ダウンサンプル数は4となり、アップサンプル数は3となる。ダウンサンプル数の4をアップサンプル数の3で割って得られる商及び余りは、それぞれ1となるため、down_div_upは1となり、down_mod_upも1となる。
up_sampleは、上述したアップサンプル数を示す信号であり、4:3に画像サイズを縮小する場合、3となる。
pix_offset、phase_offset、どの画素位置と位相位置から縮小処理を始めるかを示す信号である。
chroma_formatは、色信号についての水平方向のサンプル数の違いにより、4:4:4、4:2:2または4:2:0等のフォーマットを示す信号である。このchroma_formatは、位相制御部11内の図示しない色制御部に入力されるとともに、フィルタ処理部14に入力される。フィルタ処理部14では、このchroma_formatに基づいて、フィルタ演算部16〜18の全て、あるいは、一部を使用するかが制御される。
位相制御部11は、上述したように、radr及びrreqをバッファ107に出力し、映像信号を読み出す。この映像信号は、入力データとしてデータシフタ部12に供給される。
また、位相制御部11は、タップ(tap)画素位置情報及びシフト制御情報をデータシフタ部12に出力し、位相情報及びchroma_formatをフィルタ処理部14に出力する。さらに、位相制御部11は、格納アドレスをフィルタ係数メモリ13に出力する。
データシフタ部12は、バッファ107から読み出された入力データを順次取り込み、シフト制御情報に基づいて、取り込んだ入力データをシフトして画素データを得る。データシフタ部12は、この画素データをフィルタ処理部14に出力する。
フィルタ係数メモリ13には、図示しない記憶部から設定されたアップサンプル数に応じたフィルタ係数が読み出され、設定される。フィルタ係数メモリ13は、位相制御部11からの格納アドレスで指定されるフィルタ係数をフィルタ処理部14のフィルタ係数選択部15に出力する。
ここで、フィルタ係数メモリ13に設定されるフィルタ係数について説明する。図3は、16倍アップサンプル時に設定されるフィルタ係数の例を説明するための説明図であり、図4は、15倍アップサンプル時に設定されるフィルタ係数の例を説明するための説明図である。
図示しない記憶部には、16倍アップサンプル時のフィルタ係数として、図3に示すフィルタ係数のグレーの網掛けがされていない部分(以下、無網掛け部分という)のフィルタ係数が記憶されている。同様に、この記憶部には、15倍アップサンプル時のフィルタ係数として、図4に示すフィルタ係数の無網掛け部分のフィルタ係数が記憶されている。また、この記憶部には、1〜14倍アップサンプル時のそれぞれに対応するフィルタ係数も記憶されている。なお、この記憶部は、17倍以上のアップサンプル数のそれぞれに対応するフィルタ係数を記憶するようにしてもよい。
例えば、16倍アップサンプル時には、図3に示すフィルタ係数の無網掛け部分のフィルタ係数が読み出され、フィルタ係数メモリ13に設定される。16倍アップサンプルから15倍アップサンプルに変更された場合、新たに図4に示すフィルタ係数の無網掛け部分のフィルタ係数が読み出され、フィルタ係数メモリ13に設定される。
ここで、図3及び図4のグレーの網掛けがされている部分(以下、網掛け部分という)のフィルタ係数が図示しない記憶部に記憶されていない理由について説明する。例えば、図3に示すphase0のtap8〜tap15のフィルタ係数は、それぞれphase0のtap7〜tap0のフィルタ係数と同一のフィルタ係数になっている。また、phase8のtap0〜tap7のフィルタ係数は、それぞれphase8のtap15〜tap8のフィルタ係数と同一のフィルタ係数になっている。さらに、phase9のtap0〜tap15のフィルタ係数は、それぞれphase7のtap15〜tap0のフィルタ係数と同一のフィルタ係数になっている。
このため、phase9のtap0〜tap15のフィルタ係数を使用する場合、phase7のtap0〜tap15のフィルタ係数を反転させて使用すればよく、図3の網掛け部分のフィルタ係数をフィルタ係数メモリ13及び図示しない記憶部に保持する必要がなくなる。この結果、フィルタ係数メモリ13及び図示しない記憶部の記憶容量を小さくすることができる。なお、c0の係数値として、本来の係数値の1/2の値が設定される。そして、図2のデータシフタ部12により、同じ画素値が中央2tap(tap7, tap8)に供給され、tap7とtap8の2箇所で演算される為、c0の本来の係数値として演算される。これは、c0の本来の係数は、対称なフィルタ係数を用いると必ず最下位ビットがゼロとなる為であり、この様に設定することで係数メモリを有効に利用して、演算精度及びダイナミックレンジを確保できる。
図3及び図4の網掛け部分のフィルタ係数は、後述するように、coef_invert_f及びphase_index_fの値に基づいて、フィルタ係数選択部15によって生成される。
図2に戻り、フィルタ処理部14のフィルタ係数選択部15は、後述するように、フィルタ係数メモリ13から読み出されたフィルタ係数を選択し、フィルタ演算部16〜18に出力する。
フィルタ処理部14のフィルタ演算部16〜18は、データシフタ部12からの画素データとフィルタ係数メモリ13からのフィルタ係数とを乗算し、出力データを得る。この出力データは、マルチウィンドウ処理部109に供給される。
図5は、位相制御部の構成の例を説明するためのブロック図である。図5に示すように、位相制御部11は、位相演算部21と、タップ画素位置演算部22と、位相近似部23とを有して構成されている。
位相演算部21には、down_mod_up、up_sample及びphase_offsetの各信号が供給される。なお、フィルタ係数メモリに記憶し生成可能な最大位相数(この例では16)を超えるアップサンプル数の縮小比率に対しては、up_sampleとして前記最大位相数が供給される。
位相演算部21は、これらの信号に基づいて、後述するキャリ信号及び位相情報をそれぞれタップ画素位置演算部22及び位相近似部23に出力する。
タップ画素位置演算部22には、stop_address、down_div_up及びpix_offsetの各信号が供給される。
また、タップ画素位置演算部22に供給されるキャリ信号は、参照する画素のウィンドウ位置を設定するための信号である。具体的には、このキャリ信号は、入力画素の画素位置の誤差、言い換えると、位相の誤差を修正するための信号である、例えば、4:3=0.75倍に画像サイズを縮小する場合、4個の入力画素に対して3個の画素を出力し、次の4個の入力画素に対して3個の画素を出力する際に、この次の4個の入力画素のウィンドウ位置を設定するためにキャリ信号が用いられる。
タップ画素位置演算部22は、これらの信号に基づいて、参照する画素のウィンドウ位置を設定するとともに、参照領域をシフトさせる各信号を生成する。タップ画素位置演算部22は、シフト制御情報及びタップ画素位置情報をデータシフタ部12に出力し、radr及びrreqをバッファ107に出力する。なお、calc_ennは、フィルタ処理部14から出力された出力データを一時的に保持する図示しないバッファに供給される信号であり、出力データを図示しないバッファに書き込むタイミングを制御する。
位相近似部23は、位相演算部21からの位相情報に基づいて、フィルタ係数メモリ13から対応する位相に応じたフィルタ係数を選択するための格納アドレスを生成し、フィルタ係数メモリ13に出力する。また、位相近似部23は、位相演算部21からの位相情報に基づいて、coef_invert_f及びphase_index_fの情報を含む位相情報を生成し、フィルタ処理部14に出力する。さらに、位相近似部23は、アップサンプル数が16を超える場合、係数メモリで許容される最大のアップサンプル数、即ち、本実施の形態では、図3に示すフィルタ係数を用いて出力画素位相を近似するための位相情報をフィルタ処理部14に出力する。
図6は、データシフタ部の構成の例を説明するためのブロック図である。
データシフタ部12は、8画素単位シフタ部25と、16画素選択部26と有して構成されている。
8画素単位シフタ部25には、バッファ107からの入力データと、位相制御部11からのシフト制御情報が供給される。8画素単位シフタ部25は、シフト制御情報に基づいて、入力データを8画素単位でシフトし、シフトしたデータを16画素選択部26に出力する。
16画素選択部26には、位相制御部11からのタップ画素位置情報が供給される。16画素選択部26は、タップ画素位置情報に基づいて、画素単位の切り出しを行い、切り出した画素データをフィルタ処理部14のフィルタ演算部16〜18に出力する。なお、phase0の場合は、tap中央に相当する同じ画素値が中央2画素に出力される。
図7は、フィルタ係数選択部の構成の例を説明するためのブロック図である。
図7に示すように、フィルタ係数選択部15は、セレクタ31〜34と、ラッチ回路であるD型フリップフロップ(以下、DFFという)35及び36と、セレクタ37とを有している。
セレクタ31には、tap0〜tap7のフィルタ係数及びtap15〜tap8のフィルタ係数が供給され、セレクタ32には、tap8〜tap15のフィルタ係数及びtap7〜tap0のフィルタ係数が供給される。
セレクタ31は、coef_invert_fの値に基づいて、tap0〜tap7のフィルタ係数またはtap15〜tap8のフィルタ係数を選択し、DFF35に出力する。セレクタ31は、coef_invert_fの値が0の場合、tap0〜tap7のフィルタ係数を選択し、coef_invert_fの値が1の場合、tap15〜tap8を選択する。
また、セレクタ32は、coef_invert_f及びphase_index_fの値に基づいて、tap8〜tap15のフィルタ係数またはtap7〜tap0のフィルタ係数を選択し、DFF35に出力する。セレクタ32は、coef_invert_fの値が0及びphase_index_fの値が00の場合、tap8〜tap15のフィルタ係数を選択し、coef_invert_f及びphase_index_fの値が00の値が1の場合、tap7〜tap0を選択する。そして、セレクタ32は、phase_index_fの値が10の場合、coef_invert_fの値に関係なく、tap7〜tap0のフィルタ係数を選択し、phase_index_fの値が01の場合、coef_invert_fの値に関係なく、tap8〜tap15のフィルタ係数を選択する。
この結果、coef_invert_fの値が0及びphase_index_fの値が00の場合、セレクタ31によりtap0〜tap7のフィルタ係数が選択され、セレクタ32によりtap8〜tap15のフィルタ係数が選択される。即ち、図3に示すpahse1〜7のいずれかのフィルタ係数が選択されることになる。
また、coef_invert_fの値が1及びphase_index_fの値が00の場合、セレクタ31によりtap15〜tap8のフィルタ係数が選択され、セレクタ32によりtap7〜tap0のフィルタ係数が選択される。即ち、図3に示すpahse9〜15のいずれかのフィルタ係数が選択されることになる。
さらに、coef_invert_fの値が0及びphase_index_fの値が10の場合、セレクタ31によりtap0〜tap7のフィルタ係数が選択され、セレクタ32によりtap7〜tap0のフィルタ係数が選択される。即ち、図3に示すpahse0のフィルタ係数が選択されることになる。
さらにまた、coef_invert_fの値が1及びphase_index_fの値が01の場合、セレクタ31によりtap15〜tap8のフィルタ係数が選択され、セレクタ32によりtap8〜tap15のフィルタ係数が選択される。即ち、図3に示すpahse8のフィルタ係数が選択されることになる。
DFF35は、セレクタ31及び32からのフィルタ係数を取り込み、フィルタ演算部に出力するとともに、セレクタ37に出力する。
また、セレクタ33、34及びDFF36は、色信号用のフィルタ係数を選択する選択部である。このセレクタ33、34及びDFF36は、輝度信号用の選択部に比べ、tap数が半数になっているが、それぞれセレクタ31、32及びDFF35と同様の処理を行う。
セレクタ37は、chroma_formatに基づいて、DFF35またはDFF36からの出力を選択し、フィルタ演算部に出力する。セレクタ37は、chroma_formatが4:4:4のフォーマットを示す信号の場合、DFF35からの出力を選択し、chroma_formatが4:2:2または4:2:0のフォーマットを示す信号の場合、DFF36からの出力を選択する。
図8は、フィルタ演算部の構成の例を説明するためのブロック図である。なお、図8ではフィルタ演算部16の構成の例について説明するが、フィルタ演算部17及び18も同様の構成である。
フィルタ演算部16は、乗算器41a〜41pと、DFF42a〜42pと、加算器43a〜43hと、加算器44a〜44dと、DFF45a〜45dと、加算器46a及び46bと、加算器47と、DFF48と、整数化部49と、ビット制限部50と、DFF51とを有して構成されている。
乗算器41a〜41pには、データシフタ部12から出力された画素データpel00[11:0]〜pel15[11:0]と、フィルタ係数選択部15から出力されたフィルタ係数coef00[8:0]〜coef15[8:0]とがそれぞれ入力される。また、乗算器41a〜41pには、制御信号として0または1がそれぞれ入力される。
乗算器41a〜41pのそれぞれは、制御信号に応じて、出力データpel00[11:0]〜pel15[11:0]とフィルタ係数coef00[8:0]〜coef15[8:0]とを乗算し、乗算結果をDFF42a〜42pに出力する。乗算器41a〜41pのそれぞれは、制御信号が0の場合、符号なし乗算を行い、制御信号が1の場合、符号あり乗算を行う。本実施の形態では、乗算器41a〜41g及び41j〜41pが符号あり乗算を行い、乗算器41h及び41iが符号なし乗算を行なっている。これは、縮小フィルタの場合は、tap中央2画素に対するフィルタ係数は、必ず正の値になる為である。また、phase0の中央画素に対しては、これら2箇所で演算されることにより、更にダイナミックレンジの拡大を図れる。例えば、係数メモリに格納するビット数が小数点以下9bitとすると、phase0の中央1係数c0は、0〜1022/512、その他のphaseの中央2係数は、0〜512/512、残りの係数は、-0.5〜255/512を取る事ができる。これにより係数メモリの必要bit数を増加させることなく演算精度とダイナミックレンジを確保できる。
DFF42a〜42pは、それぞれ乗算器41a〜41pからの乗算結果を取り込み、取り込んだ乗算結果を対応する加算器に出力する。例えば、加算器43aには、DFF42a及び42cからの乗算結果が供給される。加算器43aは、DFF42a及び42cからの乗算結果を加算し、加算した加算結果を加算器44aに出力する。加算器44b〜44hも同様の加算処理を行う。
加算器44aには、加算器43a及び44cからの加算結果が供給される。加算器44aは、加算器43a及び44cからの加算結果を加算し、加算した加算結果をDFF45aに出力する。加算器44b〜44dも同様の加算処理を行う。
DFF45a〜45dには、加算器44a〜44dからの加算結果がそれぞれ入力される。DFF45a〜45dは、それぞれ加算器44a〜44dからの乗算結果を取り込み、取り込んだ乗算結果を対応する加算器に出力する。例えば、加算器46aには、DFF45a及び45cからの乗算結果が供給される。加算器46aは、DFF45a及び45cからの加算結果を加算し、加算した加算結果を加算器47に出力する。加算器46bも同様の加算処理を行う。
加算器47は、加算器46a及び46bからの加算結果を加算し、加算した加算結果をDFF48に出力する。
DFF48は、加算器47からの加算結果を取り込み、取り込んだ加算結果を整数化部49に出力する。
整数化部49は、DFF48からの加算結果を整数化し、整数化した加算結果をビット制限部50に出力する。
ビット制限部50は、整数化部49からの整数化した加算結果を所定のビット数に制限する処理を行い、処理結果をDFF51に出力する。
DFF51は、ビット制限部50からの処理結果を取り込み、取り込んだ処理結果を出力データとして出力する。
図9は、位相演算部の構成の例を説明するためのブロック図である。
図9に示すように、位相演算部21は、セレクタ61と、加算器62と、減算器63と、加算器64とを有して構成されている。
セレクタ61には、up_sampleの値と、固定値として0が入力されている。また、セレクタ61には、加算器62からのキャリ出力値が選択信号として入力される。セレクタ61は、加算器62からのキャリ出力値が1の場合、up_sampleの値を選択し、加算器62からのキャリ出力値が1以外の場合、固定値0を選択する。
上述したように、4つの入力画素数に対して、3つの出力画素数を得る場合、up_sampleは3となり、down_mod_upは1となる。加算器62は、初期値として1をセレクタ61に出力する。そのため、セレクタ61は、up_sampleの値である3を減算器63に出力する。また、加算器62は、初期値の−up_sampleにdown_mod_upの値である1を加算し、減算器63に出力する。
減算器63は、セレクタ61の出力値と加算器62の出力値を減算し、減算結果である−2を加算器62及び64に出力する。加算器62は、この減算結果にdown_mod_upの値である1を加算し、加算結果の−1をセレクタ61及び減算器63に出力する。セレクタ61は、固定値である0を減算器63に出力している。そのため、減算器63は、−1に0を減算した減算結果である−1を加算器62及び64に出力する。
加算器62は、減算器63からの減算結果である−1にdown_mod_upの値である1を加算する。加算器62は、この加算結果が0になるとキャリ信号を発生し、タップ画素位置演算部22に出力する。また、キャリが発生すると、セレクタ61にはキャリ出力値として1が入力されるため、up_sampleの値である3が選択され減算器63に出力される。このように、加算器62は、ダウンサンプル数を前記アップサンプル数で割った余りを累積加算する累積加算部を構成する。
また、加算器64は、減算器63からの出力値にup_sampleの値である3を加算し、この加算結果を位相情報として位相近似部23に出力する。
図10は、出力画素データの例を説明するための説明図である。
図10に示すように、従来、画像サンプル数を縮小する装置は、固定のアップサンプル数、ここでは、4倍のアップサンプル数で、入力された画像サンプルをアップサンプルした後、縮小比率に応じて出力位相に近い補間画素を選択して出力している。
本実施の形態では、位相演算部21により、m=1〜16まで、画素位相精度を可変、即ち、補間画素の位置が可変のため、mが16以下の場合、正確な位相の画素データが出力可能となる。例えば、4:3=0.75倍に縮小するときは、常に正確な画素位相となる。また、縮小率m/nにおいて、mを1〜16の範囲で表せない場合、位相近似部23において、出力画素位相精度を1/16として近似画素位相出力としている。
以上のように、本実施の形態の画像処理装置によれば、アップサンプル数を可変にすることにより、正確な画素位相の縮小画像を生成することができる。また、位相近似を行う場合、係数メモリで許容される最大のアップサンプル数で出力画素位相を近似するため、位相誤差を小さくすることができる。
なお、画像処理装置1が実行する画像サイズの縮小処理をハードウエアで実行する場合について説明したが、これらの画像サイズの縮小処理をソフトウエアで実行してもよい。
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
1…画像処理装置、11…位相制御部、12…データシフタ部、13…フィルタ係数メモリ、14…フィルタ処理部、15…フィルタ係数選択部、16〜18…フィルタ演算部、21…位相演算部、22…タップ画素位置演算部、23…位相近似部、25…8画素単位シフタ部、26…16画素選択部、31〜34…セレクタ、35,36…DFF、37…セレクタ、41a〜41p…乗算器、42a〜42p…DFF、43a〜43h,44a〜44d…加算器、45a〜45d…DFF、46a,46b,47…加算器、48…DFF、49…整数化部、50…ビット制限部、51…DFF、61…セレクタ、62…加算器、63…減算器、64…加算器、100…テレビジョン装置、101…チューナ、102…ビデオデコーダ、103…制御部、104…画像処理部、105…LCDドライバ、106…LCD、107…バッファ、108…フィルタ、109…マルチウィンドウ処理部。
Claims (5)
- 入力データを順次取り込み、データシフト量に基づいて、取り込んだ前記入力データをシフトして画素データを得るデータシフタ部と、
設定されたアップサンプル数に応じて読み出されたフィルタ係数を記憶するフィルタ係数メモリと、
前記データシフタ部に供給するための前記データシフト量と、前記フィルタ係数メモリから位相に応じたフィルタ係数を選択するための格納アドレスとを生成する位相制御部と、
前記格納アドレスによって選択された前記位相に応じたフィルタ係数と、前記データシフタ部によってシフトして得られた前記画素データとを乗算し、出力データを得るフィルタ演算部と、を具備し、
前記位相制御部は、ダウンサンプル数を前記アップサンプル数で割った余りを累積加算する累積加算部と、前記累積加算部でキャリが発生する毎に前記累積加算部の累積加算結果から前記アップサンプル数を減算する減算部と、前記減算部の減算結果に前記アップサンプル数を加算し、前記格納アドレスを得る加算部とを有することを特徴とする画像処理装置。 - 前記アップサンプル数が所定の値を超えた場合、前記フィルタ係数メモリに記憶される最大のアップサンプル数のフィルタ係数で出力画素位相を近似する位相近似部を有することを特徴とする請求項1に記載の画像処理装置。
- 前記フィルタ係数メモリは、前記アップサンプル数に応じたフィルタ係数にうち、反転して生成されるフィルタ係数を記憶しないことを特徴とする請求項1に記載の画像処理装置。
- 反転制御信号及び位相制御信号に基づいて、前記反転して生成されるフィルタ係数を生成するフィルタ係数生成部を有することを特徴とする請求項3に記載の画像処理装置。
- 入力データを順次取り込み、データシフト量に基づいて、取り込んだ前記入力データをシフトして画素データを得、
設定されたアップサンプル数に応じて読み出されたフィルタ係数を記憶し、
前記データシフト量と、記憶された前記フィルタ係数から位相に応じたフィルタ係数を選択するための格納アドレスとを生成し、
前記格納アドレスによって選択された前記位相に応じたフィルタ係数と、前記シフトして得られた前記画素データとを乗算し、出力データを得、
ダウンサンプル数を前記アップサンプル数で割った余りを累積加算し、累積加算した結果、キャリが発生する毎に累積加算結果から前記アップサンプル数を減算し、減算結果に前記アップサンプル数を加算し、前記格納アドレスを得ることを特徴とする画像処理方法。
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-
2010
- 2010-02-02 JP JP2010021389A patent/JP2011160282A/ja active Pending
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WO2021229977A1 (ja) * | 2020-05-15 | 2021-11-18 | 株式会社ジャパンディスプレイ | 表示装置 |
US11915664B2 (en) | 2020-05-15 | 2024-02-27 | Japan Display Inc. | Display device |
JP7446910B2 (ja) | 2020-05-15 | 2024-03-11 | 株式会社ジャパンディスプレイ | 表示装置 |
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