KR19980087508A

KR19980087508A - 고정된 샘플링 속도를 사용한 이산시간 샘플시스템들을 위한 가변속도 다운샘플링 필터 장치 및 그 방법

Info

Publication number: KR19980087508A
Application number: KR1019980019766A
Authority: KR
Inventors: 카렌 제이. 스테판; 알로크 굽타; 조나단 크롬웰
Original assignee: 레버돈엠.; 콤퀘스트 테크놀로지이즈 인코퍼레이티드
Priority date: 1997-05-30
Filing date: 1998-05-29
Publication date: 1998-12-05
Also published as: EP0881764A2; TW391110B; JP2003069388A; EP0881764A3; KR100373525B1; JP3337424B2; DE69840313D1; JPH1155077A; EP0881764B1; CN1208298A; MY114060A; US6014682A; SG68667A1; CN1146199C

Abstract

고정된 샘플링 속도를 사용하는 이산시간 샘플시스템들을 위한 가변속도 다운샘플링 필터 장치 및 그 방법이 개시된다. 이 가변속도 다운샘플링 필터는 고정된 속도로 입력샘플들로부터 유도될 샘플속도의 연속적인 범위를 허용한다. 출력속도는 임의의 정수 또는 유리수로 고정된 입력속도에 관계될 필요는 없고, 사실 출력속도는 다른 시간축을 이용한 스테이션으로부터 받은 신호를 트래킹할 때 발생하게 될 것과 같이 시간에 따라 변할 수 있다. A/D 변환기에서의 고정된 샘플링 속도는 아날로그 전위(front end)의 설계를 크게 단순화시킬 수 있다. 하나의 반알리아싱(anti-aliasing) 필터는 고정된 샘플링 속도로 설계되고 정밀하게 매칭될 수 있다. 주파수 변조 수치제어 발진기와 함께 사용되는, 다운샘플링 필터는 디지털 영역에서 전체 주파수합성 및 시간 트래킹 루프를 유지한다. A/D 변환기에서의 샘플링 순간을 조정하는 아날로그 시간 트래킹 루프의 필요성이 제거된다. 가변 샘플링 속도를 발생시키는 아날로그 주파수 합성기의 필요성도 또한 제거된다. 시스템 설계와 성능분석은 하이브리드 아날로그-디지탈 제어루프들의 복잡함을 제거함으로써 단순화된다. 상세한 설명이 개시된다.

Description

고정된 샘플링 속도를 사용한 이산시간 샘플시스템들을 위한 가변속도 다운샘플링 필터 장치 및 그 방법

본 발명은 디지털 통신분야에 관한 것이다.

디지털 통신 시스템에 있어서, 복조기의 기능은 디지털 정보를 변조된 아날로그 파형으로부터 추출하는 것이다. 과거에는 복조 기능이 아날로그 신호처리기술들(믹서들, 필터들, 위상록루프 등)을 사용하여 달성되었다. 고속 디지털기술이 출현함에 따라, 현재는 이산시간(discrete time) 또는 디지털 신호처리(DSP) 기술들을 사용하여 복조기능의 많은 부분을 수행하는 것이 가능하다. 아날로그 복조기가 복조될 특정신호의 고유특성에 맞추어져야만 하는 곳에서, 디지털 복조기는 다른 복조타입들, 채널특성들, 데이터발생율 등을 가지는 다양한 시스템들의 요구를 만족시키기 위하여 재프로그래밍함에 있어서 커다란 융통성을 갖도록 한다.

디지털 복조시스템에 있어서, 그 처리과정은 Fs 샘플/초의 속도로 아날로그 파형을 샘플링하고 그리고 A/D(아날로그를 디지털로) 변환기를 사용하여 그 진폭을 디지탈화함으로써 전형적으로 시작한다. 그 다음 디지털화된 샘플들은 요구되는 정보 비트들을 추출하기 위하여 다양한 수학적 연산을 통하여 처리된다. 처리연산은 샘플링과정 그 자체에 의해 도입되는 인공적인 가공물들은 물론, 채널조건들 또는 복조기술의 결과를 보상하기 위하여 다소의 필터링 타입을 통상 포함한다. 수신된 신호로부터 정보비트들의 타이밍(기호속도(symbol rate))을 회복하는 것이 통상 필요한데, 이는 정확한 타이밍이 수신기에서 알려지지 않기 때문이다. 이는 기호속도가 반드시 샘플링 속도에 관계될 필요는 없다는 것을 의미한다. 게다가. 기호속도는 시간에 대하여 일정할 필요가 없다. 기호속도는 송신기와 수신기에서 시간축들의 결함 또는 송신기와 수신기 사이의 상대적인 운동으로 인하여 어느 정도 변할 수 있다.

나이퀴스트(Nyquist) 기준에 따르면, 샘플링 속도는 원하는 신호들중 최고 주파수 내용의 적어도 두배가 되야 한다. 디지털 시스템에서, 샘플링 속도는 더 나은 성능을 위하여 적어도 기호속도와 같거나 그 이상이어야 한다. 전형적으로, 현재관례로는 샘플링 속도가 기호속도의 정수배 N으로 선택되어, 매 N번째 샘플만을 보유하고 다른 것들을 버림으로써 샘플링 속도를 감소시키거나 또는 추림(decimationb)이 용이하다. 일정범위의 기호속도가 요구된다면, 대응하는 샘플링 클럭들의 범위를 발생시키는 회로가 존재하여야 한다. 수신된 기호들의 정확한 타이밍은 일반적으로 공지되어 있지 않기 때문에, 샘플링 클럭 회로는 샘플링 순간을 최적점으로 조정하기 위하여 제때에 또한 회전될 수 있어야 한다.

추림 처리과정은 원하는 신호요소를 선택하는 필터를 또한 요구한다. 필터링은 추림 전에 항상 행해질 수 있으나 이렇게 하는 것은 더 큰 샘플링 속도에서 수행될 매우 큰 계산을 요구한다. N번의 연산에 의하여 추림 처리과정이 필터전에 행해질 수 있는 주지의 방법이 존재하는데 (미리 추림(predecimation)), 매 N번째 샘플만에 관계되는 더 적은 계산이 더 낮은 추림 속도로 수행될 수 있다. 최대계산효율을 얻기 위하여, 어떠한 한정이 반드시 뒤따라야 하는데, 이러한 한정은 주로 필터가 하나의 특정한 추림 비율에 대해서만 작업을 하도록 설계되고 그리고 샘플링 순간을 조정하기 위한 대책이 존재하지 않는다는 것이다.

1993년 3월에 간행된 아이이이 트랜색션스 온 코뮤니케이션의 제41권의 제1번(IEEE Transactions on Communications, Vol. 41, No. 3, March 1993)에 실려있는 플로이드 엠. 가드너(Floyd M. Gardner)저 디지털 모뎀에서의 내삽법--제1부:기초 (Interpolation in Digital Modems--Part 1: Fundamentals)에는 미리 추림방법에 관해서 기술되어 있는데, 여기서 수치제어 발진기(NCO)가 적당한 계수들을 처리하고 발생시키며 또는 찾기 위한 샘플들을 선택하는데 사용된다. 기본적인 방법에 대한 이러한 수정은 미리 추림의 계산효율을 보존하면서, 정수가 아닌 추림 비율들에 대하여 가능하게 하며 그리고 명백한 샘플링 순간에서의 회전에 대하여 가능하게 한다. 그러나 샘플들이 추림되었기 때문에, 필터는 특정한 추림 비율에 대하여 설계되어야 한다. 다른 비율들을 선택하는 것이 요구된다면, 다른 세트의 계수들이 각 비율에 대하여 제공되어야 한다. 필터의 탭(tap) 또는 길이의 숫자는 추림 비율의 범위에 걸쳐 성능요구조건들을 유지하기 위하여 변화될 필요가 있을 수 있다.

도 1a, 1b, 1c 및 1d는 본 발명의 가변속도 다운샘플링 필터의 블록도들로서, 도 1a는 하나의 채널시스템에 적용되는 것이고, 도 1b는 두 개의 채널들이 같은 특성들을 가지는 구상변조시스템과 같은 두 개의 채널시스템에 적용되는 것이고, 도 1c는 채널들(A, B)이 다른 특성을 가지는 두 개의 채널시스템에 적용되는 것이고, 도 1d는 다수의 계수발생기-승산기/누산기 유니트가 캐스케이드되는 시스템에 적용되는 것이다.

도 2는 도 1의 가변속도 다운샘플링 필터에 사용되는 수치제어 발진기(NCO)의 블록도이다.

도 3은 도 1의 가변속도 다운샘플링 필터에 사용되는 계수발생기의 블록도이다.

도 4는 도 1의 가변속도 다운샘플링 필터에 사용되는 승산기-누산기 구성요소들의 블록도이다.

도 5는 타이밍회복 루프에 사용되는 도 1의 가변속도 다운샘플링 필터의 블록도이다.

도 6은 전형적인 필터 임펄스응답을 나타내는 그래프이다.

도 7은 다위상구조에 있어서 본 발명의 가변속도 다운샘플링 필터에 대한 블록도이다.

도 8은 다위상구조에 있어서 본 발명의 가변속도 다운샘플링 필터를 도 7보다 상세히 나타낸 블록도이다.

도 9는 세로합들을 구비하는 다위상구조에 있어서 본 발명의 가변속도 다운샘플링 필터에 대한 블록도이다.

도 10은 쇠퇴된 다위상구조의 바람직한 형태에 있어서 본 발명의 가변속도 다운샘플링 필터에 대한 블록도이다.

본 발명은 디지털 복조기 내의 필터링과 타이밍 회복의 조합된 연산을 설명한다. 특히 본 발명은 다음 연산들을 설명한다.

1. 균등화 또는 파형화(wave-shaping)를 위한 매칭된 필터링

2. 내삽/추림을 위한 (sine x)/x 필터링

3. 입력 샘플링속도 Fs로부터 더 낮은, 반드시 비례하지는 않는 출력속도 Fo로 변환하기 위한 재샘플링

4. 기호시간 동기화

본 발명의 가변속도 다운샘플링은 고정된 속도로 입력샘플들로부터 유도될 샘플속도의 연속적인 범위를 허용한다. 출력속도는 임의의 정수 또는 유리수로 고정된 입력속도에 관계될 필요는 없고, 사실 출력속도는 다른 시간축을 이용한 스테이션으로부터 받은 신호를 트래킹할 때 발생하게 될 것과 같이 시간에 따라 변할 수 있다. A/D 변환기에서의 고정된 샘플링 속도는 아날로그 전위(front end)의 설계를 크게 단순화시킬 수 있다. 하나의 반알리아싱(anti-aliasing) 필터는 고정된 샘플링 속도로 설계되고 정밀하게 매칭될 수 있다. 주파수 변조 수치제어 발진기와 함께 사용되는, 다운샘플링 필터는 디지털 영역에서 전체 주파수합성 및 시간 트래킹 루프를 유지한다. A/D 변환기에서의 샘플링 순간을 조정하는 아날로그 시간 트래킹 루프의 필요성이 제거된다. 가변 샘플링 속도를 발생시키는 아날로그 주파수 합성기의 필요성도 또한 제거된다. 시스템 설계와 성능분석은 하이브리드 아날로그-디지탈 제어루프들의 복잡함을 제거함으로써 단순화된다.

추림 작업과 관련하여, 필터링전에 샘플들을 미리 추림하는 주지의 방법들이 존재하는데, 특별한 품질의 추림한 샘플들을 생성하기 위하여 필요한 계산의 양을 감소시키는 효과가 있다. 그러나 이러한 방법들은 추림의 비를 고정된 값으로 제한하는데, 이는 필터 특성이 이러한 비에 대하여 설계되어야만 하기 때문이다. 본 발명은 미리 추림하지 않고, 따라서 고정된 비에 한정되지는 않으나, 이 때문에 미리 추림하는 방법들 보다 계산효율에서 덜 능률적이다. 그러나 본 발명의 바람직한 실시예는 회로의 물리적인 복잡함이 미리 추림하는 방법을 채택하는 회로의 그것보다 많이 다르지 않은 방식으로 VLSI에서 콤팩트하고 효과적인 실시에 적당한 병렬처리구조 내의 여분의 계산부담을 분배한다.

먼저 도 1a를 참조하면, 본 발명의 가변속도 다운샘플링(Down-Sampling) 필터는 4개의 주요 구성요소를 포함하는데, 이들은 수치제어 발진기(NCO), 계수발생기, 승산기-누산기(MAC) 부재들의 캐스케이드(cascade) 및 출력계수기(scaler)이다. 샘플들의 두 개의 채널(I 및 Q)을 구비하는 구상(quadrature) 복조시스템에서, 분리된 MAC 배열이 각 채널에 대하여 요구된다. 그러나 기호속도와 필터링 요구조건들이 양 채널에서 같다면, 이들은 도 1b에 도시된 바와 같이 동일한 계수발생기를 공유할 것이다. 다중 채널들이 다른 특성들을 가지고 있는 경우라도, 공통의 NCO는 도 1c에 도시된 바와 같이 다수의 계수발생기들과 승산기-누산기 체인들을 구동하는데 사용될 수 있다. 도시된 두 개의 채널은 계수발생기에 대하여 동일값 M과 동일한 어드레스의 폭 P를 사용하지만, P 또는 M 또는 양자모두는 동일한 샘플링 속도를 갖더라도 두 개의 채널에 대하여 다를 수 있고, 동일한 고려들이 두 개의 채널에 대하여 동일한 값 M과 P를 정상적으로 허락한다. 두 계수발생기들은 같은 어드레스로 어드레싱되기 때문에, 하나의 램(RAM) 또는 롬(ROM)일 수 있는데, 도 1c에 도시된 예에서는 동시에 두 세트의 계수를 출력하기 위하여 2*M*2P 비트 폭을 갖는다.

계수발생기-승산기/누산기 유니트들이 예를 들어 VLSI 회로와 같은 유니트들로 실시된다면, 다수의 이러한 유니트들은 도 1d에 도시된 바와 같이 필터의 전체길이를 증가시키기 위하여 직렬로 캐스케이드될 수 있다. 이러한 경우에, 각 유니트의 출력은 다음 유니트의 초기값으로 공급되고, 모든 유니트들은 동일한 입력샘플들과 수치제어 발진기로부터의 동일한 위상 및 뒤집어짐(rollover) 신호들을 공유한다. 본 실시예는 램을 기초로 하는 계수발생기들과 함께 정상적으로 사용되는데, 적절한 계수들은 특정 MAC 배열 및 계수발생기가 홀로 사용되는지 또는 다른 MAC 배열 및 계수발생기에 캐스케이드되는지에 의존하게 될 것이기 때문이다.

이러한 캐스케이딩은 시스템을 프로그램 제어하에서 재배열가능하도록 하기 위하여, 프로세서를 기초로 하는 시스템에서 프로그램 제어 하에 있을 수 있다는 것을 주목하라.

수치제어 발진기 (도 2)

수치제어 발진기(NCO)는 필터를 위하여 타이밍과 위상정보를 발생시킨다. 도 2에 도시된 바와 같이, NCO는 커다란 누산기이며, 레지스터를 수반하는 가산기로 구성된다. 레지스터의 내용은 가산기의 입력중 하나에 피드백된다. 가산기의 다른 입력은 누적될 값(주파수단어(frequency word))이다. 레지스터는 샘플클럭에 의해 클럭킹된다. 매 클럭 순간에서 누산기 레지스터 내의 값은 입력에 제공되는 값만큼 증가된다. 누산기가 그 범위의 최고값을 지나서 증가하면, 뒤집어져 최저값으로 되돌아간다. 따라서 누산기 레지스터의 값은 주기적인 램프(ramp) 또는 톱니 함수가 된다. 그 전체 범위에 대한 임의의 주어진 시간에서의 레지스터의 값은 주기함수의 위상을 나타내고, 뒤집어짐 사이의 간격은 주기함수의 한 사이클 또는 주기이다. 램프가 증가하는 속도와 이에 따라 뒤집어지는 주파수는 누산기의 입력에 제공되는 증가값에 의해 결정된다. 증가값은 주파수단어라 불리는데, 상수일 수 있으며, 또는 외부제어신호에 응답하여 변할 수도 있다. 전자의 경우에, NCO는 고정된 주파수를 발생시킨다. 후자의 경우, NCO는 주파수변조되고 아날로그 주파수합성 회로에서 일반적으로 발견되는 전압제어 발진기(VCO)와 매우 유사하게 행동한다.

NCO가 발생시키는 뒤집어짐 주파수는 수학식 1에 의해 주어진다.

여기서, Fo는 발생된 (뒤집어짐) 주파수이고, 주파수단어는 입력되는 증가값의 이진값이고, W는 NCO 누산기(레지스터와 가산기)의 비트에서의 폭이고, Fs는 샘플링 클럭의 주파수이다.

NCO의 정밀도는 얼마나 정확히 원하는 주파수를 나타낼 수 있는가를 의미하는 것으로서, 누산기의 크기에 의존한다. 누산기의 비트폭이 W일 때, NCO는 기준주파수 Fs의 2W분의 1의 정밀도로 임의의 주파수를 나타낼 수 있다. 뒤집어짐들 사이의 구간은 반드시 상수일 필요는 없으나, 오랜 시간에 걸친 평균구간 Tavg=Fs/Fo는 원하는 주파수 Fo의 무리없이 정확한 표현이다.

주기적인 파형의 주파수 및 주기(1/주파수)가 일반적으로 연속적인 양으로 간주되는 동안, NCO가 발생시키는 주기는 불연속적으로 된다. 뒤집어짐들 사이의 구간은 자연적으로 Fs의 사이클들의 정수인 샘플 클럭이 된다. 그러나 Fo가 Fs로 정확히 나누어지지 않는다면, 그 구간은 상수가 아닐 것이고, Fs의 T와 T+1 사이클 사이에서 불규칙적으로 변동될 것인데, 여기서 T는 Fs/Fo의 정수부분이다. 그러나, 장기간에 있어서는 길이가 T인 주기와 길이가 T+1인 주기는 그 평균주기가 Fs/Fo의 참값에 근접하고, 따라서 NCO가 발생시키는 주파수는 참주파수 Fo에 근접하도록 분포될 것이다.

계수발생기 (도 3)

도 3에 도시된 바와 같이, 필터를 위한 계수들은 찾아보기 표에 저장된다. 찾아보기 표는 도시된 바와 같이 고정되거나(롬에 기초하여) 또는 프로그램가능할 수 (램에 기초하여) 있다. 표의 폭 M은 필터 내의 MAC 구성요소들의 숫자와 계수들의 요구되는 정확도(비트에서의 폭)에 의해 결정되며, 깊이는 요구되는 시간의 분해도에 의해 결정된다. 샘플링 클럭의 매 순간에서, NCO는 새로운 위상값을 발생시킨다. 각 순간에서, 모든 구성요소들을 위한 계수들은 찾아보기 표의 색인으로서 NCO 위상을 사용하여 동시에 조사된다. 채널특성들이 같고 데이터(샘플)만이 다른 도 1b와 같은 두 개의 채널 시스템에 있어서, 같은 계수들이 도 1b에 도시된 바와 같이 두 개의 채널에 대하여 사용된다.

NCO 위상 누산기(도 2의 레지스터)는 임의의 주파수를 무리없이 정확하게 표현하기 위하여 일반적으로 굉장히 크다(32비트가 전형적임). 그러나 가변속도 다운샘플링 필터는 만족할만한 성능을 위하여 이러한 고정밀도를 요구하지 않는다. 요구되는 시간분해도는 본 발명이 사용되는 시스템의 성능요구조건들에 의해 결정되지만, NCO의 전체 정밀도보다는 일반적으로 굉장히 작다. 이에 따라, NCO 위상단어(도 2의 위상출력)는 잘라내어질 수 있고 그리고 몇몇 최상위 비트(P 비트들, 여기서 PW임)만이 계수 찾아보기 표를 색인화하는데 필요하다.

승산기-누산기 (MAC) 체인 (도 4)

필터의 핵심은 도 4에 도시된 바와 같이 M개의 승산기-누산기 (MAC) 구성요소들의 체인에 있다. 체인에서의 구성요소들의 숫자 M은 필터기능의 특성들에 대한 시스템의 요구조건들에 의해 결정될 것이다. 각 구성요소는 승산기, 누산기 및 입력 선택기 또는 먹스(mux) (SEL)를 가진다. 샘플링 클럭의 매 순간에서, 새로운 샘플(n)은 필터입력에 도착한다. 새로운 샘플은 동시에 모든 MAC 구성요소들에 분배되고, 각 구성요소의 승산기중 하나의 입력에 가해진다. 각 승산기의 다른 입력은 계수발생기 내의 계수표로부터 얻어지는(도 3참조), 그 순간에 대한 구성요소의 계수이다. 그 다음 각 승산기의 곱은 그 구성요소의 누산기에 더해진다. 각 구성요소에서의 입력선택기들(SEL)은 구성요소 자신의 누산기 또는 전의 구성요소의 누산기들 중 어느하나에 승산기의 곱(product)이 더해질 누산기합을 선택한다. NCO 뒤집어짐 사이에서 대부분의 시간동안 레지스터(FF)의 내용이 그 MAC 구성요소에 대한 다음 곱에 더해지도록 선택기들(SEL)을 통해 피드백되어, 그 곱들은 국소(local) 누산기에 더해진다. 따라서, 그 합은 구성요소 자신의 레지스터(FF)에서 증대된다. 그러나 NCO가 뒤집어지면, 선태기들(SEL)은 각 구성요소에서의 합이 체인아래로 직선상에서 다음 구성요소로 이동되고, 최종합이 체인에서의 마지막 구성요소로부터 나타나도록 그들의 다른 입력들을 선택한다. (체인의 첫 번째 MAC 구성요소에 대하여, 뒤집어짐은 몇몇 값의 오프셋이 샘플들에서의 몇몇은 같고 몇몇은 반대인 오프셋을 극복하기 위하여 또는 다른 이유를 위하여 원하는 대로 입력될 수 있지만 선택기(SEL)가 각각의 가산기에 대하여 고정된 값, 전형적으로는 영에 연결되도록 할 것이다.)

이러한 방식으로, 최종합은 NCO의 마지막 M번째 주기에 대한 모든 구성요소들의 합이다. T가 NCO 주기당 샘플들의 숫자라면, 합에서 샘플들의 전체 숫자는 T가 상수라 할 때, MT가 될 것이다. 최종합이 각 뒤집어짐에서 나타나고 이 합들은 새로 다운받은 샘플속도에서 속도변환된 샘플들을 나타낸다.

누산기들은 국소 누산기에 의해 그리고 체인 아래로의 전파에 의해 야기되는 누산되는 합들의 증대를 수용할 수 있을 만큼 크기를 가지고 있어야 한다. 체인 아래로의 전파로부터의 증대는 체인의 길이에 의해서가 아니라 필터의 임펄스응답의 본성 즉, 계수들의 크기에 의해서 구속된다. 국소 누산기로부터의 증대는 의도된 속도감소의 최대량에 의해 구속된다.

출력 스케일링(scaling) (도 1a 및 도 1b)

속도가 감소된 각 출력 샘플은 입력 대 출력 샘플속도의 비 즉, NCO뒤집어짐들 사이의 평균구간 T에 의존하는 다양한 숫자의 항들의 합이다. 항들의 숫자는 상수가 아니기 때문에 필터의 이득도 상수가 아니다. 따라서, 이 필터를 다른 출력속도들에 사용하기 위하여, 출력속도의 예상되는 범위에 걸쳐 출력샘플들의 크기를 규격화하기 위한 조정가능한 스케일 인자(scale factor)를 구비하는 스케일링 승산기를 추가하는 것이 필요할 수 있다.

타이밍 회복루프의 예 (도 5)

도 5는 타이밍 회복루프에 있어서 본 발명의 가변속도 다운샘플링 필터를 사용하는 것을 도시한 도면이다. 고정주파수 마스터 클럭(CLK)은 가변속도 다운샘플링 필터와 A/D 변환기에 타이밍을 제공한다. 가변속도 다운샘플링 필터는 샘플링 주파수 Fs에서 A/D 변환기로부터 디지털화된 샘플들을 수신한다. 필터의 NCO는 원하는 출력샘플속도 Fo에 근접하는 명목상의 중심주파수에 대하여 프로그래밍된다. 필터는 그 속도변환과 필터링 기능을 수행하고 샘플들을 출력한다. 필터는 또한 그 주파수가 Fo인 NCO 뒤집어짐 신호를 출력하는데, 이 신호는 속도가 변환된 샘플이 유용할 때를 지시하기 위하여 하향스트림처리(downstream processing) 기능에 의해 스트로브(strobe)로 사용된다.

변환된 샘플들은, 이 샘플들이 원하는 샘플링 순간으로부터 얼마나 멀리 (일찍 또는 늦게) 있는 가를 평가하는, 에러신호를 출력하는 (주지의 제로교차(zero-crossing) 검출기와 같은) 타이밍 에러 검출기에 제공된다. 에러신호는 에러들을 누산하고 명목상의 주파수로부터의 주파수 오프셋의 평가를 출력하는 (통상적으로 1차 저역통과 필터인)루프필터로 간다. 이 오프셋은 명목상의 중심에 더해지고 그 주파수단어로서 NCO에 제공됨으로써, 루프를 닫는다.

유도

복조과정에서의 필터들은 다음 세가지 목적을 달성한다.

1. 원하는 신호성분들을 선택하고 샘플링 대역폭 내에서 원하지 않는 신호들을 삭제한다(반알리아싱).

2. 채널조건들을 동일하게 하거나 보상하고 및/또는 전송되는 파형을 매칭시킨다.

3. 실제의 샘플들 사이에서 샘플값들을 내삽한다.

마지막 목적이 본 발명의 가변속도 다운샘플링 필터의 주된 기능이지만, 부수적으로 다른 두 개의 기능도 동시에 포함될 수 있다. 세가지 모든 목적을 달성하는 적당한 필터특성(계수들의 선택)이 설계될 수 있다. 필터는 수학식 2로 표현되는 콘볼류션합(convolution sum)을 계산하는 유한임펄스응답(FIR) 필터 아키텍쳐에 기초한다.

여기서, n은 샘플링 클럭 색인이고, y(n)은 출력 순서이고, x(n)은 입력순서이고, c(i)는 필터의 임펄스응답 계수이고, DM은 필터내의 계수들 또는 탭들(taps)의 전체 숫자이다.

계수들의 전체숫자는 상기 수학식 2의 일차원 콘볼류션합을 이차원 합으로 재작업하는 것을 예견하여 두 개의 파라미터들(D와 M)로 표현된다.

D개의 필터에 의한 추림에 대한 전형적인 FIR 임펄스응답이 도 6에 도시되어 있다. 이러한 파형은 원하는 출력속도 Fo가 기호속도와 동일한 경우 사용된다. 널(null)들은 대략 D개의 샘플들이 이격되도록 하고 중앙 로브(lobe)는 대략 2D개의 샘플들을 포함한다. 임펄스응답의 상세한 구조는 필터가 달성하고자 하는 기능에 따라 어느 정도 다를 것이다. 예를 들면, 기호속도의 2배인 출력속도 Fo에 대하여(기호당 두 개의 출력샘플들인), 로브들은 그 폭이 2배가 된다. 게다가, 두 개의 다운샘플링 필터들이 같은 NCO에 의해 구동되는 2채널 시스템에서, 두 개의 채널들은 예를 들어, 오프셋-QPSK 복조에 대하여 위상이 이동된 다른 필터 응답들을 가질 수 있다. 이상적인 임펄스응답은 이론적으로는 무한대까지 연장되지만, 실제로는 적절한 성능을 위하여 선택되는 적당한 길이 DM에서 잘려진다.

샘플링 클럭의 각 순간(n)에서 새로운 값 x(n)이 필터로 제공되고, DM개의 계수들과 마지막 DM 개의 샘플들의 곱의 전체 콘볼류션합이 계산되고, 출력값 y(n)이 나타난다. 그러나 필터가 D에 의해 추림하는데 사용된다면, D개의 출력중 하나만이 필요하고 D개의 출력중 다른 D-1개는 버려진다. 따라서, 다른 D-1개의 출력들을 계산할 필요가 없다. 대신에, 한번에 D개의 샘플이 필터로 제공될 수 있고 그 다음 그 합이 계산된다. 이러한 단순화는 도 7에 도시된 바와 같은 다위상구조로 알려진 구조에 도움이 된다.

도 7에 도시된 바와 같이, 계수들은 매트릭스 내에 분배되는데, 열을 따라 아래로 그 다음 행을 따라 옆으로 분배된다. D개의 행들 또는 위상들이 있는데, 각 위상은 그 자체가 M 개의 계수들을 구비한 FIR 필터이다. 코뮤테이터(commutator)는 행들을 내려가면서, 각 클럭 순간당 하나의 샘플을 각 행에 분배한다. 코뮤테이터는 D개의 순간 내의 전체 배열을 휩쓸고 그 다음 다시 사이클을 거친다. 그 때, 최종합이 계산되고 새로운 샘플이 출력에서 이용가능하다.

예를 들어 D/N과 같이 D보다 적게 추림하는 것이 요구된다면, 코뮤테이터는 N행들을 건너뛰고 매 N번째 위상에만 샘플들을 전송하고 다른 것들은 영으로 한다. 코뮤테이터가 다시 사이클을 거칠 때 또 다시 새로운 출력이 이용가능하다. D/N이 고정된 정수라면, 코뮤테이터는 매 사이클마다 같은 위상들과 부딪힐 것이며 다른 위상들은 제거될 수 있다. 이러한 것은 추림에 의해 즉, 매 N번째의 것을 제외한 모든 샘플들을 제거함에 의해 원래의 필터 임펄스응답을 스케일링하는 것과 같다. D/N이 정수가 아니라면, 코뮤테이터는 각 사이클에서 다른 세트의 위상들과 부딪힐 것이나, 결국 패턴이 반복될 것이다. 최종적으로, D/N이 상수가 아니라면, 코뮤테이터는 각 사이클에서 다른 세트의 위상들과 부딪힐 것이고, 패턴은 절대로 정확히 반복하지 않을 수 있다. 그러나, 모든 경우에 있어서, 코뮤테이터가 다시 사이클을 거칠 때 추림출력이 이용가능하다. 이것이 가변속도 다운샘플링의 이면에 숨은 원리이다. 코뮤테이터는 NCO의 위상색인인데, 각 입력샘플에 대하여 다른 세트의 계수들을 발생시킨다. 코뮤테이터가 다시 사이클을 거치는 것은 출력샘플속도에서 NCO가 뒤집어지는 것이다. 다위상 세그먼트(segment)들은 이하에서 기술되는 것과 같이 계수발생기와 MAC 배열 내로 쇠약해진다.

먼저, 다위상구조의 다이아그램이 각 위상을 상세히 나타내기 위하여 도 8에 도시되어 있다. 위상들 자체는 FIR 필터들이기 때문에, 도 8에 도시된 바와 같이 전위된 형태로 실시될 수 있다. 다위상 표현은 일차원 합을 수학식 3과 같은 이차원 합으로 바꾼다.

수학식 3에서, 원래의 지수 i는 이차원 지수인 (jD+k)로 대체되었고 계수 c(i)는 이중지수인 c(j,k)로 다시 번호가 매겨졌다. 지수 j는 속도 Fo에서 코뮤테이터의 사이클을 카운트하고 지수 k는 각 사이클 내의 위상을 카운트한다. 다이아그램의 각 행은 위상이며 D만큼 이격된 M개의 샘플들을 합한다. 여기서 주기(Fo)에 대한 D개의 샘플들 x(n)은 입력 코뮤테이터에 의해 각각의 FIR 필터의 승산기로 각각 하나씩 분산되고, 적당한 계수에 의해 곱해지며 각각의 승산기의 출력에서 각각의 레지스터(FF)에 저장된다. 입력 코뮤테이터가 각 FIR 필터로 되돌아 다시 사이클을 거칠 때, 다음 주기(Fo)에 대한 각 새로운 샘플이 각각의 FIR 필터의 승산기들에 의해 동일한 계수로 곱해지고, 선행 레지스터(FF)의 내용에 더해지며 그 결과가 다음 레지스터(FF) 내에 저장된다. 코뮤테이터의 각 재사이클 상에서 (속도 Fs/D에서) 또한, 코뮤테이터의 마지막 M개의 사이클들의 합을 나타내는 새로운 출력 y(n)이 이용가능하다. 본질에 있어서, 도 8은 도 7을 상세히 도시한 것이다.

덧셈이 교환적이기 때문에 그 합들은 먼저 가로로 행해질 필요는 없으며, 각 샘플이 도착할 때 먼저 세로로 행해질 수 있다. 그 다음 도 9에 도시된 바와 같이 코뮤테이터가 다시 사이클을 거칠 때 가로로 행해진다. 이는 수학식 3의 이차원 합을 수학식 4와 같이 더하는 순서를 바꾼 것에 불과하다.

그러나 코뮤테이터가 한번에 하나의 위상만을 만나기 때문에, 계수들, 승산기들, 가산기들중 하나의 행만이 한번에 활성화되며, 다른 것들은 영이 된다. 그래서 승산기들과 가산기들의 각 열은 세로로 쇠약하게 될 수 있고 하나의 승산기와 누산기에 의해 대체될 수 있다. 계수들만이 시간에 따라 변하기 때문에, 이들은 코뮤테이터-NCO에 의해 색인된 찾아보기 표로부터 나타날 수 있다. 바닥행의 가로합은 각 MAC 합이 그 옆 아래로 이동될 때 뒤집어짐에서 일어난다. 가변속도 다운샘플링의 MAC 배열부분의 최종형태가 도 10에 도시된다.

가변의, 정수가 아닌, 유리수가 아닌 재샘플링비(Fo/Fs)를 제공하는 고정된 샘플링 속도를 사용하는 이산시간 샘플 시스템을 위한 가변속도 다운샘플링 필터 장치 및 그 방법을 본 명세서에서 설명하였는데, 여기서 출력 샘플링속도의 연속적인 범위는 고정된 입력 샘플링속도로부터 유도될 수 있고, 필터특성들은 출력 샘플링속도에 자동적으로 스케일링되어 하나의 필터특성 세트만이 설계상 필요하고, 설계는 단(stage)들의 수, 계수표들의 깊이 및 응용시의 요구조건들을 만족시키기 위한 계산의 정확도로 스케일링될 수 있고, 표들에서 계수들로 저장되는 필터특성들은 모두 VLSI 실시에 적합한 모듈러(modular) 구조 내에서 예를 들면 반알리아싱과 예비왜곡/균등화 기능들의 연결과 같은 응용시의 요구조건들에 대하여 설계될 수 있다.

따라서, 본 발명의 바람직한 실시예들이 본 명세서에서 개시되고 상세히 설명되었지만 본 발명의 참뜻과 범위를 벗어나지 않으면서 다양한 변형이 가능하다는 것은 당업자에게 자명할 것이다.

Claims

디지털 필터에 있어서,

레지스터 입력, 레지스터 출력 및 샘플 클럭 입력을 구비하는 레지스터;

제1 및 제2의 제1 가산기 입력들, 제1 가산기 출력 및 캐리(carry) 출력을 구비하는 제1 가산기;

어드레스 입력과 복수의 필터 계수 출력들을 구비하는 찾아보기 표;

주파수 단어를 수신하기 위하여 연결되는 제1의 제1 가산기 입력;

레지스터 입력에 연결되는 제1 가산기 출력;

찾아보기 표의 어드레스 입력에 연결되고 제2의 제1 가산기 입력에 연결되는 레지스터 출력;

샘플클럭신호를 수신하기 위하여 연결되는 레지스터 클럭입력;

뒤집어짐 신호를 제공하기 위하여 연결되는 제1 가산기 캐리 출력을 구비하는 것을 특징으로 하는 디지털 필터.
제 1 항에 있어서, 상기 찾아보기 표의 복수의 필터계수출력들은 각각 다중비트 출력들인 것을 특징으로 하는 디지털 필터.
제 2 항에 있어서, 상기 레지스터와 상기 제1 가산기는 각각 비트폭이 W인 것을 특징으로 하는 디지털 필터.
제 3 항에 있어서, 상기 찾아보기 표의 어드레스 입력은 비트폭이 P이고, P는 상기 W보다 작으며, 레지스터 출력의 P개의 최상위비트만이 상기 찾아보기 표의 어드레스 입력에 연결되고, 상기 찾아보기 표는 각 찾아보기 표 어드레스에서의 M개의 계수들, M 곱하기 2P 계수들을 저장하는 것을 특징으로 하는 디지털 필터.
제 4 항에 있어서, 복수의 M개의 승산기-누산기 회로들을 더 구비하되, 각 승산기-누산기 회로는 찾아보기 표의 각 M개의 필터계수출력들중 각각의 하나와 샘플클럭속도에서의 신호샘플을 수신하기 위하여 연결되고, 같은 것을 함께 곱하고 그리고 누산기에 그 결과들을 누적하고, 상기 승산기-누산기 회로들은 직렬로 연결되고 일련의 승산기-누산기 회로들 내의 각 누산기의 내용을 다음 승산기-누산기 회로의 누산기로 이동시키기 위하여 제1 가산기 캐리 출력에 응답하고, 마지막 승산기-누산기 회로의 누산기의 내용은 승산기-누산기 회로출력을 형성하는 것을 특징으로 하는 디지털 필터.
제 5 항에 있어서, 각 승산기-누산기 회로는

제1 및 제2 입력 및 출력과, 제1 및 제2 입력과 출력을 구비하는 제2 가산기와, 입력, 출력 및 레지스터 클럭 입력을 구비하는 레지스터와, 제1 및 제2 입력과 선택기 제어를 구비하는 선택기를 구비하는 승산기를 구비하고;

상기 승산기는 찾아보기 표의 각각의 계수출력에 연결되는 제1 입력과, 신호샘플들을 수신하기 위하여 연결되는 제2 입력과, 제2 가산기의 제1 입력에 연결되는 출력을 구비하고;

상기 제2 가산기는 선택기의 출력에 연결되는 제2 입력과, 레지스터의 입력에 연결되는 출력을 구비하고;

상기 레지스터는 선택기의 제1 입력과 그리고 일련의 다음 승산기-누산기 회로의 선택기의 제2 입력에 연결되는 출력과, 샘플클럭에 연결되는 클럭입력을 구비하고;

상기 선택기는 제1 가산기의 캐리 출력에 연결되는 제어를 구비하고;

일련의 제1 승산기-누산기 회로는 초기값에 연결되는 선택기의 제2 입력을 구비하고, 일련의 마지막 승산기-누산기 회로는 출력에 연결되는 선택기의 제1 입력을 구비하는 것을 특징으로 하는 디지털 필터.
제 2 항에 있어서, 상기 찾아보기 표는 램인 것을 특징으로 하는 디지털 필터.
제 2 항에 있어서, 상기 찾아보기 표는 롬인 것을 특징으로 하는 디지털 필터.
제 6 항에 있어서, 상기 초기값은 영인 것을 특징으로 하는 디지털 필터.
디지털 필터에 있어서,

어드레스 입력 및 복수의 필터계수출력들을 구비하는 찾아보기 표로서, 상기 찾아보기 표의 어드레스 입력은 비트폭이 P이고, 각 찾아보기 표의 어드레스에서의 M 계수들, M 곱하기 2P 계수들을 저장하는 찾아보기 표;

복수의 M개의 승산기-누산기 회로들로서, 각 승산기-누산기 회로는 찾아보기 표의 각 M개의 필터계수출력들중 각각의 하나와 샘플클럭속도에서의 신호샘플을 수신하기 위하여 연결되고, 같은 것을 함께 곱하고 그리고 누산기에 그 결과들을 누적하고, 상기 승산기-누산기 회로들은 직렬로 연결되고 일련의 승산기-누산기 회로들 내의 각 누산기의 내용을 다음 승산기-누산기 회로의 누산기로 이동시키기 위하여 제1 가산기 캐리 출력에 응답하고, 마지막 승산기-누산기 회로의 누산기의 내용은 승산기-누산기 회로출력을 형성하는 복수의 M개의 승산기-누산기 회로들을 구비하는 것을 특징으로 하는 디지털 필터.
제 10 항에 있어서, 각 승산기-누산기 회로는

제1 및 제2 입력 및 출력과, 제1 및 제2 입력과 출력을 구비하는 제2 가산기와, 입력, 출력 및 레지스터 클럭 입력을 구비하는 레지스터와, 제1 및 제2 입력과 선택기 제어를 구비하는 선택기를 구비하는 승산기를 구비하고;

상기 승산기는 찾아보기 표의 각각의 계수출력에 연결되는 제1 입력과, 신호샘플들을 수신하기 위하여 연결되는 제2 입력과, 가산기의 제1 입력에 연결되는 출력을 구비하고;

상기 가산기는 선택기의 출력에 연결되는 제2 입력과, 레지스터의 입력에 연결되는 출력을 구비하고;

상기 레지스터는 선택기의 제1 입력에 연결되며 그리고 일련의 다음 승산기-누산기 회로의 선택기의 제2 입력에 연결되는 출력과, 샘플클럭에 연결되는 클럭입력을 구비하고;

상기 선택기는 상기 가산기의 캐리 출력에 연결되는 제어를 구비하고;

일련의 제1 승산기-누산기 회로는 초기값에 연결되는 선택기의 제2 입력을 구비하고, 일련의 마지막 승산기-누산기 회로는 출력에 연결되는 선택기의 제1 입력을 구비하는 것을 특징으로 하는 디지털 필터.
제 11 항에 있어서, 상기 찾아보기 표는 램인 것을 특징으로 하는 디지털 필터.
제 11 항에 있어서, 상기 찾아보기 표는 롬인 것을 특징으로 하는 디지털 필터.
제 13 항에 있어서, 상기 초기값은 영인 것을 특징으로 하는 디지털 필터.
디지털 필터에 있어서,

2W 카운트동안 반복적으로 카운트하고 상기 2W 카운트가 완료되는 각 시점에서 상기 카운트의 P 비트들과 캐리 신호를 출력하기 위하여 주파수단어와 샘플클럭에 응답하는 수치제어 발진기;

어드레스 입력과 복수의 필터계수 출력들을 구비하는 찾아보기 표로서, 상기 찾아보기 표의 어드레스 입력은 비트폭이 P이고 상기 수치제어 발진기의 P개의 출력비트들에 연결되고, 각 찾아보기 표의 어드레스에서의 M개의 계수들, M 곱하기 2P계수들을 저장하는 찾아보기 표를 구비하는 것을 특징으로 하는 디지털 필터.
제 15 항에 있어서, P는 W보다 작은 것을 특징으로 하는 디지털 필터.
제 11 항에 있어서, 상기 찾아보기 표는 램인 것을 특징으로 하는 디지털 필터.
제 11 항에 있어서, 상기 찾아보기 표는 롬인 것을 특징으로 하는 디지털 필터.
디지털 필터에 있어서,

찾아보기 표의 같은 계수 출력들에 연결되는 제1 및 제2 승산기/누산기 유니트들로서, 각각은 직렬로 연결된 복수의 단들을 구비하고, 각 단은 상기 승산기/누산기 유니트에 제공되는 계수에 의해 순차적인 각 신호입력들을 곱하기 위한 클럭신호에 응답하는 승산기와, 곱셈의 결과를 누적하기 위한 누산기를 구비하고, 각 단의 누산기의 내용을 다음 단의 누산기로 이동시키기 위하여 뒤집어짐 신호에 응답하고, 각 승산기/누산기 유니트의 마지막 단은 출력으로 제공되는, 제1 및 제2 승산기/누산기 유니트들을 구비하고,

상기 제1 및 제2 승산기/누산기 유니트들은 제1의 제2 승산기/누산기 유니트의 입력으로 제공되는 제1 승산기/누산기 유니트의 마지막 누산기의 출력과 직렬로 제어가능하도록 연결가능하여, 직렬로 연결된 단들의 수가 제어가능하도록 변할 수 있는 것을 특징으로 하는 디지털 필터.
디지털 필터에 있어서,

수치제어신호에 의해 결정되는 양만큼 각 클럭신호 상에서 카운트를 전진시키는 수치제어신호 및 클럭신호에 응답하고, 소정의 카운트동안 카운트하는 매 시간마다 출력들, 현재의 발진기 카운트 및 뒤집어짐 신호를 제공하는 수치제어 발진기;

현재의 발진기 카운트 출력 및 복수의 필터계수 출력들에 연결되는 어드레스 입력을 구비하는 찾아보기 표;

상기 찾아보기 표의 같은 계수 출력들에 연결되는 제1 및 제2 승산기/누산기 유니트들로서, 각각은 직렬로 연결된 복수의 단들을 구비하고, 각 단은 상기 찾아보기 표에 의해 제공되는 계수에 의해 순차적인 각 신호입력들을 곱하기 위한 클럭신호에 응답하는 승산기와, 곱셈의 결과를 누적하기 위한 누산기를 구비하고, 각 단의 누산기의 내용을 다음 단의 누산기로 이동시키기 위하여 뒤집어짐 신호에 응답하고, 승산기/누산기 유니트들의 마지막 단은 필터출력들로 제공되는, 제1 및 제2 승산기/누산기 유니트들을 구비하는 것을 특징으로 하는 디지털 필터.
제 20 항에 있어서, 상기 찾아보기 표는 램인 것을 특징으로 하는 디지털 필터.
제 20 항에 있어서, 상기 찾아보기 표는 롬인 것을 특징으로 하는 디지털 필터.
디지털 필터에 있어서,

수치제어신호에 의해 결정되는 양만큼 각 클럭신호 상에서 카운트를 전진시키는 수치제어신호 및 클럭신호에 응답하고, 소정의 카운트동안 카운트하는 매 시간마다 출력들, 현재의 발진기 카운트 및 뒤집어짐 신호를 제공하는 수치제어 발진기;

각각 현재의 발진기 카운트 출력 및 복수의 필터계수 출력들에 연결되는 어드레스 입력을 구비하는 제1 및 제2 찾아보기 표들;

상기 제1 및 제2 찾아보기 표들의 계수 출력들에 각각 연결되는 제1 및 제2 승산기/누산기 유니트들로서, 각각은 직렬로 연결된 복수의 단들을 구비하고, 각 단은 상기 찾아보기 표에 의해 제공되는 계수에 의해 순차적인 각 신호입력들을 곱하기 위한 클럭신호에 응답하는 승산기와, 곱셈의 결과를 누적하기 위한 누산기를 구비하고, 상기 제1 및 제2 승산기/누산기 유니트들은 각 단의 누산기의 내용을 다음 단의 누산기로 이동시키기 위하여 뒤집어짐 신호에 응답하고, 승산기/누산기 유니트들의 마지막 단은 필터출력들로 제공되는, 제1 및 제2 승산기/누산기 유니트들을 구비하는 것을 특징으로 하는 디지털 필터.
제 23 항에 있어서, 상기 찾아보기 표는 램인 것을 특징으로 하는 디지털 필터.
제 23 항에 있어서, 상기 찾아보기 표는 롬인 것을 특징으로 하는 디지털 필터.
소정의 숫자동안 카운트하고, 카운트에 주파수단어를 추가하기 위하여 샘플클럭 신호에 응답하며, 카운트가 소정의 숫자를 초과하는 매 시간마다 캐리신호를 제공하기 위하여 수치제어 발진기를 제공하는 단계;

상기 수치제어 발진기의 카운트를 위상값으로 사용하는 단계;

뒤집어짐 신호를 제공하기 위하여 캐리신호를 사용하는 단계를 구비하는 것을 특징으로 하는 디지털 필터에서 위상값과 뒤집어짐 신호를 제공하는 방법.
제 26 항에 있어서, 상기 주파수단어는 가변인 것을 특징으로 하는 방법.
제 27 항에 있어서, 상기 주파수단어는 타이밍 회복루프에서 제로크로싱 검출기에 응답하여 변하는 것을 특징으로 하는 방법.
제 26 항에 있어서,

제1의 복수의 계수들을 저장하는 찾아보기 표를 제공하는 단계;

위상값에 응답하는 제1의 복수의 계수들로부터 선택되는 제2의 복수의 계수들을 제공하기 위하여 위상값을 상기 찾아보기 표의 어드레스로 사용하는 단계를 더 구비하는 것을 특징으로 하는 방법.
제 29 항에 있어서,

직렬로 연결된 제2의 복수의 누산기들을 제공하는 단계;

각 제2의 복수의 계수들의 각 계수를 입력 샘플값으로 곱하고, 상기 누산기들중 각각의 하나에 각 곱의 합을 누적하는 단계;

각 누산기의 누적된 합을 뒤집어짐 신호에 응답하는 일련의 다음 누산기로 이동시키고, 제2의 복수의 누산기들의 마지막에서의 합을 출력샘플로 제공하는 단계를 더 구비하는 것을 특징으로 하는 방법.