JPH0783317B2 - シグマ・デルタ変換器のデシメーションフィルタ及び同前を備えるデータ回線終端装置 - Google Patents
シグマ・デルタ変換器のデシメーションフィルタ及び同前を備えるデータ回線終端装置Info
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- JPH0783317B2 JPH0783317B2 JP4155395A JP15539592A JPH0783317B2 JP H0783317 B2 JPH0783317 B2 JP H0783317B2 JP 4155395 A JP4155395 A JP 4155395A JP 15539592 A JP15539592 A JP 15539592A JP H0783317 B2 JPH0783317 B2 JP H0783317B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
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- H03H17/06—Non-recursive filters
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03H17/00—Networks using digital techniques
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- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0664—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is lower than the input sampling frequency, i.e. decimation
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- Mathematical Physics (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【０００１】
【産業上の利用分野】本発明はディジタル分割及びフィ
ルタ装置、より詳しくは、シグマデルタ・パルスの列
を、対応するパルス・コード変調サンプルの列に変換す
るデシメーションフィルタ（以下、「分割ファイル」と
記載する）に関する。
ルタ装置、より詳しくは、シグマデルタ・パルスの列
を、対応するパルス・コード変調サンプルの列に変換す
るデシメーションフィルタ（以下、「分割ファイル」と
記載する）に関する。
【０００２】
【従来の技術】データ通信の分野で位相ロック発振器は
よく知られている。特に、位相ロック発振器は遠隔通信
回線で送られたビットを回復するために受取ったデータ
の列に存在するクロックを回復し、受取った信号を抽出
する適切な時点を決定するために用いられる。図１Ａ
は、モデムの受信部で処理するのに適当なビット周期 1
04により等化されたバイポーラ・アナログ信号 101を例
示する。モデムは抽出クロックによって決定された異な
る時点で前記受取った信号を抽出する。図１Ａには、特
徴のある抽出時点が二組示される。第１のセット103a、
103b、103c ...は前記受取った信号で運ばれたクロック
でロックされない抽出クロックに対応し、第２のセット
102a、102b、102c ...は逆に前記受取ったクロックに実
際にロックされる抽出クロックに対応し、データ回復プ
ロセスの最良の効率を保証する。
よく知られている。特に、位相ロック発振器は遠隔通信
回線で送られたビットを回復するために受取ったデータ
の列に存在するクロックを回復し、受取った信号を抽出
する適切な時点を決定するために用いられる。図１Ａ
は、モデムの受信部で処理するのに適当なビット周期 1
04により等化されたバイポーラ・アナログ信号 101を例
示する。モデムは抽出クロックによって決定された異な
る時点で前記受取った信号を抽出する。図１Ａには、特
徴のある抽出時点が二組示される。第１のセット103a、
103b、103c ...は前記受取った信号で運ばれたクロック
でロックされない抽出クロックに対応し、第２のセット
102a、102b、102c ...は逆に前記受取ったクロックに実
際にロックされる抽出クロックに対応し、データ回復プ
ロセスの最良の効率を保証する。
【０００３】更に、シグマデルタ技術はデータ回線終端
装置(DCE) 又はモデムで使用できる正確かつ簡単な線形
アナログ／ディジタル変換器の実現に非常に重要であ
る。シグマデルタ符号器及び復号器は一般に多数の電子
素子を要する分割回路の使用を必要とする。そのため
に、分割回路は超大規模集積(VLSI)技術の素子によって
実現される。図１Ｂはリード線110上に存在するアナロ
グ入力信号をリード線120上のシグマデルタ・パルスの
列に変換するシグマデルタ変換器130 を用いる通常のア
ナログ／ディジタル変換器の基本構造を示す。そして、
高いレベルの帯域外量子化雑音を含むシグマデルタ・パ
ルスの列は分割回路170 に入力され、シグマデルタ・パ
ルスはパルス・コード変調(PCM) サンプルのシーケンス
に変換されてリード線140から取出される。そのため
に、分割回路170は分割プロセス中の前記帯域外量子化
雑音を抑圧しかつ帯域内アライアシング(aliasing)を回
避する低域ディジタル・フィルタ150を備える。分割回
路170は低域フィルタの出力信号をサンプル・ダウンす
る特定の分割エレメントも含む。これは単にＮサンプル
のうちから１つのサンプルをとることにより達成され
る。Ｎは分割プロセスの分割係数と呼ばれる。
装置(DCE) 又はモデムで使用できる正確かつ簡単な線形
アナログ／ディジタル変換器の実現に非常に重要であ
る。シグマデルタ符号器及び復号器は一般に多数の電子
素子を要する分割回路の使用を必要とする。そのため
に、分割回路は超大規模集積(VLSI)技術の素子によって
実現される。図１Ｂはリード線110上に存在するアナロ
グ入力信号をリード線120上のシグマデルタ・パルスの
列に変換するシグマデルタ変換器130 を用いる通常のア
ナログ／ディジタル変換器の基本構造を示す。そして、
高いレベルの帯域外量子化雑音を含むシグマデルタ・パ
ルスの列は分割回路170 に入力され、シグマデルタ・パ
ルスはパルス・コード変調(PCM) サンプルのシーケンス
に変換されてリード線140から取出される。そのため
に、分割回路170は分割プロセス中の前記帯域外量子化
雑音を抑圧しかつ帯域内アライアシング(aliasing)を回
避する低域ディジタル・フィルタ150を備える。分割回
路170は低域フィルタの出力信号をサンプル・ダウンす
る特定の分割エレメントも含む。これは単にＮサンプル
のうちから１つのサンプルをとることにより達成され
る。Ｎは分割プロセスの分割係数と呼ばれる。
【０００４】図２ａ乃至図２ｅはシグマデルタ変換及び
分割プロセスに関連する異なるスペクトルを示す。図２
ａはリード線110 で運ばれ変換される典型的な帯域制限
アナログ入力信号のスペクトルを示す。図２ｂは、リー
ド線120 上に存在しシグマデルタ変換プロセスから生じ
る、対応するシグマデルタ・パルスの列のスペクトルを
示す。前述のように、シグマデルタ・ビット・ストリー
ムはシグマデルタ変調周波数の値に等しい周期fsで周期
的に全帯域に広がる高いレベルの帯域外量子化雑音を有
する。図２ｃの破線は低域フィルタの周波数応答を示
し、その結果生じるフィルタされた信号は図２ｄに示す
スペクトルを有する。最後に、図２ｅは分割回路170 の
出力に現われるPCM信号のスペクトルを示す。PCMワード
(word)は周波数fs／Nで生成される。
分割プロセスに関連する異なるスペクトルを示す。図２
ａはリード線110 で運ばれ変換される典型的な帯域制限
アナログ入力信号のスペクトルを示す。図２ｂは、リー
ド線120 上に存在しシグマデルタ変換プロセスから生じ
る、対応するシグマデルタ・パルスの列のスペクトルを
示す。前述のように、シグマデルタ・ビット・ストリー
ムはシグマデルタ変調周波数の値に等しい周期fsで周期
的に全帯域に広がる高いレベルの帯域外量子化雑音を有
する。図２ｃの破線は低域フィルタの周波数応答を示
し、その結果生じるフィルタされた信号は図２ｄに示す
スペクトルを有する。最後に、図２ｅは分割回路170 の
出力に現われるPCM信号のスペクトルを示す。PCMワード
(word)は周波数fs／Nで生成される。
【０００５】シグマデルタ技術は特にモデムを実現する
のによく適するから、シグマデルタ変換器に関連しかつ
PCM サンプル生成の位相制御を可能にする簡単で効率的
な分割フィルタの要求が生じている。
のによく適するから、シグマデルタ変換器に関連しかつ
PCM サンプル生成の位相制御を可能にする簡単で効率的
な分割フィルタの要求が生じている。
【０００６】
【発明が解決しようとする課題】本発明が解決すべき課
題は、シグマデルタ・パルスの列に対応するPCM サンプ
ルを生成する位相を制御できる分割フィルタを提供する
ことにある。
題は、シグマデルタ・パルスの列に対応するPCM サンプ
ルを生成する位相を制御できる分割フィルタを提供する
ことにある。
【０００７】
【課題を解決するための手段】この課題は、シグマデル
タ・クロック(fs)と同期するシグマデルタ・パルスの列
を下記の式に従ってパルス・コード変調(PCM) サンプル
の列に変換する分割フィルタを用い、
タ・クロック(fs)と同期するシグマデルタ・パルスの列
を下記の式に従ってパルス・コード変調(PCM) サンプル
の列に変換する分割フィルタを用い、
【数３】 かつPCM クロックと同期するＬ個のシグマデルタ・サン
プルのシーケンスから１つのPCM サンプルを計算する手
段を備える、本発明による分割フィルタにより解決され
る。本発明に従って、分割フィルタは少なくとも１つの
シグマデルタ・クロック周期の１つのシーケンスの計算
プロセスをシフトする手段を備えるので、計算されたPC
M の生成はアナログ信号中に存在する前記受取ったクロ
ックに関して位相制御することができる。
プルのシーケンスから１つのPCM サンプルを計算する手
段を備える、本発明による分割フィルタにより解決され
る。本発明に従って、分割フィルタは少なくとも１つの
シグマデルタ・クロック周期の１つのシーケンスの計算
プロセスをシフトする手段を備えるので、計算されたPC
M の生成はアナログ信号中に存在する前記受取ったクロ
ックに関して位相制御することができる。
【０００８】良好な実施例では、Ｐの値は３に等しく、
前記フィルタは下記の式により 3xN個の入力サンプルの
シーケンスから１つのPCM サンプルを計算する少なくと
も１つの計算手段(図６の350、360、370) を備える。
前記フィルタは下記の式により 3xN個の入力サンプルの
シーケンスから１つのPCM サンプルを計算する少なくと
も１つの計算手段(図６の350、360、370) を備える。
【数４】 ここで、C(n)は決定された分割係数Ｎに対応する分割フ
ィルタの係数のシーケンスである。前記フィルタは更に
決定された分割係数Ｎに対応するシーケンス C(n) を生
成する手段と前記シーケンスの各係数C(n)をシグマデル
タ入力サンプルS(i+n)に掛ける乗算手段とを備える。前
記フィルタは０に等しい係数C(3xN-1)の発生を検出し、
前記係数C(3xN-1)の検出に応答して次のPCM パルスの計
算プロセスの開始を１つのシグマデルタ・クロック・パ
ルスだけシフトする手段を備える。各計算手段の動作を
位相制御PCM クロックに同期させるために単に係数フィ
ルタの値の検査だけを必要とする簡単な位相制御分割フ
ィルタが提供される。
ィルタの係数のシーケンスである。前記フィルタは更に
決定された分割係数Ｎに対応するシーケンス C(n) を生
成する手段と前記シーケンスの各係数C(n)をシグマデル
タ入力サンプルS(i+n)に掛ける乗算手段とを備える。前
記フィルタは０に等しい係数C(3xN-1)の発生を検出し、
前記係数C(3xN-1)の検出に応答して次のPCM パルスの計
算プロセスの開始を１つのシグマデルタ・クロック・パ
ルスだけシフトする手段を備える。各計算手段の動作を
位相制御PCM クロックに同期させるために単に係数フィ
ルタの値の検査だけを必要とする簡単な位相制御分割フ
ィルタが提供される。
【０００９】前記フィルタは正確にシグマデルタ・クロ
ック(fs)を受取る３つの計算手段を備え、3xN個の連続
する入力シグマデルタ・パルスのシーケンスから１つの
PCMサンプルを計算することが望ましい。計算手段の各
々は、リセット・リード線及び制御リード線を有し、前
記制御リード線の状態により１増加又は２減少する動作
を実行するカウント手段、対応するシグマデルタ・サン
プルS(i+n)を掛ける係数の値C(n)を記憶する第１のレジ
スタ、及び前記第１のレジスタにロードされる次の係数
を計算するためにシグマデルタ・クロック周期毎に活動
状態になって前記カウント手段の内容に前記第１のレジ
スタの内容を加える加算手段 (327、337、347)を備え
る。更に、前記フィルタは前記決定された分割係数Ｎに
対応する係数C(n)のシーケンスの生成を前記計算手段に
提供するために制御及びリセット信号をそれぞれ生成す
る手段を備える。その結果、前記係数のシーケンスが分
割係数の値に関係なく自動的に生成され、かつ同じ物理
チップを種々のモデムに用いることができる利点が生じ
る。
ック(fs)を受取る３つの計算手段を備え、3xN個の連続
する入力シグマデルタ・パルスのシーケンスから１つの
PCMサンプルを計算することが望ましい。計算手段の各
々は、リセット・リード線及び制御リード線を有し、前
記制御リード線の状態により１増加又は２減少する動作
を実行するカウント手段、対応するシグマデルタ・サン
プルS(i+n)を掛ける係数の値C(n)を記憶する第１のレジ
スタ、及び前記第１のレジスタにロードされる次の係数
を計算するためにシグマデルタ・クロック周期毎に活動
状態になって前記カウント手段の内容に前記第１のレジ
スタの内容を加える加算手段 (327、337、347)を備え
る。更に、前記フィルタは前記決定された分割係数Ｎに
対応する係数C(n)のシーケンスの生成を前記計算手段に
提供するために制御及びリセット信号をそれぞれ生成す
る手段を備える。その結果、前記係数のシーケンスが分
割係数の値に関係なく自動的に生成され、かつ同じ物理
チップを種々のモデムに用いることができる利点が生じ
る。
【００１０】
【実施例】本発明の良好な実施例による分割フィルタは
可変分割係数による分割プロセスを提供する。遠隔通信
の分野で必要な種々のモデムを考慮すれば、このような
可変分割係数は最も役立つ。事実、一般的には、分割係
数Ｎの値は要求される信号対雑音比及び入力信号の帯域
幅を第一に考慮して選択される。シグマデルタ符号器及
び復号器はたぶん種々の異なる応用で用いられるから、
下記の２つの例に示すような可変でプログラマブルな分
割係数を有するシグマデルタ符号器を実現することが極
めて望ましい。最初の例はV32モデム又はDCEを考慮して
見出だすことができる。前記モデムに関連したエコー推
定及び打消し手法は少なくとも 80 dBに等しい信号対雑
音比を必要とする。図３は入力信号fbの帯域幅及びオー
バサンプリング(oversampling)周波数fsの関数のような
理論的な信号対雑音比の近似値を表わすテーブルを示
す。このテーブルでは、fs／fb、即ちオーバサンプリン
グ係数が少なくとも300に等しい場合に、80 dBの信号対
雑音比が与えられる。前記モデムの帯域幅はおよそ 3 k
Hzであるから、オーバサンプリング周波数は少なくとも
900 kHzでなければならない。もし V32 モデムが４サン
プル／ビット・タイムを用いれば、分割係数は 300／4
＝75 に等しくなる。逆に、ディジタル・ネットワーク
に接続しようとするベースバンド・モデムを考慮する
と、帯域幅は少なくとも72 kHzでなければならない。従
って、前記オーバサンプリング比 (300)は少なくとも20
MHz(300x72 kHz)の、実際には達成できない、オーバサ
ンプリング周波数になる。しかしながら、このようなベ
ースバンド・モデムは高度に複雑なエコー取消し手法を
必要としないから、60 dB の信号対雑音比で十分なこと
が分かる。図３は60 dBの信号対雑音比が少なくとも64
のオーバサンプリング比に対応し、（前記モデムが２サ
ンプル／ビット・タイムを用いるシグマデルタ符号器で
実現されると仮定すれば）64／2＝32 の分割係数を生じ
ることを示す。
可変分割係数による分割プロセスを提供する。遠隔通信
の分野で必要な種々のモデムを考慮すれば、このような
可変分割係数は最も役立つ。事実、一般的には、分割係
数Ｎの値は要求される信号対雑音比及び入力信号の帯域
幅を第一に考慮して選択される。シグマデルタ符号器及
び復号器はたぶん種々の異なる応用で用いられるから、
下記の２つの例に示すような可変でプログラマブルな分
割係数を有するシグマデルタ符号器を実現することが極
めて望ましい。最初の例はV32モデム又はDCEを考慮して
見出だすことができる。前記モデムに関連したエコー推
定及び打消し手法は少なくとも 80 dBに等しい信号対雑
音比を必要とする。図３は入力信号fbの帯域幅及びオー
バサンプリング(oversampling)周波数fsの関数のような
理論的な信号対雑音比の近似値を表わすテーブルを示
す。このテーブルでは、fs／fb、即ちオーバサンプリン
グ係数が少なくとも300に等しい場合に、80 dBの信号対
雑音比が与えられる。前記モデムの帯域幅はおよそ 3 k
Hzであるから、オーバサンプリング周波数は少なくとも
900 kHzでなければならない。もし V32 モデムが４サン
プル／ビット・タイムを用いれば、分割係数は 300／4
＝75 に等しくなる。逆に、ディジタル・ネットワーク
に接続しようとするベースバンド・モデムを考慮する
と、帯域幅は少なくとも72 kHzでなければならない。従
って、前記オーバサンプリング比 (300)は少なくとも20
MHz(300x72 kHz)の、実際には達成できない、オーバサ
ンプリング周波数になる。しかしながら、このようなベ
ースバンド・モデムは高度に複雑なエコー取消し手法を
必要としないから、60 dB の信号対雑音比で十分なこと
が分かる。図３は60 dBの信号対雑音比が少なくとも64
のオーバサンプリング比に対応し、（前記モデムが２サ
ンプル／ビット・タイムを用いるシグマデルタ符号器で
実現されると仮定すれば）64／2＝32 の分割係数を生じ
ることを示す。
【００１１】本発明による分割回路は下記の伝達関数
（関係１）に従ってＮ個のサンプルについて１つのフィ
ルタされた出力を計算することによりフィルタ及び分割
機能を同時に実行する。
（関係１）に従ってＮ個のサンプルについて１つのフィ
ルタされた出力を計算することによりフィルタ及び分割
機能を同時に実行する。
【数５】 これは分割に特に適している。ディジタル・フィルタの
係数は下記のＺ伝達関数（関係２）から得られる。
係数は下記のＺ伝達関数（関係２）から得られる。
【数６】
【００１２】本発明による装置に含まれたディジタル処
理システムによる１つのPCM サンプルの計算はＬ個の連
続する入力サンプルS(i)のセットによって実行される。
図５はPCM サンプルの計算プロセスを制御する本発明に
より実行される位相制御を示す。分割フィルタはシグマ
デルタ・パルスの列S(i), S(i+1), S(i+2), ... S(i+L-
1), S(i+L), S(i+L+1) ...を受取る。このシグマデルタ
・パルスの列から、分割フィルタはＮ個のシグマデルタ
・クロックの周期で１つのPCM サンプルを計算する。Ｌ
個のシグマデルタ・サンプルのセットは、受取ったクロ
ックと同相でPCM サンプル204a、204b及び204cが得られ
るように選択される。よって、図５で時点T(i+2)に対応
するPCM サンプル204bを与えるために、分割フィルタは
シーケンスS(i+2), S(i+3), ... , S(i+L+1)を処理す
る。しかしながら、モデムがより早い時点でサンプリン
グを行なう（即ち、時点Tiが最適である）と考えれば、
本発明による分割フィルタは、１つのシグマデルタ・ク
ロック・パルスずつ進められたシグマデルタ・パルスの
シーケンス、即ちPCM サンプル205bを生じるシーケンス
S(i+1), S(i+2), ... , S(i+L)を計算する。反対に、モ
デムがより遅い時点で正確なサンプリングを行なう（即
ち、時点T(i+3)が最適である）と考えれば、分割フィル
タは、１つのシグマデルタ・クロック・パルスずつ遅ら
されたシグマデルタ・パルスのシーケンス、即ちPCMサ
ンプル205cを生じるシーケンス S(i+3), S(i+4), ... ,
S(i+L+2)を計算する。よって、Ｌ個の入力シグマデル
タ・サンプルの異なるシーケンスの計算プロセスが提供
され、PCM サンプリング時点を早め又は遅らせることが
できる。PCM パルスの計算を遅延させるか又はシフトさ
せるかの決定は、受取った信号を分析して含まれている
受信クロックを取出す機構によって行なわれる。前記機
構は当業者にはよく知られているので、その詳細な説明
は行なわない。PCM サンプルを生じるシグマデルタ・パ
ルスの計算プロセスの制御はモデムにおける位相制御を
提供する。
理システムによる１つのPCM サンプルの計算はＬ個の連
続する入力サンプルS(i)のセットによって実行される。
図５はPCM サンプルの計算プロセスを制御する本発明に
より実行される位相制御を示す。分割フィルタはシグマ
デルタ・パルスの列S(i), S(i+1), S(i+2), ... S(i+L-
1), S(i+L), S(i+L+1) ...を受取る。このシグマデルタ
・パルスの列から、分割フィルタはＮ個のシグマデルタ
・クロックの周期で１つのPCM サンプルを計算する。Ｌ
個のシグマデルタ・サンプルのセットは、受取ったクロ
ックと同相でPCM サンプル204a、204b及び204cが得られ
るように選択される。よって、図５で時点T(i+2)に対応
するPCM サンプル204bを与えるために、分割フィルタは
シーケンスS(i+2), S(i+3), ... , S(i+L+1)を処理す
る。しかしながら、モデムがより早い時点でサンプリン
グを行なう（即ち、時点Tiが最適である）と考えれば、
本発明による分割フィルタは、１つのシグマデルタ・ク
ロック・パルスずつ進められたシグマデルタ・パルスの
シーケンス、即ちPCM サンプル205bを生じるシーケンス
S(i+1), S(i+2), ... , S(i+L)を計算する。反対に、モ
デムがより遅い時点で正確なサンプリングを行なう（即
ち、時点T(i+3)が最適である）と考えれば、分割フィル
タは、１つのシグマデルタ・クロック・パルスずつ遅ら
されたシグマデルタ・パルスのシーケンス、即ちPCMサ
ンプル205cを生じるシーケンス S(i+3), S(i+4), ... ,
S(i+L+2)を計算する。よって、Ｌ個の入力シグマデル
タ・サンプルの異なるシーケンスの計算プロセスが提供
され、PCM サンプリング時点を早め又は遅らせることが
できる。PCM パルスの計算を遅延させるか又はシフトさ
せるかの決定は、受取った信号を分析して含まれている
受信クロックを取出す機構によって行なわれる。前記機
構は当業者にはよく知られているので、その詳細な説明
は行なわない。PCM サンプルを生じるシグマデルタ・パ
ルスの計算プロセスの制御はモデムにおける位相制御を
提供する。
【００１３】本発明の良好な実施例では、ｐの値は３に
等しくなるように選択される。この場合、本発明による
装置に含まれたディジタル処理システムによる１つのPC
M サンプルの計算はL＝3xN個の連続する入力サンプルS
(i)のセットにより実行され、Ｎは分割係数に等しい。P
CM 出力サンプルは下記の式（関係３）に等しい。
等しくなるように選択される。この場合、本発明による
装置に含まれたディジタル処理システムによる１つのPC
M サンプルの計算はL＝3xN個の連続する入力サンプルS
(i)のセットにより実行され、Ｎは分割係数に等しい。P
CM 出力サンプルは下記の式（関係３）に等しい。
【数７】
【００１４】計算に用いる係数は前記関係３の式から得
られる下記の式で与えられる。 ・ n＝0 ... N-1 (W0 ウィンドウ)の場合 Ｃn ＝ n((n+1)／2) ・ n＝N ... 2N-1 (W1 ウィンドウ)の場合 Ｃn ＝ N((N+1)／2)+(n-N)(2N-1-n) ・ n＝2N ... 3N-1 (W2 ウィンドウ)の場合 Ｃn ＝ (3N-n-1)((3N-n)／2)
られる下記の式で与えられる。 ・ n＝0 ... N-1 (W0 ウィンドウ)の場合 Ｃn ＝ n((n+1)／2) ・ n＝N ... 2N-1 (W1 ウィンドウ)の場合 Ｃn ＝ N((N+1)／2)+(n-N)(2N-1-n) ・ n＝2N ... 3N-1 (W2 ウィンドウ)の場合 Ｃn ＝ (3N-n-1)((3N-n)／2)
【００１５】ここで、次のように定義する。 Ｃi+1 ＝ Ｃi + Δi Δi+1 ＝ Δi + δi
【００１６】次の関係式が成立つ。 ・ n ＝ 0 ... N-1 の場合 Ｃn ＝ n((n+1)／2) Ｃn+1 ＝ (n+1)((n+2)／2) Δn ＝ n+1 δn ＝ +1 ・ n ＝ N ... 2xN-1 の場合 Ｃn ＝ N((N+1)／2)+(n-N)(2N-1-n) Ｃn+1 ＝ N((N+1)／2)+(n+1-N)(2N-n-2) Δn ＝ 3N-2n-2 δn ＝ -2 ・ n ＝ 2xN ... 3xN-1 の場合 Ｃn ＝ (3N-n-1)((3N-n)／2) Ｃn+1 ＝ (3N-n-2)((3N-n-1)／2) Δn ＝ -3N+n+1 δn ＝ +1
【００１７】よって、フィルタ係数は重要な特性により
特徴づけられる３つの特有のグループ：２つの連続する
係数の間の差が１からＮまでのステップ毎に１ずつ増加
される第１のグループ（即ちウィンドウw0）、２つの連
続する係数の間の差がＮから2xN-1 までのステップ毎に
２ずつ減少される第２のグループ（ウィンドウw1）、及
び２つの連続する係数の間の差が2xNから3xN-1までのス
テップ毎に１ずつ増加される第３のグループ（ウィンド
ウw2）に分割できる。これは分割係数Ｎの値から完全に
独立している。図４は本発明による分割回路に関連する
フィルタ関数の係数の変化を示す。
特徴づけられる３つの特有のグループ：２つの連続する
係数の間の差が１からＮまでのステップ毎に１ずつ増加
される第１のグループ（即ちウィンドウw0）、２つの連
続する係数の間の差がＮから2xN-1 までのステップ毎に
２ずつ減少される第２のグループ（ウィンドウw1）、及
び２つの連続する係数の間の差が2xNから3xN-1までのス
テップ毎に１ずつ増加される第３のグループ（ウィンド
ウw2）に分割できる。これは分割係数Ｎの値から完全に
独立している。図４は本発明による分割回路に関連する
フィルタ関数の係数の変化を示す。
【００１８】図６及び図７は分割プロセスの位相制御を
提供しかつ下記の関係式に従って値DELTA(i)の生成から
係数C(n)の値を連続して計算する本発明によるシグマデ
ルタ変換器の分割回路を示す。 C(i+1) ＝ C(i) + DELTA(i)
提供しかつ下記の関係式に従って値DELTA(i)の生成から
係数C(n)の値を連続して計算する本発明によるシグマデ
ルタ変換器の分割回路を示す。 C(i+1) ＝ C(i) + DELTA(i)
【００１９】以下に説明するように、パラメータDELTA
(i)のシーケンスの生成による係数の計算は任意の所望
の分割係数の値を与えるので、種々のモデムで分割フィ
ルタの使用が可能になる。
(i)のシーケンスの生成による係数の計算は任意の所望
の分割係数の値を与えるので、種々のモデムで分割フィ
ルタの使用が可能になる。
【００２０】図６は、INPUT SPL(入力サービス優先リス
ト)リード線301上のシグマデルタ・パルスの列を受取
り、それをPCMデータバス303上のPCM ワードに変換す
る、フィルタ及び分割装置の詳細な構造を示す。そのた
めに、前記装置はリード線300 上のオーバサンプリング
周波数クロックfs(C) 及びリード線302上のPCMクロック
を受取る。１つのPCM サンプルの計算は、３つの対応す
る計算ブロック350、360及び370 によってそれぞれ実行
される３つの別個の計算によって行なわれ、各計算ブロ
ックはリード線301 で受取った3xN個の入力サンプルの
セットから１つのPCMサンプルを計算する。計算ブロッ
ク350、360及び370 は、それぞれ、分割フィルタのクロ
ック制御構造を詳細に示す図７に示すようにリード線30
2上のPCMクロックを受取る復号回路310 によって生成さ
れる３つの位相遅延クロックR0、R1及びR2のセットによ
り駆動される。図７に関して、復号回路310はPCMクロッ
クの周波数の３分の１の値の周波数の３つの位相遅延ク
ロックR0、R1、R2のセットを、リード線304、305及び30
6にそれぞれ生成する。PCMクロック、信号R0、R1及びR2
の典型的な波形は図８及び図９に示す。３つの計算ブロ
ック350、360及び370 の使用により、Ｎ入力サンプルS
(i)毎に１つのPCM サンプルを完全に生成することがで
きるので、所望の分割係数Ｎによる完全なダウンサンプ
リング(downsampling)を可能にする。
ト)リード線301上のシグマデルタ・パルスの列を受取
り、それをPCMデータバス303上のPCM ワードに変換す
る、フィルタ及び分割装置の詳細な構造を示す。そのた
めに、前記装置はリード線300 上のオーバサンプリング
周波数クロックfs(C) 及びリード線302上のPCMクロック
を受取る。１つのPCM サンプルの計算は、３つの対応す
る計算ブロック350、360及び370 によってそれぞれ実行
される３つの別個の計算によって行なわれ、各計算ブロ
ックはリード線301 で受取った3xN個の入力サンプルの
セットから１つのPCMサンプルを計算する。計算ブロッ
ク350、360及び370 は、それぞれ、分割フィルタのクロ
ック制御構造を詳細に示す図７に示すようにリード線30
2上のPCMクロックを受取る復号回路310 によって生成さ
れる３つの位相遅延クロックR0、R1及びR2のセットによ
り駆動される。図７に関して、復号回路310はPCMクロッ
クの周波数の３分の１の値の周波数の３つの位相遅延ク
ロックR0、R1、R2のセットを、リード線304、305及び30
6にそれぞれ生成する。PCMクロック、信号R0、R1及びR2
の典型的な波形は図８及び図９に示す。３つの計算ブロ
ック350、360及び370 の使用により、Ｎ入力サンプルS
(i)毎に１つのPCM サンプルを完全に生成することがで
きるので、所望の分割係数Ｎによる完全なダウンサンプ
リング(downsampling)を可能にする。
【００２１】第１の計算ブロック350 はフィルタ及び分
割プロセスで用いられる係数C(n)の値を記憶するCOEFF0
レジスタ320を備える。COEFF0レジスタ320はADDER0加算
回路327の対応する出力バスに接続された入力バスを有
する。ブロック350は、ADDER0加算回路327の出力バスに
接続された入力バスを有するACCU0累算器322 も備え
る。以下に説明するように、ADDER0加算回路327 は新た
に計算された係数及び前記関係３に従って一部分のPCM
結果：C0xSi+C1xS(i+1)+C2xS(i+2) ...を計算するため
に二者択一的に用いられる。リード線392上のENABLE0信
号をENABLE入力で受取りリード線391上のUP／DOWN0制御
信号を受取るINCCTR0カウンタ321は、DELTA(i)の値を連
続的に生成するために用いられる。INCCTR0カウンタ321
の内容の更新はリード線391上に存在するUP／DOWN0制御
信号の状態によって１を増加し又は２を減少することに
より実行される。INCCTR0カウンタ321の出力バスはMPX0
多重化回路324の第１の入力バスに接続される。MPX0多
重化回路324の第２の入力バスはACCU0累算器322の出力
バスに接続される。MPX0多重化回路324はリード線300上
のオーバサンプリング・クロックfs(C)によって制御さ
れる。MPX0多重化回路324はADDER0加算回路327 の第１
の入力バスに接続される出力バスを有し、ADDER0加算回
路327 はXOR回路ブロック323の出力バスに接続された第
２の入力バスを有する。XOR回路ブロック323はXOR回路
のセットであり、XOR回路の各々はANDゲート326の出力
に接続された第１の入力とCOEFF0レジスタ320 の出力バ
スの対応するリード線に接続された第２の入力とを有す
る。ANDゲート326はリード線300 上のオーバサンプリン
グ・クロックfs(C) を受取る第１の入力とシグマデルタ
・パルスの列の入力サンプルを受取る第２の入力とを有
する。ANDゲート326の出力はADDER0加算回路 327のキャ
リイン(Carry in)入力にも接続される。ACCU0累算器322
の出力はゲート325 の入力に接続され、ゲート325は3xN
個のシグマデルタ・クロック・パルス毎に計算されたPC
Mサンプルを一組のORゲート314の第１の入力に送る。CO
EFF0レジスタ320、INCCTR0カウンタ321、ACCU0累算器32
2及びゲート325は、図７の復号回路310 により生成され
る第１のR0クロックを受取る。COEFF0レジスタ320、INC
CTR0カウンタ321及びACCU0累算器322はリード線300上に
存在するオーバサンプリング・クロックＣも受取る。
割プロセスで用いられる係数C(n)の値を記憶するCOEFF0
レジスタ320を備える。COEFF0レジスタ320はADDER0加算
回路327の対応する出力バスに接続された入力バスを有
する。ブロック350は、ADDER0加算回路327の出力バスに
接続された入力バスを有するACCU0累算器322 も備え
る。以下に説明するように、ADDER0加算回路327 は新た
に計算された係数及び前記関係３に従って一部分のPCM
結果：C0xSi+C1xS(i+1)+C2xS(i+2) ...を計算するため
に二者択一的に用いられる。リード線392上のENABLE0信
号をENABLE入力で受取りリード線391上のUP／DOWN0制御
信号を受取るINCCTR0カウンタ321は、DELTA(i)の値を連
続的に生成するために用いられる。INCCTR0カウンタ321
の内容の更新はリード線391上に存在するUP／DOWN0制御
信号の状態によって１を増加し又は２を減少することに
より実行される。INCCTR0カウンタ321の出力バスはMPX0
多重化回路324の第１の入力バスに接続される。MPX0多
重化回路324の第２の入力バスはACCU0累算器322の出力
バスに接続される。MPX0多重化回路324はリード線300上
のオーバサンプリング・クロックfs(C)によって制御さ
れる。MPX0多重化回路324はADDER0加算回路327 の第１
の入力バスに接続される出力バスを有し、ADDER0加算回
路327 はXOR回路ブロック323の出力バスに接続された第
２の入力バスを有する。XOR回路ブロック323はXOR回路
のセットであり、XOR回路の各々はANDゲート326の出力
に接続された第１の入力とCOEFF0レジスタ320 の出力バ
スの対応するリード線に接続された第２の入力とを有す
る。ANDゲート326はリード線300 上のオーバサンプリン
グ・クロックfs(C) を受取る第１の入力とシグマデルタ
・パルスの列の入力サンプルを受取る第２の入力とを有
する。ANDゲート326の出力はADDER0加算回路 327のキャ
リイン(Carry in)入力にも接続される。ACCU0累算器322
の出力はゲート325 の入力に接続され、ゲート325は3xN
個のシグマデルタ・クロック・パルス毎に計算されたPC
Mサンプルを一組のORゲート314の第１の入力に送る。CO
EFF0レジスタ320、INCCTR0カウンタ321、ACCU0累算器32
2及びゲート325は、図７の復号回路310 により生成され
る第１のR0クロックを受取る。COEFF0レジスタ320、INC
CTR0カウンタ321及びACCU0累算器322はリード線300上に
存在するオーバサンプリング・クロックＣも受取る。
【００２２】同様に、第２の計算ブロック360はフィル
タ及び分割プロセスの係数C(n) の値を記憶するCOEFF1
レジスタ330を備え、COEFF1レジスタ330 はADDER1加算
回路337の対応する出力に接続された入力を有する。計
算ブロック360 はADDER1加算回路337の出力バスに接続
された入力バスを有するACCU1累算器332 も備える。以
下に説明するように、ADDER1加算回路337 は新たに計算
された係数と前記関係３に従って計算された値の結果 C
0xSi + C1xS(i+1) + C2xS(i+2)とを計算するために二者
択一的に用いられる。イネーブル入力でリード線394上
のENABLE1信号を受取りリード線393上のUP／DOWN1制御
信号を受取るINCCTR1カウンタ331は計算ブロック360に
必要なシグマデルタ・サンプルの二番目のセットの処理
に要する DELTA(i)の値を連続的に生成するために用い
られる。INCCTR1カウンタ331の更新は、リード線393上
のUP／DOWN1制御信号の状態によって１を増加し又は２
を減少することにより実行される。INCCTR1カウンタ331
の出力バスはMPX1多重化回路334 の第１の入力バスに接
続される。MPX1多重化回路334の第２の入力バスはACCU1
累算器332 の出力バスに接続される。MPX1多重化回路33
4はリード線300上のオーバサンプリング・クロックfs
(C)によって制御される。MPX1多重化回路334はADDER1加
算回路337の第１の入力バスに接続される出力バスを有
し、ADDER1加算回路337 はXOR回路ブロック333の出力バ
スに接続された第２の入力バスを有する。XOR回路ブロ
ック333はXOR回路のセットであり、XOR回路の各々はAND
ゲート336 の出力に接続された第１の入力とCOEFF1レジ
スタ330 の出力バスの対応するリード線に接続された第
２の入力とを有する。ANDゲート336はリード線300 上の
オーバサンプリング・クロックfs(C) を受取る第１の入
力と前記シグマデルタ変換器から来る入力サンプルを受
取る第２の入力とを有する。ANDゲート336の出力はADDE
R1加算回路337のキャリイン入力にも接続される。ACCU1
累算器332の出力はゲート335の入力に接続され、ゲート
335は計算ブロック360 により3xN個のシグマデルタ・ク
ロック・パルス毎に計算されたPCM サンプルを出力し、
その出力は一組のORゲート314の二番目の入力バスに伝
達される。前述にように、COEFF1レジスタ330、INCCTR1
カウンタ331、ACCU1累算器332及びゲート335は、図７の
復号回路310により生成される第２のR1クロックを受取
る。COEFF1レジスタ330、INCCTR1カウンタ331 及びACCU
1累算器332 はリード線300上に存在するオーバサンプリ
ング・クロックfs(c)も受取る。
タ及び分割プロセスの係数C(n) の値を記憶するCOEFF1
レジスタ330を備え、COEFF1レジスタ330 はADDER1加算
回路337の対応する出力に接続された入力を有する。計
算ブロック360 はADDER1加算回路337の出力バスに接続
された入力バスを有するACCU1累算器332 も備える。以
下に説明するように、ADDER1加算回路337 は新たに計算
された係数と前記関係３に従って計算された値の結果 C
0xSi + C1xS(i+1) + C2xS(i+2)とを計算するために二者
択一的に用いられる。イネーブル入力でリード線394上
のENABLE1信号を受取りリード線393上のUP／DOWN1制御
信号を受取るINCCTR1カウンタ331は計算ブロック360に
必要なシグマデルタ・サンプルの二番目のセットの処理
に要する DELTA(i)の値を連続的に生成するために用い
られる。INCCTR1カウンタ331の更新は、リード線393上
のUP／DOWN1制御信号の状態によって１を増加し又は２
を減少することにより実行される。INCCTR1カウンタ331
の出力バスはMPX1多重化回路334 の第１の入力バスに接
続される。MPX1多重化回路334の第２の入力バスはACCU1
累算器332 の出力バスに接続される。MPX1多重化回路33
4はリード線300上のオーバサンプリング・クロックfs
(C)によって制御される。MPX1多重化回路334はADDER1加
算回路337の第１の入力バスに接続される出力バスを有
し、ADDER1加算回路337 はXOR回路ブロック333の出力バ
スに接続された第２の入力バスを有する。XOR回路ブロ
ック333はXOR回路のセットであり、XOR回路の各々はAND
ゲート336 の出力に接続された第１の入力とCOEFF1レジ
スタ330 の出力バスの対応するリード線に接続された第
２の入力とを有する。ANDゲート336はリード線300 上の
オーバサンプリング・クロックfs(C) を受取る第１の入
力と前記シグマデルタ変換器から来る入力サンプルを受
取る第２の入力とを有する。ANDゲート336の出力はADDE
R1加算回路337のキャリイン入力にも接続される。ACCU1
累算器332の出力はゲート335の入力に接続され、ゲート
335は計算ブロック360 により3xN個のシグマデルタ・ク
ロック・パルス毎に計算されたPCM サンプルを出力し、
その出力は一組のORゲート314の二番目の入力バスに伝
達される。前述にように、COEFF1レジスタ330、INCCTR1
カウンタ331、ACCU1累算器332及びゲート335は、図７の
復号回路310により生成される第２のR1クロックを受取
る。COEFF1レジスタ330、INCCTR1カウンタ331 及びACCU
1累算器332 はリード線300上に存在するオーバサンプリ
ング・クロックfs(c)も受取る。
【００２３】同様に、第３の計算ブロック370は三番目
のシリーズの3xN個の入力サンプルのフィルタ及び分割
プロセスに必要な係数C(n) の値を記憶するCOEFF2レジ
スタ340を備える。COEFF2レジスタ340はADDER2加算回路
347の出力バスに接続される入力バスを有する。計算ブ
ロック370はADDER2加算回路347の出力バスに接続された
入力バスを有するACCU2累算器342も備える。以下に説明
するように、ADDER2加算回路347は新たに計算された係
数と前記関係３に従って計算された値 C0xSi + C1xS(i+
1) + C2xS(i+2)を計算するために二者択一的に用いられ
る。イネーブル入力でリード線396上のENABLE2信号を受
取りリード線395上のUP／DOWN2制御信号を受取るINCCTR
2カウンタ341は、計算ブロック370により三番目の3xN個
の入力サンプルのセットの処理に必要なDELTA(i)の値を
連続的に生成するために用いられる。INCCTR0カウンタ
及びINCCTR1カウンタの場合と同様に、INCCTR2カウンタ
341内のデルタの更新はリード線395上のUP／DOWN2制御
信号の状態によって１を増加し又は２を減少することに
より実行される。INCCTR2カウンタ341の出力バスはMPX2
多重化回路344の第１の入力バスに接続される。MPX2多
重化回路344の第２の入力バスはACCU2累算器342の出力
バスに接続される。MPX2多重化回路344はリード線300上
のオーバサンプリング・クロックＣによって制御され
る。MPX2多重化回路 344はADDER2加算回路347の第１の
入力バスに接続される出力バスを有し、ADDER2 加算回
路347はXOR回路ブロック343 の出力バスに接続された第
２の入力バスを有する。XOR回路ブロック343は一組のXO
R回路であり、XOR回路の各々はANDゲート346の出力に接
続された第１の入力とCOEFF2レジスタ340 の出力バスの
対応するリード線に接続された第２の入力とを有する。
ANDゲート346はリード線300 上のオーバサンプリング・
クロックfs(C) を受取る第１の入力と前記シグマデルタ
変換器から来る入力サンプルを受取る第２の入力を有す
る。ANDゲート346の出力はADDER2加算回路347 のキャリ
イン入力にも接続される。ACCU2累算器342の出力はゲー
ト345 の入力に接続され、ゲート345は3xN個のシグマデ
ルタ・クロックの周期で所望のPCM サンプルを出力し、
それを一組のORゲート314 の三番目の入力バスに送る。
前述のように、COEFF2レジスタ340、INCCTR2カウンタ34
1、ACCU2累算器342 及びゲート345は、図５の復号回路3
10により生成される第３のR2クロックを受取る。COEFF2
レジスタ340、INCCTR2カウンタ341及びACCU2累算器342
はリード線300上に存在するオーバサンプリング・クロ
ックfs(c)も受取る。
のシリーズの3xN個の入力サンプルのフィルタ及び分割
プロセスに必要な係数C(n) の値を記憶するCOEFF2レジ
スタ340を備える。COEFF2レジスタ340はADDER2加算回路
347の出力バスに接続される入力バスを有する。計算ブ
ロック370はADDER2加算回路347の出力バスに接続された
入力バスを有するACCU2累算器342も備える。以下に説明
するように、ADDER2加算回路347は新たに計算された係
数と前記関係３に従って計算された値 C0xSi + C1xS(i+
1) + C2xS(i+2)を計算するために二者択一的に用いられ
る。イネーブル入力でリード線396上のENABLE2信号を受
取りリード線395上のUP／DOWN2制御信号を受取るINCCTR
2カウンタ341は、計算ブロック370により三番目の3xN個
の入力サンプルのセットの処理に必要なDELTA(i)の値を
連続的に生成するために用いられる。INCCTR0カウンタ
及びINCCTR1カウンタの場合と同様に、INCCTR2カウンタ
341内のデルタの更新はリード線395上のUP／DOWN2制御
信号の状態によって１を増加し又は２を減少することに
より実行される。INCCTR2カウンタ341の出力バスはMPX2
多重化回路344の第１の入力バスに接続される。MPX2多
重化回路344の第２の入力バスはACCU2累算器342の出力
バスに接続される。MPX2多重化回路344はリード線300上
のオーバサンプリング・クロックＣによって制御され
る。MPX2多重化回路 344はADDER2加算回路347の第１の
入力バスに接続される出力バスを有し、ADDER2 加算回
路347はXOR回路ブロック343 の出力バスに接続された第
２の入力バスを有する。XOR回路ブロック343は一組のXO
R回路であり、XOR回路の各々はANDゲート346の出力に接
続された第１の入力とCOEFF2レジスタ340 の出力バスの
対応するリード線に接続された第２の入力とを有する。
ANDゲート346はリード線300 上のオーバサンプリング・
クロックfs(C) を受取る第１の入力と前記シグマデルタ
変換器から来る入力サンプルを受取る第２の入力を有す
る。ANDゲート346の出力はADDER2加算回路347 のキャリ
イン入力にも接続される。ACCU2累算器342の出力はゲー
ト345 の入力に接続され、ゲート345は3xN個のシグマデ
ルタ・クロックの周期で所望のPCM サンプルを出力し、
それを一組のORゲート314 の三番目の入力バスに送る。
前述のように、COEFF2レジスタ340、INCCTR2カウンタ34
1、ACCU2累算器342 及びゲート345は、図５の復号回路3
10により生成される第３のR2クロックを受取る。COEFF2
レジスタ340、INCCTR2カウンタ341及びACCU2累算器342
はリード線300上に存在するオーバサンプリング・クロ
ックfs(c)も受取る。
【００２４】本発明によればフィルタ及び分割回路の動
作は下記のようになる。
作は下記のようになる。
【００２５】第１の計算ブロック350を考察すると、リ
ード線300上に存在するオーバサンプリング・クロックf
s(C)のクロック周期毎に、INCCTR0カウンタ321 はリー
ド線391上のUP／DOWN0信号の状態により１を増加するか
又は２を減少することによって図４に示すシーケンスDE
LTA(i)の次の要素を生成する。次いで、COEFF0レジスタ
320 で係数C(n)の更新が実行される。そのために、オー
バサンプリング・クロック周期fs(C)の前半部で、即ち
リード線300上のfsクロックが低いレベルである時に、M
PX0多重化回路324 はINCCTR0カウンタ321の出力バスで
運ばれた値DELTA(i)をADDER0加算回路327の第１の入力
バスに送る。リード線300上のオーバサンプリング・ク
ロックfs(C)も低いレベルであるからANDゲート326 の出
力は低いレベルにセットされるので、ADDER0加算回路32
7の第２の入力バスはXOR回路ブロック323を介してCOEFF
0レジスタ320 の内容を受取る。同様に、ADDER0加算回
路327のキャリイン入力も低いレベルである。よってADD
ER0加算回路327は計算：C(n)＝C(n-1) + DELTA(n-1)を
実行し、結果C(n)はシグマデルタ・クロック周期の立上
りエッジ、即ちシグマデルタ・クロック周期の前半部の
終りでCOEFF0レジスタ320 に記憶される。オーバサンプ
リング・クロック周期の後半部で、即ち前記クロックが
高いレベルのとき、MPX0多重化回路324はACCU0累算器32
2 の内容をADDER0加算回路327の第１の入力バスに送る
と同時に、その第２の入力バスはXORゲート 323の出力
を受取る。XORゲート323は、オーバサンプリング・クロ
ック周期の後半部でリード線301 上に存在している入力
サンプルSPLの値により、COEFF0レジスタ320の内容又は
その逆の値をADDER0加算回路327に送る。同時に、入力
サンプルSPLの値はANDゲート326を介してADDER0キャリ
イン入力リード線に送られる。これは前記関係３に参照
された項の計算を行なう極めて簡単な方法を与える。よ
って、シグマデルタ・クロック周期の後半部で、リード
線301 上の入力シグマデルタ・サンプル S(i+1)はCOEFF
0レジスタ320に記憶された係数C(n)の値を掛け、その結
果 C(n)xS(i+n) はADDER0加算回路327によりACCU0累算
器322の内容に加えられる。前記加算の結果、即ちPCMサ
ンプル C(0)xS(i) + C(1)xS(i+1) + C(2)xS(i+2)... の
一部分の計算は、オーバサンプリング・クロックfsの立
下りエッジ、即ちシグマデルタ・クロックfsのクロック
周期の後半部の終りでACCU0累算器322にロードされる。
INCCTR0カウンタ321は計算ブロック350によるPCMサンプ
ルの計算に必要なシーケンスDELTA(i)を連続的に生成す
るために用いられ、下記のように動作する。すなわち、
UP／DOWN0信号の状態が低いレベルのとき、リード線300
上のオーバサンプリング・クロックfs(C)が高いレベル
に移ると、INCCTR0カウンタ321 は１増加される。逆
に、カウンタ311の出力が高いレベルにセットされる
と、INCCTR0カウンタ321はリード線300上のオーバサン
プリング・クロック周期の立上りエッジで２減少され
る。INCCTR0カウンタ321の増加／減少プロセスはリード
線392上のENABLE0信号が高いレベルにセットされるとき
だけ可能である。 INCCTR0カウンタ321 の構造は当業者
によく知られているので詳細な説明は行なわない。よっ
て、INCCTR0カウンタ321は、クロック周期毎に、より正
確にはオーバサンプリング・クロック周期の半分毎に前
記クロックが高いレベルに移ると、関係式 C(n)＝C(n-
1) + DELTA(n-1)に従ってPCM サンプルを計算するのに
必要な係数の値の更新に用いられるDELTA の値を記憶す
る。前記係数C(n)の値の更新は次のクロック周期の前半
部で起きる。図７の復号回路310 で生成されたR0クロッ
クは異なるレジスタ及びカウンタをリセットするために
用いられる。COEFF0レジスタ 320及びINCCTR0カウンタ3
21及びカウンタ311はリード線3O4 上のR0クロックが高
いレベルに移るとリセットされる。逆に、ACCU0累算器3
22は前記R0クロックが低いレベルに移るとリセットされ
る。
ード線300上に存在するオーバサンプリング・クロックf
s(C)のクロック周期毎に、INCCTR0カウンタ321 はリー
ド線391上のUP／DOWN0信号の状態により１を増加するか
又は２を減少することによって図４に示すシーケンスDE
LTA(i)の次の要素を生成する。次いで、COEFF0レジスタ
320 で係数C(n)の更新が実行される。そのために、オー
バサンプリング・クロック周期fs(C)の前半部で、即ち
リード線300上のfsクロックが低いレベルである時に、M
PX0多重化回路324 はINCCTR0カウンタ321の出力バスで
運ばれた値DELTA(i)をADDER0加算回路327の第１の入力
バスに送る。リード線300上のオーバサンプリング・ク
ロックfs(C)も低いレベルであるからANDゲート326 の出
力は低いレベルにセットされるので、ADDER0加算回路32
7の第２の入力バスはXOR回路ブロック323を介してCOEFF
0レジスタ320 の内容を受取る。同様に、ADDER0加算回
路327のキャリイン入力も低いレベルである。よってADD
ER0加算回路327は計算：C(n)＝C(n-1) + DELTA(n-1)を
実行し、結果C(n)はシグマデルタ・クロック周期の立上
りエッジ、即ちシグマデルタ・クロック周期の前半部の
終りでCOEFF0レジスタ320 に記憶される。オーバサンプ
リング・クロック周期の後半部で、即ち前記クロックが
高いレベルのとき、MPX0多重化回路324はACCU0累算器32
2 の内容をADDER0加算回路327の第１の入力バスに送る
と同時に、その第２の入力バスはXORゲート 323の出力
を受取る。XORゲート323は、オーバサンプリング・クロ
ック周期の後半部でリード線301 上に存在している入力
サンプルSPLの値により、COEFF0レジスタ320の内容又は
その逆の値をADDER0加算回路327に送る。同時に、入力
サンプルSPLの値はANDゲート326を介してADDER0キャリ
イン入力リード線に送られる。これは前記関係３に参照
された項の計算を行なう極めて簡単な方法を与える。よ
って、シグマデルタ・クロック周期の後半部で、リード
線301 上の入力シグマデルタ・サンプル S(i+1)はCOEFF
0レジスタ320に記憶された係数C(n)の値を掛け、その結
果 C(n)xS(i+n) はADDER0加算回路327によりACCU0累算
器322の内容に加えられる。前記加算の結果、即ちPCMサ
ンプル C(0)xS(i) + C(1)xS(i+1) + C(2)xS(i+2)... の
一部分の計算は、オーバサンプリング・クロックfsの立
下りエッジ、即ちシグマデルタ・クロックfsのクロック
周期の後半部の終りでACCU0累算器322にロードされる。
INCCTR0カウンタ321は計算ブロック350によるPCMサンプ
ルの計算に必要なシーケンスDELTA(i)を連続的に生成す
るために用いられ、下記のように動作する。すなわち、
UP／DOWN0信号の状態が低いレベルのとき、リード線300
上のオーバサンプリング・クロックfs(C)が高いレベル
に移ると、INCCTR0カウンタ321 は１増加される。逆
に、カウンタ311の出力が高いレベルにセットされる
と、INCCTR0カウンタ321はリード線300上のオーバサン
プリング・クロック周期の立上りエッジで２減少され
る。INCCTR0カウンタ321の増加／減少プロセスはリード
線392上のENABLE0信号が高いレベルにセットされるとき
だけ可能である。 INCCTR0カウンタ321 の構造は当業者
によく知られているので詳細な説明は行なわない。よっ
て、INCCTR0カウンタ321は、クロック周期毎に、より正
確にはオーバサンプリング・クロック周期の半分毎に前
記クロックが高いレベルに移ると、関係式 C(n)＝C(n-
1) + DELTA(n-1)に従ってPCM サンプルを計算するのに
必要な係数の値の更新に用いられるDELTA の値を記憶す
る。前記係数C(n)の値の更新は次のクロック周期の前半
部で起きる。図７の復号回路310 で生成されたR0クロッ
クは異なるレジスタ及びカウンタをリセットするために
用いられる。COEFF0レジスタ 320及びINCCTR0カウンタ3
21及びカウンタ311はリード線3O4 上のR0クロックが高
いレベルに移るとリセットされる。逆に、ACCU0累算器3
22は前記R0クロックが低いレベルに移るとリセットされ
る。
【００２６】リード線391上のUP／DOWN0とリード線392
上のENABLE0制御信号の生成により、INCCTR0カウンタ32
1の内容は、DELTA(i)の値の変化を示す図４の波形に完
全に適合する。よって、3xN 個の連続するオーバサンプ
リング・クロック周期の終りで、ACCUO累算器322は下記
の式によりシグマデルタ・パルスから取出された１つの
PCMサンプルの値をロードされる。
上のENABLE0制御信号の生成により、INCCTR0カウンタ32
1の内容は、DELTA(i)の値の変化を示す図４の波形に完
全に適合する。よって、3xN 個の連続するオーバサンプ
リング・クロック周期の終りで、ACCUO累算器322は下記
の式によりシグマデルタ・パルスから取出された１つの
PCMサンプルの値をロードされる。
【数８】
【００２７】PCMサンプルはR0クロックのパルス毎にゲ
ート325の出力に送られ、ORゲート314の最初の入力で受
取る。計算ブロック350により計算されたPCM 出力サン
プルの生成に個数3xNの入力サンプルが必要とされてい
るから、計算ブロック350により生成されたPCM サンプ
ルは周波数fs／3Nで現われる。
ート325の出力に送られ、ORゲート314の最初の入力で受
取る。計算ブロック350により計算されたPCM 出力サン
プルの生成に個数3xNの入力サンプルが必要とされてい
るから、計算ブロック350により生成されたPCM サンプ
ルは周波数fs／3Nで現われる。
【００２８】計算ブロック360及び370は計算ブロック35
0 と同様に動作するが、計算ブロック360 (又はブロッ
ク370)は復号回路310によりリード線305(又は306)に生
成される位相遅延R1クロック(又はR2クロック)により駆
動されるから、前記動作は位相遅延についてだけであ
る。簡単に言えば、計算ブロック360(又は370)は次のよ
うに動作する。すなわち、リード線300 上に存在するオ
ーバサンプリング・クロックfs(C)のクロック周期毎
に、INCCTR1カウンタ331 (又はINCCTR2カウンタ341)は
カウンタ312(又は313)の制御の下に次のDELTA の値を計
算する。そのために、オーバサンプリング・クロック周
期fs(C)の前半部で、MPX1多重化回路334(又はMPX2多重
化回路344)はINCCTR1カウンタ331(又はINCCTR2カウンタ
341)の出力の値 DELTA(n-1)をADDER1加算回路337(又はA
DDER2加算回路347)の第１の入力バスに送る。ANDゲート
336 (又は346)の出力は低いレベルにセットされるの
で、ADDER1加算回路337(又はADDER2加算回路347)の第２
の入力バスは、COEFF1レジスタ330(又はCOEFF2レジスタ
340)の内容C(n-1)をXOR回路333(又は343) を介して受取
る。同様に、ADDER1加算回路337(又はADDER2加算回路34
7)のキャリイン入力は低いレベルである。ADDER1加算回
路337(又はADDER2加算回路347)は計算 C(n)＝C(n-1) +
DELTA(n-1)を実行する。前記計算の結果はオーバサンプ
リング・クロック周期fs(C) の立上りエッジ、即ちその
クロック周期の前半部の終りで再びCOEFF1レジスタ330
(又はCOEFF2レジスタ340)に記憶される。前述のよう
に、クロック周期の後半部で、MPX1多重化回路334(又は
MPX2多重化回路344)はACCU1累算器332(又はACCU2累算器
342)の内容を送る、すなわち、PCMサンプル計算 C(0)xS
(i+1) + C(1)xS(i+2) + C(2)xS(i+3) + ... (又は C(0)
xS(i+2) + C(1)xS(i+3) + C(2)xS(i+4) + ...)の一部分
の結果をADDER1加算回路337(又はADDER2加算回路347)の
第１の入力バスに運ぶとともに、ADDER1加算回路337(又
はADDER2加算回路347)の第２の入力バスはXORゲート333
(又は343)の出力を受取る。同時に、ANDゲート336(又は
346)を介して入力サンプルSPLの値がADDER1加算回路337
(又はADDER2加算回路347)のキャリイン入力に与えられ
る。よって、シグマデルタ・クロック周期の前半部で、
前に計算されてCOEFF1レジスタ330(又はCOEFF2レジスタ
340)に記憶されている係数C(n)の値をリード線301上の
入力シグマデルタ・サンプルS(i+n) に掛ける。ADDER1
加算回路337(又はADDER2加算回路347)により積C(n)xS(i
+n)にACCU1累算器332(又はACCU2累算器342)の内容を加
える。前記加算の結果は、計算ブロック360(又は370)に
より計算されたPCMサンプルの一部分の結果に対応し
て、オーバサンプリング・クロックfs(C) の立下りエッ
ジ、即ちクロック周期の後半部の終りでACCU1累算器332
(又はACCU2累算器342)にロードされる。INCCTR1 カウン
タ331(又はINCCTR2カウンタ341)は、係数 C(n)の計算に
必要なシーケンスDELTA(n)を連続的に生成するために用
いられ、下記のように動作する。即ち、リード線393(又
は395)上のUP／DOWN1 (又はUP／DOWN2)信号の状態が低
いレベルのとき、INCCTR1カウンタ331 (又はINCCTR2カ
ウンタ341)はオーバサンプリング・クロックの立上りエ
ッジで１増加される。逆に、UP／DOWN1(又はUP／DOWN2)
制御信号が高いレベルのとき、INCCTR1カウンタ331(又
はINCCTR2カウンタ341)はリード線300 上のオーバサン
プリング・クロックの立上りエッジで２減少される。よ
って、INCCTR1 カウンタ331(又はINCCTR2カウンタ341)
は、次の係数C(n)の計算に用いられるDELTA(n) の値を
オーバサンプリング・クロックの立上りエッジ毎に記憶
する。前述のように、前記係数C(i)の値の更新は次のク
ロック周期の前半部で起きる。図７の復号回路310で生
成されたR1(又はR2) クロックは異なるレジスタ及びカ
ウンタをリセットするのに用いられる。すなわち、COEF
F1レジスタ330、INCCTR1カウンタ331及びカウンタ312
(又はCOFFE2レジスタ340、INCCTR2カウンタ341及びカウ
ンタ313)がR1(又はR2)クロックの立上りエッジでリセッ
トされる。他方、ACCU1 累算器332 (又はACCU2累算器34
2)はR1(又はR2)クロックの立下りエッジでリセットされ
る。3xN個の連続するオーバサンプリング・クロック周
期の終りで、ACCU1累算器332(又はACCU2累算器342)でPC
Mパルスが得られる。前記PCMサンプルはR1(又はR2)クロ
ックにより制御されるORゲート335(又は345)によってOR
ゲート314の二番目(又は三番目)の入力に送られる。図
１０は計算ブロック350、360及び370 の各々の分割プロ
セスで要求される異なる係数C(n)の生成を詳細に示す。
0 と同様に動作するが、計算ブロック360 (又はブロッ
ク370)は復号回路310によりリード線305(又は306)に生
成される位相遅延R1クロック(又はR2クロック)により駆
動されるから、前記動作は位相遅延についてだけであ
る。簡単に言えば、計算ブロック360(又は370)は次のよ
うに動作する。すなわち、リード線300 上に存在するオ
ーバサンプリング・クロックfs(C)のクロック周期毎
に、INCCTR1カウンタ331 (又はINCCTR2カウンタ341)は
カウンタ312(又は313)の制御の下に次のDELTA の値を計
算する。そのために、オーバサンプリング・クロック周
期fs(C)の前半部で、MPX1多重化回路334(又はMPX2多重
化回路344)はINCCTR1カウンタ331(又はINCCTR2カウンタ
341)の出力の値 DELTA(n-1)をADDER1加算回路337(又はA
DDER2加算回路347)の第１の入力バスに送る。ANDゲート
336 (又は346)の出力は低いレベルにセットされるの
で、ADDER1加算回路337(又はADDER2加算回路347)の第２
の入力バスは、COEFF1レジスタ330(又はCOEFF2レジスタ
340)の内容C(n-1)をXOR回路333(又は343) を介して受取
る。同様に、ADDER1加算回路337(又はADDER2加算回路34
7)のキャリイン入力は低いレベルである。ADDER1加算回
路337(又はADDER2加算回路347)は計算 C(n)＝C(n-1) +
DELTA(n-1)を実行する。前記計算の結果はオーバサンプ
リング・クロック周期fs(C) の立上りエッジ、即ちその
クロック周期の前半部の終りで再びCOEFF1レジスタ330
(又はCOEFF2レジスタ340)に記憶される。前述のよう
に、クロック周期の後半部で、MPX1多重化回路334(又は
MPX2多重化回路344)はACCU1累算器332(又はACCU2累算器
342)の内容を送る、すなわち、PCMサンプル計算 C(0)xS
(i+1) + C(1)xS(i+2) + C(2)xS(i+3) + ... (又は C(0)
xS(i+2) + C(1)xS(i+3) + C(2)xS(i+4) + ...)の一部分
の結果をADDER1加算回路337(又はADDER2加算回路347)の
第１の入力バスに運ぶとともに、ADDER1加算回路337(又
はADDER2加算回路347)の第２の入力バスはXORゲート333
(又は343)の出力を受取る。同時に、ANDゲート336(又は
346)を介して入力サンプルSPLの値がADDER1加算回路337
(又はADDER2加算回路347)のキャリイン入力に与えられ
る。よって、シグマデルタ・クロック周期の前半部で、
前に計算されてCOEFF1レジスタ330(又はCOEFF2レジスタ
340)に記憶されている係数C(n)の値をリード線301上の
入力シグマデルタ・サンプルS(i+n) に掛ける。ADDER1
加算回路337(又はADDER2加算回路347)により積C(n)xS(i
+n)にACCU1累算器332(又はACCU2累算器342)の内容を加
える。前記加算の結果は、計算ブロック360(又は370)に
より計算されたPCMサンプルの一部分の結果に対応し
て、オーバサンプリング・クロックfs(C) の立下りエッ
ジ、即ちクロック周期の後半部の終りでACCU1累算器332
(又はACCU2累算器342)にロードされる。INCCTR1 カウン
タ331(又はINCCTR2カウンタ341)は、係数 C(n)の計算に
必要なシーケンスDELTA(n)を連続的に生成するために用
いられ、下記のように動作する。即ち、リード線393(又
は395)上のUP／DOWN1 (又はUP／DOWN2)信号の状態が低
いレベルのとき、INCCTR1カウンタ331 (又はINCCTR2カ
ウンタ341)はオーバサンプリング・クロックの立上りエ
ッジで１増加される。逆に、UP／DOWN1(又はUP／DOWN2)
制御信号が高いレベルのとき、INCCTR1カウンタ331(又
はINCCTR2カウンタ341)はリード線300 上のオーバサン
プリング・クロックの立上りエッジで２減少される。よ
って、INCCTR1 カウンタ331(又はINCCTR2カウンタ341)
は、次の係数C(n)の計算に用いられるDELTA(n) の値を
オーバサンプリング・クロックの立上りエッジ毎に記憶
する。前述のように、前記係数C(i)の値の更新は次のク
ロック周期の前半部で起きる。図７の復号回路310で生
成されたR1(又はR2) クロックは異なるレジスタ及びカ
ウンタをリセットするのに用いられる。すなわち、COEF
F1レジスタ330、INCCTR1カウンタ331及びカウンタ312
(又はCOFFE2レジスタ340、INCCTR2カウンタ341及びカウ
ンタ313)がR1(又はR2)クロックの立上りエッジでリセッ
トされる。他方、ACCU1 累算器332 (又はACCU2累算器34
2)はR1(又はR2)クロックの立下りエッジでリセットされ
る。3xN個の連続するオーバサンプリング・クロック周
期の終りで、ACCU1累算器332(又はACCU2累算器342)でPC
Mパルスが得られる。前記PCMサンプルはR1(又はR2)クロ
ックにより制御されるORゲート335(又は345)によってOR
ゲート314の二番目(又は三番目)の入力に送られる。図
１０は計算ブロック350、360及び370 の各々の分割プロ
セスで要求される異なる係数C(n)の生成を詳細に示す。
【００２９】結論として、各々がORゲート314の１つの
入力に送ろうとする3xN個の入力サンプル毎に１つのPCM
サンプルを生成する３つの計算ブロック350、360及び3
70 のセットはfs／Nの周波数でPCMサンプルの列を生成
する。ORゲート314 の出力は所望の周波数fs／NでPCMデ
ータバス303にPCMワードを供給するレジスタの入力に接
続される。しかしながら、図１０は分割プロセスに位相
制御が導入されない計算ブロックの動作を示す。位相制
御機構、特に種々のクロック信号： UP／DOWN0、UP／DO
WN1、UP／DOWN2、ENABLE0、ENABLE1及びENABLE2 信号の
生成を図７を参照して説明する。COEFF0レジスタ320、C
OEFF1レジスタ330 及びCOEFF2レジスタ340は、対応する
レジスタの内容が係数C(3xN-2)に対応する値０に達する
時期を検出するために用いられるDECODE0回路470、DECO
DE1回路480及びDECODE2回路490にそれぞれ接続される。
回路470、480及び490の出力はORゲート460に入力され、
その出力は遅延回路450の入力に接続される。遅延回路4
50は１つのシグマデルタ・クロック・パルスからORゲー
ト460 により生成された正のパルスを遅延させるために
用いられる。そして遅延回路450の出力は３つのＤラッ
チ回路400、401及び402のセットのＤ入力に接続され
る。Ｄラッチ回路400は選択回路410、ANDゲート430及び
NANDゲート420と関連づけられ、復号回路310からR0クロ
ックを受取り図６の第１の計算ブロック350、特にINCCT
R0カウンタ321で要求されるUP／DOWN0及びENABLE0信号
を生成する回路を構成する。すなわち、ANDゲート430
は、復号回路310によりPCM クロックから生成されたR0
クロック信号を第１の入力で受取り、リード線300上の
シグマデルタ・クロックを第２の入力で受取る。ANDゲ
ート430 の出力はＤラッチ回路400のクロック入力に送
られ、Ｄラッチ回路400の反転出力は、前記出力信号(以
下、遅延回路450の擬似クロック信号と呼ぶ)とリード線
302上に存在するPCMクロックとを受取る選択回路410の
制御入力に接続される。Ｄラッチ回路400の反転出力の
状態によりPCM クロック又は遅延回路450の出力信号の
どちらかを運ぶ選択回路410 の出力は、ROクロック信号
をリセット入力で受取るカウンタ311のクロック入力に
送られる。カウンタ311は２ビット・カウンタである。
カウンタ311のLSBはリード線391上に所要のUP／DOWN0信
号を生成するのに用いられ、そのMSBはNANDゲート420の
第１の入力に送られる。NANDゲート420 は第２の入力で
LSBを受取る。NANDゲート420の出力はカウンタ311 のイ
ネーブル入力に送られかつリード線392にENABLE0信号を
生成するためにも用いられる信号を生成する。
入力に送ろうとする3xN個の入力サンプル毎に１つのPCM
サンプルを生成する３つの計算ブロック350、360及び3
70 のセットはfs／Nの周波数でPCMサンプルの列を生成
する。ORゲート314 の出力は所望の周波数fs／NでPCMデ
ータバス303にPCMワードを供給するレジスタの入力に接
続される。しかしながら、図１０は分割プロセスに位相
制御が導入されない計算ブロックの動作を示す。位相制
御機構、特に種々のクロック信号： UP／DOWN0、UP／DO
WN1、UP／DOWN2、ENABLE0、ENABLE1及びENABLE2 信号の
生成を図７を参照して説明する。COEFF0レジスタ320、C
OEFF1レジスタ330 及びCOEFF2レジスタ340は、対応する
レジスタの内容が係数C(3xN-2)に対応する値０に達する
時期を検出するために用いられるDECODE0回路470、DECO
DE1回路480及びDECODE2回路490にそれぞれ接続される。
回路470、480及び490の出力はORゲート460に入力され、
その出力は遅延回路450の入力に接続される。遅延回路4
50は１つのシグマデルタ・クロック・パルスからORゲー
ト460 により生成された正のパルスを遅延させるために
用いられる。そして遅延回路450の出力は３つのＤラッ
チ回路400、401及び402のセットのＤ入力に接続され
る。Ｄラッチ回路400は選択回路410、ANDゲート430及び
NANDゲート420と関連づけられ、復号回路310からR0クロ
ックを受取り図６の第１の計算ブロック350、特にINCCT
R0カウンタ321で要求されるUP／DOWN0及びENABLE0信号
を生成する回路を構成する。すなわち、ANDゲート430
は、復号回路310によりPCM クロックから生成されたR0
クロック信号を第１の入力で受取り、リード線300上の
シグマデルタ・クロックを第２の入力で受取る。ANDゲ
ート430 の出力はＤラッチ回路400のクロック入力に送
られ、Ｄラッチ回路400の反転出力は、前記出力信号(以
下、遅延回路450の擬似クロック信号と呼ぶ)とリード線
302上に存在するPCMクロックとを受取る選択回路410の
制御入力に接続される。Ｄラッチ回路400の反転出力の
状態によりPCM クロック又は遅延回路450の出力信号の
どちらかを運ぶ選択回路410 の出力は、ROクロック信号
をリセット入力で受取るカウンタ311のクロック入力に
送られる。カウンタ311は２ビット・カウンタである。
カウンタ311のLSBはリード線391上に所要のUP／DOWN0信
号を生成するのに用いられ、そのMSBはNANDゲート420の
第１の入力に送られる。NANDゲート420 は第２の入力で
LSBを受取る。NANDゲート420の出力はカウンタ311 のイ
ネーブル入力に送られかつリード線392にENABLE0信号を
生成するためにも用いられる信号を生成する。
【００３０】同様に、Ｄラッチ回路401は選択回路411、
カウンタ312、ANDゲート431 及びNANDゲート421に関連
づけられ、復号回路310からR1クロックを受取り図６の
第２の計算ブロック360、特にINCCTR1カウンタ331によ
り要求されるUP／DOWN1及びENABLE1信号を生成する回路
を構成する。ANDゲート431 は第１の入力でR1クロック
信号を受取る。R1クロック信号は、復号回路310によりP
CMクロックから生成され、図８及び図９に示すようにR0
クロック信号に対して遅延される。ANDゲート431はリー
ド線300 上のシグマデルタ・クロックを第２の入力で受
取り、Ｄラッチ回路401のクロック入力に接続される出
力を有する。Ｄラッチ回路401の反転出力は選択回路411
の制御入力に接続される。選択回路411は遅延回路450
の出力信号を第１の入力で受取り、リード線302上に存
在するPCMクロックを第２の入力で受取る。Ｄラッチ回
路401の反転出力の状態によりPCMクロック又は遅延回路
450 の出力信号を運ぶ選択回路411の出力は、カウンタ3
12のクロック入力に送られる。カウンタ312はリセット
入力でR1クロック信号を受取る。カウンタ312は２ビッ
ト・カウンタである。そのLSBは所要のUP／DOWN1信号を
リード線393 に生成するのに用いられ、そのMSBはNAND
ゲート421の第１の入力に送られる。LSBはNANDゲート42
1の第２の入力にも送られる。NANDゲート421の出力は、
カウンタ312のイネーブル入力に送られかつリード線394
にENABLE1信号を生成するためにも用いられる信号を生
成する。
カウンタ312、ANDゲート431 及びNANDゲート421に関連
づけられ、復号回路310からR1クロックを受取り図６の
第２の計算ブロック360、特にINCCTR1カウンタ331によ
り要求されるUP／DOWN1及びENABLE1信号を生成する回路
を構成する。ANDゲート431 は第１の入力でR1クロック
信号を受取る。R1クロック信号は、復号回路310によりP
CMクロックから生成され、図８及び図９に示すようにR0
クロック信号に対して遅延される。ANDゲート431はリー
ド線300 上のシグマデルタ・クロックを第２の入力で受
取り、Ｄラッチ回路401のクロック入力に接続される出
力を有する。Ｄラッチ回路401の反転出力は選択回路411
の制御入力に接続される。選択回路411は遅延回路450
の出力信号を第１の入力で受取り、リード線302上に存
在するPCMクロックを第２の入力で受取る。Ｄラッチ回
路401の反転出力の状態によりPCMクロック又は遅延回路
450 の出力信号を運ぶ選択回路411の出力は、カウンタ3
12のクロック入力に送られる。カウンタ312はリセット
入力でR1クロック信号を受取る。カウンタ312は２ビッ
ト・カウンタである。そのLSBは所要のUP／DOWN1信号を
リード線393 に生成するのに用いられ、そのMSBはNAND
ゲート421の第１の入力に送られる。LSBはNANDゲート42
1の第２の入力にも送られる。NANDゲート421の出力は、
カウンタ312のイネーブル入力に送られかつリード線394
にENABLE1信号を生成するためにも用いられる信号を生
成する。
【００３１】最後に、Ｄラッチ回路402は選択回路412、
カウンタ313、ANDゲート432 及びNANDゲート422に関連
づけられ、復号回路310からR2クロックを受取り図６の
第３の計算ブロック370、特にINCCTR2カウンタ341によ
り要求されるUP／DOWN2及びENABLE2信号を生成する回路
を構成する。ANDゲート432 は第１の入力でR2クロック
信号を受取る。R2クロック信号は、復号回路310によりP
CMクロックから生成され、図８及び図９に示すようにR1
クロック信号に対して遅延される。ANDゲート432はリー
ド線300 上のシグマデルタ・クロックを第２の入力で受
取り、Ｄラッチ回路402のクロック入力に接続される出
力を有する。Ｄラッチ回路402の反転出力は選択回路412
の制御入力に接続される。選択回路412は遅延回路450
の出力信号を第１の入力で受取り、リード線302上に存
在するPCMクロックを第２の入力で受取る。Ｄラッチ回
路402の反転出力の状態によりPCMクロック又は遅延回路
450 の出力信号を運ぶ選択回路412の出力は、カウンタ3
13のクロック入力に送られる。カウンタ313はリセット
入力でR2クロック信号を受取る。カウンタ313は２ビッ
ト・カウンタである。そのLSBは所要のUP／DOWN2信号を
リード線395 に生成するのに用いられ、そのMSBはNAND
ゲート422の第１の入力に送られる。LSBはNANDゲート42
2の第２の入力にも送られる。NANDゲート422の出力は、
カウンタ313のイネーブル入力に送られかつリード線396
にENABLE2信号を生成するためにも用いられる信号を生
成する。
カウンタ313、ANDゲート432 及びNANDゲート422に関連
づけられ、復号回路310からR2クロックを受取り図６の
第３の計算ブロック370、特にINCCTR2カウンタ341によ
り要求されるUP／DOWN2及びENABLE2信号を生成する回路
を構成する。ANDゲート432 は第１の入力でR2クロック
信号を受取る。R2クロック信号は、復号回路310によりP
CMクロックから生成され、図８及び図９に示すようにR1
クロック信号に対して遅延される。ANDゲート432はリー
ド線300 上のシグマデルタ・クロックを第２の入力で受
取り、Ｄラッチ回路402のクロック入力に接続される出
力を有する。Ｄラッチ回路402の反転出力は選択回路412
の制御入力に接続される。選択回路412は遅延回路450
の出力信号を第１の入力で受取り、リード線302上に存
在するPCMクロックを第２の入力で受取る。Ｄラッチ回
路402の反転出力の状態によりPCMクロック又は遅延回路
450 の出力信号を運ぶ選択回路412の出力は、カウンタ3
13のクロック入力に送られる。カウンタ313はリセット
入力でR2クロック信号を受取る。カウンタ313は２ビッ
ト・カウンタである。そのLSBは所要のUP／DOWN2信号を
リード線395 に生成するのに用いられ、そのMSBはNAND
ゲート422の第１の入力に送られる。LSBはNANDゲート42
2の第２の入力にも送られる。NANDゲート422の出力は、
カウンタ313のイネーブル入力に送られかつリード線396
にENABLE2信号を生成するためにも用いられる信号を生
成する。
【００３２】Ｄラッチ回路400、401及び402 のセットの
各々並びに関連要素は図８及び図９と同じように動作す
る。以下、特に第１の計算ブロック350の所要のUP／DOW
N0及びENABLE0信号を供給するＤラッチ回路400及び関連
素子の動作について説明する。係数C(3xN-2)、即ち１に
等しい係数C(3xN-3)に直ぐ後に続く０に等しい第１の係
数の発生を検出するために、復号回路470、480及び490
の各々は関連レジスタの内容を復号する。３つのレジス
タ320、330及び340の１つに係数C(3xN-2) が発生する
と、対応する復号回路470、480又は490 はシグマデルタ
・クロック周期中に正のパルスを生成する。復号回路47
0、480又は490 で生成されたパルスの各々はORゲート46
0を介して遅延回路450に送られる。遅延回路450 は１シ
グマデルタ・クロック周期のパルスを、それがＤラッチ
回路400、401及び402 の入力に送られる前に遅延させ
る。遅延回路450 は２つのトリガ回路により簡単に実現
される。遅延回路450の出力は、図８及び図９のそれぞ
れのPCMクロック及び擬似クロックに示すように位相補
正が行なわれないとき通常はリード線302上のPCMクロッ
クと同相の擬似クロック信号とともに供給される。逆
に、(正又は負の)PCM クロックを補正するとモデムが決
定すると、対応する補正は復号回路310 によりリード線
304 上のROクロックに直ちに加えられる。図８のタイミ
ング図は位相補正を表わし、PCM クロック・パルスは先
行して生じる位相補正を示すが、図９は位相補正に専用
され、PCM クロックが１シグマデルタ・クロック・パル
ス後に遅延される。そこに含まれた全ての素子をリセッ
トするために第１の計算ブロック350 でROクロック信号
が用いられるから、PCMクロックに導入された位相補正
は次の3xN個のシグマデルタ・サンプルの次の計算プロ
セスを開始する。計算ブロック 350での次の計算プロセ
スの開始は、位相補正が行なわれた時点の直前の計算プ
ロセスの正確さを危うくしない。これは図９に示すよう
に位相補正がPCM パルスを遅らせる場合にはもちろん真
である。しかしながら、これは、図８に示すようにPCM
パルスが１シグマデルタ・クロック・パルスだけ進めら
れる位相補正の場合にも真である。実際に、図８に示す
ように、進められたPCM パルスが生じるとき、ブロック
350 の第１の計算プロセスは係数C(3xN-3)に対応するシ
グマデルタ入力サンプルのプロセスをちょうど終了して
いる。係数C(3xN-2)はＮの値に関係なく０に等しく、計
算プロセスは終了することが分かり、これ以上の処理ス
テップは必要としない。よって、シフトされたPCM クロ
ック・パルスが発生すると、前の計算の正確さを損なわ
ずに次の計算プロセスが開始する。反対に、図８及び図
９のそれぞれのCOEFF1及びCOEFF2に示すように、PCM ク
ロック及びROクロックに起きる位相補正が生じたとき、
計算ブロック360及び370でなお計算が進行中である。図
８のCOEFF1で、第２の計算ブロック360 はシグマデルタ
・サンプルの１つのシーケンスをまだ処理している。特
に、ブロック360 はシグマデルタ・パルスの二番目の三
分の一(ウィンドウW1)の処理を終了し、更に前記処理が
終了する前に最後の三分の一のサンプルを処理せねばな
らない。同様に、図８のCOEFF2で、第３の計算ブロック
は１つのシーケンスの最初のウィンドウW0の処理を終了
し、更に前記処理が終了する前に次のウィンドウW1及び
W2を計算せねばならない。よって、ブロック360及び370
での計算の正確さを保つために、リード線391及び392上
のUP／DOWN1及びUP／DOWN2信号は、位相補正が生じる直
前に存在していたPCM クロック、即ち遅延回路450 の出
力に生成された内部の擬似クロックとの同期状態を、位
相補正が生じたとき進行中であったシグマデルタのシー
ケンスの計算プロセスの終了まで保持せねばならない。
前記計算プロセスが終了すると対応する計算ブロックを
再びPCM クロックと同期させることができる。これは、
対応するＤラッチ回路400、401及び402の反転入力によ
り制御される選択回路410、411及び412によって行なわ
れる。前記選択回路は、位相補正が生じるとき進行中の
計算が遅延回路450 の出力に存在する擬似クロック周期
のリズムで引続き駆動され、次の計算プロセスの開始は
位相補正が行なわれたPCM クロックと同期されることを
保証する。モデムが１つのシグマデルタ・クロック周期
の正又は負の位相補正を適用すると決定すると、前記位
相補正は１つのPCM クロック・パルス、例えば、図８及
び図９に示すように、ROクロック・パルスと一致するPC
M クロック・パルスに適用される。ROクロック・パルス
に現われる位相補正はANDゲート430に送られる。ANDゲ
ート430はリード線300 上のそして図８及び図９に示さ
れたシグマデルタ・クロックも受取る。ANDゲート430の
出力は、Ｄ入力で擬似クロックを受取るＤラッチ回路40
0のクロック信号として用いられる。Ｄラッチ回路400
は、Ｄ入力の擬似クロックがROクロックと同相のままで
ある限りON(オン)である。逆に、復号回路310で生成さ
れたROクロックが遅延回路450の出力に存在する擬似ク
ロックと同相ではなくなると、Ｄラッチ回路400はOFF
(オフ)になり、その反転入力は図８及び図９に示すよう
に高いレベルになる。Ｄラッチ400 の反転出力は選択回
路410 の制御に用いられ、前記反転出力が高いレベルに
セットされると、リード線302上に存在するPCMクロック
は選択回路410によりカウンタ311のクロック入力に送ら
れる。逆に、Ｄラッチ400 の反転出力が低いレベルにセ
ットされると、カウンタ311は遅延回路450の出力にある
擬似クロックのリズムで駆動される。カウンタ311の内
容が値"3"になる、すなわちLSB及びMSBが高いレベルに
セットされるたびに、NANDゲート420は、カウンタ311が
そのリセット入力に現われるROクロック・パルスにより
リセットされるまで、カウンタ311 を使用禁止にする。
ROクロック中のパルスと一致するPCM クロック・パルス
に位相補正が生じるとき、計算ブロック360及び370 で
計算プロセスはなお進行中である。ANDゲート431及び43
2の出力はパルスを送らないから、Ｄラッチ回路401及び
402はONのままであるので、それらの反転出力も低いレ
ベルのままである。選択回路411及び412は内部の擬似ク
ロック信号をカウンタ312及び313のクロック入力に送
る。R1及びR2信号の中の１つがPCM クロックとの同期を
維持しなくなると、対応するＤラッチ回路は切替えら
れ、対応するカウンタ312又は313 にPCMクロックを送る
ように選択回路を制御する。よって、前記カウンタは再
びPCMクロックと同期される。これは１つ の計算プロセ
スが終了したばかりであるので可能である。
各々並びに関連要素は図８及び図９と同じように動作す
る。以下、特に第１の計算ブロック350の所要のUP／DOW
N0及びENABLE0信号を供給するＤラッチ回路400及び関連
素子の動作について説明する。係数C(3xN-2)、即ち１に
等しい係数C(3xN-3)に直ぐ後に続く０に等しい第１の係
数の発生を検出するために、復号回路470、480及び490
の各々は関連レジスタの内容を復号する。３つのレジス
タ320、330及び340の１つに係数C(3xN-2) が発生する
と、対応する復号回路470、480又は490 はシグマデルタ
・クロック周期中に正のパルスを生成する。復号回路47
0、480又は490 で生成されたパルスの各々はORゲート46
0を介して遅延回路450に送られる。遅延回路450 は１シ
グマデルタ・クロック周期のパルスを、それがＤラッチ
回路400、401及び402 の入力に送られる前に遅延させ
る。遅延回路450 は２つのトリガ回路により簡単に実現
される。遅延回路450の出力は、図８及び図９のそれぞ
れのPCMクロック及び擬似クロックに示すように位相補
正が行なわれないとき通常はリード線302上のPCMクロッ
クと同相の擬似クロック信号とともに供給される。逆
に、(正又は負の)PCM クロックを補正するとモデムが決
定すると、対応する補正は復号回路310 によりリード線
304 上のROクロックに直ちに加えられる。図８のタイミ
ング図は位相補正を表わし、PCM クロック・パルスは先
行して生じる位相補正を示すが、図９は位相補正に専用
され、PCM クロックが１シグマデルタ・クロック・パル
ス後に遅延される。そこに含まれた全ての素子をリセッ
トするために第１の計算ブロック350 でROクロック信号
が用いられるから、PCMクロックに導入された位相補正
は次の3xN個のシグマデルタ・サンプルの次の計算プロ
セスを開始する。計算ブロック 350での次の計算プロセ
スの開始は、位相補正が行なわれた時点の直前の計算プ
ロセスの正確さを危うくしない。これは図９に示すよう
に位相補正がPCM パルスを遅らせる場合にはもちろん真
である。しかしながら、これは、図８に示すようにPCM
パルスが１シグマデルタ・クロック・パルスだけ進めら
れる位相補正の場合にも真である。実際に、図８に示す
ように、進められたPCM パルスが生じるとき、ブロック
350 の第１の計算プロセスは係数C(3xN-3)に対応するシ
グマデルタ入力サンプルのプロセスをちょうど終了して
いる。係数C(3xN-2)はＮの値に関係なく０に等しく、計
算プロセスは終了することが分かり、これ以上の処理ス
テップは必要としない。よって、シフトされたPCM クロ
ック・パルスが発生すると、前の計算の正確さを損なわ
ずに次の計算プロセスが開始する。反対に、図８及び図
９のそれぞれのCOEFF1及びCOEFF2に示すように、PCM ク
ロック及びROクロックに起きる位相補正が生じたとき、
計算ブロック360及び370でなお計算が進行中である。図
８のCOEFF1で、第２の計算ブロック360 はシグマデルタ
・サンプルの１つのシーケンスをまだ処理している。特
に、ブロック360 はシグマデルタ・パルスの二番目の三
分の一(ウィンドウW1)の処理を終了し、更に前記処理が
終了する前に最後の三分の一のサンプルを処理せねばな
らない。同様に、図８のCOEFF2で、第３の計算ブロック
は１つのシーケンスの最初のウィンドウW0の処理を終了
し、更に前記処理が終了する前に次のウィンドウW1及び
W2を計算せねばならない。よって、ブロック360及び370
での計算の正確さを保つために、リード線391及び392上
のUP／DOWN1及びUP／DOWN2信号は、位相補正が生じる直
前に存在していたPCM クロック、即ち遅延回路450 の出
力に生成された内部の擬似クロックとの同期状態を、位
相補正が生じたとき進行中であったシグマデルタのシー
ケンスの計算プロセスの終了まで保持せねばならない。
前記計算プロセスが終了すると対応する計算ブロックを
再びPCM クロックと同期させることができる。これは、
対応するＤラッチ回路400、401及び402の反転入力によ
り制御される選択回路410、411及び412によって行なわ
れる。前記選択回路は、位相補正が生じるとき進行中の
計算が遅延回路450 の出力に存在する擬似クロック周期
のリズムで引続き駆動され、次の計算プロセスの開始は
位相補正が行なわれたPCM クロックと同期されることを
保証する。モデムが１つのシグマデルタ・クロック周期
の正又は負の位相補正を適用すると決定すると、前記位
相補正は１つのPCM クロック・パルス、例えば、図８及
び図９に示すように、ROクロック・パルスと一致するPC
M クロック・パルスに適用される。ROクロック・パルス
に現われる位相補正はANDゲート430に送られる。ANDゲ
ート430はリード線300 上のそして図８及び図９に示さ
れたシグマデルタ・クロックも受取る。ANDゲート430の
出力は、Ｄ入力で擬似クロックを受取るＤラッチ回路40
0のクロック信号として用いられる。Ｄラッチ回路400
は、Ｄ入力の擬似クロックがROクロックと同相のままで
ある限りON(オン)である。逆に、復号回路310で生成さ
れたROクロックが遅延回路450の出力に存在する擬似ク
ロックと同相ではなくなると、Ｄラッチ回路400はOFF
(オフ)になり、その反転入力は図８及び図９に示すよう
に高いレベルになる。Ｄラッチ400 の反転出力は選択回
路410 の制御に用いられ、前記反転出力が高いレベルに
セットされると、リード線302上に存在するPCMクロック
は選択回路410によりカウンタ311のクロック入力に送ら
れる。逆に、Ｄラッチ400 の反転出力が低いレベルにセ
ットされると、カウンタ311は遅延回路450の出力にある
擬似クロックのリズムで駆動される。カウンタ311の内
容が値"3"になる、すなわちLSB及びMSBが高いレベルに
セットされるたびに、NANDゲート420は、カウンタ311が
そのリセット入力に現われるROクロック・パルスにより
リセットされるまで、カウンタ311 を使用禁止にする。
ROクロック中のパルスと一致するPCM クロック・パルス
に位相補正が生じるとき、計算ブロック360及び370 で
計算プロセスはなお進行中である。ANDゲート431及び43
2の出力はパルスを送らないから、Ｄラッチ回路401及び
402はONのままであるので、それらの反転出力も低いレ
ベルのままである。選択回路411及び412は内部の擬似ク
ロック信号をカウンタ312及び313のクロック入力に送
る。R1及びR2信号の中の１つがPCM クロックとの同期を
維持しなくなると、対応するＤラッチ回路は切替えら
れ、対応するカウンタ312又は313 にPCMクロックを送る
ように選択回路を制御する。よって、前記カウンタは再
びPCMクロックと同期される。これは１つ の計算プロセ
スが終了したばかりであるので可能である。
【００３３】図８はモデムがPCM クロック・パルスを先
に生成すると決定する場合に分割係数が４に等しい位相
制御プロセスに関連する種々のタイミング図を特に示
す。この場合、図８のCOEFF0で、位相補正が生じると、
COEFF0レジスタ320 に記憶された値は１シグマデルタ・
クロック周期でだけ０に等しいが、もし補正が生じなけ
れば、２つのシグマデルタ・クロック・パルスの周期の
あいだ、同じレジスタが値"０"に維持されねばならな
い。
に生成すると決定する場合に分割係数が４に等しい位相
制御プロセスに関連する種々のタイミング図を特に示
す。この場合、図８のCOEFF0で、位相補正が生じると、
COEFF0レジスタ320 に記憶された値は１シグマデルタ・
クロック周期でだけ０に等しいが、もし補正が生じなけ
れば、２つのシグマデルタ・クロック・パルスの周期の
あいだ、同じレジスタが値"０"に維持されねばならな
い。
【００３４】図９はPCM クロックが１シグマデルタ・ク
ロック・パルスだけ遅延される場合に同じ分割係数によ
る位相制御プロセスに関連する種々のタイミング図を特
に示す。この場合、図９のCOEFF0で、負の位相補正が生
じると、COEFF0レジスタ 320に記憶された値は３シグマ
デルタ・クロックの周期のあいだ０に等しい。
ロック・パルスだけ遅延される場合に同じ分割係数によ
る位相制御プロセスに関連する種々のタイミング図を特
に示す。この場合、図９のCOEFF0で、負の位相補正が生
じると、COEFF0レジスタ 320に記憶された値は３シグマ
デルタ・クロックの周期のあいだ０に等しい。
【００３５】位相補正は１シグマデルタ・クロック・パ
ルスを越えてはならない。これはどちらの場合(先行又
は遅延)も計算プロセスは１ステップよりも多くシフト
できないからである。更に、PCM位相補正が生じると、P
CMクロックは不変のままでなければならない、すなわち
６ PCMクロック周期の間はそれ以上の補正は許可されな
い。これは新たに補正を行なわずに内部の擬似クロック
を再びPCM クロックに同期させるために必要である。一
般に高いレベルの信号対雑音比を維持するために位相制
御機構は少ないステップに制限されねばならないので、
前記制限は無視することができる。
ルスを越えてはならない。これはどちらの場合(先行又
は遅延)も計算プロセスは１ステップよりも多くシフト
できないからである。更に、PCM位相補正が生じると、P
CMクロックは不変のままでなければならない、すなわち
６ PCMクロック周期の間はそれ以上の補正は許可されな
い。これは新たに補正を行なわずに内部の擬似クロック
を再びPCM クロックに同期させるために必要である。一
般に高いレベルの信号対雑音比を維持するために位相制
御機構は少ないステップに制限されねばならないので、
前記制限は無視することができる。
【００３６】分割プロセスは容易に所定のパラメータに
プリセットし調整することができる、すなわちPCM 信号
に必要な分解能に到達するためにオーバサンプリング速
度及び分割係数は広い範囲で容易に調整することができ
る。フィルタ及び分割プロセスは分割係数の値に関係な
く動作する。これは、より高い所望の分割係数の値に関
して適切な大きさを有するレジスタ、加算回路、多重化
回路及び累算器を用いて容易になし遂げることができ
る。例えば、もし前記所望のより高い分割係数がＮに等
しければ、レジスタ、加算回路、多重化回路及び累算器
は値Ｎ3 をそれぞれ制御できねばならない。それに応じ
てビット数が選択される。計算ブロック350、360及び37
0のセットは、オーバサンプリング・クロックをリード
線300に、シグマデルタ・パルスの列をリード線301に、
及び分割プロセスから生じるPCMワードを引渡さねばな
らない時点を正確に示すPCMクロックをリード線302に供
給することだけを必要とする。本発明によるフィルタ及
び分割装置は種々の応用に特に適する。更に、分割係数
の調整は符号器に入力されるクロックの調整によっての
み容易に行なうことができる。
プリセットし調整することができる、すなわちPCM 信号
に必要な分解能に到達するためにオーバサンプリング速
度及び分割係数は広い範囲で容易に調整することができ
る。フィルタ及び分割プロセスは分割係数の値に関係な
く動作する。これは、より高い所望の分割係数の値に関
して適切な大きさを有するレジスタ、加算回路、多重化
回路及び累算器を用いて容易になし遂げることができ
る。例えば、もし前記所望のより高い分割係数がＮに等
しければ、レジスタ、加算回路、多重化回路及び累算器
は値Ｎ3 をそれぞれ制御できねばならない。それに応じ
てビット数が選択される。計算ブロック350、360及び37
0のセットは、オーバサンプリング・クロックをリード
線300に、シグマデルタ・パルスの列をリード線301に、
及び分割プロセスから生じるPCMワードを引渡さねばな
らない時点を正確に示すPCMクロックをリード線302に供
給することだけを必要とする。本発明によるフィルタ及
び分割装置は種々の応用に特に適する。更に、分割係数
の調整は符号器に入力されるクロックの調整によっての
み容易に行なうことができる。
【図１Ａ】受取ったバイポーラ・アナログ信号に関して
実行されるサンプリング・プロセスを示す図である。
実行されるサンプリング・プロセスを示す図である。
【図１Ｂ】分割フィルタを用いるシグマデルタ変換器の
基本構造を示す図である。
基本構造を示す図である。
【図２ａ】シグマデルタ及び分割プロセスに関連するス
ペクトルを示す図である。
ペクトルを示す図である。
【図２ｂ】シグマデルタ及び分割プロセスに関連するス
ペクトルを示す図である。
ペクトルを示す図である。
【図２ｃ】シグマデルタ及び分割プロセスに関連するス
ペクトルを示す図である。
ペクトルを示す図である。
【図２ｄ】シグマデルタ及び分割プロセスに関連するス
ペクトルを示す図である。
ペクトルを示す図である。
【図２ｅ】シグマデルタ及び分割プロセスに関連するス
ペクトルを示す図である。
ペクトルを示す図である。
【図３】入力信号の周波数fbとオーバサンプリング周波
数fsとの信号対雑音比の変化を表わすテーブルを示す図
である。
数fsとの信号対雑音比の変化を表わすテーブルを示す図
である。
【図４】分割係数 N＝10の場合に本発明に含まれたフィ
ルタの係数の展開を示す図である。
ルタの係数の展開を示す図である。
【図５】本発明による分割フィルタに関連した位相制御
のプロセスを示す図である。
のプロセスを示す図である。
【図６】本発明による分割フィルタの構造を示す図であ
る。
る。
【図７】所要のクロックを供給する復号回路310 を示す
図である。
図である。
【図８】本発明の動作を示すタイミング図である。
【図９】本発明の動作を示すタイミング図である。
【図１０】COEFF0、COEFF1及びCOEFF2レジスタの内容の
時間展開を示すタイミング図である。
時間展開を示すタイミング図である。
110 リード線 120 リード線 130 シグマデルタ変換器 140 リード線 150 低域ディジタル・フィルタ 170 分割回路 300 リード線 301 INPUT SPL(入力サービス優先リスト)リード線 302 リード線 303 PCMデータバス 304 リード線 305 リード線 306 リード線 310 復号回路 311 カウンタ 312 カウンタ 313 カウンタ 314 ORゲート 320 COEFF0レジスタ 321 INCCTR0カウンタ 322 ACCU0累算器 323 XOR回路ブロック 324 MPX0多重化回路 325 ゲート 326 ANDゲート 327 ADDER0加算回路 330 COEFF1レジスタ 331 INCCTR1カウンタ 332 ACCU1累算器 333 XOR回路ブロック 334 MPX1多重化回路 335 ゲート 336 ANDゲート 337 ADDER1加算回路 340 COEFF2レジスタ 341 INCCTR2カウンタ 342 ACCU2累算器 343 XOR回路ブロック 344 MPX2多重化回路 345 ゲート 346 ANDゲート 347 ADDER2加算回路 350 計算ブロック 360 計算ブロック 370 計算ブロック 391 リード線 392 リード線 393 リード線 394 リード線 395 リード線 396 リード線 400 Ｄラッチ回路 401 Ｄラッチ回路 402 Ｄラッチ回路 410 選択回路 411 選択回路 412 選択回路 420 NANDゲート 421 NANDゲート 422 NANDゲート 430 ANDゲート 431 ANDゲート 432 ANDゲート 450 遅延回路 460 ORゲート 470 DECODE0回路 480 DECODE1回路 490 DECODE2回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アレン・ブラン フランス国06140、ヴェンス、トレット・ スュル・ループ、ルート・ドュ・プラン・ ブァソン、983番地 (72)発明者 パトリック・ジャニォ フランス国06610、ラ・ゴード、シェミ ン・ドュ・ラーミタージ、173番地 (72)発明者 ジェラルド・リヒテル フランス国06200、ニース、アベ・ドュ・ ラ・コルニシュ・フルーリ、50番地、レ・ アナガリス (56)参考文献 特開 平１−284110（ＪＰ，Ａ) 特開 平２−82807（ＪＰ，Ａ)
Claims (8)
- 【請求項１】シグマデルタ・クロック(fs)と同期するシ
グマデルタ・パルスの列を下式によってパルス・コード
変調(PCM) サンプルの列に変換するデシメーションフィ
ルタであって、Ｎ、ｆ及びｐはそれぞれ分割係数、周波
数及び整数であり、 【数１】 前記フィルタはPCM クロックと同期するＬ個のシグマデ
ルタ・サンプルのシーケンスから１つのPCM サンプルを
計算する手段を備え、更に 受信した信号から取出された受信クロックでPCM サンプ
ルの生成を追従して行うために位相補正を前記PCM クロ
ックに導入せねばならないかどうかを決定する手段と、 前記決定に応答してPCM サンプル生成の位相制御を行な
うために少なくとも前記１つのシグマデルタ・クロック
・パルスのシーケンスの計算プロセスをシフトする手段
とを備えることを特徴とするデシメーションフィルタ。 - 【請求項２】前記ｐは３に等しくかつ前記デシメーショ
ンフィルタは下記の式に示す3xN 個の入力サンプルのシ
ーケンスから１つのPCMサンプルを計算する少なくとも
１つの計算手段を備えるデシメーションフィルタであっ
て、C(n)は所定の分割係数Ｎに対応するデシメーション
フィルタの係数のシーケンスであり、 【数２】 前記フィルタは更に 所定の分割係数Ｎに対応する前記シーケンスC(n)を生成
する手段と、 前記シーケンスの各係数C(n)にシグマデルタ入力サンプ
ルS(i+n)を掛ける乗算手段と、 ０に等しい係数C(3xN-1)の発生を検出する手段と、 前記係数C(3xN-1)の検出に応答してPCM サンプルの生成
の位相制御を行なうために次のPCM パルスの計算プロセ
スの開始を１シグマデルタ・クロック・パルスだけシフ
トする手段とを備えることを特徴とする請求項１のデシ
メーションフィルタ。 - 【請求項３】前記デシメーションフィルタは前記シグマ
デルタ・クロック(fs)を受取る３つの計算手段を備え、
前記計算手段の各々は3xN 個の連続する入力シグマデル
タ・パルスから１つのPCMサンプルを計算し、前記計算
手段の各々は リセット・リード線及び制御リード線を有し、前記制御
リード線の状態により１増加又は２減少を実行するため
のカウンタ手段と、 対応するシグマデルタ・サンプルS(i+n)を掛ける係数の
値C(n)を記憶する第１のレジスタと、 シグマデルタ・クロック周期毎に活動状態になり、次に
前記第１のレジスタにロードされる係数を計算するため
に前記カウント手段の内容に前記第１のレジスタの内容
を加える加算手段と、 前記所定の分割係数Ｎに対応して生成される係数C(n)の
シーケンスを前記計算手段に与えるために前記カウント
手段の制御及びリセット信号をそれぞれ生成する手段と
を備えることを特徴とする請求項２のデシメーションフ
ィルタ。 - 【請求項４】前記生成手段は 前記決定に応答して１シグマデルタ・クロック・パルス
だけ１つのPCM パルスの生成をシフトすることにより前
記PCM クロックに位相補正を送る手段と、 前記位相補正の発生直後に１つのPCM サンプルの計算を
終了した計算手段に含まれたカウント手段をリセットす
る手段と、 なお進行中の２つの計算手段の前記制御信号の同期を対
応するPCM サンプル計算が完全に終了するまで遅延させ
る手段とを備えることを特徴とする請求項３のデシメー
ションフィルタ。 - 【請求項５】前記３つの計算手段の各々は更に 前記第１のレジスタに接続され、前記シグマデルタ・パ
ルスの列を受取りシグマデルタ・クロック(fs)の周期毎
に積C(n)xS(i+n)を計算する乗算手段と、 前記乗算手段の結果により連続的に増加される第２のレ
ジスタとを備えることを特徴とする請求項４のデシメー
ションフィルタ。 - 【請求項６】前記３つの計算手段の各々において、前記
加算手段は前記第１のレジスタに新たに記憶される係数
の計算及び前記第２のレジスタの増加にも用いられるこ
とを特徴とする請求項５のデシメーションフィルタ。 - 【請求項７】前記３つの計算手段の各々は更に 前記第２のレジスタの出力バスに接続された第１の入力
バス及び前記カウント手段の出力に接続された第２の入
力バスを有し、前記シグマデルタ・クロックにより制御
される多重化手段と、 入力シグマデルタ・パルスの列とシグマデルタ・クロッ
クを受取るAND ゲートの出力に接続された１つの入力及
び前記第１のレジスタの出力バスに接続されたもう１つ
の入力バスを有するXORゲート手段とを備え、 前記加算手段は前記多重化手段の出力に接続された第１
の入力バスと前記 XORゲート手段の出力に接続された第
２の入力バスを有し、前記加算手段の出力は前記第１及
び第２のレジスタの入力に接続され、 それによって、前記加算手段は前記シグマデルタ・クロ
ック周期の前半部で C(n) + DELTA(i)の計算を実行しか
つ前記シグマデルタ・クロック周期の後半部で前記第２
のレジスタの更新を実行することを特徴とする請求項６
のデシメーションフィルタ。 - 【請求項８】請求項１乃至請求項７のどれかのデシメー
ションフィルタによることを特徴とするデータ回線終端
装置(DCE)。
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