JP2976981B2 - デイジタル周波数デバイダ - Google Patents
デイジタル周波数デバイダInfo
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- JP2976981B2 JP2976981B2 JP1319089A JP31908989A JP2976981B2 JP 2976981 B2 JP2976981 B2 JP 2976981B2 JP 1319089 A JP1319089 A JP 1319089A JP 31908989 A JP31908989 A JP 31908989A JP 2976981 B2 JP2976981 B2 JP 2976981B2
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- H03—ELECTRONIC CIRCUITRY
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- H03K21/00—Details of pulse counters or frequency dividers
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
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- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/68—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is a non-integer
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はディジタル形式周波数を有理数で分割しう
るディジタル電子回路に関する。
るディジタル電子回路に関する。
従来からあるディジタル回路設計の問題は規定された
反復率又は周波数の一群のディジタル・パルスを有理数
で分割する回路の開発であった。既に開発されたものと
しては種々のフィードバック及びフィードホワード・ル
ープを有するカウンタの使用がある。
反復率又は周波数の一群のディジタル・パルスを有理数
で分割する回路の開発であった。既に開発されたものと
しては種々のフィードバック及びフィードホワード・ル
ープを有するカウンタの使用がある。
ディジタル回路は、より高い周波数クロックで動作す
ることが常時要求されている。従って、カウンタから成
る分周器は多重フリップ・フロップ段及びロジック・ゲ
ートにおけるリップル遅延を受けるのが常である。故
に、複雑でなく、高速性能を有するロジック装置が進歩
した高速ディジタル信号処理装置のために好ましい。
ることが常時要求されている。従って、カウンタから成
る分周器は多重フリップ・フロップ段及びロジック・ゲ
ートにおけるリップル遅延を受けるのが常である。故
に、複雑でなく、高速性能を有するロジック装置が進歩
した高速ディジタル信号処理装置のために好ましい。
除数が１より大きい素数の倍数である場合、回路は信
号波形の歪が信号数のカウントミスを蓄積させ、これに
より重大なエラーを生じさせないような正しく分割され
た周波数を供給することが特に重要なことである。故
に、好ましい回路は信号波形の歪によるエラーのない出
力周波数の最良の推定値を出すものである。
号波形の歪が信号数のカウントミスを蓄積させ、これに
より重大なエラーを生じさせないような正しく分割され
た周波数を供給することが特に重要なことである。故
に、好ましい回路は信号波形の歪によるエラーのない出
力周波数の最良の推定値を出すものである。
エンド・ポイントが規定されている２次元ラスタ・グ
リッド・パターンのピクセル座標を演算するにふさわし
いアルゴリズムは多くの開発研究の主題であった。特に
興味のあるものとしては、Bresenham Lineアルゴリズム
があり、そのアルゴリズムは開発点及び終了点のX,Y座
標に基づくラスタ・グリッド・ラインのピクセル位置を
規定するよう整数数学を使用している。このアルゴリズ
ムはFoleyほかによって開発され、その例としてFundame
ntals of Interactive Computer Graphics（Addison−W
esley Publishing Co.発行）の433〜436頁に記載されて
いる。
リッド・パターンのピクセル座標を演算するにふさわし
いアルゴリズムは多くの開発研究の主題であった。特に
興味のあるものとしては、Bresenham Lineアルゴリズム
があり、そのアルゴリズムは開発点及び終了点のX,Y座
標に基づくラスタ・グリッド・ラインのピクセル位置を
規定するよう整数数学を使用している。このアルゴリズ
ムはFoleyほかによって開発され、その例としてFundame
ntals of Interactive Computer Graphics（Addison−W
esley Publishing Co.発行）の433〜436頁に記載されて
いる。
上記のアルゴリズムでは、なお複雑性があり最良の解
を得るのが困難であった。
を得るのが困難であった。
この発明はBresenham Lineアルゴリズムからある概念
を使用し、 ｆout＝（Y/X）・ｆin及び０＜Y/X１ を達成するべく入力周波数の有理数分数に対応する最良
の推定出力周波数を供給するディジタル分周器を構成し
て上記の問題点を解決した。それによって複雑でなく且
つ最良の解を得ることができる。この好ましい実施例は
初期条件を掛算因数を除去することにより、及び関連す
るビット位置を異なる相対的位置にシフトすることによ
って、長時間に亘ってエラーが生じる可能性が低い分周
器を実現する。
を使用し、 ｆout＝（Y/X）・ｆin及び０＜Y/X１ を達成するべく入力周波数の有理数分数に対応する最良
の推定出力周波数を供給するディジタル分周器を構成し
て上記の問題点を解決した。それによって複雑でなく且
つ最良の解を得ることができる。この好ましい実施例は
初期条件を掛算因数を除去することにより、及び関連す
るビット位置を異なる相対的位置にシフトすることによ
って、長時間に亘ってエラーが生じる可能性が低い分周
器を実現する。
このため、本願は、入力周波数ｆinのパルス信号を受
信し、出力周波数ｆout＝（Y/X）・ｆinのパルス信号を
出力するためのディジタル周波数ディバイダであって、
サイン信号に応じて正数Ｙ又は正数（Ｙ−Ｘ）の第１の
数値を出力する第１の手段と、前記第１の手段から出力
される前記第１の数値と第２の数値との加算値を出力す
る第２の手段と、前記入力周波数ｆinのパルス信号をク
ロック信号に用いて、一のクロック信号のタイミングで
前記第２の手段から出力されている前記加算値をラッチ
し、次のクロック信号のタイミングで前記ラッチした前
記加算値を前記第２の数値として出力する記憶手段と、
前記第２の数値の最上位ビットを前記サイン信号とし、
前記入力周波数ｆinのパルス信号と前記サイン信号との
AND信号をｆoutとして出力するロジック・ゲート回路
と、から構成されるディジタル周波数ディバイダを提供
するものである。
信し、出力周波数ｆout＝（Y/X）・ｆinのパルス信号を
出力するためのディジタル周波数ディバイダであって、
サイン信号に応じて正数Ｙ又は正数（Ｙ−Ｘ）の第１の
数値を出力する第１の手段と、前記第１の手段から出力
される前記第１の数値と第２の数値との加算値を出力す
る第２の手段と、前記入力周波数ｆinのパルス信号をク
ロック信号に用いて、一のクロック信号のタイミングで
前記第２の手段から出力されている前記加算値をラッチ
し、次のクロック信号のタイミングで前記ラッチした前
記加算値を前記第２の数値として出力する記憶手段と、
前記第２の数値の最上位ビットを前記サイン信号とし、
前記入力周波数ｆinのパルス信号と前記サイン信号との
AND信号をｆoutとして出力するロジック・ゲート回路
と、から構成されるディジタル周波数ディバイダを提供
するものである。
第１図はディジタル信号処理装置における特に重大且
つ従来からの問題に対する解決手段を示すブロック図で
ある。その目的は入力パルス周波数inの相当精密な分
数である出力周波数outのディジタル・パルス列を出
力することである。分数関係において、周波数の出力対
入力比はY/Xで規定される。そこで０＜Y/X１であり、
Ｘ及びＹは正の整数である。信号波形の歪によって生じ
るエラーはサイクルの数で減少される。出力はＸ入力が
ｎビット・データ・ワード間でパルスした後（ここで、
Ｘは分母であり、２（ｎ−１）−１より小さくない数で
ある）有効となる。
つ従来からの問題に対する解決手段を示すブロック図で
ある。その目的は入力パルス周波数inの相当精密な分
数である出力周波数outのディジタル・パルス列を出
力することである。分数関係において、周波数の出力対
入力比はY/Xで規定される。そこで０＜Y/X１であり、
Ｘ及びＹは正の整数である。信号波形の歪によって生じ
るエラーはサイクルの数で減少される。出力はＸ入力が
ｎビット・データ・ワード間でパルスした後（ここで、
Ｘは分母であり、２（ｎ−１）−１より小さくない数で
ある）有効となる。
Bresenham LineアルゴリズムはＸ−Ｙ面ビデオ・ディ
スプレイのY/Xスロープ・ラインを描くときに分離した
整数位置のグラフィック・ディスプレイ・ピクセルを選
択する反復動作を説明している。このアルゴリズムはＹ
軸値を選ぶ際にグリッド基準の相関的決定とＸ軸に沿っ
た増加とを含む。Ｙ軸を増加するかどうかの決定はＸ増
分より少いＹ増分の倍数で決められる。アルゴリズムの
書式は上記の書類に記載されている。
スプレイのY/Xスロープ・ラインを描くときに分離した
整数位置のグラフィック・ディスプレイ・ピクセルを選
択する反復動作を説明している。このアルゴリズムはＹ
軸値を選ぶ際にグリッド基準の相関的決定とＸ軸に沿っ
た増加とを含む。Ｙ軸を増加するかどうかの決定はＸ増
分より少いＹ増分の倍数で決められる。アルゴリズムの
書式は上記の書類に記載されている。
この発明はそのある概念をBresenham Lineアルゴリズ
ムから引出し、ディジタル周波数信号の直接分周のため
の構造的配置の詳細な開発を行った。Ｘ及びＹの数は回
路を同時にリセットするロード動作中２値データとして
挿入される。その後、入力パルスinの立下り端が２つ
のフィードバック・ループを使用して反復動作を始動
し、連続入力パルスinがout＝Y/Kinの要求関係に
合致させるため出力パルスとして（out）転送される
べきかどうかについて最良の推定値を数学的に決定す
る。この実施例の回路は値ＸＹであると共に正の整数
であるということのみの制限を有する。従って、出力周
波数はY/X比で規定された入力周波数の最大値から負の
分数までの範囲を持つことができ、Ｘ入力パルスの後に
有効となる。
ムから引出し、ディジタル周波数信号の直接分周のため
の構造的配置の詳細な開発を行った。Ｘ及びＹの数は回
路を同時にリセットするロード動作中２値データとして
挿入される。その後、入力パルスinの立下り端が２つ
のフィードバック・ループを使用して反復動作を始動
し、連続入力パルスinがout＝Y/Kinの要求関係に
合致させるため出力パルスとして（out）転送される
べきかどうかについて最良の推定値を数学的に決定す
る。この実施例の回路は値ＸＹであると共に正の整数
であるということのみの制限を有する。従って、出力周
波数はY/X比で規定された入力周波数の最大値から負の
分数までの範囲を持つことができ、Ｘ入力パルスの後に
有効となる。
この実施例の分周器の構造を第１図に示す。そのラッ
チ2,3は２値のＸ及びＹを表わす２値データを受信して
保持する。ラッチ２のＸ値は２の補数の負形式で表わさ
れる。Ｘ値はブロック４でアダー６に供給する前に０の
値と複合される。マルチプレクサは値のサインが“0"の
ときには一一Ｘ値をアダー６に送るが、サイン・フィー
ドバック信号が１の値のときは値“0"をアダー６に送
る。アダー６は１及び０の夫々のサイン信号値に対して
Ｙ又はＹ−Ｘのどちらかの値を有する総和INCRを出力す
る。
チ2,3は２値のＸ及びＹを表わす２値データを受信して
保持する。ラッチ２のＸ値は２の補数の負形式で表わさ
れる。Ｘ値はブロック４でアダー６に供給する前に０の
値と複合される。マルチプレクサは値のサインが“0"の
ときには一一Ｘ値をアダー６に送るが、サイン・フィー
ドバック信号が１の値のときは値“0"をアダー６に送
る。アダー６は１及び０の夫々のサイン信号値に対して
Ｙ又はＹ−Ｘのどちらかの値を有する総和INCRを出力す
る。
INCR値、すなわちＹ又はＹ−Ｘは更にアダー・ブロッ
ク７でその直前に出力した数値と合計される。そのよう
なフィードバック値とアダー７のINCR値との加算により
Ｄ型FF8にラッチするに適したSUMである13ビットの２値
出力を発生する。値SUMのFF8ヘのラッチはパルスinの
立下り端と同期して行われる。その結果、FF8はSUMの現
在値をラッチし、その後の反復合計のため、フィードバ
ック・データＤをアダー７に供給する。FF8の最高位置
（MSB）はマルチプレクサ４をドライブするに使用され
るサイン・フィードバック信号の状態を表わす。サイン
の補数は、パルスinがパルスoutとして送信される
べきとを処方する際にアンド・ゲート９のドライブに使
用される。
ク７でその直前に出力した数値と合計される。そのよう
なフィードバック値とアダー７のINCR値との加算により
Ｄ型FF8にラッチするに適したSUMである13ビットの２値
出力を発生する。値SUMのFF8ヘのラッチはパルスinの
立下り端と同期して行われる。その結果、FF8はSUMの現
在値をラッチし、その後の反復合計のため、フィードバ
ック・データＤをアダー７に供給する。FF8の最高位置
（MSB）はマルチプレクサ４をドライブするに使用され
るサイン・フィードバック信号の状態を表わす。サイン
の補数は、パルスinがパルスoutとして送信される
べきとを処方する際にアンド・ゲート９のドライブに使
用される。
概念的回路の目的は回路が受信したパルスY/Xinご
とに出力パルスoutを供給することである。この実施
例の回路は最初に増分Ｙ−Ｘを規定することによってこ
の目的を達成する。ここでＸはＹに等しいかＹより大き
いことが知られている。それによって、ロード・シーケ
ンスに続く第１のパルスの立下り端によりFF8に挿入さ
れたSUMの値は負であり、アダー６のINCR出力がＹ−Ｘ
であり、及びＤが値０であるということが与えられる。
２の補数負値のため、FF8からのＤ出力のMSBは値１とな
る。その結果、最初のinパルスの結果に続き、アダー
６はサイン＝１、INCR出力値＝Ｙを発生するため、一方
の入力にマルチプレクサ４からの値“0"と、他の入力に
Ｙを受信する。アダー７はその値ＹとFF8からのフィー
ドバック信号Ｄとを受信する。FF8のＤ出力は前に挿入
した値Ｙ−Ｘ（ＸはＹより大）である。最初のinパル
スの結果によるアダー７からの出力はSUMと称する数で
あり、値2Y−Ｘを有する。第２のinパルスの立下り端
のときに、新たなSUM＝2Y−Ｘ値がFF8にラッチされ、後
の反復動作のためアダー７にフィードバックされる。連
続的inパルスによる反復動作の繰返しはもはや負の値
ではないアダー７からのSUM値に導く。SUMの値が正であ
り、inパルスの立下り端でFF8にラッチされたとき、
出力Ｄのサイン・ビットＤは０に変わり、SIGN′は１の
値になる。１の値のSIGN′はアンド・ゲート９が次の連
続するinパルスをoutラインに通すことができるよ
うにする。
とに出力パルスoutを供給することである。この実施
例の回路は最初に増分Ｙ−Ｘを規定することによってこ
の目的を達成する。ここでＸはＹに等しいかＹより大き
いことが知られている。それによって、ロード・シーケ
ンスに続く第１のパルスの立下り端によりFF8に挿入さ
れたSUMの値は負であり、アダー６のINCR出力がＹ−Ｘ
であり、及びＤが値０であるということが与えられる。
２の補数負値のため、FF8からのＤ出力のMSBは値１とな
る。その結果、最初のinパルスの結果に続き、アダー
６はサイン＝１、INCR出力値＝Ｙを発生するため、一方
の入力にマルチプレクサ４からの値“0"と、他の入力に
Ｙを受信する。アダー７はその値ＹとFF8からのフィー
ドバック信号Ｄとを受信する。FF8のＤ出力は前に挿入
した値Ｙ−Ｘ（ＸはＹより大）である。最初のinパル
スの結果によるアダー７からの出力はSUMと称する数で
あり、値2Y−Ｘを有する。第２のinパルスの立下り端
のときに、新たなSUM＝2Y−Ｘ値がFF8にラッチされ、後
の反復動作のためアダー７にフィードバックされる。連
続的inパルスによる反復動作の繰返しはもはや負の値
ではないアダー７からのSUM値に導く。SUMの値が正であ
り、inパルスの立下り端でFF8にラッチされたとき、
出力Ｄのサイン・ビットＤは０に変わり、SIGN′は１の
値になる。１の値のSIGN′はアンド・ゲート９が次の連
続するinパルスをoutラインに通すことができるよ
うにする。
FF8は、アンド・ゲート９に送信されたinパルスがF
F8にラッチされた新たなSIGN′の状態を安定しうるに十
分な程遅延された場合には、inパルスの立上り端と同
期して動作することができる。そうでなければ、前のサ
インSIGN′とinパルスとが一時重複してエラーのou
tパルスを発生する可能性がある。
F8にラッチされた新たなSIGN′の状態を安定しうるに十
分な程遅延された場合には、inパルスの立上り端と同
期して動作することができる。そうでなければ、前のサ
インSIGN′とinパルスとが一時重複してエラーのou
tパルスを発生する可能性がある。
SUMの位は残余としてFF8に保持され、INCR値に対する
後の加算のためにアダー７にフィードバックされる。サ
インの値“D"でINCRは値が再びＹ−Ｋとなる。FF8の保
持とアダー７における残余値の使用は丸めエラーを除去
し、Y/Xin比に従って計算された出力周波数の連続改
善した最良の推定値を供給することができる。Ｘ及びＹ
値をラッチするロード（LOAD）コマンドはFF8のリセッ
トにも使用される。この方式は２つの条件を導入する。
第１に、出力周波数は初期条件に関係なくスロープY/X
に基づく、第２に、初期条件がなく、この補数のＸ値の
使用により、SUMの最下位ビットは“0"に維持される。
そのような条件の下に、SUMの最下位ビット及びＤライ
ンは省略されてアダー７及びFF8の大きさを減少し、又
はアダー及びFFが同一サイズであればより大きな解を得
ることができる。ロード・サイクルの一部としてFF8に
初期条件を受入れるこの実施例はわずかな回路の変更で
構成することができる。
後の加算のためにアダー７にフィードバックされる。サ
インの値“D"でINCRは値が再びＹ−Ｋとなる。FF8の保
持とアダー７における残余値の使用は丸めエラーを除去
し、Y/Xin比に従って計算された出力周波数の連続改
善した最良の推定値を供給することができる。Ｘ及びＹ
値をラッチするロード（LOAD）コマンドはFF8のリセッ
トにも使用される。この方式は２つの条件を導入する。
第１に、出力周波数は初期条件に関係なくスロープY/X
に基づく、第２に、初期条件がなく、この補数のＸ値の
使用により、SUMの最下位ビットは“0"に維持される。
そのような条件の下に、SUMの最下位ビット及びＤライ
ンは省略されてアダー７及びFF8の大きさを減少し、又
はアダー及びFFが同一サイズであればより大きな解を得
ることができる。ロード・サイクルの一部としてFF8に
初期条件を受入れるこの実施例はわずかな回路の変更で
構成することができる。
ラッチ2,3、マルチプレクサ４及びアダー６の構成は
他の手段で提供することもできる。例えば、X,Yの値が
大きさ一定であるとそのように他の手段を用いることが
できる。そのような応用値において、ＹとＹ−Ｘ間のIN
CRサイクル・ラインの値はサイン信号の状態による。従
って、図の実施例は、X,Yの値が使用者に従って変化さ
れるよう希望する場合の好ましい構成である。図の点線
で左側のブロックはこの発明の主な動作能力ではない
が、好ましいものである。固定か可変周波数分割構造を
行うかどうかに関係なく、同期、フィードバック及び反
復総和はそのまま残される。
他の手段で提供することもできる。例えば、X,Yの値が
大きさ一定であるとそのように他の手段を用いることが
できる。そのような応用値において、ＹとＹ−Ｘ間のIN
CRサイクル・ラインの値はサイン信号の状態による。従
って、図の実施例は、X,Yの値が使用者に従って変化さ
れるよう希望する場合の好ましい構成である。図の点線
で左側のブロックはこの発明の主な動作能力ではない
が、好ましいものである。固定か可変周波数分割構造を
行うかどうかに関係なく、同期、フィードバック及び反
復総和はそのまま残される。
アンド・ゲート・ロジック９はinとout間の一体
関係に分周器の動作範囲を延長する。アンド・ゲート９
は、1/2X＜ＹＸが分周器を通して伝搬されるとき、信
号outが信号SIGN′を高い状態に固定する状態を与え
ることを保証する。
関係に分周器の動作範囲を延長する。アンド・ゲート９
は、1/2X＜ＹＸが分周器を通して伝搬されるとき、信
号outが信号SIGN′を高い状態に固定する状態を与え
ることを保証する。
図の実施例の回路は使用しうる基準周波数が制限され
ただけで、広い範囲の出力周波数を要求しうるような非
常に高い周波数のディジタル応用に特に適するものであ
る。INCRはその値をＹ又はＹ−Ｘに変更することができ
る。アダー７及びFF9は入力又はベース周波数inで動
作することができなければならないが、そのような機能
的要素は拡張周波数能力を容易に使用することができ
る。可変X,Y値を処理する拡張能力があっても、加えら
れた要素、すなわちアダー６及びマルチプレクサ４は高
速性能に容易に使用しうる装置である。従って、回路１
は最良の推定出力を有するディジタル分周を与えるのみ
でなく、信号波形の歪みによって生じるエラーをなく
し、入力周波数inに上限範囲を有するよう拡張された
全周波数範囲を達成し、今まで例がない程の周波数動作
を行う構造を提供することができる。
ただけで、広い範囲の出力周波数を要求しうるような非
常に高い周波数のディジタル応用に特に適するものであ
る。INCRはその値をＹ又はＹ−Ｘに変更することができ
る。アダー７及びFF9は入力又はベース周波数inで動
作することができなければならないが、そのような機能
的要素は拡張周波数能力を容易に使用することができ
る。可変X,Y値を処理する拡張能力があっても、加えら
れた要素、すなわちアダー６及びマルチプレクサ４は高
速性能に容易に使用しうる装置である。従って、回路１
は最良の推定出力を有するディジタル分周を与えるのみ
でなく、信号波形の歪みによって生じるエラーをなく
し、入力周波数inに上限範囲を有するよう拡張された
全周波数範囲を達成し、今まで例がない程の周波数動作
を行う構造を提供することができる。
第１図はこの発明の分周器のブロック図である。 図中、１……分周器、2,3……ラッチ、４……マルチプ
レクサ、6,7……アダー、８……Ｄ型フリップ・フロッ
プ、９……アンド・ゲート。
レクサ、6,7……アダー、８……Ｄ型フリップ・フロッ
プ、９……アンド・ゲート。
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 999999999 シンバイオス・ロジック・インコーポレ イテッド アメリカ合衆国 コロラド州 80525 フォート コリンズ ダンフィールド コート 2001 (72)発明者 ルーク エイ．パーキンズ アメリカ合衆国 80907 コロラド コ ロラド スプリングス，ダービー スト リート 1216 (56)参考文献 特開 昭62−73816（ＪＰ，Ａ) 特開 昭63−216132（ＪＰ，Ａ) 米国特許4991188（ＵＳ，Ａ) 欧州特許373768（ＥＰ，Ｂ１)
Claims (1)
- 【請求項１】入力周波数ｆinのパルス信号を受信し、出
力周波数ｆout＝（Y/X）・ｆinのパルス信号を出力する
ためのディジタル周波数ディバイダであって、 サイン信号に応じて正数Ｙ又は正数（Ｙ−Ｘ）の第１の
数値を出力する第１の手段と、 前記第１の手段から出力される前記第１の数値と第２の
数値との加算値を出力する第２の手段と、 前記入力周波数ｆinのパルス信号をクロック信号に用い
て、一のクロック信号のタイミングで前記第２の手段か
ら出力されている前記加算値をラッチし、次のクロック
信号のタイミングで前記ラッチした前記加算値を前記第
２の数値として出力する記憶手段と、 前記第２の数値の最上位ビットを前記サイン信号とし、
前記入力周波数ｆinのパルス信号と前記サイン信号との
AND信号をｆoutとして出力するロジック・ゲート回路
と、 から構成されることを特徴とするディジタル周波数ディ
バイダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/282,547 US4991188A (en) | 1988-12-12 | 1988-12-12 | Digital frequency divider |
| US282,547 | 1988-12-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02224417A JPH02224417A (ja) | 1990-09-06 |
| JP2976981B2 true JP2976981B2 (ja) | 1999-11-10 |
Family
ID=23082014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1319089A Expired - Fee Related JP2976981B2 (ja) | 1988-12-12 | 1989-12-11 | デイジタル周波数デバイダ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4991188A (ja) |
| EP (1) | EP0373768B1 (ja) |
| JP (1) | JP2976981B2 (ja) |
| KR (1) | KR940006930B1 (ja) |
| DE (1) | DE68914805T2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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