CN1146199C - 用于离散时间取样系统的滤波器的方法和装置 - Google Patents

用于离散时间取样系统的滤波器的方法和装置 Download PDF

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Abstract

公开了用于离散时间取样系统的可变速率下降取样滤波器的方法和装置。该可滤波器允许以固定速率从输入样值中导出取样速率的连续范围。输出速率可以随时间变化。在A/D转换器的固定取样速率极大地简化模拟前端的设计。可以设计单个抗混淆滤波器并精确地与该固定取样速率匹配。利用一个频率调制数字控制振荡器(NCO)，该下降取样滤波器保持整个频率合成和数字域中的时间跟踪环路。对一个模拟时间跟踪环路，不需要在A/D转换器调节取样瞬间。对于模拟频率合成器，也不需要产生可变取样速率。简化了系统设计和性能分析。

Description

用于离散时间取样系统 的滤波器的方法和装置
技术领域
本发明涉及数字通信领域。
背景技术
在数字通信系统中，解调器的功能是从一个已调模拟波形中提取数字信息。过去，使用模拟信号处理技术(混频、滤波、锁相环等)完成解调功能。随着高速数字技术的发展，现在有可能使用离散时间或数字信号处理(DSP)技术执行许多的解调功能。而模拟解调器对要解调的特定信号的指定特性必须是特制的，数字解调器在再编程方面允许更大的灵活性以便满足具有不同调制类型、信道特性、数据速率等各种系统的要求。
在数字解调系统中，处理典型地从以Fs取样/秒的速率取样模拟波形和利用A/D(模拟—数字)变换器数字化其幅度开始。然后通过各种数学操作处理数字化的样值以便提取要求的信息比特。处理操作通常包括某类滤波以便补偿信道条件或调制技术的效果，以及补偿由取样处理本身引入的产物。因为在接收机处不知道精确的定时，常常有必要从接收信号中恢复信息比特的定时(码元速率)。这意味着码元速率可以不必与取样速率相关。此外，码元速率在时间上可以不是恒定的；由于在发送机和接收机时基上的不完善或者在发送机和接收机之间的相对运动，码元速率可以有些变化。
根据奈奎斯特标准，取样速率必须在至少两倍于希望的信号的最高频率分量。在数字系统中，取样速率必须至少等于码元速率，或者更好地执行取样速率大于码元速率。典型地，在当前实际中，取样速率被选择为码元速率的整倍数N，使得通过仅保留每第N个样值并抛弃所有其它样值容易地降低或抽取(decimate)该取样速率。如果希望码元速率的一个范围，则必须有电路产生相应取样时钟的一个范围。由于通常不知道接收码元的精确定时，则取样时钟电路也必须能够按时间转换以便调整取样瞬间到最佳点。
抽样处理也要求选择希望物信号成分的一个滤波器。在抽样之前总能够进行滤波，但这要求以更高取样速率执行非常大量的计算。有一些众所周知的方法，其中在滤波之前(预抽样)能够进行N中取一操作使得能够以较低的抽样速率执行仅涉及每第N个取样的较少计算。为了取得最大的计算效率，必须遵守一些限制，主要是可设计这样一个滤波器，它只对一个特定抽样率工作，并不提供调节取样瞬间。
Floyd M.Gardner的“在数字调制解调器中的插入一I部分：基础部分”(Floyd M.Gardner.IEEE通信会刊，1993年第41卷第3期)描述了预抽样方法的细节，其中使用数字控制器振荡器(NCO)选择哪些样值进行处理和产生或查寻适当的系数。对基本方法的这种修改允许非整数抽样率和允许明显取样瞬间的时间转换，同时保持预抽样的计算效率。但由于样值被预抽样，所以滤波器必须设计为特定抽样率。如果希望选择不同的比率，则对每个比率必须提供不同组的系数。滤波器的抽头或长度也需要改变，以便在抽样比率范围内保持性能要求。
发明内容
本发明针对在数字解调器中滤波和定时恢复的组合操作。特别是，本发明针对以下的操作：
1.用于均衡或波形整形的匹配滤波；
2.用于内插/抽样的(sine x)/x滤波；
3.再取样以便从输入取样速率Fs转换到较低的、不必相等的输出速率Fo；
4.码元时间同步。
本发明的可变速率下降取样滤波器允许从固定速率的输入样值中导出连续范围的取样速率。输出速率不必以任何整数或有理数方式与该固定的输入速率相关，而事实上，该输出速率可随时间变化，如当跟踪从利用不同时基的站中接收的信号时将出现的一样。在A/D转换器的固定取样速率极大地简化模拟前端的设计。能够设计一个抗混淆滤波器并精确地匹配该固定取样速率。使用频率调制的数字控制振荡器(NCO)，该下降取样滤波器保持完整的频率合成和在数字域中的时间跟踪环路。一个模拟时间跟踪环不需要在A/D变换器调节取样瞬间。一个模拟频率合成器也不需要产生可变取样速率。通过消除混合模拟数字控制环路的复杂性，系统设计和性能分析同样被简化了。
对于抽样处理，有众所周知的涉及滤波之前样值预抽样的方法，这些方法具有减少产生特定质量的抽样的样值所必须的计算量的效果。但是这些方法将该抽样比率限制为一个固定值，因为滤波器特性必须设计为这个比率。本发明不进预抽样，所以它不限制为固定比率，但因为这样，在计算工作上它就比预抽样方法低效。然而，本发明的优选实施例将额外计算负担分布在适于小型的和在VISI中有效实施的并行处理结构中，这样，电路的物理复杂性比采用预抽样方式电路的复杂性没有太多的不同。
附图说明
图1a，1b，1c和1d是本发明的可变速率下降取样滤波器的方框图，图1a应用于单个信道系统，图1b应用两个信道系统诸如正交调制系统，其中两个信道具有相同的特性，图1c应用于两个信道系统，其中信道A和信道B具有不同的特性，和图1d应用于一个系统，其中多个系数发生器—乘法器/累加器单元可以级联。
图2是在图1的可变速率下降取样滤波器中使用的数字控制振荡器(NCO)的方框图。
图3是在图1的可变速率下降取样滤波器中使用的系数发生器的方框图。
图4是在图1的可变速率下降取样滤波器中使用的乘法器—累加器单元的方框图。
图5是在定时恢复回路中使用的图1的可变速率下降取样滤波器的方框图。
图6是典型滤波器脉冲响应的图解表示。
图7是在多相结构中本发明的可变速率下降取样滤波器的方框图。
图8是在比图7表示的更为详细的多相结构中本发明的可变速率下降取样滤波器的方框图。
图9是在具有垂直和(Vertical sums)的多相结构中本发明的可变速率下降取样滤波器的方框图。
图10是在分解多相结构的较好形式中的本发明可变速率下降取样滤波器的方框图。
具体实施方式
首先参见图1a，本发明的可变速率下降取样滤波器包含四个主要部件：一个数字控制振荡器(NCO)，一个系数发生器、乘法器—累加器(MAC)单元的级联和一个输出计数器。在具有样值的两个信道(I和Q)的一个正交调制系统中，每个信道要求一个独立的MAC阵列。但是如果在两个信道上码元速率和滤波需求相同，则它们可共享同一个系数发生器，如图1b所示。即使多信道具有不同的特性，也可使用一个公共NCO驱动多个系数发生器和乘法器—累加器电路，如图1c所示。当所示的两个信道使用系数发生器的相同的值M和相同的地址宽度P时，两个信道P和M之一或者两者可以不同，即使具有相同的取样速率，对两个信道相同的考虑一般会产生相同的M和P值。还有因为两个系数发生器被编址相同的地址，则它们可以是一个RAM或ROM，在图1c中所示的例子中为2*M*2P比特宽以便同时输出两组系数。
如果系数发生器—乘法器/累加器单元作为一个单元实施，例如作为一个VLSI电路，多个这样的单元可以顺序地级联以便增加滤波器的整个长度，如图1d所示。在这种情况下，每个单元的输出馈送下一个的开始值，并且所有单元共享相同的输入样值和相同相位以及来自数字控制振荡器的翻转信号。这个实施例通常与基于RAM的系数发生器一起使用，因为合适的系数将取决于一个特定的MAC阵列和系数发生器是否单独使用或级联到另一个MAC阵列和系数发生器。注意这种级联可以在基于处理器系统中在程序控制之下，以便在程序控制之下使系统可重新配置。
数字控制振荡器(图2)
数字控制振荡器(NCO)为滤波器产生定时和相位信息。如图2所示，NCO是一个大累加器，由加法器后接寄存器构成。寄存器的内容反馈给加法器的一个输入。加法器的另一个输入是要累加的值(频率字)。寄存器由抽样时钟计时。在每个时钟点上，在累加器寄存器中的值递增了在输入提供的值。当累加器的增量超过其范围的顶部时，它就“翻转”并返回到底部。因此，累加器寄存器的值的轨迹为周期的斜面或“锯齿”函数。这个寄存器在相对于其满量程的任意给定时间的值表示该周期函数的“相位”，并且翻转之间的间隔是该函数的一个循环或周期。斜面增长的速率和因此斜面翻转的频率是由给累加器输入时提供的递增值确定的。该递增值称为频率字，可以是常数，或者为响应某些外部控制该递增值可以变化。在前者的情况中，该NCO产生一个固定的频率。在后者中，NCO被频率调制并且表现为非常像通常在模拟频率合成电路中的电压控制振荡器(VCO)。
NCO产生的翻转频率由以下关系给出：
Fo＝(频率字/2W)*Fs
其中；Fo＝产生(翻转)的频率
频率字＝递增输入的二进制值
W＝NCO累加器(寄存器和加法器)的比特宽度
Fs＝取样时钟的频率
NCO的准确度即它能怎样确切地表示希望的频率取决于累加器的大小。借助于一个累加器W比特宽，NCO能以基准频率Fs的2W分之一的精度来表示任何频率。翻转之间的间隔不必恒定，但在长时间内的平均间隔Tavg＝Fs/Fo是希望的频率Fo的一个相当准确的表示。
当周期波形的频率和周期(1/频率)通常被认为是连续量时，NCO产生的周期是离散的。翻转之间的间隔自然地是取样时钟Fs周期的整数。然而，如果Fo不是Fs的一个精确的约数，间隔将不是恒定；它将在Fs的T和T+1周期之间抖动，而T是Fs/Fo的整数部分。但从长远的观点来看，长度T的周期和长度T+1周期的分配将是这样的，即平均周期接近Fs/Fo的真正值，并因此NCO产生的频率接近真正的频率Fo。
系数发生器(图3)
如可以在图3中看到的，滤波器的系数存储在一个查寻表中。该查寻表可以或是固定的(基于ROM)或者是如图中所示的可编程的(基于RAM)。表M的宽度由滤波器中MAC单元的个数和系数所要求的精确度(比特宽度)确定；长度由时间要求的分辨率确定。在取样时钟的每一点上，NCO产生一个新的相位值。在每一点上，使用NCO相位作为查寻表的索引同时地查寻所有单元的系数。在两个信道的系统中诸如图1b中，其中信道特性相同，只有数据(样值)不同，两个信道使用相同的系数，如图1b所示。
NCO相位累加器(图2的寄存器)通常很大(32比特为典型的)以便提供任意频率的一个相当精确的表示，但可变速率下降取样滤波器对可接受的性能不要求太精确。所要求的时间分辨率由使用本发明的系统的性能要求确定，但通常远小于NCO的满精确度。因此NCO相位字(图2的相位输出)可以截断，而只需要几个最高有效比特(P比特，其中P＜＜W)以索引系数查寻表。
乘法器—累加器(MAC)链(图4)
滤波器的核心是图4所示的M乘法器—累加器(MAC)单元链。该链中单元M的个数由对滤波器功能的特性的系统要求确定。每个单元有一个乘法器、一个累加器和一个输入选择器或MUX SEL。在取样时钟的每一点上，一个新样值(n)达到滤波器输入。该新样值同时分配给所有MAC单元并加到每个单元的乘法器的一个输入。每个乘法器的另一个输入是来自系数发生器(图3)中的系数表在那个时间瞬间的那个单元的系数。每个乘法器的乘积随后加到那个单元。每个单元的输入选择器SEL选择乘法器的乘积加到哪个累加器的求和：或者是单元自己的累加器或是前一个单元的累加器。绝大多时间，在NCO翻转之间，寄存器FF的内容通过选择器SEL反馈被加到那个MAC单元的下一个乘积，使得乘积加到本地累加器。因此总和在单元自己的寄存器FF中增大了。但当NCO翻转时，选择器SEL选择其另一个输入以使在每个单元的总和下移该链到线路中下一单元，最终总和出现在该链中最后的单元。(对于链中的第一个MAC单元，翻转将导致选择器SEL耦合一个固定值到相应的加法器，典型地是零，虽然可以根据需要输入某值的补偿，以便克服在样值中某相等或相反偏移或者某种其它原因)。
以这种方式，最终总和是NCO的最后M周期的所有单元的总数。如果T是每NCO周期的样值数，则总和的样值总数将是MT，假定T是常数。一个最终总和在每一翻转处出现，并且这些总和代表以新下降取样速率的速率转换的样值。
累加器必须作成一定大小以便包含由本地累加和由沿链向下传播二者产生的累加和的增长。来自沿链向下传播的增长不太受电路长度的约束，但受滤波器的脉冲响应的性质的约束，也就是说，受系数数值的约束。来自本地累加的增长受想要的速率降低的最大量的约束。
输出定标(图1a和1b)
每个速率降低的输出样值是可变数的项之和，取决于输入与输出样值速率之比，也就是说取决于NCO翻转之间的平均间隔T。由于项数不为常数，则滤波器增益不为常数。因此，为了对不同输出速率使用这个滤波器，可能需要加上具有可调定标系数的一个定标乘法器以便在希望的输出速率范围内规范输出样值的数量。
定时恢复环路示例(图5)
图5说明在定时恢复环路中本发明可变速率下降取样滤波器的使用。固定频率的主时钟CLK提供定时给可变速率下降取样滤波器和A/D转换器。可变速率下降取样滤波器以取样频率Fs从A/D转换器接收数字化样值。滤波器的NCO被编程为接近希望的输出样值速率Fo的一个标称中心频率。滤波器执行其速率变换和滤波功能并输出样值。它还输出该NCO翻转信号，其频率为Fo，它由下行方向处理功能用作选通信号，以便指示何时一个速率转换的样值可用。
转换的样值提供给定时差错检测器(诸如众所周知的零交叉检测器)，该差错检测器产生作为差错信号的、转换样值距希望的样值瞬间有多远(早或迟)的一个估算。差错信号输入环路滤波器(通常是一个一阶低通滤波器)，该环路滤波器累加这些差错并产生来自标称频率的频率偏移的一个估算。这个偏移加到标称中心并送到NCO作为其频率字，由此闭合环路。
推导
解调处理中的滤波器获得三个目的：
1.在取样带宽内(抗混淆)选择希望的信号成分并抑制不想要的信号；
2.均衡或补偿信道条件和/或匹配发射波形整形；
3.在实际样值之间插入样值。
这最后的一个目的是本发明的可变速率下降取样滤波的主要功能，但附带地同时可包括其它两个功能。能够设计合适的滤波器的特性(系数选择)，实现所有三个目的。该滤波器基于计算卷积和的有限脉冲响应(FIR)滤波器结构：
y ( n ) = Σ i = 0 DM - 1 c ( i ) × ( n - i )
其中：n＝取样时钟索引
      Y(n)是输出序列
    X(n)是输入序列
    C(i)是滤波器的脉冲响应系数
    DM是系数总数或滤波器中的“抽头”
系数总数的特征在于预期再处理以上作为二维和的一维卷积和中的两个参数D和M。
D中取一滤波器的典型FIR脉冲响应在图6中示意地显示。当希望的输出速率Fo等于码元速率时，将使用类似这样的形状。零隔开大约D个样值，并且中内正弦半周包含大约2D个样值。根据滤波器想要完成的功能脉冲响应的详细结构会有些变化。例如，对于2倍于码元速率(每码元2个输出样值)的输出速率Fo，正弦半周将是2倍宽。此外，在两个下降取样滤波器由同一个NCO驱动的一个两信道系统中，这两个信道可以有不同的滤波响应，例如，偏移QPSK解调的相移。虽然理想的脉冲响应在理论上趋于无限，在现实中，在某合适长度DM处被切去，被选择用于适当的性能。
在取样时钟的每个点n，一个新值X(n)提供给该滤波器，计算DM系数的整个卷积和乘以最后的DM样值，并产生一个输出值Y(n)。但如果滤波器被用于由D中取一，则只需要D输出中的一个输出而D输出而其它D-1个输出被丢弃。因此不必计算其它D-1输出。而是一次D个样值可以提供给滤波器并随后计算其总和。这个简化适用于一个叫作多相结构的结构，示于图7。
正如图7所示，系数在一个矩阵中，顺着列，然后穿过行分配。有D行或相位；每个相位是自身具有M个系数的一个FIR滤波器。转换器顺着行下降。每时钟点分配一个样值给各行。在D个点中它扫过整个阵列随后再循环；在那个时刻计算最终总和并且在输出端得到新样值。
如果希望以小于D个中取一，例如以D/N，则转换器跳过N行并且只传送样值给每第N个相位且将其它置零。当转换器再循环时又一个新输出将是可用的。如果D/N是个固定整数，则转换器每个循环将击中相同的相位并能消除其它相位。这等效于通过对其抽样定标原始滤波器脉冲响应，也就是除每第N个样值以外消除所有样值。如果D/N不是整数，则转换器每一遍将击中不同相位组，但最终码型将重复。最后，如果D/N不是偶数常数，则转换器每一遍将击中不同的相位组，并且码型确实可能永不重复。但在所有情况中，当转换器再循环时抽样的输出是可用的。这就是可变速率下降取样幕后的原理。转换器是NCO的相位索引，该NCO为每个输入样值产生一个不同的系数组。转换器的再循环是NCO以输出样值速率的翻转。多相段被断裂(collapsed)为系数发生器和MAC阵列，如以下所述的。
首先在图8中阐述多相结构图以便表示每个相位的详细情况。由于相位本身是FIR滤波器，他们可以移位方式实施，如图8所示。多相表示改写一维和为二维和：
y ( n ) = Σ k = 0 D - 1 Σ j = 0 M - 1 c ( j , k ) × ( n - ( jD + k ) )
其中原索引i已被两维索引(jD+K)取代并且系数(ci)已重编为双索引c(j，k)。索引j以速率Fo计数转换器的循环，而索引K计数每个循环内的相位。图的每一行是一个相位并且它求和间隔D的M个样值。这里一个Fo周期的D个样值X(n)由输入转换器扩展，每一个都分别加到FIR滤波器的乘法器，被适当的系数相乘并存储在相应乘法器输出端的相应寄存器FF中。当输入转换器再循环回到每个FIR滤波器时，下一个Fo周期的每个新样值由相应FIR滤波器的乘法器以相同的系数相乘，加到前一个寄存器FF的内容并且其结果存储到下一个寄存器FF。还有在转换器的每个再循环上(以Fs/D的速率)，可得到代表转换器最后M循环的总和的新输出Y(n)。实质上，图8表示图7的详细情况。
由于加法是可转换的，总和不必首先水平地进行；当每个样值到来时他们可以首先垂直地进行，并随后当转换器再循环时水平地进行，如图9的所示。这只不过是在两维和中交换求和次序：
y ( n ) = Σ j = 0 M - 1 Σ k = 0 D - 1 c ( j , k ) × ( n - ( jD + k ) )
但是由于转换器一次只击中一个相位，则在一个时间只有一行的系数、乘法器和加法器被激活，其它的为零。因此每一列的乘法器和加法器可以垂直分解并由单个乘法器和一个累加器取代。只有系数随着时间变化，因此系数可以来自由变换器-NCO索引的一个查寻表。当每个MAC和下移到其邻近时底部行的水平和在翻转时出现。可变速率下降取样的MAC阵列部分的最终形式在图10中表示。
这里已经描述了利用固定取样速率用于离散时间取样系统的可变速率下降取样滤波器的方法和装置，所说的固定取样速率提供可变的、非整数的、且非有理数的再取样率(Fo/Fs)，其中输出取样速率的连续范围可从固定输入取样速率中导出，其中滤波器特性是对输出取样速率自动定标，因此只有一个滤波器特征组需要设计，其中该设计可以以级数、系数表的深度和满足应用要求的计算精确度来定标，和其中存储在表中作为系数的滤波器特性能够设计为应用的要求，例如，抗混淆的级联和预失真/均衡功能，所有的都在适于VLSI实施的模块的结构之内。
因此当在此详细公开和描述本发明的较好实施例时，对本领域的技术人员来说可以进行形式和细节的各种改变是显而易见的，而不脱离其精神和范畴。

Claims (28)

1.一种数字滤波器，包括：
一个W比特宽的寄存器，它具有一个寄存器输入、一个寄存器输出和一个取样时钟输入；
一个W比特宽的第一加法器，它具有第一个和第二个第一加法器输入，一个第一加法器输出和一个进位输出；
一个系数发生器，它具有一个地址输入和多个滤波器系数输出；
所述第一个第一加法器输入被耦合以接收频率字；
所述第一个第一加法器输出被耦合到所述寄存器输入；
所述寄存器输出被耦合到所述系数发生器的所述地址输入和所述第二个第一加法器输入；
所述寄存器时钟输入被耦合以接收一个取样时钟信号；
所述进位输出被耦合以提供一个移位控制信号；
所述系数发生器的所述地址输入是P比特宽，其中P小于W，并且所述寄存器输出只有P个最高有效比特被耦合到所述系数发生器的所述地址输入，所述系数发生器存储M×2P个系数，每个系数发生器地址对应M个系数；
M个乘法器-累加器电路，每个乘法器-累加器电路被耦合以接收所述系数发生器的每M个滤波器系数输出中的相应一个输出并以取样时钟速率接收一个信号取样，同时将其相乘并在累加器中累加结果，所述乘法器-加法器电路被串联耦合并响应移位控制信号而将串联的乘法器-累加器电路中的每个累加器的内容移到下一个乘法器-累加器电路的累加器中，最后一个乘法器-累加器电路的累加器的内容形成所述乘法器-累加器电路的输出。
2.如权利要求1所述的数字滤波器，其特征在于每个乘法器-累加器电路包含：
一个乘法器，它具有第一和第二输入和一个输出；
第二加法器，它具有第一和第二输入及一个输出；
一个寄存器，它具有一个输入、一个输出和一个寄存器时钟输入；
一个选择器，它具有第一及第二输入和一个选择器控制；
所述乘法器的第一输入耦合到所述系数发生器的一个相应系数输出，所述乘法器的第二输入被耦合以接收信号取样，所述乘法器的输出被耦合到所述第二加法器的第一输入；
所述第二加法器的第二输入耦合到所述选择器的输出，所述第二加法器的输出耦合到所述寄存器的输入；
所述寄存器的输出耦合到所述选择器的第一输入和串联的下一个乘法器-累加器电路的选择器的第二输入，所述寄存器的时钟输入耦合到所述取样时钟；
所述选择器的控制耦合到所述移位控制输入；
串联的第一乘法器-加法器电路的选择器的第二输入耦合到一个初始值，而串联的最后一个乘法器-加法器电路的寄存器的输出耦合到一个输出。
3.如权利要求2所述的数字滤波器，其特征在于所述初始值为零。
4.一种数字滤波器，其特征在于：
一个系数发生器，它具有一个相位输入和多个滤波器系数输出，所述系数发生器的所述相位输入是P比特宽，所述系数发生器产生M×2P个系数，每个相位值对应M个系数；
M个乘法器-累加器电路，每个乘法器-累加器电路被耦合以接收所述系数发生器的每M个滤波器系数输出中的相应一个输出并以取样时钟速率接收一个信号取样，同时将其相乘并在累加器中累加结果，所述乘法器加法器电路被串联耦合并响应移位控制信号而将串联的乘法器-累加器电路中的每个累加器的内容移到下一个乘法器-累加器电路的累加器中，最后一个乘法器-累加器电路的累加器的内容形成所述乘法器-累加器电路的输出。
5.如权利要求4所述的数字滤波器，其特征在于每个乘法器-累加器电路包含：
一个乘法器，它具有第一和第二输入和一个输出；
一个加法器，它具有第一和第二输入及一个输出；
一个寄存器，它具有一个输入、一个输出和一个寄存器时钟输入；
一个选择器，它具有第一及第二输入和一个选择器控制；
所述乘法器的第一输入耦合到所述系数发生器的一个相应系数输出，所述乘法器的第二输入被耦合以接收信号取样，所述乘法器的输出被耦合到所述加法器的第一输入；
所述加法器的第二输入耦合到所述选择器的输出，所述加法器的输出耦合到所述寄存器的输入；
所述寄存器的输出耦合到所述选择器的第一输入和串联的下一个乘法器-累加器电路的选择器的第二输入，所述寄存器的时钟输入耦合到所述取样时钟；
所述选择器的控制耦合到所述移位控制输入；
串联的第一乘法器-加法器电路的选择器的第二输入耦合到一个初始值，而串联的最后一个乘法器-加法器电路的选择器的第一输入耦合到一个输出。
6.如权利要求5所述的数字滤波器，其特征在于所述初始值为零或者为在前的乘法器累加器电路的输出。
7.如权利要求4所述的数字滤波器，其特征在于所述系数发生器是一个RAM查找表。
8.如权利要求4所述的数字滤波器，其特征在于所述系数发生器是一个ROM查寻表。
9.一种数字滤波器，包括：
一个数字控制振荡器，它响应一个时钟信号和数字控制信号，在每个时钟信号出现时将所述数字控制振荡器的计数递增一个由所述数字控制信号确定的数量，所述数字控制振荡器在每个时钟周期输出当前振荡器计数，并在计数每次达到预定计数时输出翻转信号；
一个查寻表，它具有一个耦合到所述当前振荡器计数输出的地址输入和多个滤波器系数输出；
第一和第二乘法器-累加器单元，它们耦合到所述查寻表的相同系数输出，所述第一和第二乘法器-累加器单元的其中每一个都具有串联耦合的多个级，每一级都具有一个乘法器和一个累加器，所述乘法器响应相应的第一和第二取样输入，将每个所述取样输入乘以由所述查寻表提供的一个系数，所述累加器用于累加所述乘法的乘积，所述第一和第二乘法器-累加器单元响应所述翻转信号而将每一级的累加器的内容移到下一级的累加器中，所述乘法器-累加器单元的最后一级被提供作为滤波器输出。
10.如权利要求9所述的数字滤波器，其特征在于所述查找表是一个RAM。
11.如权利要求9所述的数字滤波器，其特征在于所述查寻表是一个ROM。
12.一种数字滤波器，包括：
一个数字控制振荡器，它响应一个时钟信号和数字控制信号，在每个时钟信号出现时将所述数字控制振荡器的计数递增一个由所述数字控制信号确定的数量，所述数字控制振荡器在每个时钟周期输出当前振荡器计数，并在计数每次达到预定计数时输出翻转信号；
第一和第二查寻表，它们每一个都具有一个耦合到所述当前振荡器计数输出的地址输入和多个滤波器系数输出；
第一和第二乘法器-累加器单元，它们分别耦合到所述第一和第二查寻表的系数输出，所述第一和第二乘法器-累加器单元的其中每一个都具有串联耦合的多个级，每一级都具有一个乘法器和一个累加器，所述乘法器响应第一和第二取样中的相应取样，将相应取样乘以由所述查寻表提供的一个系数，所述累加器用于累加所述乘法的乘积，所述第一和第二乘法器-累加器单元响应所述翻转信号而将每一级的累加器的内容移到下一级的累加器中，所述乘法器-累加器单元的最后一级被提供作为滤波器输出。
13.如权利要求12所述的数字滤波器，其特征在于所述查找表是一个RAM。
14.如权利要求12所述的数字滤波器，其特征在于所述查寻表是一个ROM。
15.一种数字滤波器，包括：
一个数字控制振荡器，它响应一个时钟信号和数字控制信号，在每个时钟信号出现时将所述数字控制振荡器的计数递增一个由所述数字控制信号确定的数量，所述数字控制振荡器在每个时钟周期输出当前振荡器计数，并在计数每次达到预定计数时输出翻转信号；
一个系数发生器，它具有一个耦合到所述当前振荡器计数输出的地址输入和多个滤波器系数输出；
一个乘法器-累加器单元，它耦合到所述系数发生器的系数输出，具有串联耦合的多个级，每一级都具有一个乘法器和一个累加器，所述乘法器响应取样输入，将所述取样输入乘以由所述系数发生器提供的一个系数，所述累加器用于累加所述乘法的乘积，所述乘法器-累加器单元响应所述翻转信号而将每一级的累加器的内容移到下一级的累加器中，所述乘法器-累加器单元的最后一级被提供作为滤波器输出。
16.如权利要求15所述的数字滤波器，其特征在于所述系数发生器是一个RAM查找表。
17.如权利要求15所述的数字滤波器，其特征在于所述系数发生器是一个ROM查寻表。
18.一种数字滤波方法，用于将以第一取样速率提供的数字取样转换成第二取样速率的数字取样，就频率而言，所述第二取样速率低于所述第一取样速率，其中，所述第二取样速率与所述第一取样速率之间不必是简单的有理数关系，所述第二取样速率可以连续变化，所述方法包括以下步骤：
利用以所述第一取样速率计时的数字控制振荡器来产生(a)平均速率等于所述第二取样速率的翻转信号，和(b)相位输出，所述相位输出等于自上一次翻转开始所述第二取样速率的周期消逝了的部分，所述数字控制振荡器的翻转速率是可编程的，并且可通过频率控制输入来连续调节；
利用所述数字控制振荡器的相位输出的P位最高有效比特来对系数表进行寻址，所述系数表包含有限脉冲响应滤波器的M×2P个系数取样，对于第一取样速率时钟的每个周期的每个输入相位值，所述系数表同时产生M个系数；
在第一取样速率时钟的每个周期，利用一组M个级联的相同乘法器-累加器级，同时将来自所述系数表的M个系数中的每一个系数乘以出现在所述滤波器输入的数字取样，然后将每一次乘法的乘积添加到每一个相同级中的累加和中，除非施加了翻转信号，在施加翻转信号时，所述乘法的乘积被添加到前一级的累加和，并且最后一级输出其累加和，作为转换的样子。
19.一种数字滤波器，包括：
一个数字控制振荡器，它响应一个时钟信号和数字控制信号，在每个时钟信号出现时将所述数字控制振荡器的计数递增一个由所述数字控制信号确定的数量，所述数字控制振荡器在每个时钟周期输出当前振荡器计数，并在计数每次达到预定计数时输出翻转信号；
一个系数发生器，它具有一个相位输入和多个滤波器系数输出，所述系数发生器的所述相位输入是P比特宽，所述系数发生器产生M×2P个系数，每个相位值对应M个系数；
M个乘法器-累加器电路，每个乘法器-累加器电路被耦合以接收所述系数发生器的每M个滤波器系数输出中的相应一个输出并以取样时钟速率接收一个信号取样，同时将其相乘并在累加器中累加结果，所述乘法器-加法器电路被串联耦合并响应移位控制信号而将串联的乘法器-累加器电路中的每个累加器的内容移到下一个乘法器-累加器电路的累加器中，最后一个乘法器-累加器电路的累加器的内容形成所述乘法器-累加器电路的输出。
20.如权利要求19所述的数字滤波器，其特征在于每个乘法器-累加器电路包含：
一个乘法器，它具有第一和第二输入和一个输出；
一个加法器，它具有第一和第二输入及一个输出；
一个寄存器，它具有一个输入、一个输出和一个寄存器时钟输入；
一个选择器，它具有第一及第二输入和一个选择器控制；
所述乘法器的第一输入耦合到所述系数发生器的一个相应系数输出，所述乘法器的第二输入被耦合以接收信号取样，所述乘法器的输出被耦合到所述加法器的第一输入；
所述加法器的第二输入耦合到所述选择器的输出，所述加法器的输出耦合到所述寄存器的输入；
所述寄存器的输出耦合到所述选择器的第一输入和串联的下一个乘法器-累加器电路的选择器的第二输入，所述寄存器的时钟输入耦合到所述取样时钟；
所述选择器的控制耦合到所述移位控制输入；
串联的第一乘法器-加法器电路的选择器的第二输入耦合到一个初始值，而串联的最后一个乘法器-加法器电路的选择器的第一输入耦合到一个输出。
21.如权利要求20所述的数字滤波器，其特征在于所述初始值为零。
22.如权利要求19所述的数字滤波器，其特征在于所述系数发生器是一个RAM查找表。
23.如权利要求19所述的数字滤波器，其特征在于所述系数发生器是一个ROM查寻表。
24.一种可变速率下降取样滤波的方法，用于采用固定取样速率的离散时间取样系统，所述方法包括以下步骤：
提供一个数字控制振荡器，所述数字控制振荡器响应一个取样时钟信号和数字控制信号，在每个取样时钟出现时将所述数字控制振荡器的计数递增一个由所述数字控制信号确定的数量，所述数字控制振荡器在每个时钟周期输出当前振荡器计数，并在计数每次达到预定计数时输出翻转信号，所述当前振荡器计数为P比特宽；
提供一个系数发生器，所述系数发生器具有一个相位输入和多个滤波器系数输出，所述系数发生器的所述相位输入接收所述数字控制振荡器的当前振荡器计数，所述系数发生器产生M×2P个系数，每个相位值对应M个系数；
提供M个乘法器-累加器电路，每个乘法器-累加器电路接收所述系数发生器的每M个滤波器系数输出中的相应一个输出并以取样时钟速率接收一个信号取样，同时将其相乘并在累加器中累加结果，所述乘法器-加法器电路被串联耦合并响应移位控制信号而将串联的乘法器-累加器电路中的每个累加器的内容移到下一个乘法器-累加器电路的累加器中，最后一个乘法器-累加器电路的累加器的内容形成所述乘法器-累加器电路的输出。
25.如权利要求24所述的方法，其特征在于所提供的每个乘法器-累加器电路包含：
一个乘法器、一个加法器、一个寄存器和一个选择器；
所述乘法器接收所述系数发生器的系数和信号取样，并提供所述系数和信号取样的乘积，作为乘法器输出；
所述加法器接收所述乘法器输出和选择器输出，并提供所述乘法器输出和选择器输出的和，作为加法器输出；
所述寄存器接收所述加法器输出，并将寄存器输出耦合到所述选择器的第一输入和串联的下一个乘法器-累加器电路的选择器，所述寄存器的时钟输入耦合到所述取样时钟；
所述选择器响应所述翻转信号而在其第一输入和第二输入之间进行选择；
串联的第一乘法器-加法器电路的选择器的第二输入对一个初始值作出响应，而串联的最后一个乘法器-加法器电路提供一个对其选择器的第一输入进行响应的一个输出。
26.如权利要求25所述的方法，其特征在于所述初始值为零。
27.如权利要求24所述的方法，其特征在于所述系数发生器是一个RAM查找表。
28.如权利要求24所述的方法，其特征在于所述系数发生器是一个ROM查寻表。
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