WO2014027570A1 - 信号生成装置 - Google Patents

信号生成装置 Download PDF

Info

Publication number
WO2014027570A1
WO2014027570A1 PCT/JP2013/070737 JP2013070737W WO2014027570A1 WO 2014027570 A1 WO2014027570 A1 WO 2014027570A1 JP 2013070737 W JP2013070737 W JP 2013070737W WO 2014027570 A1 WO2014027570 A1 WO 2014027570A1
Authority
WO
WIPO (PCT)
Prior art keywords
phase
signal
filter
coefficient
digital
Prior art date
Application number
PCT/JP2013/070737
Other languages
English (en)
French (fr)
Inventor
裕貴 井浦
浩志 富塚
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to EP13879391.4A priority Critical patent/EP2884660B1/en
Priority to JP2014530515A priority patent/JP5931204B2/ja
Priority to US14/418,254 priority patent/US9306728B2/en
Publication of WO2014027570A1 publication Critical patent/WO2014027570A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
    • H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0223—Computation saving measures; Accelerating measures
    • H03H17/0227—Measures concerning the coefficients
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0283—Filters characterised by the filter structure
    • H03H17/0286—Combinations of filter structures
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0294—Variable filters; Programmable filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/06—Non-recursive filters
    • H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0219—Compensation of undesirable effects, e.g. quantisation noise, overflow
    • H03H2017/0222—Phase error

Definitions

  • the present invention relates to a signal generation apparatus that performs interpolation of digital signals.
  • Non-Patent Document 1 discloses a technique for generating a signal having a desired phase using a digital filter and a filter coefficient corresponding to each phase interval to be adjusted, and interpolating the digital signal.
  • Patent Document 1 a technique related to a variable digital filter that can change the frequency characteristics without disturbing the characteristics of the digital filter is disclosed. Coefficients that can interpolate different phases by changing the multiplier of the multiplier are stored in the memory address, coefficient data that complements the phase closest to the desired phase value is read, and the multiplier multiplier is changed to obtain a true value By obtaining an interpolation value close to 0, the memory capacity is reduced while allowing fine adjustment of the frequency characteristics without disturbing the filter characteristics.
  • the present invention has been made in view of the above, and an object of the present invention is to obtain a signal generator capable of generating an interpolation signal without increasing the memory capacity when an interpolation value close to a true value is obtained.
  • the present invention interpolates an input signal and outputs a first interpolation signal, and interpolates the first interpolation signal to obtain a phase.
  • a second digital filter that corrects an error and outputs a second interpolation signal;
  • a phase calculation unit that calculates a phase of the digital signal that changes at a time step updated in units of output sampling periods of the two digital filters;
  • the first phase signal which is an address indicating the filter coefficient used for the interpolation of the first digital filter, and the filter coefficient used for the interpolation of the second digital filter are indicated.
  • Phase accuracy conversion means for calculating a second phase signal for calculating an address to be calculated, and a frame for the address indicated by the first phase signal.
  • a first memory for storing a filter coefficient, and a first coefficient for reading out a filter coefficient from the first memory based on the first phase signal and switching a filter coefficient of a multiplier included in the first digital filter
  • a phase error calculating means for calculating a phase error signal which is an address indicating a filter coefficient used for interpolation of the second digital filter based on the second phase signal;
  • a second memory for storing the filter coefficient at the indicated address; a second coefficient reading means for reading the filter coefficient from the second memory based on the phase error signal; and the second coefficient reading means in the second coefficient reading means.
  • the gain normalization of the filter coefficients is performed, and the second digit is obtained.
  • Rufiruta characterized in that it comprises a gain normalization means for switching the filter coefficient of the multiplier provided in the.
  • the signal generation device has an effect that an interpolation signal can be generated without increasing the memory capacity when an interpolation value close to a true value is obtained.
  • FIG. 1 is a diagram illustrating a configuration example of a signal generation device.
  • FIG. 2 is a diagram illustrating a configuration example of the phase calculation unit 3.
  • FIG. 3 is a diagram illustrating a specific example of the calculation method of equations (3) to (5) in the phase accuracy conversion unit 4.
  • FIG. 4 is a diagram showing an internal configuration of the memory 5.
  • FIG. 5 is a diagram illustrating a shift register included in the phase error calculation unit 7.
  • FIG. 6 is a diagram showing an internal configuration of the memory 8.
  • FIG. 1 is a diagram illustrating a configuration example of a signal generation device according to the present embodiment.
  • the signal generation device includes a digital filter unit 1, a digital filter unit 2, a phase calculation unit 3, a phase accuracy conversion unit 4, a memory 5, a coefficient reading unit 6, a phase error calculation unit 7, a memory 8, A coefficient reading unit 9 and a gain normalization unit 10.
  • the digital filter unit 1 is a first digital filter, and performs a product-sum operation on the input signal and the filter coefficient stored in the memory 5 to generate an interpolation signal D (m).
  • the digital filter unit 1 includes delay units 11, 12 and 13, multipliers 14, 15 and 16, and adders 17 and 18. Since the configuration of the digital filter unit 1 is a commonly used configuration, a detailed description thereof is omitted.
  • the digital filter unit 2 is a second digital filter, and performs a product-sum operation on the output of the digital filter unit 1 (interpolation signal D (m)) and the filter coefficient stored in the memory 8 to obtain an interpolation signal D ′ (m ) Is generated.
  • the digital filter unit 2 includes delay devices 21, 22, 23, multipliers 24, 25, 26, and adders 27, 28.
  • the configuration of the digital filter unit 2 is a commonly used configuration, and thus detailed description thereof is omitted.
  • the phase calculation unit 3 calculates the phase ( ⁇ (m)) of the digital signal used in the own device based on the given set value and the phase resolution of the own device.
  • the phase accuracy conversion unit 4 is a phase signal (A (m)) that is an address for selecting a filter coefficient to be used in the digital filter unit 1 based on the phase of the digital signal calculated by the phase calculation unit 3, and the digital filter unit 2 calculates a phase signal (B (m)) for calculating a phase error signal which is an address for selecting a filter coefficient to be used.
  • the memory 5 is a first memory (storage means) for storing filter coefficients used in the digital filter unit 1.
  • the coefficient reading unit 6 is a first coefficient reading unit that reads the filter coefficient from the memory 5 and switches the filter coefficient used in the digital filter unit 1.
  • the phase error calculation unit 7 uses the past value of the phase signal (B (m)) from the phase accuracy conversion unit 4 and the number of oversampling, and is a phase that is an address for selecting a filter coefficient used in the digital filter unit 2. Error signals (B ′ (m ⁇ 1), B ′ (m ⁇ 2), B ′ (m ⁇ 3)) are calculated.
  • the memory 8 is a second memory (storage means) for storing filter coefficients used in the digital filter unit 2.
  • the coefficient reading unit 9 is a second coefficient reading unit that reads the filter coefficient from the memory 8 and outputs the filter coefficient to the gain normalization unit 10.
  • the gain normalization unit 10 normalizes the filter coefficient and switches the filter coefficient used in the digital filter unit 2.
  • phase calculation unit 3 First, the operation of the phase calculation unit 3 will be described. First, a value R obtained by the following equation (1) is given as a set value to the phase calculation unit 3.
  • M represents the phase resolution of the signal generation device, and is an integer value of 0 or more. If the right side is not divisible, the first decimal place is rounded off to obtain an integer value. A method for setting the phase resolution M will be described later.
  • the phase calculation unit 3 cumulatively adds the set value R in units of output sampling frequency as shown in the following equation (2), and calculates it as the phase of the digital signal.
  • the phase of the digital signal that is the cumulative addition result is ⁇ (m)
  • m is a time step that is updated in units of output sampling periods
  • mod is a remainder calculation.
  • the phase calculation unit 3 outputs the calculated phase ⁇ (m) of the digital signal to the phase accuracy conversion unit 4.
  • the phase calculation unit 3 generates a clock having an input sampling frequency by generating a pulse at a timing when the phase ⁇ (m) of the digital signal returns to 0 after exceeding the phase resolution M.
  • the generated clock is used as the input sampling clock for the input timing of the input signal of the digital filter unit 1.
  • FIG. 2 is a diagram illustrating a configuration example of the phase calculation unit 3.
  • the phase calculation unit 3 includes a cumulative adder 31.
  • the set value R is a value calculated by the above equation (1).
  • the output sampling clock is a clock having an output sampling period.
  • the phase ⁇ (m) of the digital signal is a value calculated by the above equation (2), and indicates the phase of the digital signal for each output sampling period.
  • the cumulative adder 31 receives the phase ⁇ (m) of the output digital signal as feedback and uses it when calculating the phase of the next digital signal.
  • the phase calculation unit 3 can calculate the phase ⁇ (m) of the digital signal by using the cumulative adder 31 shown in FIG. 2 to cumulatively add the set value R in units of output sampling clocks. Further, as described above, an input sampling clock is generated and output.
  • the phase accuracy conversion unit 4 is a first phase signal for reading out the filter coefficient used in the digital filter unit 1 based on the phase ⁇ (m) of the digital signal input from the phase calculation unit 3.
  • a phase signal A (m) and a phase signal B (m) that is a second phase signal for calculating a phase error signal that is an address for selecting a filter coefficient used in the digital filter unit 2 are respectively It calculates according to Formula (3) and Formula (4).
  • the phase accuracy conversion unit 4 outputs the phase signal A (m) to the coefficient reading unit 6 and outputs the phase signal B (m) to the phase error calculation unit 7.
  • the above P and Q are integer values of 0 or more that satisfy the following formula (5), P is the phase resolution in the digital filter unit 2, and Q is the phase resolution in the digital filter unit 1. Therefore, the phase resolution M of the signal generation device can be obtained from the product of the phase resolution P of the digital filter unit 2 and the phase resolution Q of the digital filter unit 1.
  • FIG. 3 is a diagram showing a specific example of the calculation method of the equations (3) to (5) in the phase accuracy conversion unit 4.
  • the range ⁇ (m) of the digital signal is determined by the phase resolution M as represented by the equation (2).
  • M 4096 (12 bits)
  • the phase ⁇ (m) of the digital signal is expressed by 12 bits.
  • the phase signal A (m) is a value calculated by the equation (3).
  • P 16
  • the phase signal A (m) is the upper 8 bits ((11, m) of the phase ⁇ (m) of the digital signal. ) To (4, m)).
  • (x, y) in FIG. 3 indicates a bit number
  • y indicates a time step number updated in units of output sampling periods.
  • phase signal B (m) is obtained by taking the lower 4 bits ((3, m) to (0, m)) of the phase ⁇ (m) of the digital signal. be able to.
  • the phase accuracy conversion unit 4 outputs the phase signal A (m) to the coefficient reading unit 6 and outputs the phase signal B (m) to the phase error calculation unit 7.
  • the memory 5 stores a total of Q sets of filter coefficients in the order of 0 / Q, 1 / Q, 2 / Q,..., (Q ⁇ 1) / Q at a phase interval of 1 / Q of the period of the input sampling frequency.
  • One set of filter coefficients is composed of filter coefficients corresponding to the number of multipliers included in the digital filter unit 1, and filter coefficients corresponding to each multiplier are determined.
  • FIG. 4 is a diagram showing an internal configuration of the memory 5.
  • the i-th filter coefficient is a filter coefficient for i / Q phase, and is composed of w (i, 0) to w (i, L ⁇ 1).
  • w (i, 0) corresponds to the multiplier 14
  • w (i, 1) corresponds to the multiplier 15
  • w (i, 2) corresponds to the multiplier 16.
  • the phase information A (m) instructed from the coefficient reading unit 6 has a value from 0 to Q-1.
  • the coefficient reading unit 6 reads out the filter coefficient from the memory 5 according to the phase signal A (m) using the phase signal A (m) output from the phase accuracy conversion unit 4 as a read address, and outputs the filter coefficient to the digital filter unit 1.
  • the filter coefficients used in the multipliers 14, 15, and 16 are switched.
  • the digital filter unit 1 performs a product-sum operation on the input signal and the filter coefficient output from the coefficient reading unit 6, and generates and outputs an interpolation signal D (m) from the input signal.
  • FIG. 5 is a diagram illustrating a shift register included in the phase error calculation unit 7.
  • the phase error calculation unit 7 receives the phase signal B (m) from the phase accuracy conversion unit 4 and outputs the phase signal B (m ⁇ 1) to B (m ⁇ K) up to K steps before the sampling period of the output signal. ) Are stored in the shift register.
  • K is the same value as the number of multipliers provided in the digital filter unit 2 for the convolution operation.
  • the phase error calculation unit 7 converts these stored phase signals from the phase error signal B ′ (m ⁇ 1) to B ′ (m ⁇ K) by the following equation (6).
  • N is the number of oversamples calculated from (output sampling frequency) / (input sampling frequency). The oversampling number always takes a constant value when the output sampling frequency and the input sampling frequency are fixed.
  • the phase error calculation unit 7 outputs a phase error signal corresponding to the number of delay time steps of the output data from the digital filter unit 1 stored in the shift register of the digital filter unit 2.
  • the digital filter unit 2 shown in FIG. 1 internally outputs the output data D (m ⁇ 1), D (m ⁇ 2), D (m ⁇ 3) from the digital filter unit 1. Therefore, B ′ (m ⁇ 1), B ′ (m ⁇ 2), and B ′ (m ⁇ 3) are output.
  • the memory 8 has N / (P ⁇ N) phase intervals of the period of the input sampling frequency, and 0 / (P ⁇ N), N / (P ⁇ N), 2N / (P ⁇ N),.
  • a total of P sets of filter coefficients are stored in the order of (N ⁇ N) / (P ⁇ N).
  • One set of filter coefficients is composed of filter coefficients corresponding to the number of multipliers included in the digital filter unit 2, and the filter coefficients corresponding to each multiplier are determined.
  • FIG. 6 is a diagram showing an internal configuration of the memory 8.
  • the i-th filter coefficient is a filter coefficient for (i ⁇ N) / (P ⁇ N) phase, and is composed of u (i, 0) to u (i, K ⁇ 1).
  • the correspondence between the filter coefficient and the multiplier is that u (i, 0) corresponds to the multiplier 24, u (i, 1) corresponds to the multiplier 25, and u (i, 2) corresponds to the multiplier 26.
  • u (B ′ (m ⁇ 1), 0) of the B ′ (m ⁇ 1) th filter coefficient indicated by the phase error information B ′ (m ⁇ 1) to B ′ (m ⁇ 3) The u ′ (B ′ (m ⁇ 2), 1) of the B ′ (m ⁇ 2) th filter coefficient and u (B ′ (m ⁇ 3), 2) of the B ′ (m ⁇ 3) th filter coefficient are the filters.
  • the coefficient is read by the coefficient reading unit 9 as a coefficient.
  • the memory 8 receives a plurality of pieces of phase error information. For each of the phase error information, one multiplier is used depending on the value of the phase error information and the number of delay steps of the phase error information. One filter coefficient u (x, y) corresponding to is read out.
  • the coefficient reading unit 9 uses the phase signals B ′ (m ⁇ 1) to B ′ (m ⁇ K) output from the phase accuracy conversion unit 4 as read addresses, and uses the phase signals B ′ (m ⁇ 1) to B ′ ( m ⁇ 3), the filter coefficients are read out from the memory 8, and the filter coefficients u (B ′ (m ⁇ 1), 0) to u (B ′ (m ⁇ 3), 2) (in FIG. 1, T (m ⁇ 1) to T (m-3)) are taken out.
  • the total sum u (i, 0) + u (i, 1) + u (i, 2) Z of the filter coefficients is designed to be constant. .
  • Z is an arbitrary real number fixed value.
  • the total sum u (B ′ (m ⁇ 1), 0) + u (B ′ (m ⁇ 2), 1) of the extracted filter coefficients. + U (B ′ (m ⁇ 3), 2) is not constant and varies depending on the combination of B ′ (m ⁇ 1) to B ′ (m ⁇ 3).
  • the gain normalization unit 10 obtains a normalization factor using the following equations (7) to (9), and normalizes the filter coefficient extracted thereby, thereby obtaining a filter gain B ′ (m ⁇ 1 ) To B ′ (m ⁇ 3) regardless of the combination.
  • w0 u (B ′ (m ⁇ 1), 0) ⁇ Z / (u (B ′ (m ⁇ 1), 0) + u (B ′ (m ⁇ 2), 1) + u (B ′ (m ⁇ 3) ), 2)) ...
  • w1 u (B ′ (m ⁇ 2), 1) ⁇ Z / (u (B ′ (m ⁇ 1), 0) + u (B ′ (m ⁇ 2), 1) + u (B ′ (m ⁇ 3) ), 2)) ...
  • the gain normalization unit 10 uses the filter coefficients (T (m ⁇ 1), T (m ⁇ 2), T (m ⁇ 3)) output from the coefficient reading unit 9 as normalized filter coefficients w0, w1.
  • W2 in FIG. 1, T ′ (m ⁇ 1), T ′ (m ⁇ 2), T ′ (m ⁇ 3)) are converted and output to the digital filter unit 2, and multipliers 24, 25, 26 Switch the filter coefficient used in.
  • the digital filter unit 2 performs a product-sum operation with the filter coefficient output from the gain normalization unit 10 using the interpolation signal D (m) output from the digital filter unit 1 as an input signal, and performs an interpolation signal D (m ) Is corrected, and an interpolation signal D ′ (m) is generated and output.
  • signals multiplied by the multipliers 24, 25, and 26 are interpolation signals D (m ⁇ 1), D (m ⁇ 2), and D (m ⁇ 3), respectively.
  • the phase error included in the interpolation signal that is the output of the digital filter unit 1 is different for each output sampling timing in the digital filter unit 2 connected to the subsequent stage.
  • the phase error is corrected by setting the filter coefficient in the multiplier according to the phase error.
  • the signal generation apparatus according to the present invention is useful for digital signal communication, and is particularly suitable for interpolating signals.
  • phase error calculation section 1, 2, digital filter section, 3 phase calculation section, 4 phase accuracy conversion section, 5, 8 memory, 6, 9 coefficient readout section, 7 phase error calculation section, 10 gain normalization section, 11, 12, 13, 21, 22, 23 delay device, 14, 15, 16, 24, 25, 26 multiplier, 17, 18, 27, 28 adder, 31 cumulative adder.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computing Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Complex Calculations (AREA)

Abstract

　真値に近い補間値を得る場合に、メモリ容量を増やすことなく補間信号を生成可能な信号発生装置を得ること。入力信号を補間して第１の補間信号を出力するディジタルフィルタ部１と、第１の補間信号を補間して第２の補間信号を出力するディジタルフィルタ部２と、ディジタル信号の位相を算出する位相算出部３と、第１の位相信号および第２の位相信号を算出する位相精度変換部４と、フィルタ係数を記憶するメモリ５と、メモリ５からフィルタ係数を読み出し、ディジタルフィルタ部１のフィルタ係数を切り替える係数読出し部６と、位相誤差信号を算出する位相誤差算出部７と、フィルタ係数を記憶するメモリ８と、メモリ８からフィルタ係数を読み出す係数読出し部９と、フィルタ係数の総和を一定とするためにフィルタ係数の利得正規化を行い、ディジタルフィルタ部２のフィルタ係数を切り替える利得正規化部１０と、を備える。

Description

信号生成装置
　本発明は、ディジタル信号の補間を行う信号生成装置に関する。
　従来、ディジタル信号の位相を調整するためには、信号の補間（オーバーサンプリング）を行い、必要な位相の信号を取り出す必要がある。例えば、下記非特許文献１では、ディジタルフィルタと調整したい位相間隔毎に対応したフィルタ係数を用いて所望の位相の信号を生成し、ディジタル信号を補間する技術が開示されている。
　また、下記特許文献１では、具体的な構成として、ディジタルフィルタの特性を乱すことなく、周波数特性を変化させることができる可変ディジタルフィルタに関する技術が開示されている。乗算器の乗数を変化させることで異なる位相を補間できる係数をメモリアドレスに記憶し、希望する位相値に最も近い位相を補完する係数デ－タを読み出し、乗算器の乗数を変化させて真値に近い補間値を得ることにより、フィルタ特性を乱すことなく周波数特性の細かい調整をできるようにしつつ、メモリ容量の削減を行っている。
国際公開第２０１１／０９０１１０号
西村芳一著　「ディジタル信号処理による通信システム設計」ＣＱ出版　２００６年
　しかしながら、上記従来の技術によれば、位相を補間できる係数をメモリアドレスに記憶する。そのため、より真値に近い補間値を得ようとする場合、より多数の係数をメモリアドレスに記憶させる必要があるためメモリ容量が増大する、という問題があった。
　本発明は、上記に鑑みてなされたものであって、真値に近い補間値を得る場合に、メモリ容量を増やすことなく補間信号を生成可能な信号発生装置を得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本発明は、入力信号を補間して第１の補間信号を出力する第１のディジタルフィルタと、前記第１の補間信号を補間して位相誤差を補正し、第２の補間信号を出力する第２のディジタルフィルタと、２つのディジタルフィルタの出力サンプリング周期単位に更新される時間ステップで変化するディジタル信号の位相を算出する位相算出手段と、前記ディジタル信号の位相に基づいて、前記第１のディジタルフィルタの補間に使用するフィルタ係数を指示するアドレスである第１の位相信号、および前記第２のディジタルフィルタの補間に使用するフィルタ係数を指示するアドレスを算出するための第２の位相信号を算出する位相精度変換手段と、前記第１の位相信号で示されるアドレスにフィルタ係数を記憶する第１のメモリと、前記第１の位相信号に基づいて前記第１のメモリからフィルタ係数を読み出し、前記第１のディジタルフィルタが備える乗算器のフィルタ係数を切り替える第１の係数読出し手段と、前記第２の位相信号に基づいて、前記第２のディジタルフィルタの補間に使用するフィルタ係数を指示するアドレスである位相誤差信号を算出する位相誤差算出手段と、前記位相誤差信号で示されるアドレスにフィルタ係数を記憶する第２のメモリと、前記位相誤差信号に基づいて前記第２のメモリからフィルタ係数を読み出す第２の係数読出し手段と、前記第２の係数読出し手段において前記第２のメモリから読み出されたフィルタ係数の総和を一定とするためにフィルタ係数の利得正規化を行い、前記第２のディジタルフィルタが備える乗算器のフィルタ係数を切り替える利得正規化手段と、を備えることを特徴とする。
　本発明にかかる信号生成装置は、真値に近い補間値を得る場合に、メモリ容量を増やすことなく補間信号を生成できる、という効果を奏する。
図１は、信号生成装置の構成例を示す図である。 図２は、位相算出部３の構成例を示す図である。 図３は、位相精度変換部４における式（３）～（５）の演算方法の具体例を示す図である。 図４は、メモリ５の内部構成を示す図である。 図５は、位相誤差算出部７がもつシフトレジスタを示す図である。 図６は、メモリ８の内部構成を示す図である。
　以下に、本発明にかかる信号生成装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態．
　図１は、本実施の形態の信号生成装置の構成例を示す図である。信号生成装置は、ディジタルフィルタ部１と、ディジタルフィルタ部２と、位相算出部３と、位相精度変換部４と、メモリ５と、係数読出し部６と、位相誤差算出部７と、メモリ８と、係数読出し部９と、利得正規化部１０と、を備える。
　ディジタルフィルタ部１は、第１のディジタルフィルタであり、入力信号とメモリ５に記憶されたフィルタ係数の積和演算を行い、補間信号Ｄ（ｍ）を生成する。ディジタルフィルタ部１は、遅延器１１，１２，１３と、乗算器１４，１５，１６と、加算器１７，１８と、を備える。ディジタルフィルタ部１の構成は一般的に用いられる構成のため、詳細な説明については省略する。
　ディジタルフィルタ部２は、第２のディジタルフィルタであり、ディジタルフィルタ部１の出力（補間信号Ｄ（ｍ））とメモリ８に記憶されたフィルタ係数の積和演算を行い、補間信号Ｄ´（ｍ）を生成する。ディジタルフィルタ部２は、遅延器２１，２２，２３と、乗算器２４，２５，２６と、加算器２７，２８と、を備える。ディジタルフィルタ部１と同様、ディジタルフィルタ部２の構成は一般的に用いられる構成のため、詳細な説明については省略する。
　位相算出部３は、与えられた設定値および自装置の位相分解能等に基づいて、自装置で用いるディジタル信号の位相（Φ（ｍ））を算出する。
　位相精度変換部４は、位相算出部３で算出されたディジタル信号の位相に基づいて、ディジタルフィルタ部１で使用するフィルタ係数を選択するアドレスである位相信号（Ａ（ｍ））、ディジタルフィルタ部２で使用するフィルタ係数を選択するアドレスである位相誤差信号を計算するための位相信号（Ｂ（ｍ））を算出する。
　メモリ５は、ディジタルフィルタ部１で使用するフィルタ係数を記憶するための第１のメモリ（記憶手段）である。
　係数読出し部６は、メモリ５からフィルタ係数を読出し、ディジタルフィルタ部１で使用するフィルタ係数を切り替える第１の係数読出し手段である。
　位相誤差算出部７は、位相精度変換部４からの位相信号（Ｂ（ｍ））の過去の値とオーバーサンプリング数を用いて、ディジタルフィルタ部２で使用するフィルタ係数を選択するアドレスである位相誤差信号（Ｂ´（ｍ－１），Ｂ´（ｍ－２），Ｂ´（ｍ－３））を算出する。
　メモリ８は、ディジタルフィルタ部２で使用するフィルタ係数を記憶するための第２のメモリ（記憶手段）である。
　係数読出し部９は、メモリ８からフィルタ係数を読出し、利得正規化部１０へ出力する第２の係数読出し手段である。
　利得正規化部１０は、フィルタ係数を正規化し、ディジタルフィルタ部２で使用するフィルタ係数を切り替える。
　つづいて、信号生成装置において補間信号を生成する動作について説明する。まず、位相算出部３の動作について説明する。最初に、位相算出部３に対して、下記の式（１）で求める値Ｒを設定値として与える。ここで、Ｍは信号生成装置の位相分解能を示すものであって、０以上の整数値とする。なお、右辺が割り切れない場合は少数点第１位を四捨五入して整数値を求めることとする。位相分解能Ｍの設定方法については後述する。
　Ｒ＝Ｍ×（入力サンプリング周波数）／（出力サンプリング周波数）　…（１）
　つぎに、位相算出部３は、下記の式（２）に示すように出力サンプリング周波数単位で設定値Ｒを累積加算し、ディジタル信号の位相として算出する。ここで、累積加算結果であるディジタル信号の位相をΦ（ｍ）とし、ｍは出力サンプリング周期単位に更新される時間ステップ、ｍｏｄは剰余演算を示す。位相算出部３は、算出したディジタル信号の位相Φ（ｍ）を位相精度変換部４へ出力する。
　Φ（ｍ）＝（Φ（ｍ－１）＋Ｒ）ｍｏｄＭ　…（２）
　また、位相算出部３は、ディジタル信号の位相Φ（ｍ）が位相分解能Ｍを超えて０に戻るタイミングでパルスを発生させることにより、入力サンプリング周波数のクロックを生成する。生成したクロックは入力サンプリングクロックとして、ディジタルフィルタ部１の入力信号の入力タイミングに使用する。
　図２は、位相算出部３の構成例を示す図である。位相算出部３は、累積加算器３１を備える。図２において、設定値Ｒは、上記の式（１）で算出される値であり、設定値Ｒを変更することにより、任意の倍率の補間（オーバーサンプリング）信号を生成することができる。出力サンプリングクロックは、出力サンプリング周期のクロックである。ディジタル信号の位相Φ（ｍ）は、上記の式（２）で算出される値であり、出力サンプリング周期毎のディジタル信号の位相を示す。また、上記の式（２）から明らかなように、累積加算器３１では、出力したディジタル信号の位相Φ（ｍ）をフィードバック入力し、次のディジタル信号の位相を算出する際に使用する。位相算出部３では、図２に示す累積加算器３１を用いることにより、出力サンプリングクロック単位で設定値Ｒを累積加算して、ディジタル信号の位相Φ（ｍ）を算出することができる。また、前述のように、入力サンプリングクロックを生成して出力する。
　つぎに、位相精度変換部４では、位相算出部３から入力されたディジタル信号の位相Φ（ｍ）に基づいて、ディジタルフィルタ部１で使用するフィルタ係数を読み出すための第１の位相信号である位相信号Ａ（ｍ）、およびディジタルフィルタ部２で使用するフィルタ係数を選択するアドレスである位相誤差信号を計算するための第２の位相信号である位相信号Ｂ（ｍ）を、それぞれ、下記の式（３）および式（４）にしたがって算出する。そして、位相精度変換部４は、位相信号Ａ（ｍ）を係数読出し部６へ出力し、位相信号Ｂ（ｍ）を位相誤差算出部７へ出力する。
　Ａ（ｍ）＝Φ（ｍ）／Ｐ　　…（３）
　Ｂ（ｍ）＝Φ（ｍ）ｍｏｄＱ　…（４）
　ここで、上記のＰおよびＱは、下記の式（５）を満たす０以上の整数値とし、Ｐはディジタルフィルタ部２における位相分解能であり、Ｑはディジタルフィルタ部１における位相分解能を示す。したがって、信号生成装置の位相分解能Ｍは、ディジタルフィルタ部２の位相分解能Ｐおよびディジタルフィルタ部１の位相分解能Ｑの積から求めることができる。
　Ｍ＝Ｐ×Ｑ　…（５）
　図３は、位相精度変換部４における式（３）～（５）の演算方法の具体例を示す図である。ここでは、一例として、回路を簡単化するため、パラメ－タＰ，Ｑを２のべき乗で表し、それぞれ、Ｐ＝１６（４ビット）、Ｑ＝２５６（８ビット）とし、位相分解能Ｍについてはパラメ－タＰ，Ｑを乗算した結果として、Ｍ＝４０９６（１２ビット）の場合について説明する。
　ディジタル信号の位相Φ（ｍ）は、式（２）で表されるように位相分解能Ｍによって取り得る範囲が決まる。Ｍ＝４０９６（１２ビット）の場合、ディジタル信号の位相Φ（ｍ）は１２ビットで表現される。位相信号Ａ（ｍ）は、式（３）で算出される値であり、Ｐ＝１６の場合、位相信号Ａ（ｍ）はディジタル信号の位相Φ（ｍ）の上位８ビット（（１１，ｍ）～（４，ｍ））をとることによって求めることができる。ここで、図３内の（ｘ，ｙ）は、ｘはビット番号を示し、ｙは出力サンプリング周期単位に更新される時間ステップ番号を示す。また、Ｑ＝２５６（８ビット）の場合、位相信号Ｂ（ｍ）は、ディジタル信号の位相Φ（ｍ）の下位４ビット（（３，ｍ）～（０，ｍ））をとることによって求めることができる。位相精度変換部４は、位相信号Ａ（ｍ）を係数読出し部６へ出力し、位相信号Ｂ（ｍ）を位相誤差算出部７へ出力する。
　つぎに、位相信号Ａ（ｍ）が出力されるディジタルフィルタ部１側の動作について説明する。メモリ５は、入力サンプリング周波数の周期の１／Ｑの位相間隔で、０／Ｑ，１／Ｑ，２／Ｑ，…，（Ｑ－１）／Ｑの順番に合計でＱ組のフィルタ係数を記憶しておく。フィルタ係数の１組は、ディジタルフィルタ部１が備える乗算器数分のフィルタ係数から構成され、乗算器毎に対応するフィルタ係数が定められている。図４は、メモリ５の内部構成を示す図である。ｉ番目フィルタ係数は、ｉ／Ｑ位相用のフィルタ係数であり、ｗ（ｉ，０）からｗ（ｉ，Ｌ－１）で構成される。Ｌはディジタルフィルタ部１が備える乗算器数であり、図１の例ではＬ＝３である。フィルタ係数と乗算器の対応は、ｗ（ｉ，０）は乗算器１４、ｗ（ｉ，１）は乗算器１５、ｗ（ｉ，２）は乗算器１６に対応する。係数読出し部６から指示される位相情報Ａ（ｍ）は、０からＱ－１までの値を持つ。メモリ５では、位相情報Ａ（ｍ）に指示されるＡ（ｍ）番目フィルタ係数の組ｗ（Ａ（ｍ），０）からｗ（Ａ（ｍ），３）が、フィルタ係数として係数読出し部６によって読み出されることになる。
　係数読出し部６は、位相精度変換部４から出力された位相信号Ａ（ｍ）を読出しアドレスとして、位相信号Ａ（ｍ）にしたがってメモリ５からフィルタ係数を読み出し、ディジタルフィルタ部１へ出力し、乗算器１４，１５，１６で使用するフィルタ係数を切り替える。
　そして、ディジタルフィルタ部１は、入力信号と係数読出し部６から出力されたフィルタ係数との積和演算を行い、入力信号から補間信号Ｄ（ｍ）を生成し出力する。
　つぎに、位相信号Ｂ（ｍ）が出力されるディジタルフィルタ部２側の動作について説明する。図５は、位相誤差算出部７がもつシフトレジスタを示す図である。位相誤差算出部７では、位相精度変換部４からの位相信号Ｂ（ｍ）が入力され、出力信号のサンプリング周期単位でＫステップ前までの位相信号Ｂ（ｍ－１）からＢ（ｍ－Ｋ）までがシフトレジスタに保存される。ここで、Ｋは、ディジタルフィルタ部２が畳み込み演算のために備える乗算器数と同じ値である。位相誤差算出部７は、保存されたこれらの位相信号を、下記の式（６）により位相誤差信号Ｂ´（ｍ－１）からＢ´（ｍ－Ｋ）に変換する。ここで、Ｎは（出力サンプリング周波数）／（入力サンプリング周波数）から計算されるオーバーサンプル数である。オーバーサンプリング数は、出力サンプリング周波数と入力サンプリング周波数が固定であれば常に一定値をとる。
　Ｂ´（ｍ）＝Ｂ（ｍ）×Ｎ　…（６）
　位相誤差算出部７は、ディジタルフィルタ部２が持つシフトレジスタ内に保存されているディジタルフィルタ部１からの出力デ－タの遅延時間ステップ数に応じた位相誤差信号を出力する。例えば、位相誤差算出部７では、図１に示すディジタルフィルタ部２はディジタルフィルタ部１からの出力デ－タＤ（ｍ－１），Ｄ（ｍ－２），Ｄ（ｍ－３）を内部に取り込むので、Ｂ´（ｍ－１），Ｂ´（ｍ－２），Ｂ´（ｍ－３）を出力する。
　メモリ８は、入力サンプリング周波数の周期のＮ／（Ｐ×Ｎ）位相間隔で、０／（Ｐ×Ｎ），Ｎ／（Ｐ×Ｎ），２Ｎ／（Ｐ×Ｎ），…，（Ｐ×Ｎ－Ｎ）／（Ｐ×Ｎ）の順番に合計でＰ組のフィルタ係数を記憶しておく。フィルタ係数の１組は、ディジタルフィルタ部２が備える乗算器数分のフィルタ係数から構成され、乗算器毎に対応するフィルタ係数が定められている。
　図６は、メモリ８の内部構成を示す図である。ｉ番目フィルタ係数は、（ｉ×Ｎ）／（Ｐ×Ｎ）位相用のフィルタ係数であり、ｕ（ｉ，０）からｕ（ｉ，Ｋ－１）で構成される。Ｋはディジタルフィルタ部２が備える乗算器数であり、図１の例ではＫ＝３である。
　フィルタ係数と乗算器の対応は、ｕ（ｉ，０）は乗算器２４、ｕ（ｉ，１）は乗算器２５、ｕ（ｉ，２）は乗算器２６に対応する。係数読出し部９から指示される位相誤差情報Ｂ´（ｍ－１）～Ｂ´（ｍ－３）は、Ｐ×Ｎ（Ｐ＝０～Ｐ－１）の値を持つ。メモリ８では、位相誤差情報Ｂ´（ｍ－１）～Ｂ´（ｍ－３）に指示されるＢ´（ｍ－１）番目フィルタ係数のｕ（Ｂ´（ｍ－１），０）、Ｂ´（ｍ－２）番目フィルタ係数のｕ（Ｂ´（ｍ－２），１）、Ｂ´（ｍ－３）番目フィルタ係数のｕ（Ｂ´（ｍ－３），２）が、フィルタ係数として係数読出し部９によって読み出されることになる。
　なお、メモリ８では、メモリ５と異なり、複数の位相誤差情報が入力され、その位相誤差情報のそれぞれに対して、位相誤差情報の値と、その位相誤差情報の遅延ステップ数により１つの乗算器に対応する１つフィルタ係数ｕ（ｘ，ｙ）が読み出されることになる。
　係数読出し部９は、位相精度変換部４から出力された位相信号Ｂ´（ｍ－１）～Ｂ´（ｍ－Ｋ）を読み出しアドレスとして、位相信号Ｂ´（ｍ－１）～Ｂ´（ｍ－３）にしたがってメモリ８からフィルタ係数を読み出し、フィルタ係数ｕ（Ｂ´（ｍ－１），０）～ｕ（Ｂ´（ｍ－３），２）（図１では、Ｔ（ｍ－１）～Ｔ（ｍ－３））を取り出す。一般には、フィルタ番号ｉによらずフィルタ利得を一定にするため、フィルタ係数の総和ｕ（ｉ，０）＋ｕ（ｉ，１）＋ｕ（ｉ，２）＝Ｚも一定となるように設計される。ここで、Ｚは任意の実数固定値である。しかし、上記のように乗算器毎に取り出すフィルタ係数のフィルタ番号が異なる場合、取り出したフィルタ係数の総和ｕ（Ｂ´（ｍ－１），０）＋ｕ（Ｂ´（ｍ－２），１）＋ｕ（Ｂ´（ｍ－３），２）は一定とならず、Ｂ´（ｍ－１）～Ｂ´（ｍ－３）の組み合わせにより可変する。
　そのため、利得正規化部１０では、次の式（７）～（９）を用いて正規化因子を求め、これにより取り出したフィルタ係数を正規化することで、フィルタ利得をＢ´（ｍ－１）～Ｂ´（ｍ－３）の組み合わせによらず一定とする。
　ｗ０＝ｕ（Ｂ´（ｍ－１），０）×Ｚ／（ｕ（Ｂ´（ｍ－１），０）＋ｕ（Ｂ´（ｍ－２），１）＋ｕ（Ｂ´（ｍ－３），２））　…（７）
　ｗ１＝ｕ（Ｂ´（ｍ－２），１）×Ｚ／（ｕ（Ｂ´（ｍ－１），０）＋ｕ（Ｂ´（ｍ－２），１）＋ｕ（Ｂ´（ｍ－３），２））　…（８）
　ｗ２＝ｕ（Ｂ´（ｍ－３），２）×Ｚ／（ｕ（Ｂ´（ｍ－１），０）＋ｕ（Ｂ´（ｍ－２），１）＋ｕ（Ｂ´（ｍ－３），２））　…（９）
　利得正規化部１０は、係数読出し部９から出力されたフィルタ係数（Ｔ（ｍ－１），Ｔ（ｍ－２），Ｔ（ｍ－３））を、正規化されたフィルタ係数ｗ０，ｗ１，ｗ２（図１では、Ｔ´（ｍ－１），Ｔ´（ｍ－２），Ｔ´（ｍ－３））に変換してディジタルフィルタ部２に出力し、乗算器２４，２５，２６で使用するフィルタ係数を切り替える。
　そして、ディジタルフィルタ部２は、ディジタルフィルタ部１から出力される補間信号Ｄ（ｍ）を入力信号として利得正規化部１０から出力されたフィルタ係数との積和演算を行い、補間信号Ｄ（ｍ）に含まれる誤差を補正し、補間信号Ｄ´（ｍ）を生成し出力する。このとき、乗算器２４，２５，２６にて乗算される信号は、それぞれ補間信号Ｄ（ｍ－１），Ｄ（ｍ－２），Ｄ（ｍ－３）である。
　以上説明したように、本実施の形態では、信号生成装置において、ディジタルフィルタ部１の出力である補間信号に含まる位相誤差を、後段に接続されるディジタルフィルタ部２が出力サンプリングタイミング毎に異なる位相誤差に応じてフィルタ係数を乗算器に設定することで位相誤差を補正することとした。これにより、従来同等の補間精度を得る場合と比較して、メモリ内のフィルタ係数のメモリ容量を削減することができる。
　以上のように、本発明にかかる信号生成装置は、ディジタル信号の通信に有用であり、特に、信号を補間する場合に適している。
　１，２　ディジタルフィルタ部、３　位相算出部、４　位相精度変換部、５，８　メモリ、６，９　係数読出し部、７　位相誤差算出部、１０　利得正規化部、１１，１２，１３，２１，２２，２３　遅延器、１４，１５，１６，２４，２５，２６　乗算器、１７，１８，２７，２８　加算器、３１　累積加算器。

Claims (5)

  1. 　入力信号を補間して第１の補間信号を出力する第１のディジタルフィルタと、
    　前記第１の補間信号を補間して位相誤差を補正し、第２の補間信号を出力する第２のディジタルフィルタと、
    　２つのディジタルフィルタの出力サンプリング周期単位に更新される時間ステップで変化するディジタル信号の位相を算出する位相算出手段と、
    　前記ディジタル信号の位相に基づいて、前記第１のディジタルフィルタの補間に使用するフィルタ係数を指示するアドレスである第１の位相信号、および前記第２のディジタルフィルタの補間に使用するフィルタ係数を指示するアドレスを算出するための第２の位相信号を算出する位相精度変換手段と、
    　前記第１の位相信号で示されるアドレスにフィルタ係数を記憶する第１のメモリと、
    　前記第１の位相信号に基づいて前記第１のメモリからフィルタ係数を読み出し、前記第１のディジタルフィルタが備える乗算器のフィルタ係数を切り替える第１の係数読出し手段と、
    　前記第２の位相信号に基づいて、前記第２のディジタルフィルタの補間に使用するフィルタ係数を指示するアドレスである位相誤差信号を算出する位相誤差算出手段と、
    　前記位相誤差信号で示されるアドレスにフィルタ係数を記憶する第２のメモリと、
    　前記位相誤差信号に基づいて前記第２のメモリからフィルタ係数を読み出す第２の係数読出し手段と、
    　前記第２の係数読出し手段において前記第２のメモリから読み出されたフィルタ係数の総和を一定とするためにフィルタ係数の利得正規化を行い、前記第２のディジタルフィルタが備える乗算器のフィルタ係数を切り替える利得正規化手段と、
    　を備えることを特徴とする信号生成装置。
  2. 　自装置の位相分解能が前記第１のディジタルフィルタの位相分解能および前記第２のディジタルフィルタの位相分解能の積として表される場合に、
    　前記位相精度変換手段は、前記ディジタル信号の位相を示すビットのうち、前記第１のディジタルフィルタの位相分解能を表すビット数分の上位ビットを前記第１の位相信号とし、残りの下位ビットを前記第２の位相信号とする、
    　ことを特徴とする請求項１に記載の信号生成装置。
  3. 　前記第２のディジタルフィルタが備える乗算器がＫ個の場合に、
    　前記位相誤差算出手段は、
    　出力サンプリング周期単位でＫステップ前までの前記第２の位相信号を保存可能なレジスタ、を備え、
    　前記レジスタに保存した１ステップ前からＫステップ前の前記第２の位相信号とオーバーサンプリング数とに基づいて、１ステップ前からＫステップ前に対応する前記第２のディジタルフィルタの補間に用いるフィルタ係数を指示する複数のアドレスである位相誤差信号を算出する、
    　ことを特徴とする請求項１または２に記載の信号生成装置。
  4. 　前記第２の係数読出し手段は、１ステップ前からＫステップ前の位相誤差信号に基づいて、１ステップ前からＫステップ前に前記第１のディジタルフィルタから出力された信号に対して、前記第２のディジタルフィルタの乗算器において乗算するためのフィルタ係数を前記第２のメモリから読み出す、
    　ことを特徴とする請求項３に記載の信号生成装置。
  5. 　前記第２の係数読出し手段は、前記位相誤差信号の位相誤差値と当該位相誤差値が何ステップ前の前記第２の位相信号から算出されたかを示す情報とに基づいて、一意に前記第２のメモリからフィルタ係数を読み出す、
    　ことを特徴とする請求項３に記載の信号生成装置。
PCT/JP2013/070737 2012-08-13 2013-07-31 信号生成装置 WO2014027570A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
EP13879391.4A EP2884660B1 (en) 2012-08-13 2013-07-31 Signal generating device
JP2014530515A JP5931204B2 (ja) 2012-08-13 2013-07-31 信号生成装置
US14/418,254 US9306728B2 (en) 2012-08-13 2013-07-31 Signal generating device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012-179361 2012-08-13
JP2012179361 2012-08-13

Publications (1)

Publication Number Publication Date
WO2014027570A1 true WO2014027570A1 (ja) 2014-02-20

Family

ID=50685553

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/070737 WO2014027570A1 (ja) 2012-08-13 2013-07-31 信号生成装置

Country Status (4)

Country Link
US (1) US9306728B2 (ja)
EP (1) EP2884660B1 (ja)
JP (1) JP5931204B2 (ja)
WO (1) WO2014027570A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05327409A (ja) * 1992-05-22 1993-12-10 Sony Corp レート変換方法及びその変換回路
JPH07202633A (ja) * 1993-12-28 1995-08-04 Fuji Facom Corp ディジタルフィルタ及び同ディジタルフィルタを用いたオーバサンプリング型アナログ／ディジタル変換器
JPH10285124A (ja) * 1997-01-10 1998-10-23 Harris Corp リサンプリング回路及びその制御方法
JP2000312187A (ja) * 1999-03-26 2000-11-07 Texas Instr Inc <Ti> オーデオサンプリング速度変換方法およびそれに使用する多速度デジタルフィルタ
JP2004274624A (ja) * 2003-03-11 2004-09-30 Sony Corp サンプリングレート変換装置およびその方法、並びに、オーディオ装置
WO2011090110A1 (ja) 2010-01-25 2011-07-28 三菱電機株式会社 サンプリングレート変換装置およびサンプリングレート変換方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2242800B (en) * 1990-04-03 1993-11-24 Sony Corp Digital phase detector arrangements
US6014682A (en) * 1997-05-30 2000-01-11 International Business Machines Corporation Methods and apparatus for variable-rate down-sampling filters for discrete-time sampled systems using a fixed sampling rate
US6226661B1 (en) * 1998-11-13 2001-05-01 Creative Technology Ltd. Generation and application of sample rate conversion ratios using distributed jitter
JP2001184795A (ja) * 1999-12-24 2001-07-06 Nec Corp 適応等化器を内蔵した情報検出回路およびこれを用いた光ディスク装置
JP2004193996A (ja) 2002-12-11 2004-07-08 Samsung Electronics Co Ltd 数値制御発振器、ディジタル周波数コンバータ及び無線機
US7505537B1 (en) * 2003-03-25 2009-03-17 Marvell International Ltd. System and method for controlling gain and timing phase in a presence of a first least mean square filter using a second adaptive filter
US8045650B2 (en) * 2005-06-24 2011-10-25 Panasonic Corporation Radio receiving apparatus
JP4945955B2 (ja) * 2005-08-19 2012-06-06 ソニー株式会社 タップ係数設計方法及びタップ係数設計装置
DE102006045794A1 (de) * 2006-09-26 2008-03-27 Micronas Gmbh Vorrichtung und Verfahren zum polyphasigen Resampling
JP4186083B2 (ja) * 2006-10-03 2008-11-26 日本電気株式会社 クロック同期回路
US8433965B2 (en) * 2010-09-13 2013-04-30 Quantum Corporation Method and apparatus for obtaining coefficients of a fractionally-spaced equalizer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05327409A (ja) * 1992-05-22 1993-12-10 Sony Corp レート変換方法及びその変換回路
JPH07202633A (ja) * 1993-12-28 1995-08-04 Fuji Facom Corp ディジタルフィルタ及び同ディジタルフィルタを用いたオーバサンプリング型アナログ／ディジタル変換器
JPH10285124A (ja) * 1997-01-10 1998-10-23 Harris Corp リサンプリング回路及びその制御方法
JP2000312187A (ja) * 1999-03-26 2000-11-07 Texas Instr Inc <Ti> オーデオサンプリング速度変換方法およびそれに使用する多速度デジタルフィルタ
JP2004274624A (ja) * 2003-03-11 2004-09-30 Sony Corp サンプリングレート変換装置およびその方法、並びに、オーディオ装置
WO2011090110A1 (ja) 2010-01-25 2011-07-28 三菱電機株式会社 サンプリングレート変換装置およびサンプリングレート変換方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
YOSHIKAZU NISHIMURA: "Communication System Design by Digital Signal Processing", 2006, CQ PUBLISHING CO., LTD.

Also Published As

Publication number Publication date
US9306728B2 (en) 2016-04-05
US20150188692A1 (en) 2015-07-02
EP2884660B1 (en) 2020-07-22
JP5931204B2 (ja) 2016-06-08
EP2884660A4 (en) 2016-04-13
JPWO2014027570A1 (ja) 2016-07-25
EP2884660A1 (en) 2015-06-17

Similar Documents

Publication Publication Date Title
US7411525B2 (en) Sampling rate converting method and circuit
EP2771973B1 (en) Asynchronous sample rate converter
US8787513B2 (en) Digital re-sampling apparatus using fractional delay generator
WO2011090110A1 (ja) サンプリングレート変換装置およびサンプリングレート変換方法
Pei et al. Fractional bilinear transform for analog-to-digital conversion
JP4542935B2 (ja) Ａ／ｄ変換装置
JP2013135401A (ja) リサンプル処理装置およびそれを用いたデジタル変調信号発生装置およびリサンプル処理方法
JP5931204B2 (ja) 信号生成装置
JP5787608B2 (ja) 信号生成装置および信号生成方法
US7242326B1 (en) Sample rate conversion combined with filter
JP2012147133A (ja) サンプリングレート変換装置およびサンプリングレート変換方法
JPWO2007102611A1 (ja) 補間関数生成回路
JP7177339B2 (ja) 演算回路、デジタルフィルタ、および通信機
JP4243473B2 (ja) Ｆｉｒディジタルフィルタ
Xu et al. Polynomial implementation structure for Lagrange-type variable fractional delay filters
JP5774475B2 (ja) インパルス応答の抽出合成によるｓｒｃの装置及び方法
JP4640321B2 (ja) 波形発生回路
JP5665770B2 (ja) 信号生成装置および信号生成方法
JPH0677769A (ja) Ｆｉｒ型ディジタルフィルタ
JPH02149011A (ja) サンプリング周波数変換装置
CN116800225A (zh) 插值滤波器装置，系统和方法
CN114128145A (zh) 用于基于多个输入样本提供多个输出样本的信号处理装置和用于基于多个输入样本提供多个输出样本的方法
WO2005086347A1 (ja) 直流成分抽出フィルタ、方法およびプログラム
Petrov et al. A scalable resampling architecture
JPH0338902A (ja) ディジタル正弦波関数系列発生回路

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2014530515

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13879391

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14418254

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2013879391

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE