JP5931204B2 - 信号生成装置 - Google Patents

Description

本発明は、ディジタル信号の補間を行う信号生成装置に関する。

従来、ディジタル信号の位相を調整するためには、信号の補間（オーバーサンプリング）を行い、必要な位相の信号を取り出す必要がある。例えば、下記非特許文献１では、ディジタルフィルタと調整したい位相間隔毎に対応したフィルタ係数を用いて所望の位相の信号を生成し、ディジタル信号を補間する技術が開示されている。

また、下記特許文献１では、具体的な構成として、ディジタルフィルタの特性を乱すことなく、周波数特性を変化させることができる可変ディジタルフィルタに関する技術が開示されている。乗算器の乗数を変化させることで異なる位相を補間できる係数をメモリアドレスに記憶し、希望する位相値に最も近い位相を補完する係数データを読み出し、乗算器の乗数を変化させて真値に近い補間値を得ることにより、フィルタ特性を乱すことなく周波数特性の細かい調整をできるようにしつつ、メモリ容量の削減を行っている。

国際公開第２０１１／０９０１１０号

西村芳一著 「ディジタル信号処理による通信システム設計」ＣＱ出版 ２００６年

しかしながら、上記従来の技術によれば、位相を補間できる係数をメモリアドレスに記憶する。そのため、より真値に近い補間値を得ようとする場合、より多数の係数をメモリアドレスに記憶させる必要があるためメモリ容量が増大する、という問題があった。

本発明は、上記に鑑みてなされたものであって、真値に近い補間値を得る場合に、メモリ容量を増やすことなく補間信号を生成可能な信号発生装置を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、入力信号を補間して第１の補間信号を出力する第１のディジタルフィルタと、前記第１の補間信号を補間して位相誤差を補正し、第２の補間信号を出力する第２のディジタルフィルタと、２つのディジタルフィルタの出力サンプリング周期単位に更新される時間ステップで変化するディジタル信号の位相を算出する位相算出手段と、前記ディジタル信号の位相に基づいて、前記第１のディジタルフィルタの補間に使用するフィルタ係数を指示するアドレスである第１の位相信号、および前記第２のディジタルフィルタの補間に使用するフィルタ係数を指示するアドレスを算出するための第２の位相信号を算出する位相精度変換手段と、前記第１の位相信号で示されるアドレスにフィルタ係数を記憶する第１のメモリと、前記第１の位相信号に基づいて前記第１のメモリからフィルタ係数を読み出し、前記第１のディジタルフィルタが備える乗算器のフィルタ係数を切り替える第１の係数読出し手段と、前記第２の位相信号に基づいて、前記第２のディジタルフィルタの補間に使用するフィルタ係数を指示するアドレスである位相誤差信号を算出する位相誤差算出手段と、前記位相誤差信号で示されるアドレスにフィルタ係数を記憶する第２のメモリと、前記位相誤差信号に基づいて前記第２のメモリからフィルタ係数を読み出す第２の係数読出し手段と、前記第２の係数読出し手段において前記第２のメモリから読み出されたフィルタ係数の総和を一定とするためにフィルタ係数の利得正規化を行い、前記第２のディジタルフィルタが備える乗算器のフィルタ係数を切り替える利得正規化手段と、を備えることを特徴とする。

本発明にかかる信号生成装置は、真値に近い補間値を得る場合に、メモリ容量を増やすことなく補間信号を生成できる、という効果を奏する。

図１は、信号生成装置の構成例を示す図である。 図２は、位相算出部３の構成例を示す図である。 図３は、位相精度変換部４における式（３）〜（５）の演算方法の具体例を示す図である。 図４は、メモリ５の内部構成を示す図である。 図５は、位相誤差算出部７がもつシフトレジスタを示す図である。 図６は、メモリ８の内部構成を示す図である。

以下に、本発明にかかる信号生成装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態．
図１は、本実施の形態の信号生成装置の構成例を示す図である。信号生成装置は、ディジタルフィルタ部１と、ディジタルフィルタ部２と、位相算出部３と、位相精度変換部４と、メモリ５と、係数読出し部６と、位相誤差算出部７と、メモリ８と、係数読出し部９と、利得正規化部１０と、を備える。

ディジタルフィルタ部１は、第１のディジタルフィルタであり、入力信号とメモリ５に記憶されたフィルタ係数の積和演算を行い、補間信号Ｄ（ｍ）を生成する。ディジタルフィルタ部１は、遅延器１１，１２，１３と、乗算器１４，１５，１６と、加算器１７，１８と、を備える。ディジタルフィルタ部１の構成は一般的に用いられる構成のため、詳細な説明については省略する。

ディジタルフィルタ部２は、第２のディジタルフィルタであり、ディジタルフィルタ部１の出力（補間信号Ｄ（ｍ））とメモリ８に記憶されたフィルタ係数の積和演算を行い、補間信号Ｄ´（ｍ）を生成する。ディジタルフィルタ部２は、遅延器２１，２２，２３と、乗算器２４，２５，２６と、加算器２７，２８と、を備える。ディジタルフィルタ部１と同様、ディジタルフィルタ部２の構成は一般的に用いられる構成のため、詳細な説明については省略する。

位相算出部３は、与えられた設定値および自装置の位相分解能等に基づいて、自装置で用いるディジタル信号の位相（Φ（ｍ））を算出する。

位相精度変換部４は、位相算出部３で算出されたディジタル信号の位相に基づいて、ディジタルフィルタ部１で使用するフィルタ係数を選択するアドレスである位相信号（Ａ（ｍ））、ディジタルフィルタ部２で使用するフィルタ係数を選択するアドレスである位相誤差信号を計算するための位相信号（Ｂ（ｍ））を算出する。

メモリ５は、ディジタルフィルタ部１で使用するフィルタ係数を記憶するための第１のメモリ（記憶手段）である。

係数読出し部６は、メモリ５からフィルタ係数を読出し、ディジタルフィルタ部１で使用するフィルタ係数を切り替える第１の係数読出し手段である。

位相誤差算出部７は、位相精度変換部４からの位相信号（Ｂ（ｍ））の過去の値とオーバーサンプリング数を用いて、ディジタルフィルタ部２で使用するフィルタ係数を選択するアドレスである位相誤差信号（Ｂ´（ｍ−１），Ｂ´（ｍ−２），Ｂ´（ｍ−３））を算出する。

メモリ８は、ディジタルフィルタ部２で使用するフィルタ係数を記憶するための第２のメモリ（記憶手段）である。

係数読出し部９は、メモリ８からフィルタ係数を読出し、利得正規化部１０へ出力する第２の係数読出し手段である。

利得正規化部１０は、フィルタ係数を正規化し、ディジタルフィルタ部２で使用するフィルタ係数を切り替える。

つづいて、信号生成装置において補間信号を生成する動作について説明する。まず、位相算出部３の動作について説明する。最初に、位相算出部３に対して、下記の式（１）で求める値Ｒを設定値として与える。ここで、Ｍは信号生成装置の位相分解能を示すものであって、０以上の整数値とする。なお、右辺が割り切れない場合は少数点第１位を四捨五入して整数値を求めることとする。位相分解能Ｍの設定方法については後述する。

Ｒ＝Ｍ×（入力サンプリング周波数）／（出力サンプリング周波数） …（１）

つぎに、位相算出部３は、下記の式（２）に示すように出力サンプリング周波数単位で設定値Ｒを累積加算し、ディジタル信号の位相として算出する。ここで、累積加算結果であるディジタル信号の位相をΦ（ｍ）とし、ｍは出力サンプリング周期単位に更新される時間ステップ、ｍｏｄは剰余演算を示す。位相算出部３は、算出したディジタル信号の位相Φ（ｍ）を位相精度変換部４へ出力する。

Φ（ｍ）＝（Φ（ｍ−１）＋Ｒ）ｍｏｄＭ …（２）

また、位相算出部３は、ディジタル信号の位相Φ（ｍ）が位相分解能Ｍを超えて０に戻るタイミングでパルスを発生させることにより、入力サンプリング周波数のクロックを生成する。生成したクロックは入力サンプリングクロックとして、ディジタルフィルタ部１の入力信号の入力タイミングに使用する。

図２は、位相算出部３の構成例を示す図である。位相算出部３は、累積加算器３１を備える。図２において、設定値Ｒは、上記の式（１）で算出される値であり、設定値Ｒを変更することにより、任意の倍率の補間（オーバーサンプリング）信号を生成することができる。出力サンプリングクロックは、出力サンプリング周期のクロックである。ディジタル信号の位相Φ（ｍ）は、上記の式（２）で算出される値であり、出力サンプリング周期毎のディジタル信号の位相を示す。また、上記の式（２）から明らかなように、累積加算器３１では、出力したディジタル信号の位相Φ（ｍ）をフィードバック入力し、次のディジタル信号の位相を算出する際に使用する。位相算出部３では、図２に示す累積加算器３１を用いることにより、出力サンプリングクロック単位で設定値Ｒを累積加算して、ディジタル信号の位相Φ（ｍ）を算出することができる。また、前述のように、入力サンプリングクロックを生成して出力する。

つぎに、位相精度変換部４では、位相算出部３から入力されたディジタル信号の位相Φ（ｍ）に基づいて、ディジタルフィルタ部１で使用するフィルタ係数を読み出すための第１の位相信号である位相信号Ａ（ｍ）、およびディジタルフィルタ部２で使用するフィルタ係数を選択するアドレスである位相誤差信号を計算するための第２の位相信号である位相信号Ｂ（ｍ）を、それぞれ、下記の式（３）および式（４）にしたがって算出する。そして、位相精度変換部４は、位相信号Ａ（ｍ）を係数読出し部６へ出力し、位相信号Ｂ（ｍ）を位相誤差算出部７へ出力する。

Ａ（ｍ）＝Φ（ｍ）／Ｐ …（３）
Ｂ（ｍ）＝Φ（ｍ）ｍｏｄＰ …（４）

ここで、ＰおよびＱは、下記の式（５）を満たす０以上の整数値とし、Ｐはディジタルフィルタ部２における位相分解能であり、Ｑはディジタルフィルタ部１における位相分解能を示す。したがって、信号生成装置の位相分解能Ｍは、ディジタルフィルタ部２の位相分解能Ｐおよびディジタルフィルタ部１の位相分解能Ｑの積から求めることができる。

Ｍ＝Ｐ×Ｑ …（５）

図３は、位相精度変換部４における式（３）〜（５）の演算方法の具体例を示す図である。ここでは、一例として、回路を簡単化するため、パラメータＰ，Ｑを２のべき乗で表し、それぞれ、Ｐ＝１６（４ビット）、Ｑ＝２５６（８ビット）とし、位相分解能ＭについてはパラメータＰ，Ｑを乗算した結果として、Ｍ＝４０９６（１２ビット）の場合について説明する。

ディジタル信号の位相Φ（ｍ）は、式（２）で表されるように位相分解能Ｍによって取り得る範囲が決まる。Ｍ＝４０９６（１２ビット）の場合、ディジタル信号の位相Φ（ｍ）は１２ビットで表現される。位相信号Ａ（ｍ）は、式（３）で算出される値であり、Ｑ＝２５６（８ビット）の場合、位相信号Ａ（ｍ）はディジタル信号の位相Φ（ｍ）の上位８ビット（（１１，ｍ）〜（４，ｍ））をとることによって求めることができる。ここで、図３内の（ｘ，ｙ）は、ｘはビット番号を示し、ｙは出力サンプリング周期単位に更新される時間ステップ番号を示す。また、Ｐ＝１６（４ビット）の場合、位相信号Ｂ（ｍ）は、ディジタル信号の位相Φ（ｍ）の下位４ビット（（３，ｍ）〜（０，ｍ））をとることによって求めることができる。位相精度変換部４は、位相信号Ａ（ｍ）を係数読出し部６へ出力し、位相信号Ｂ（ｍ）を位相誤差算出部７へ出力する。

つぎに、位相信号Ａ（ｍ）が出力されるディジタルフィルタ部１側の動作について説明する。メモリ５は、入力サンプリング周波数の周期の１／Ｑの位相間隔で、０／Ｑ，１／Ｑ，２／Ｑ，…，（Ｑ−１）／Ｑの順番に合計でＱ組のフィルタ係数を記憶しておく。フィルタ係数の１組は、ディジタルフィルタ部１が備える乗算器数分のフィルタ係数から構成され、乗算器毎に対応するフィルタ係数が定められている。図４は、メモリ５の内部構成を示す図である。ｉ番目フィルタ係数は、ｉ／Ｑ位相用のフィルタ係数であり、ｗ（ｉ，０）からｗ（ｉ，Ｌ−１）で構成される。Ｌはディジタルフィルタ部１が備える乗算器数であり、図１の例ではＬ＝３である。フィルタ係数と乗算器の対応は、ｗ（ｉ，０）は乗算器１４、ｗ（ｉ，１）は乗算器１５、ｗ（ｉ，２）は乗算器１６に対応する。係数読出し部６から指示される位相情報Ａ（ｍ）は、０からＱ−１までの値を持つ。メモリ５では、位相情報Ａ（ｍ）に指示されるＡ（ｍ）番目フィルタ係数の組ｗ（Ａ（ｍ），０）からｗ（Ａ（ｍ），３）が、フィルタ係数として係数読出し部６によって読み出されることになる。

係数読出し部６は、位相精度変換部４から出力された位相信号Ａ（ｍ）を読出しアドレスとして、位相信号Ａ（ｍ）にしたがってメモリ５からフィルタ係数を読み出し、ディジタルフィルタ部１へ出力し、乗算器１４，１５，１６で使用するフィルタ係数を切り替える。

そして、ディジタルフィルタ部１は、入力信号と係数読出し部６から出力されたフィルタ係数との積和演算を行い、入力信号から補間信号Ｄ（ｍ）を生成し出力する。

つぎに、位相信号Ｂ（ｍ）が出力されるディジタルフィルタ部２側の動作について説明する。図５は、位相誤差算出部７がもつシフトレジスタを示す図である。位相誤差算出部７では、位相精度変換部４からの位相信号Ｂ（ｍ）が入力され、出力信号のサンプリング周期単位でＫステップ前までの位相信号Ｂ（ｍ−１）からＢ（ｍ−Ｋ）までがシフトレジスタに保存される。ここで、Ｋは、ディジタルフィルタ部２が畳み込み演算のために備える乗算器数と同じ値である。位相誤差算出部７は、保存されたこれらの位相信号を、下記の式（６）により位相誤差信号Ｂ´（ｍ−１）からＢ´（ｍ−Ｋ）に変換する。ここで、Ｎは（出力サンプリング周波数）／（入力サンプリング周波数）から計算されるオーバーサンプル数である。オーバーサンプリング数は、出力サンプリング周波数と入力サンプリング周波数が固定であれば常に一定値をとる。

Ｂ´（ｍ）＝Ｂ（ｍ）×Ｎ …（６）

位相誤差算出部７は、ディジタルフィルタ部２が持つシフトレジスタ内に保存されているディジタルフィルタ部１からの出力データの遅延時間ステップ数に応じた位相誤差信号を出力する。例えば、位相誤差算出部７では、図１に示すディジタルフィルタ部２はディジタルフィルタ部１からの出力データＤ（ｍ−１），Ｄ（ｍ−２），Ｄ（ｍ−３）を内部に取り込むので、Ｂ´（ｍ−１），Ｂ´（ｍ−２），Ｂ´（ｍ−３）を出力する。

メモリ８は、入力サンプリング周波数の周期のＮ／（Ｐ×Ｎ）位相間隔で、０／（Ｐ×Ｎ），Ｎ／（Ｐ×Ｎ），２Ｎ／（Ｐ×Ｎ），…，（Ｐ×Ｎ−Ｎ）／（Ｐ×Ｎ）の順番に合計でＰ組のフィルタ係数を記憶しておく。フィルタ係数の１組は、ディジタルフィルタ部２が備える乗算器数分のフィルタ係数から構成され、乗算器毎に対応するフィルタ係数が定められている。

図６は、メモリ８の内部構成を示す図である。ｉ番目フィルタ係数は、（ｉ×Ｎ）／（Ｐ×Ｎ）位相用のフィルタ係数であり、ｕ（ｉ，０）からｕ（ｉ，Ｋ−１）で構成される。Ｋはディジタルフィルタ部２が備える乗算器数であり、図１の例ではＫ＝３である。

フィルタ係数と乗算器の対応は、ｕ（ｉ，０）は乗算器２４、ｕ（ｉ，１）は乗算器２５、ｕ（ｉ，２）は乗算器２６に対応する。係数読出し部９から指示される位相誤差信号Ｂ´（ｍ−１）〜Ｂ´（ｍ−３）は、Ｐ×Ｎ（Ｐ＝０〜Ｐ−１）の値を持つ。メモリ８では、位相誤差信号Ｂ´（ｍ−１）〜Ｂ´（ｍ−３）に指示されるＢ´（ｍ−１）番目フィルタ係数のｕ（Ｂ´（ｍ−１），０）、Ｂ´（ｍ−２）番目フィルタ係数のｕ（Ｂ´（ｍ−２），１）、Ｂ´（ｍ−３）番目フィルタ係数のｕ（Ｂ´（ｍ−３），２）が、フィルタ係数として係数読出し部９によって読み出されることになる。

なお、メモリ８では、メモリ５と異なり、複数の位相誤差信号が入力され、その位相誤差信号のそれぞれに対して、位相誤差信号の値と、その位相誤差信号の遅延ステップ数により１つの乗算器に対応する１つフィルタ係数ｕ（ｘ，ｙ）が読み出されることになる。

係数読出し部９は、位相誤差算出部７から出力された位相誤差信号Ｂ´（ｍ−１）〜Ｂ´（ｍ−Ｋ）を読み出しアドレスとして、位相誤差信号Ｂ´（ｍ−１）〜Ｂ´（ｍ−３）にしたがってメモリ８からフィルタ係数を読み出し、フィルタ係数ｕ（Ｂ´（ｍ−１），０）〜ｕ（Ｂ´（ｍ−３），２）（図１では、Ｔ（ｍ−１）〜Ｔ（ｍ−３））を取り出す。一般には、フィルタ番号ｉによらずフィルタ利得を一定にするため、フィルタ係数の総和ｕ（ｉ，０）＋ｕ（ｉ，１）＋ｕ（ｉ，２）＝Ｚも一定となるように設計される。ここで、Ｚは任意の実数固定値である。しかし、上記のように乗算器毎に取り出すフィルタ係数のフィルタ番号が異なる場合、取り出したフィルタ係数の総和ｕ（Ｂ´（ｍ−１），０）＋ｕ（Ｂ´（ｍ−２），１）＋ｕ（Ｂ´（ｍ−３），２）は一定とならず、Ｂ´（ｍ−１）〜Ｂ´（ｍ−３）の組み合わせにより可変する。

そのため、利得正規化部１０では、次の式（７）〜（９）を用いて正規化因子を求め、これにより取り出したフィルタ係数を正規化することで、フィルタ利得をＢ´（ｍ−１）〜Ｂ´（ｍ−３）の組み合わせによらず一定とする。

ｗ０＝ｕ（Ｂ´（ｍ−１），０）×Ｚ／（ｕ（Ｂ´（ｍ−１），０）＋ｕ（Ｂ´（ｍ−２），１）＋ｕ（Ｂ´（ｍ−３），２）） …（７）
ｗ１＝ｕ（Ｂ´（ｍ−２），１）×Ｚ／（ｕ（Ｂ´（ｍ−１），０）＋ｕ（Ｂ´（ｍ−２），１）＋ｕ（Ｂ´（ｍ−３），２）） …（８）
ｗ２＝ｕ（Ｂ´（ｍ−３），２）×Ｚ／（ｕ（Ｂ´（ｍ−１），０）＋ｕ（Ｂ´（ｍ−２），１）＋ｕ（Ｂ´（ｍ−３），２）） …（９）

利得正規化部１０は、係数読出し部９から出力されたフィルタ係数（Ｔ（ｍ−１），Ｔ（ｍ−２），Ｔ（ｍ−３））を、正規化されたフィルタ係数ｗ０，ｗ１，ｗ２（図１では、Ｔ´（ｍ−１），Ｔ´（ｍ−２），Ｔ´（ｍ−３））に変換してディジタルフィルタ部２に出力し、乗算器２４，２５，２６で使用するフィルタ係数を切り替える。

そして、ディジタルフィルタ部２は、ディジタルフィルタ部１から出力される補間信号Ｄ（ｍ）を入力信号として利得正規化部１０から出力されたフィルタ係数との積和演算を行い、補間信号Ｄ（ｍ）に含まれる誤差を補正し、補間信号Ｄ´（ｍ）を生成し出力する。このとき、乗算器２４，２５，２６にて乗算される信号は、それぞれ補間信号Ｄ（ｍ−１），Ｄ（ｍ−２），Ｄ（ｍ−３）である。

以上説明したように、本実施の形態では、信号生成装置において、ディジタルフィルタ部１の出力である補間信号に含まる位相誤差を、後段に接続されるディジタルフィルタ部２が出力サンプリングタイミング毎に異なる位相誤差に応じてフィルタ係数を乗算器に設定することで位相誤差を補正することとした。これにより、従来同等の補間精度を得る場合と比較して、メモリ内のフィルタ係数のメモリ容量を削減することができる。

以上のように、本発明にかかる信号生成装置は、ディジタル信号の通信に有用であり、特に、信号を補間する場合に適している。

１，２ ディジタルフィルタ部、３ 位相算出部、４ 位相精度変換部、５，８ メモリ、６，９ 係数読出し部、７ 位相誤差算出部、１０ 利得正規化部、１１，１２，１３，２１，２２，２３ 遅延器、１４，１５，１６，２４，２５，２６ 乗算器、１７，１８，２７，２８ 加算器、３１ 累積加算器。

Claims (5)

1. 入力信号を補間して第１の補間信号を出力する第１のディジタルフィルタと、
   前記第１の補間信号を補間して第２の補間信号を出力する第２のディジタルフィルタと、
   前記第１および第２のディジタルフィルタの出力サンプリング周期単位に変化するディジタル信号の位相を算出する位相算出手段と、
   前記ディジタル信号の位相に基づいて、第１の位相信号、および第２の位相信号を算出する位相精度変換手段と、
   前記第１のディジタルフィルタのフィルタ係数を記憶する第１のメモリと、
   前記第１の位相信号に基づいて前記第１のメモリからフィルタ係数を読み出し、前記第１のディジタルフィルタのフィルタ係数を切り替える第１の係数読出し手段と、
   前記第２の位相信号に基づいて、位相誤差信号を算出する位相誤差算出手段と、
   前記第２のディジタルフィルタのフィルタ係数を記憶する第２のメモリと、
   前記位相誤差信号に基づいて前記第２のメモリからフィルタ係数を読み出す第２の係数読出し手段と、
   前記第２の係数読出し手段において前記第２のメモリから読み出されたフィルタ係数の利得正規化を行い、前記第２のディジタルフィルタのフィルタ係数を切り替える利得正規化手段と、
   を備えることを特徴とする信号生成装置。
2. 自装置の位相分解能が前記第１のディジタルフィルタの位相分解能および前記第２のディジタルフィルタの位相分解能の積として表される場合に、
   前記位相精度変換手段は、前記ディジタル信号の位相を示すビットのうち、前記第１のディジタルフィルタの位相分解能を表すビット数分の上位ビットを前記第１の位相信号とし、残りの下位ビットを前記第２の位相信号とする、
   ことを特徴とする請求項１に記載の信号生成装置。
3. 前記第２のディジタルフィルタが備える乗算器がＫ個の場合に、
   前記位相誤差算出手段は、
   前記出力サンプリング周期単位でＫステップ前までの前記第２の位相信号を保存可能なレジスタ、を備え、
   前記レジスタに保存した１ステップ前からＫステップ前の前記第２の位相信号とオーバーサンプリング数とに基づいて、１ステップ前からＫステップ前の位相誤差信号を算出する、
   ことを特徴とする請求項１または２に記載の信号生成装置。
4. 前記第２の係数読出し手段は、前記１ステップ前からＫステップ前の位相誤差信号に基づいて、１ステップ前からＫステップ前に前記第１のディジタルフィルタから出力された信号に対して、前記第２のディジタルフィルタのフィルタ係数を前記第２のメモリから読み出す、
   ことを特徴とする請求項３に記載の信号生成装置。
5. 前記第２の係数読出し手段は、前記位相誤差信号の位相誤差値と前記位相誤差信号の遅延ステップ数とに基づいて、一意に前記第２のメモリからフィルタ係数を読み出す、
   ことを特徴とする請求項３に記載の信号生成装置。

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