CN1119861C - 取样频率变换装置 - Google Patents

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Abstract

根据本发明的一种取样频率变换装置，当利用一数字滤波器将具有取样频率Fsi的第一数字信号变换为具有一任意取样频率Fso的第二数字信号时，可获取该取样频率Fsi和取样频率Fso之间的比值并且这个输入/输出取样频率比值被用作用于该取样频率变换的一控制量。该取样频率变换装置包括有一用来暂时存贮该第一数字信号的缓冲存贮器，一用来在每一规定的时间相应于该输入/输出取样频率比而执行一插入处理的操作装置，和根据由该操作装置所插入的输入/输出取样频率比来计算该缓冲存贮器的一读地址的计算装置。

Description

取样频率变换装置
本发明涉及一种用来将一由一予置取样频率所取样的输入数字信号变换成一与上述予置取样频率同步的一取样频率的数字信号的取样频率变换装置，特别涉及一种能够防止由于在一输入取样频率和一输出取样频率之间比值变化的结果所导致的变换精度的恶化。
在一由一数字音频装置和一数字录象磁带装置所代表的数字设备中，当在具有不同取样频率的两设备之间发送和接收数据时，必须将从一发送端设备输出的数据的取样频率变换为一接收端设备的取样频率。
在如上所述的该取样频率变换装置中，通常，测量在一输入取样频率和一输出取样频率之间的一比值(输入/输出取样频率比)并利用这个输入/输出取样频率比来执行一频率变换处理。
图1示出了一取样频率变换装置的示意的系统配置。输入/输出频率比测量和产生电路1将通过输入端Pi1从发送端数字设备提供的一输入信号系统参考时钟(例如，为一输入取样频率Fsi的128倍的一频率的一时钟128Fsi)以及通过一输入端Fi2从一接收端数字设备提供的一输出信号系统参考时钟(为一输出取样频率Fso的一予置倍数的一频率的时钟)作为它的输入。
如图2所示，该输入/输出取样频率比测量和产生电路1包括有一接收自该输入端Ps1输入的输入信号系统参考时钟128Fsi的Fsi/Fso计数器电路3和将通过输入端Fi2所提供的输出取样频率Fs0分成予置数分之一(例如，1/4096)并将其提供给Fsi/Fso计数器电路3的分频器4。该Fsi/Fso计数电路包括有用来对该输入信号系统参考时钟128Fsi计数(例如，19位字长的一自激计数器)的计数器5和输入该计数器输出的一锁存电路6。来自该分频器4的一输出时钟1/4096 Fso被提供给计数器5作为复位脉冲并且还提供给锁存电路6作为选通脉冲。因此，在该时钟1/4096Fso的每一周期(即在相应于该输出取样频率Fso的4096时钟总数的每一次中)该输入取样周期和输出取样周期之间的一比值以该输入信号系统参考时钟128Fsi的计数值的形式被锁存在该锁存电路6中。
该计数值随意输入取样频率Fsi变得高于输出取样频率Fso而增加，仅之该计数值随着输入取样频率Fsi变得低于输出取样频率Fso而降低。该计数值相应于在时钟1/4096 Fso的每个周期中两个取样频率Fsi和Fso之间的一比值。因此，通过测量输入取样周期和输出取样周期之间的该比值，可以获得该输入/输出取样频率比。
通过提高该输入/输出取样频率比的所测量值的数字量来改善它的精度，输入信号系统参考时钟128 Fsi的计数值的一测量周期T被置为用于该输出取样频率Fso的4096时钟总量的时间周期而不是用于该输出取样频率Fso的一时钟总量的时间周期。
该锁存电路6的一输出(该输入/输出取样频率比的测量值RS)通过一输出端P02被提供给图1的取样频率变换器信号处理器2。该取样频率变换器信号处理器2利用该输入/输出取样频率比对通过输入端Pi3自该发送端数字设备所提供的该输入取样频率Fsi的数字信号进行频率变换，并通过一输出端P01向该接收端数字设备提供输出取样频率Fso的数字信号。
在这种方式中，该常规取样频率变换装置用来使用由该输入/输出取样频率比测量和产生电路1所获取的该输入/输出取样频率比的测量值RS本身来执行该频率变换处理。
顺便说及的是，当在该发送端的该输入取样频率Fsi(或在该接收端的输出取样频率Fso)在该取样频率的变换处理的中间变化时，由该输入/输出取样频率比测量和产生电路1所获取的输入/输出取样频率比的测量值RS成为一例如图3所示的在该输入/输出取样频率比的连续测量周期T之间迅速地阶段变化的值。在这种情况中，因为该输入/输出取样频率比的测量值RS被用作于执行频率变换处理，所以在该常规取样频率变换装置中在该输出数据信号上产生一暂时的波形失真，这种波形失真的结果使得该频率变换精度恶化。
在这种情况下，企图将该输入/输出取样频率比的测量值RS累积起来，并且将用来减少该变化的被累积的值送到取样频率变换信号处理器2。但是，因为通过累积而充分地降低该变化将会带来值得考虑的长的周期，所以同时要求该取样频率变换装置实时的变换该输入数字信号的取样频率，根据该方法直到该输入/输出取样频率比的被累积值被送到该取样频率变换信号处理器2为止都将产生一显著的时间延时。因而，该方法不适用于该取样频率变换装置。
据此，本发明的目的是提供一种能够无须结合实时要求而防止由于输入/输出取样频率比的测量值RS的变化而引起的该频率变换精度的恶化的取样频率变换装置。
根据本发明的该取样频率变换装置的特征是在该取样频率变换装置中，其中当将取样频率Fsi的第一数字信号变换成一任意取样频率Fso的第二数字信号时，测定该取样频率Fsi和取样频率Fso之间的比值并且这个输入/输出取样频率比值被用作用于该取样频率变换的一控制量，该装置包括有一用来暂时存贮第一数字信号的缓冲存贮器，一用来根据输入/输出取样频率比而在每一规定时间上执行一插入处理的操作装置和一用来根据由该操作装置所插入的输入/输出取样频率比计算该缓冲存贮器的一读取地址的计算装置。
根据本取样频率变换装置，通过由该操作装置在每一规定时间插入该输入/输出取样频率比而使得输入/输出取样频率比的快速变化得以显着地降低。根据其变化被显着地降低的该输入/输出取样频率比，可执行诸如由该计算装置进行的该缓冲存贮器的读取地址的计算等用于该频率变换的各种信号处理。因此，它可得到不包括有由于原始输入/输出取样频率比值的速度变化而引起的暂时波形恶化的输出数字信号。
另外，与利用累积而充分降低该变化需用的时间相比，利用这种插入而使该变化充分降低所需用的时间周期大为缩短。因此，在该取样频率变换装置中用于变换处理的实时要求可适当地被满足。
图1是一取样频率变换装置的概括结构的方框图；
图2是图1中的输入/输出取样频率比测量和产生电路1的一构成的一例子的方框图；
图3是该输入/输出取样频率比的测量值RS的一个例子；
图4是根据本发明的一实施例的一取样频率变换装置的方框图；
图5是图4中所示的一线性插入操作电路的构成的一个例子的方框图；
图6是图4中所示的该线性插入操作电路中的插入操作的一个例子；
图7是该输入/输出取样频率比的线性插入值RS-L的一个例子；
图8是图4中所示的该取样频率变换信号处理器中信号处理的一个例子；
图9是在图8中所示的一环形缓冲存贮器的构成的一个例子；
图10是根据本发明的另一实施例的一取样频率变换装置的一方框图；
图11是图10中所示的一IIR型低通滤波器操作电路的构成的一个例子的方框图；
图12是根据本发明的又一实施例的一取样频率变换装置；和
图13是图12中所示的一FIR型低通滤波器操作电路的构成的一个例子的方框图。
下面将参照附图详细说明本发明的实施例。图4示出了根据本发明的取样频率变换装置的一实施例。其中与图1相同的部分用相同的标号来表示，并且省略该相同部分的详细说明。在这种取样频率变换装置中，来自该输入/输出取样频率比测量和产生电路的输入/输出取样频率比的测量值RS被提供给一线性插入运算电路7。
如在图5中作为例子所示的该线性插入运算电路7包括有用来顺序转移和保持通过输入端Pi4自该输入/输出取样频率比测量和产生电路1连续提供的该输入/输出取样频率比的两个所测量的值RS(i)和RS(i+1)的寄存器11和寄存器12，用来将在寄存器12中所保持的前面的测量值RS(i)乘以一用于前面测量值的是一该线性插入的加权系数的线性插入系数C-LIP(L)的乘法器13，用来将在寄存器11中所保持的随后的测量值RS(i+1)乘以一用于随后测量值的是一该线性插入的加权系数的线性插入系数C-L/P(T)的乘法器14，和用来将乘法器13和14的输出相加的加法器15。
用于该前面测量值的该线性插入系数的初始值为1并且在其长度为该输入/输出取样频率比的测量周期T的1/n(n是一等于2或2以上的整数)的该取样频率变换的每一处理周期T0处它的值以(n-1)/n、(n-2)/n等递减，当通过该周期T时它的最终值达到0。反之，用于该随后测量值的该线性插入系数的初始值为0并且在每一处理周期T0处它的值以1/n、2/n等递增，当通过该周期T时它的最终值达到1。
因此，例如如图6中所示，当该输入/输出取样频率比的测量值RS2和RS3作为RS(i)和RS(I+1)被保持在各自的寄存器11和12中时，因为乘法器13和14的相乘结果将分别处于图中的点线L1和L2的位置，所以该加法器15的相加结果将由在连接RS2和RS3的线上的X标记来表明。类似地，当在图中RS1和RS2分别是RS(i)和RS(i+1)时，该加法器15的相加结果将由在连接RS1和RS2的线上的X标记来表明，并且当在图中的RS3和RS4分别是RS(i)和RS(i+1)时，该加法器15的相加结果将由在连接RS3和RS4的线上的X标记来表明。在这种方式中，可获得在其中该输入/输出取样频率比的每一测量值RS是由被分成n等分而线性地插入的该输入/输出取样频率比的线性插入值RS-L。与例如通过累积来充分地减小该输入/输出取样频率比的测量值RS的变化所需的时间相比，在该线性插入操作电路7中用于这样一插入处理所需的时间非常短。
图7示出了通过在该线性插入操作电路7中线性地插入图3的输入/输出取样频率比的测量值RS所得到的该输入/输出取样频率比的线性地所插入的值RS-L。与该输入/输出取样频率比的原始测量值RS相比可以看出该快速变化被显著地减小了。
此外，例如关于系数C-LIP(L)和C-LIP(T)，一用来控制整个取样频率变换装置的CPU(未示出)可以向乘法器13和14直接输出和提供这些系数，或者该CPU可以读出存贮这些系数的一系数存贮器以将它们提供给乘法器13和14。
通过一输出端P03该输入/输出取样频率比的线性地被插入值RS-L被提供给图8中的一取样频率变换信号处理器8。该取样频率变换信号处理器8利用来自输入取样频率Fsi的该输入/输出取样频率比的该线性的被插入的值RS-L来变换该数字信号的取样频率以输出取样频率Fso。
图8按时间顺序示出了该取样频率变换信号处理器8中的信号处理。利用一用于串行到并行变换的输入接口(SI-PO)21将通过输入端Pi3从该发送端数字装置所提供的该取样频率Fsi的数字信号的串行信号变换为并行信号并利用一衰减器22逐渐衰减。之后，利用多个用于过取样的滤波器(即，第171阶有限脉冲响应数字滤波器(FIR滤波器)23、第35阶FIR滤波器24和第19阶FIR滤波器25)对该结果信号进行过取样并作为8倍过取样数据被提供给一环形缓冲存贮器26。
该环形缓冲存贮器26例如具有64字的存贮能力(存贮用于64次取样的8倍在上取样数据的能力)和具有如图9所示的为了存贮每一次取样而以一环形的形式所构成的64个地址0-63。
再取样指针发生器27接收输入信号系统参考时钟128Fsi作为来自该发送端数字设备的它的输入中的一个输入。该再取样指针发生器27根据其频率为输入取样频率Fsi的8倍的一时钟而反复地顺序指明作为写地址的该环形缓冲存贮器26的地址0-63。因此，各自的8倍过取样数据被顺序地写入该地址0-63的存贮区域。
另外，该再取样指针发生器27接收来自线性插入运算电路7的该输入/输出取样频率比的线性地被插入值RS-L以及来自该接收端数字设备的输出信号系统参考时钟。在其频率为输出取样频率Fso的8倍的一时钟的每一周期该再取样指针发生器27增加来自线性插入运算电路7的该输入/输出取样频率比的线性地被插入值RS-L(如上所述，因为该Fsi/Fso计数电路3的计数器5是19位字长，所以RS-L也还是-19位的值)以计算24位的再取样地址数据。
关于这一点，通过在该输出取样频率Fso的周期的4096＝212倍的一时间周期上测量该输入信号系统参考时钟128Fsi(即，其频率为8倍过取样数据的16＝24倍的时钟)来测定为输入/输出取样频率比的线性地被插入值RS-L的原点的该输入/输出取样频率比的所测量值RS。因此，一再取样地址数据的1/(24×212)＝1/216倍的值相应于在该环形缓冲存贮器26中的该8倍过取样数据的一取样。因此该再取样地址数据的高6位而不是低1 8位被用作该环形缓冲存贮器26的一读地址(26＝64地址)而低18位被用作用于插入处理的数据。
在这方面，用于内插处理的该18位数据中的高6位被用作在一FIR滤波器28中用于多项式插入的一系数ROM的读地址(相位地址)，反之它的低12位被用作用于被分成4096＝212等分的一线性插入的一线性插入器29的4096个插入倍数的一读地址(网格地址)。另外，该FIR滤波器28执行例如拉格朗日(Lagrange)的第7阶多项式插入，其中该8个取样的8倍过取样数据是利用已知的一目标输出取样的前4个取样和后4个取样之和。如果该环形缓冲存贮器26的读地址假定被指出，例如在该目标输出取样之前最接近的该8倍过取样数据的一地址，则根据这些读地址从该环形缓冲存贮器26顺序地读出为这个地址和在其之前紧接的三个地址和在其之后紧接的四个地址之和的8个地址的8倍过取样数据。
考虑该FIR滤时器28，例如抽头数(乘法器数)是8，并且在8倍过取样数据(总数为64×8＝512)的8个取样(总数为8部分)的每一部分中它的系数ROM存贮64个内插系数，这些系数被分成64组，每组包括8个内插系数，当每部分被分成64部分时这些所分割的位置(相位)是相互对应的。来自该再取样指针发生器27的6位的相位地址指出了该64＝26组中的任何一组。根据该相位地址从该系数ROM中顺序地读出在这个组中的8个内插系数。
在该FIR滤波器28中，根据该相位地址首先读出该系数ROM中的在紧接该目标输出取样之前的一被分割位置上的8个内插系数。这8个内插系数和该环形缓冲存贮器26读出的8倍过取样数据的8个取样在各自的乘法器中相互相乘，并且将乘法器的输出相加，因而可测定在紧接该目标输出取样之前的该被分割位置上的内插数据X1。接着，根据该相位地址读出该系数ROM中的紧接该目标输出取样之前的一被分割位置上的8个内插系数。这8个内插系数和该环形缓冲存贮器26读出的8倍过取样数据的8个取样在各自的乘法器中相互相乘，并将乘法器的输出相加，因而可测定在紧接该目标输出取样之后的被分割位置上的内插数据X2。
在一线性内插器29中，将由FIR滤波器28求得的内插数据X1、X2和由来自该取样指针发生器27的网格地址所指明的内插系数1-α、α相乘，求出该目标输出取样的内插数据值(1-α)×1+α×2。
在其频率为输出取样频率Fso的8倍的该时钟的每一周期反复地执行这种处理，从而得到其频率为取样频率Fso的8倍的取样数据8Fso。通过作为分米波滤波的FIR滤波器(例如，第19阶FIR滤波器30，第35阶FIR滤波器31和第171阶FIR滤波器32)使该取样数据8Fso的取样频率被减小，因此得到该输出取样频率Fso的所允许的取样数据Fso。这个取样数据Fso通过一用来进行并行到串行转换的一输出接口(PO-IS)33被转换成一串行信号，该串行信号通过输出端Po1被传送到接收端数字设备。
同时在该取样频率转换信号处理器8中的上述信号处理可由一专用的硬件电路来实施，还可由一执行描述这样一种信号处理的程序的微处理器来实施。
如上所述，因为该输入/输出取样频率比的线性地被插入值RS-L是使快速变化充分地减小的值，因此该环形缓冲存贮器26读出的和根据RS-L的相加值所插入的该取样数据将不包含这样一个形成失真的暂时的波形，而这种形成失真的暂时波形是包含在根据该输入/输出取样频率比的测量值RS本身所插入和读出的取样数据中。因此可防止由于该输入/输出取样频率比的测量值RS的变化所造成的该频率转换精度的变恶。实际上使用了在图4中所示的线性插入运算电路7中的一实验的结果，转换误差限制在20比特之内，这样就可实施一频率变换的高精度。
另外，如上所述，在该线性插入运算电路7中用于插入处理所需的时间非常短。如像上述实验的结果，在从该线性插入操作电路7到该取样频率变换信号处理器8所提供的该输入/输出取样频率比的线性地被插入值RS-L中几乎不出现时间搁置。因此，可充分满足在该取样频率变换装置中的变换处理的实时要求。
同时，在这个实施例中，提供了用来线性地插入该输入/输出取样频率比的测量值RS的该线性插入运算电路7，还可提供用来执行该输入/输出取样频率比的测量值RS的多项式插入的一插入运算电路以替代该线性插入运算电路。
另外，在这个实施例中在该取样频率变换信号处理器8中提供了环形缓冲存贮器26用来暂时地存贮在该频率变换的中间的该数字信号，除了该环形缓冲存贮器外还可提供一缓冲存贮器以暂时地存贮该数字信号。
图10示出了该取样频率变换装置的另一实施例，在图10中相应于图4和图5的图形部分用相同标号表示并省略对这些部分的详细说明。在这个取样频率变换装置中，来自该输入/输出取样频率比测量和产生电路1的该输入/输出取样频率比的测量值RS被提供给一无限脉冲响应(IIR)型低通滤波器操作电路9。
该IIR型低通滤波器运算电路9例如包括一如图11所示的第二阶IIR滤波器，其中该输入/输出取样频率比的测量值RS(i)、通过一延迟元件41(延迟时间＝测量周期T)在乘法器42中将一个测量周期之前的值乘以滤波器系数a的该输入/输出取样频率比的的值a·RS(i-1)和通过延迟元件41和43(延迟时间＝测量周期T)在乘法器44中将二个测量周期之前的值乘以滤波器系数 b的该输入/输出取样频率比的值b·RS(i-2)的每一个值在加法器45和46中被共同相加。
因为通过执行这样一种循环乘法和相加的操作而除去该输入/输出取样频率比的测量值RS的高频分重，因而可以获得在其中变化量被充分地减小的输入/输出取样频率比RS-IILPF的一测量值。如图10所示，这个输入/输出取样频率比的测量值RS-IILPF被提供给该取样频率变换信号处理器8。在该取样变换信号处理器8中，利用该输入/输出取样频率比的测量值RS-IILPF通过执行如图8所示的信号处理而执行该数字信号的频率变换。
另外，即使该延迟元件41和43的时间延迟可以是除T之外的值(即比T短的时间，例如1/2T或1/4T)，它也可获得在其中的变化值被充分地减小的该输入/输出取样频率比的测量值RS-IILPF。
此外，如像IIR型低通滤波器运算电路9一样该IIR滤波器的阶数可以是除第二阶之外的阶数。
图12示出了该取样频率变换装置的另外一个实施例，在图12中与图4和图5中的相同部分用相同标号表示并省略了其的详细说明。在这个取样频率变换装置中，来自该输入/输出取样频率比测量和产生电路1的输入/输出取样频率比的测量量RS被提供给一FIR型低通滤波运算电路10。
该FIR型低通滤波器运算电路10例如包括一如图13所示的第四阶FIR滤波器，其中在乘法器51中乘以滤波器系数 a的该输入/输出取样频率比的值a·RS(i)、通过一延迟元件52(延迟时间＝测量周期T)在乘法器53中将一个测量周期之前的值乘以滤波器系数 b的该输入/输出取样频率比的值b·RS(i-1)、通过延迟元件52和54(延迟时间＝测量周期T)在乘法器55中将二个周期之前的值乘以滤波器系数 c的该输入/输出取样频率比的值c·RS(i-2)、通过延迟元件52，54和56(延迟时间＝测量周期T)在乘法器57中将三个测量周期之前的值乘以滤波器系数 d的输入/输出取样频率比的值d·RS(i-3)、和通过延迟元件52、54、56和58(延迟时间＝测量周期T)在乘法器59中将四个周期之前的值乘以滤波器系数e的输入/输出取样频率比的值e·RS(i-4)的每个值共同相加(在该图中，为了方便起见，该相加装置由一加法器60表示)。
因为通过执行这样一种乘和加的操作而除去了该输入/输出取样频率比的测量值RS中的高频成分，所以可以获得在其中变化量被充分地降低了的输入/输出取样频率比的一测量值RS-FILPF。如图12所示，该输入/输出取样频率比的这个测量值RS-FILPF被提供给取样频率变换信号处理器8。在该取样频率变换信号处理器8中，利用该输入/输出取样频率比的测量值RS-FILPF通过执行如图8所示的信号处理该数字信号的频率被变换。
另外，在图13的该FIR滤波器中，通过将所有的滤波器系数a、b、c、d、e置为1/N(这里N是抽头(乘法器)的数，在这种情况下是5)，可以形成一移动平均运算电路。根据这样一个移动平均运算电路，可以获得在其中该输入/输出取样频率比的变化量被降低到1/N的输入/输出取样频率比的一测量值RS-IILPF。
另外，如像FIR型低通滤波器操作电路10那样-FIR滤波器阶数可以是除第四阶之外的的阶数。
另外，本发明并不限于上述的实施例，在不违反本发明范围的原则下可有其它的各种改进。
如上所述，根据本发明的该取样频率变换装置，即使在取样频率变换的处理的中间由于该输入取样频率Fsi(或输出取样频率Fso)是可变的而使该输入/输出取样频率比的测量值RS可以改变，它也可以防止由于为了实施频率变换的高精度而引起该变换精度的变劣，并且还可充分地满足在该取样频率变换装置中的实时要求，这都是本发明的优点。
参照附图对本发明的最佳实施例作了说明，应当理解的是本发明并不限于上述的实施例，如像在所附权利要求中所规定的本领域的普通技术人员在不违背本发明的精神或范围的前提下可作出各种改变和改进。

Claims (4)

1、一种取样频率变换装置，用来将具有一取样频率Fsi(HZ)的输入第一数字信号变换为具有一任选的取样频率Fso(HZ)的第二数字信号并输出第二数字信号，该装置包括：
一个输入信号系统参考时钟产生装置，用来产生一具有NxFsi(HZ)的频率的一时钟，它是高于所述输入取样频率N倍；
输出信号系统参考时钟产生装置，用来产生一具有所述任选的取样频率Fso(HZ)的一时钟；
输入/输出取样频率比测量装置，用来测量所述输入取样频率Fsi(Hz)对所述任选取样频率Fso(HZ)的一比值；
线性插入装置，用来线性插入通过所述输入/输出取样频率比测量装置所测量的所述比值；
过取样装置，用来过取样具有所述输入取样频率Fsi(HZ)的所述第一数字信号；
存贮装置，用来暂时存贮由所述过取样装置过取样的所述第一数字信号；
地址产生装置，用来根据由所述线性插入装置所插入的一线性插入值产生用于来自所述存贮装置的所述第一数字信号的读地址；和
变换装置，用来根据由所述地址产生装置所产生的读地址插入来自所述存贮装置读取的所述第一数字信号以将所述第一数字信号变换成具有所述任意的取样频率Fso(HZ)的第二数字信号。
2、如权利要求1所述的取样频率变换装置，其中所述地址产生装置将由所述线性插入装置线性插入的所述线性插入值与具有所述任选取样频率Fso(HZ)的所述第二数字信号相乘以产生一多位再取样地址。
3、如权利要求2所述的取样频率变换装置，其中所述多位再取样地址的高阶位被用作一读地址用来读取用于执行一多项式插入的一数字滤波器的一系数。
4、如权利要求2所述的取样频率变换装置，其中所述多位再取样地址的低阶位被用作一读地址用来读取用于执行一线性插入的的一内插系数。
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