JP2003069388A - ディジタル・フィルタ - Google Patents

ディジタル・フィルタ

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JP2003069388A
JP2003069388A JP2002186246A JP2002186246A JP2003069388A JP 2003069388 A JP2003069388 A JP 2003069388A JP 2002186246 A JP2002186246 A JP 2002186246A JP 2002186246 A JP2002186246 A JP 2002186246A JP 2003069388 A JP2003069388 A JP 2003069388A
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Karen J Stephen
カレン・ジェイ・スティーブン
Alok Gupta
アロク・グプタ
Jonathan Cromwell
ジョナサン・クロムウェル
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    • H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
    • H03H17/0642—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being arbitrary or irrational
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  • Synchronisation In Digital Transmission Systems (AREA)
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Abstract

(57)【要約】 【課題】 ディジタル復調装置でフィルタリングとタイ
ミング復旧を組み合わせた動作を実現することである。 【解決手段】 可変レート・ダウンサンプリング・フィ
ルタによって、連続した範囲のサンプル・レートが固定
レートで入力サンプルから導出できるようにした。出力
レートは整数または有理数を使って固定入力レートに関
連させる必要はない。Ａ／Ｄ変換器での固定サンプリン
グ・レートはアナログ・フロント・エンドの設計を大幅
に簡略化する。単一のアンチエイリアシング・フィルタ
を設計して固定サンプリング・レートに正確に適合させ
ることができる。周波数変調数値制御発振器（ＮＣＯ）
と併用してダウンサンプリング・フィルタはディジタル
領域で完全な周波数合成と時間トラッキング・ループを
実行する。Ａ／Ｄ変換器でのサンプリングの瞬間を調整
するためのアナログ時間トラッキング・ループは不要と
なる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はディジタル通信分野
に関する。
【０００２】
【従来の技術】ディジタル通信システムでは、復調装置
の機能は変調されたアナログ波形からディジタル情報を
抽出することである。過去においては、復調機能はアナ
ログ信号処理の技法（ミクサ、フィルタ、位相固定ルー
プなど）で達成されていた。高速ディジタル技術の到来
と共に、時間的ディスクリートまたはディジタル信号処
理（ＤＳＰ）技法を用いて復調機能の大半を実現でき
る。アナログ復調装置が復調する特定の信号に特有の特
性に合わせてカスタマイズされる必要があるのに対し
て、ディジタル復調装置では、変調タイプ、チャネル特
性、データ伝送速度が異なる多様なシステムの要件を満
足するように再プログラミングする大幅な融通性が保証
される。
【０００３】ディジタル復調システムでは、通常、Ｆs
サンプル／秒のサンプリング・レートでアナログ波形を
サンプリングし、Ａ／Ｄ（アナログ／ディジタル）コン
バータを用いてその振幅をディジタル化する処理が最初
に行われる。次にディジタル化されたサンプルは各種の
数理演算で処理されそこから必要な情報ビットが抽出さ
れる。この処理演算は通常、サンプリング処理それ自体
に起因するアーチファクトはもとよりチャネル状態また
は変調技法の影響を補償するある種のフィルタリング処
理を含む。正確なタイミングは受信側にはわからないた
め、受信した信号から抽出した情報ビットのタイミング
（シンボル・レート）を回復することが必要な場合が多
い。これは、シンボル・レートは必ずしもサンプリング
・レートに関連していないということを意味する。さら
に、シンボル・レートは時とともに変化する。送信側と
受信側のタイムベースが不完全であることや送信側と受
信側の相対的な移動によってシンボル・レートは多少変
化する。
【０００４】ナイキスト基準によれば、サンプリング・
レートは所望の最高周波数内容の信号の少なくとも２倍
である必要がある。ディジタル・システムでは、パフォ
ーマンスを上げるにはサンプリング・レートが少なくと
もシンボル・レートと同じかそれ以上である必要があ
る。通常、現在の慣行では、シンボル・レートの整数の
Ｎ倍のサンプリング・レートが選択され、Ｎ個目のサン
プルだけを保持してその他のサンプルをすべて廃棄する
ことでサンプリング・レートを減らすまたは大幅に減ら
すことができる。一定範囲のシンボル・レートを使う場
合、これに対応するサンプリング・クロックを生成する
回路が必要になる。受信シンボルの正確なタイミングは
一般に不明なため、サンプリング・クロック回路は時と
共に変動してサンプリングの瞬間を最適時点に調整する
機能を備えている必要がある。
【０００５】上記のデシメーション処理では所望の信号
成分を選択するフィルタも必要である。デシメーション
処理の前に必ずフィルタリングを行うことができるが、
それにはより高速のサンプリング・レートで大規模な演
算を行う必要がある。フィルタの前にＮ分の１のデシメ
ーション動作を実行してより低いデシメーション・レー
トでＮ番目のサンプルだけを対象としたより小規模な演
算を行う（事前デシメーション）を行うことができる周
知の方法がある。演算の効率を最高に高めるため、主に
フィルタが特定のデシメーション率についてのみ動作す
るといった一定の制限を課す必要があり、またサンプリ
ングの瞬間を調整する方法は存在しない。
【０００６】フロイド（Ｆｌｏｙｄ） Ｍ．ガードナー
（Ｇａｒｄｎｅｒ）の「Ｉｎｔｅｒｐｏｌａｔｉｏｎ
ｉｎ Ｄｉｇｉｔａｌ Ｍｏｄｅｍｓ−Ｐａｒｔ Ｉ：
Ｆｕｎｄａｍｅｎｔａｌｓ」（Ｆｌｏｙｄ Ｍ．Ｇａ
ｒｄｎｅｒ、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏ
ｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、Ｖｏｌ．４１、Ｎ
ｏ．３、１９９３年３月）は、数値制御オシレータ（Ｎ
ＣＯ）を用いて処理するサンプルを選択し、適当な係数
を生成または参照する潤色された事前デシメーション方
法が紹介されている。基本方法に対するこの変更によっ
て整数以外のデシメーション率が設定でき、明らかなサ
ンプリング瞬間の時間内の変動が可能となり、事前デシ
メーションの演算効率は低下しない。ただし、サンプル
はあらかじめデシメーションされるため、フィルタは特
定のデシメーション率に合わせて設計される。異なる率
の選択を行うには、それぞれのデシメーション率につい
て異なる係数セットを用意する必要がある。フィルタの
タップ数または長さを変更して異なるデシメーション率
についてパフォーマンス要件を満たす必要がある。
【０００７】
【発明が解決しようとする課題】本発明の目的は、ディ
ジタル復調装置でフィルタリングとタイミング復旧を組
み合わせた動作を実現することである。本発明は特に次
の動作を目的とする。 １．等化または波形整形のための整合フィルタリング、 ２．補間／デシメーションのための（正弦ｘ）／ｘフィ
ルタリング、 ３．入力サンプリング・レートＦs から必ずしもつりあ
う必要のない小さい出力レートＦoへの変換するための
再サンプリング、 ４．シンボル時間の同期化。
【０００８】
【課題を解決するための手段】本発明の可変レート・ダ
ウンサンプリング・フィルタによって、連続した範囲の
サンプル・レートが固定レートで入力サンプルから導出
できる。出力レートは整数または有理数で固定入力に関
連させる必要はない。また実際、ある局から受信した信
号を異なるタイムベースを用いてトラッキングするよう
な場合に出力レートは変動する。Ａ／Ｄ変換器での固定
サンプリング・レートはアナログ・フロント・エンドの
設計をきわめて簡略化する。単一のアンチエイリアシン
グ・フィルタを設計して固定サンプリング・レートに正
確に適合させることができる。周波数変調数値制御発振
器（ＮＣＯ）と併用してダウンサンプリング・フィルタ
はディジタル領域で完全な周波数合成と時間トラッキン
グ・ループを実行する。Ａ／Ｄ変換器でのサンプリング
の瞬間を調整するためのアナログ時間トラッキング・ル
ープは不要となる。可変サンプリング・レートを生成す
るためのアナログ周波数合成器を用いる必要も解消され
る。システム設計およびパフォーマンス分析は複雑なハ
イブリッド・アナログ−ディジタル制御ループが解消さ
れることによっても簡略化される。
【０００９】デシメーション処理に関して、フィルタリ
ングに先立つサンプルの事前デシメーションを含む周知
の方法がいくつかある。これらの方法によって特定の品
質を備えたデシメーションされたサンプルを作成するの
に必要な演算の量が削減できる。ただし、フィルタ特性
は固定レート用に設計する必要があるためこれらの方法
を使うとデシメーション率が固定値に限定される。本発
明では事前デシメーションを行わないため固定レートに
制約されないが、これが原因で事前デシメーション方法
と比べて演算の効率が低い。ただし、本発明の好ましい
実施形態では事前デシメーション方法を採用した回路と
物理的な複雑さがほぼ同じ回路を用いて、ＶＬＳＩでの
コンパクトかつ効率的な実施形態に適した並列処理アー
キテクチャ内で余分な演算量を分散処理する。
【００１０】
【発明の実施の形態】まず図１について説明する。同図
に示すように、本実施形態の可変レート・ダウンサンプ
リング・フィルタは４つの主要なコンポーネントを含
む。それらは数値制御発振器（ＮＣＯ）、係数生成装
置、カスケード接続された乗算器／累算器（ＭＡＣ）要
素、および出力スケーラである。２つのサンプル・チャ
ネル（ＩおよびＱ）がある直交振幅変調システムでは、
チャネルごとに別個のＭＡＣアレイが必要である。ただ
し、両方のチャネルでシンボル・レートとフィルタリン
グ要件が等しい場合には、図２に示すようにそれらのチ
ャネルは同じ係数生成装置を共用できる。多数のチャネ
ルの特性が異なっていても、共通のＮＣＯを用いて図３
に示すように多数の係数生成装置および乗算器／累算器
のチェーンを駆動できる。図示の２つのチャネルは同じ
値Ｍと係数生成装置への同じアドレス幅Ｐを使う一方、
サンプル・レートが同じであれば同じ計算方法では一般
に２つのチャネルでＭおよびＰの値は一致するはずだ
が、実際には２つのチャネルでＰとＭの一方または両方
は異なることがある。２つの係数生成装置も同じアドレ
ス指定の対象であるが、単一のＲＡＭまたはＲＯＭでよ
く、図３の例では２セットの係数を同時に出力する２＊
Ｍ＊２Pビット幅を備える。
【００１１】係数生成装置／累算器ユニットが例えばＶ
ＬＳＩ回路のような１つのユニットとして実施される場
合、図４に示すようにこうした複数のユニットを直列に
カスケード接続してフィルタの全長を伸ばすことができ
る。この場合、各ユニットの出力は次のユニットの初期
値となり、すべてのユニットは数値制御発振器からの同
じ入力サンプルと同じ位相およびロールオーバ信号を共
用する。適切な係数は特定のＭＡＣアレイおよび係数生
成装置が単独で使われるかまたは他のＭＡＣアレイおよ
び係数生成装置にカスケード接続されるかによって決ま
るため、この実施形態は通常、ＲＡＭベースの係数生成
装置と併用される。上記のカスケード接続はプログラム
制御によってシステムの変更が可能なようにプロセッサ
・ベースのシステム内でプログラム制御下で行うことが
できることに注意されたい。
【００１２】数値制御発振器（図５） 数値制御発振器（ＮＣＯ）は、フィルタのタイミングお
よび位相情報を生成する。図５に示すように、ＮＣＯは
加算器とレジスタが連結した大型の累算器である。レジ
スタの内容は加算器の入力の１つにフィードバックされ
る。加算器の他方の入力は加算する値（周波数ワード）
である。レジスタはサンプル・クロックとクロック同期
されている。クロックの各ティック（パルス）で累算器
レジスタの値は入力される値だけ加算される。累算器の
加算結果が一定範囲を終えると「ロールオーバ」し、最
も低い値から再度加算が開始する。このように累算器レ
ジスタの値は定期的な傾斜、すなわち「鋸歯」関数をト
レースする。レジスタの範囲全体に対する所与の時間に
おけるレジスタ値は、周期関数の「位相」を表し、ロー
ルオーバの間隔は関数の１サイクルすなわち周期であ
る。傾斜がきつくなる率、すなわち、ロールオーバする
周波数は累算器へ入力される増分値によって決定され
る。周波数ワードと呼ばれる増分値は一定の値でもよい
し、また何らかの外部制御に応じて変動する値でもよ
い。前者の場合、ＮＣＯは固定周波数を生成する。後者
の場合、ＮＣＯは周波数変調され、アナログ周波数統合
回路に一般に見られる電圧制御発振器（ＶＣＯ）によく
似た動作を行う。
【００１３】ＮＣＯが生成するロールオーバ周波数は次
の関係式で与えられる。 Ｆo＝（周波数ワード／２W）＊Ｆs 上式で、Ｆo＝生成された（ロールオーバ）周波数 周波数ワード＝２進の増分入力値 Ｗ＝ＮＣＯ累算器（レジスタおよび加算器）のビット単
位の幅 Ｆs＝サンプリング・クロックの周波数
【００１４】ＮＣＯの精度、すなわち、ＮＣＯが所望の
周波数をどれだけ正確に表すことができるかは累算器の
サイズによる。Ｗビット幅の累算器では、ＮＣＯは基準
周波数Ｆsの２wの半分の精度ですべての周波数を表すこ
とができる。ロールオーバの間隔は必ずしも一定ではな
いが長い時間での平均間隔Ｔavg ＝Ｆs／Ｆoは所望の周
波数Ｆoの合理的な範囲で正確な値である。
【００１５】周期波形の周波数および周期（１／周波
数）は一般に連続した特性と考えられるが、ＮＣＯが生
成する周期は一般に不連続である。ロールオーバの間隔
は当然サンプル・クロックＦs のサイクルの整数倍であ
る。ただし、ＦoがＦsの正確な約数でない場合、この間
隔は一定ではない。この間隔はＴをＦs／Ｆoの整数部分
とするＦs のＴおよびＴ＋１サイクル間で変動する。し
かし結局は長さがＴの周期および長さがＴ＋１の周期の
分布は、平均周期がＦs／Ｆoの真の値に近づくようにな
り、ＮＣＯが生成する周波数は真の周波数Ｆoに近づ
く。
【００１６】係数生成装置（図６） 図６からわかるように、フィルタの係数はルックアップ
・テーブルに記憶されている。ルックアップ・テーブル
には図に示すように固定式（ＲＯＭベース）またはプロ
グラマブル式（ＲＡＭベース）とがある。テーブルの幅
Ｍはフィルタ内のＭＡＣ要素の数と係数の必要な精度
（ビット単位の幅）である。深さは時間単位の分解能に
よって決定される。サンプリング・クロックの各ティッ
クでＮＣＯは新しい位相値を生成する。各ティックにお
いて、ルックアップ・テーブル内ですべての要素の係数
がＮＣＯ位相をインデックスとして使用し、同時にルッ
クアップされる。図２のようなチャネル特性が等しい２
チャネルのシステムでは、データ（サンプル）だけが異
なり、図２に示すように２つのチャネルについて同じ係
数が用いられる。
【００１７】ＮＣＯ位相累算器（図５のレジスタ）はす
べての周波数の合理的に正確な計算を行うため一般にき
わめてサイズが大きい（通常は３２ビット）が、可変レ
ート・ダウンサンプリング・フィルタの妥当なパフォー
マンスの観点からすればこれほどの精度は不要である。
必要な時間分解能は本発明が使用されるシステムのパフ
ォーマンス要件によって決定されるが、ＮＣＯの究極の
精度よりもはるかに低い。したがって、ＮＣＯ位相ワー
ド（図５の位相出力）は切り捨てることができ、係数ル
ックアップ・テーブルに索引を付けるには少数の最上位
ビット（Ｐビット、ただしＰ＜＜Ｗ）だけが必要であ
る。
【００１８】乗算器／累算器（ＭＡＣ）チェーン（図
７） フィルタの中核には図７のＭ個の乗算器／累算器（ＭＡ
Ｃ）要素がある。チェーン内の要素数Ｍはフィルタ関数
の特性のシステム要件によって決定される。各要素は乗
算器／累算器、および入力セレクタまたはｍｕｘ ＳＥ
Ｌを備える。サンプリング・クロックの各ティックで、
新しいサンプル（ｎ）がフィルタ入力に到着する。新し
いサンプルは同時にすべてのＭＡＣ要素に分配され、各
要素の乗算器に入力される。各乗算器の他方の入力は係
数生成装置（図６）の係数テーブルから得たその瞬間の
その要素の係数である。各乗算器の積は次いでその要素
の累算器に加えられる。各要素の入力セレクタＳＥＬは
乗算器の積をその要素自体の累算器または前の要素の累
算器のどちらの累算器の合計に加算するか選択する。Ｎ
ＣＯのロールオーバ間の大半の時間でレジスタＦＦの内
容はセレクタＳＥＬを介してフィードバックされ、その
積がローカルな累算器に加算されるそのＭＡＣ要素の次
の積に加算され、こうして合計はその要素専用のレジス
タＦＦで増大する。しかしＮＣＯのロールオーバが発生
すると、セレクタＳＥＬは代替入力を選択して各要素の
合計をチェーン内の並んだ次の要素へとシフト・ダウン
し、最終的な合計はチェーンの最後の要素から得られ
る。チェーン内の最初のＭＡＣ要素では、ロールオーバ
によってセレクタＳＥＬはそれぞれの加算器に固定値、
通常ゼロを加えるが、サンプル内の一部が等しく逆のオ
フセットを調整するため、またはその他の理由である値
のオフセットを適宜入力することができる。
【００１９】このように、最終的な合計はＮＣＯの最後
のＭ周期の全要素の合計である。ＴがＮＣＯ周期当たり
のサンプル数の場合、合計のサンプル総数はＴが一定と
仮定してＭＴになる。ロールオーバのたびに最終の合計
が計算され、これらの合計は新しいダウンサンプリング
されたレートでのレート変換されたサンプルを表す。
【００２０】累算器はローカルな累算とチェーンを介し
ての伝播による合計の累算の肥大化を収容できる程度の
サイズでなくてはならない。チェーンを介しての合計の
肥大化はチェーンの長さというよりはフィルタのインパ
ルス応答すなわち係数の大きさによって制限される。ロ
ーカルな累算による肥大化は所期のレート削減の最大量
によって制限される。
【００２１】出力スケーリング（図１および図２） それぞれのレート削減出力サンプルは出力サンプル・レ
ートに対する入力の比率、すなわち、ＮＣＯロールオー
バの平均間隔Ｔによって変動する。期間数は一定ではな
いため、フィルタの利得も一定ではない。したがって、
このフィルタをいくつかの異なる出力レートに用いるに
は、調整可能な倍率を備えた基準化乗数を付加して出力
レートの予測範囲にわたって出力サンプルの大きさを正
規化する必要がある。
【００２２】タイミング復旧ループ例（図８） 図８にタイミング復旧ループでの本発明の可変レート・
ダウンサンプリング・レート・フィルタの使用法を示
す。固定周波数マスタ・クロックＣＬＫは可変レート・
ダウンサンプリング・レート・フィルタおよびＡ／Ｄ変
換器へタイミングを供給する。可変レート・ダウンサン
プリング・レート・フィルタはＡ／Ｄ変換器からサンプ
リング周波数Ｆs のディジタル化サンプルを受信する。
フィルタのＮＣＯは所望の出力サンプル・レートＦo に
近い公称中心周波数用にプログラミングされている。フ
ィルタはレート変換およびフィルタリング関数を実行し
てサンプルを出力する。フィルタはまたダウンストリー
ム処理関数がレート変換サンプルが使用可能な時期を示
すために用いるストローブ信号としての役割を果たす周
波数がＦoのＮＣＯロールオーバ信号も出力する。
【００２３】変換されたサンプルはタイミング・エラー
検波器（周知の零交差検波器などの）に送信され、検波
器は変換されたサンプルが所望のサンプリングの瞬間か
らどの程度ずれているか（早いか遅いか）の予測値をエ
ラー信号として生成する。エラー信号はループ・フィル
タ（一般に１次低域通過フィルタ）に送られ、そこで公
称周波数からエラーが累算され周波数オフセットの予測
値が生成される。このオフセットは公称中心周波数に加
算され、ＮＣＯに周波数ワードとして送られ、ループが
閉じられる。
【００２４】導出 復調処理でのフィルタは次の３つの目的を達成する。 １．サンプリング帯域幅で所望の信号成分を選択して不
要な信号を抑圧すること（アンチエイリアシング）、 ２．チャネル状態を等化または補償する、および／また
は送信波形整形に合わせる、 ３．実際のサンプル間でサンプル値を補間する。
【００２５】最後の目的は、本発明の可変レート・ダウ
ンサンプリング・フィルタの一時関数であるが、残りの
２つの関数も副次的に同時に含むことができる。これら
３つの目的をすべて達成するのにふさわしいフィルタ特
性（係数の選択）を設計できる。フィルタは次の畳込み
合計を計算する有限インパルス応答（ＦＩＲ）フィルタ
・アーキテクチャに基づく。
【数１】 上式で、ｎ＝サンプリング・クロック・インデックス ｙ（ｎ）は出力シーケンス ｘ（ｎ）は入力シーケンス ｃ（ｉ）はフィルタのインパルス応答の係数 ＤＭは係数の総数またはフィルタの「巻き数」
【００２６】係数の総数は上記の一次元畳込み合計を二
次元合計に再計算するための２つのパラメータＤおよび
Ｍによって特徴づけられる。
【００２７】Ｄ単位のデシメーションフィルタでの通常
のＦＩＲインパルス応答を図９に示す。所望の出力レー
トＦo がシンボル・レートに等しい場合、このような形
態が用いられる。およそＤ個のサンプルごとにヌルが置
かれ、中心ローブは約２Ｄ個のサンプルを含む。インパ
ルス応答の構造の詳細はフィルタが実行する予定の関数
によって多少変わってくる。例えば、シンボル・レート
の２倍の出力レートＦ o （シンボル当たり２つの出力サ
ンプル）の場合、ローブの幅は２倍になる。さらに、２
つのダウンサンプリング・フィルタが同じＮＣＯによっ
て駆動される２チャネル・システムでは、２つのチャネ
ルはフィルタ応答が異なる、すなわち、オフセットＱＰ
ＳＫ復調で位相がずれている場合がある。理想的なイン
パルス応答は理論的には無限に広がるが、実際は、適切
なパフォーマンスに合わせて選択したある適当な長さＤ
Ｍで切り捨てられる。
【００２８】サンプリング・クロックの各ティックｎ
で、新しい値ｘ（ｎ）がフィルタに送られ、ＤＭ係数の
全体の畳込み合計掛ける最後のＤＭサンプルが計算さ
れ、出力値ｙ（ｎ）が得られる。しかし、フィルタがＤ
によるデシメーションに使用されている場合、Ｄ個の出
力のうち１つだけが必要で、Ｄ出力の内のその他のＤ−
１個の出力は捨てられる。したがって、その他のＤ−１
個の出力を計算する必要はない。代わりに、１度にＤ個
のサンプルをフィルタに送り合計を計算することができ
る。この簡略化は図１０に示す多相構造として知られる
構造をとる。
【００２９】図１０に示すように、係数は列、次に行方
向にマトリックス内で分散される。Ｄ個の行または位相
がある。それぞれの位相はそれ自体がＭ個の係数を備え
たＦＩＲフィルタである。コミュテータは行を下にたど
って各行にクロックのティック当たり１サンプルを分配
する。コミュテータはＤ個のティックまで到達すると全
アレイを掃き出して次のサイクルを開始する。この時点
で最終の合計が計算され新しいサンプルが出力で入手で
きる。
【００３０】Ｄより少ない数、例えばＤ／Ｎでデシメー
ション処理を行う場合、コミュテータはＮ個の行をとば
してＮ番目の位相ごとにサンプルを分配し、その他の位
相にゼロを分配する。この場合もコミュテータのサイク
ルが再開した時点で新しい出力が入手できる。Ｄ／Ｎが
固定の整数の場合、コミュテータはサイクルごとに同じ
複数の位相をヒットするのでその他の位相は削除でき
る。この方法は元のフィルタ・インパルス応答をデシメ
ーション処理、すなわち、Ｎ個目のサンプル以外の全サ
ンプルを削除してスケーリングする方法と同等である。
Ｄ／Ｎが整数以外の場合、コミュテータは各回で異なる
位相セットをヒットするが、結局はそのパターンが繰り
返される。最後に、Ｄ／Ｎが定数ですらない場合、コミ
ュテータは各回で異なる位相セットをヒットし、パター
ンは正確に同じ処理を繰り返しはしない。しかしいずれ
にせよ、デシメーション処理された出力はコミュテータ
のサイクル再開で入手できる。これは可変レート・ダウ
ンサンプラの原理である。コミュテータは入力サンプル
ごとに異なる係数セットを生成するＮＣＯの位相インデ
ックスである。コミュテータのサイクル再開は出力サン
プル・レートでのＮＣＯのロールオーバである。下記の
ように、多相セグメントは係数装置内およびＭＡＣアレ
イに分割される。
【００３１】まず、図１１で多相構造の図が拡大されて
各位相の詳細が示されている。位相そのものはＦＩＲフ
ィルタなので、図１１に示す転置形式で実施できる。多
相表現は次のように１次元合計を２次元合計として再計
上する。
【数２】 元のインデックスｉは２次元インデックス（ｊＤ＋ｋ）
と置換され、係数ｃ（ｉ）は２重インデックスｃ（ｊ、
ｋ）で再ナンバリングされている。インデックスｊはコ
ミュテータのサイクルをレートＦo でカウントし、イン
デックスｋは各サイクル内の位相をカウントする。図の
各行は位相で、Ｄだけ離れているＭ個のサンプルを合計
する。ここでＦo 周期のＤサンプルｘ（ｎ）はそれぞれ
のＦＩＲフィルタの乗算器に１つずつ伝播され、適用可
能な係数を掛けられてそれぞれの乗算器の出力のそれぞ
れのレジスタＦＦ内に記憶される。入力コミュテータが
各ＦＩＲフィルタへサイクルを再開する場合、次のＦo
周期の新しいサンプルにはそれぞれのＦＩＲフィルタの
乗算器によって同じ係数が掛けられ、先行のレジスタＦ
Ｆの内容に加算されその結果は次のレジスタＦＦ内に記
憶される。また、コミュテータでの各サイクル（レート
Ｆs／Ｄでの）で、コミュテータの最後のＭ個のサイク
ルの合計を表す新しい出力ｙ（ｎ）が入手できる。つま
り、図１１は図１０の詳細を示す図である。
【００３２】加算は交換可能であるため、図１２に示す
ように合計をまず横方向に行う必要はない。各サンプル
の到着と共にまず縦方向に行い、次にコミュテータがサ
イクルを再開すると横方向に行うことができる。これは
次のような２次元合計での合計順を交換することと変わ
らない。
【数３】 ただし、コミュテータは１度に１つの位相しかヒットし
ないため、係数、乗算器、および加算器の１つの行だけ
が同時にアクティブで、他の行はゼロである。したがっ
て、係数および乗算器の各列は縦方向に分割し、単一の
乗算器および累算器によって交換できる。係数だけが時
間と共に変化するので、コミュテータ−ＮＣＯによって
インデックスを作成されたルックアップ・テーブルから
引き出すことができる。各ＭＡＣ合計が隣にシフトダウ
ンすると、最下行の横方向の合計がロールオーバで計算
される。可変レート・ダウンサンプラのＭＡＣアレイ部
分の最終形式を図１３に示す。
【００３３】以上、可変、非整数、非有理数の再サンプ
リング・レート（Ｆo／Ｆs）を提供する固定サンプリン
グ・レートを用いた離散時間サンプルシステム用の可変
レート・ダウンサンプリング・フィルタの方法および装
置について説明してきた。この方法および装置では、す
べてＶＬＳＩの実施形態に適したモジュール式アーキテ
クチャ内で、連続した範囲の出力サンプリング・レート
を固定入力サンプリング・レートから導出でき、フィル
タ特性が自動的に出力サンプリング・レートに合わせて
スケーリングされて特性の１フィルタ・セットだけを設
計すればよく、その設計がいくつかの段、係数テーブル
の深さ、および実施形態での要件を満足する計算の確度
でスケーリングでき、テーブル内の係数として記憶され
ているフィルタ特性を実施形態の要件、例えばアンチエ
イリアシングおよび事前の歪み／等化関数の連結に合わ
せて設計できる。
【００３４】以上のように本発明の好ましい実施形態を
本明細書で開示して説明してきたが、本発明の精紳と範
囲を逸脱することなしに形式と詳細をさまざまに変更で
きることは当業者には明らかであろう。
【図面の簡単な説明】
【図１】 単一チャネル・システムに適用される本発明
実施形態の可変レート・ダウンサンプリング・フィルタ
のブロック図である。
【図２】 ２つのチャネルが同じ特性を備えた直交変調
システムなどの２チャネル・システムに適用される本発
明実施形態の可変レート・ダウンサンプリング・フィル
タのブロック図である。
【図３】 チャネルＡおよびＢが異なる特性を備える２
チャネル・システムに適用される本発明実施形態の可変
レート・ダウンサンプリング・フィルタのブロック図で
ある。
【図４】 複数の係数生成装置−乗算器／累算器をカス
ケード接続できるシステムにそれぞれ適用される本発明
実施形態の可変レート・ダウンサンプリング・フィルタ
のブロック図である。
【図５】 図１の可変レート・ダウンサンプリング・フ
ィルタで用いられる数値制御発振器（ＮＣＯ）のブロッ
ク図である。
【図６】 図１の可変レート・ダウンサンプリング・フ
ィルタで用いられる係数生成装置のブロック図である。
【図７】 図１の可変レート・ダウンサンプリング・フ
ィルタで用いられる乗算器／累算器要素のブロック図で
ある。
【図８】 タイミング復旧ループに用いられる図１の可
変レート・ダウンサンプリング・フィルタのブロック図
である。
【図９】 代表的なフィルタ・インパルス応答をグラフ
で示した図である。
【図１０】 多相構造での本発明の可変レート・ダウン
サンプリング・フィルタのブロック図である。
【図１１】 図１０より詳細な多相構造での本発明の可
変レート・ダウンサンプリング・フィルタのブロック図
である。
【図１２】 縦方向の合計を行う多相構造での本発明の
可変レート・ダウンサンプリング・フィルタのブロック
図である。
【図１３】 分割多相構造の好ましい形式での本発明の
可変レート・ダウンサンプリング・フィルタのブロック
図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カレン・ジェイ・スティーブン アメリカ合衆国・92009・カリフォルニア 州・カールスバッド・レバンテ ストリー ト・3034 (72)発明者 アロク・グプタ アメリカ合衆国・92024・カリフォルニア 州・エンシニタス・ヴィア カンテブリ ア・120・エイ−22 (72)発明者 ジョナサン・クロムウェル アメリカ合衆国・92007・カリフォルニア 州・カーディフ バイ ザ シー・ケンブ リッジ アヴェニュ・2280

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】係数発生手段の同じ係数出力に結合され、
    それぞれが直列に結合された複数の段を備え、各段がク
    ロック信号に応答してシーケンシャルな信号入力のそれ
    ぞれに乗算器／累算器に提供された係数を乗算する乗算
    器と、乗算の積を累算する累算器を有し、ロールオーバ
    信号に応答して各段の累算器の内容を次の段の累算器へ
    移し、各乗算器／累算器の最後の段が出力として与えら
    れる、第１および第２の乗算器／累算器ユニットを備
    え、 第１および第２の乗算器／累算器が、第１および第２の
    乗算器／累算器の累算器への入力として与えられる第１
    の乗算器／累算器の最後の累算器の出力と直列に制御可
    能に結合でき、これによって直列に結合された段の数を
    制御可能に変更できるディジタル・フィルタ。
  2. 【請求項２】クロック信号および数値制御信号に応答し
    て各クロック信号でそのカウントを数値制御信号によっ
    て決定される量だけ進め、所定のカウント数までカウン
    トするたびに現在の発振器カウントとロールオーバ信号
    を出力として与える数値制御発振器と、 現在の発振器カウント出力および複数のフィルタ係数出
    力に結合されたアドレス入力を有するルックアップ・テ
    ーブルと、 前記ルックアップ・テーブルの同じ係数出力に結合さ
    れ、それぞれが直列に結合された複数の段を備え、各段
    がクロック信号に応答してシーケンシャルな信号入力の
    それぞれに前記係数発生手段によって得られた係数を乗
    算する乗算器と、乗算の積を累算する累算器とを有し、
    ロールオーバ信号に応答して各段の累算器の内容を次の
    段の累算器へ移し、各乗算器／累算器の最後の段がフィ
    ルタ出力として与えられる、第１および第２の乗算器／
    累算器とを備えるディジタル・フィルタ。
  3. 【請求項３】前記ルックアップ・テーブルは、ＲＯＭで
    ある請求項２に記載のディジタル・フィルタ。
  4. 【請求項４】クロック信号および数値制御信号に応答し
    て各クロック信号でそのカウントを数値制御信号によっ
    て決定される量だけ進め、所定のカウント数までカウン
    トするたびに現在の発振器カウントとロールオーバ信号
    を出力として与える数値制御発振器と、 現在の発振器カウント出力および複数のフィルタ係数出
    力に結合されたアドレス入力を有する第１および第２の
    ルックアップ・テーブルと、 第１および第２のルックアップ・テーブルの係数出力に
    それぞれ結合され、それぞれが直列に結合された複数の
    段を備え、各段がクロック信号に応答してシーケンシャ
    ルな信号入力にそれぞれをルックアップ・テーブルによ
    って得られた係数を乗算する乗算器と、乗算の積を累算
    する累算器とを有し、ロールオーバ信号に応答して各段
    の累算器の内容を次の段の累算器へ移し、各乗算器／累
    算器の最後の段がフィルタ出力として与えられる、第１
    および第２の乗算器／累算器とを備えるディジタル・フ
    ィルタ。
  5. 【請求項５】ルックアップ・テーブルがＲＡＭである請
    求項４に記載のディジタル・フィルタ。
  6. 【請求項６】Ｍ個の乗算器／累算器回路を備え、 前記Ｍ個の乗算器／累算器回路のそれぞれが、 係数発生手段のＭ個のフィルタ係数出力の一つと信号サ
    ンプルとを、サンプル・クロック・レートにおいてを受
    け取り、 前記一つのフィルタ係数出力と前記サンプ信号を乗算
    し、 前記乗算した結果を累算器において累算し、 前記Ｍ個の乗算器／累算器回路は、直列に接続され、シ
    フト・コントロール入力に応答して各累算器の内容をシ
    フトし、 最後の乗算器／累算器回路の累算器の内容が、前記Ｍ個
    の乗算器／累算器回路の出力を形成する、デジタル・フ
    ィルタ。
  7. 【請求項７】前記乗算器／累算器回路は、乗算器と加算
    器とレジスタとセレクタと、を備え、 前記乗算器は、第１及び第２の入力と、出力とを有し、 前記加算器は、第１及び第２の入力と、出力とを有し、 前記レジスタは、入力、出力、及びレジスタ・クロック
    入力を有し、 前記セレクタは、第１及び第２の入力と、セレクタ・コ
    ントロールとを有し、 前記乗算器の第１の入力は前記係数発生手段の出力の一
    つに接続され、その第２入力は信号サンプルを受け取る
    ように接続され、その出力は加算器の第１入力に接続さ
    れ、 前記加算器の第２入力はセレクタの出力に接続され、そ
    の出力は前記レジスタの入力に接続され、 前記レジスタの出力は前記セレクタの第１入力と次段の
    乗算器／累算器回路におけるセレクタの第２入力に接続
    され、そのクロック・インプットはサンプルクロックに
    接続され、 前記セレクタのコントロールは前記シフトコントロール
    入力に接続され、 第１の乗算器／累算器回路は、そのセレクタの第２入力
    が初期値を入力するように接続され、 最後の乗算器／累算器回路のレジスタ出力は、前記デジ
    タル・フィルタの出力に接続された、 請求項６に記載のデジタル・フィルタ。
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