JP7011950B2 - 並列アナログ・デジタル変換器チャネルを備えるシステムにおけるデシメーションフィルタリング - Google Patents

並列アナログ・デジタル変換器チャネルを備えるシステムにおけるデシメーションフィルタリング Download PDF

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Description

[0001]本開示の実施形態は、概して電子回路に関し、より詳細には、並列アナログ・デジタル変換器チャネルを備えるシステムにおけるデシメーションフィルタリングに関する。
[0002]近接センサデバイス（一般に、タッチパッド又はタッチセンサデバイスとも呼ばれる）を含む入力デバイスは、多種多様な電子システムで広く使用されている。近接センサデバイスは、表面によって境界を定められている場合が多い、感知領域を含むことができ、そこで近接センサデバイスは、１つ以上の入力オブジェクトの存在、場所、及び／又は運動を判断する。近接センサデバイスは、電子システムに対するインターフェースを提供するのに使用されることがある。例えば、近接センサデバイスは、大型のコンピューティングシステムのための入力デバイス（ノートブック若しくはデスクトップコンピュータに統合された、又はその周辺の不透明タッチパッドなど）として使用される場合が多い。近接センサデバイスはまた、小型のコンピューティングシステム（携帯電話に統合されたタッチパネルなど）で使用される場合が多い。近接センサは、接触感知動作によってもたらされる信号を処理する、多数の並列チャネルを含むことができる。したがって、各チャネルの複雑さ及びコストが重要である。
[0003]一実施形態では、回路は、複数のアナログ信号のそれぞれを受信し、複数のデジタル信号のそれぞれを出力する複数のアナログ・デジタル変換器（ＡＤＣ）と、係数信号を出力する係数発生回路と、複数のデシメーションフィルタと、を備え、前記複数のデシメーションフィルタのそれぞれは、前記複数のデジタル信号のそれぞれ一つを受信する第１の入力及び前記係数信号を受信する第２の入力を含み、前記複数のデシメーションフィルタのそれぞれは、乗算器及び単一の累算器を有する有限インパルス応答（ＦＩＲ）回路を含む。
[0004]別の実施形態では、処理システムは、複数のアナログ信号を出力するように構成された複数の受信機と、前記複数のアナログ信号を受信し、複数のデジタル信号を出力するように構成された複数のアナログ・デジタル変換器（ＡＤＣ）と、係数信号を出力するように構成された係数発生回路と、複数のデシメーションフィルタと、前記複数のデシメーションフィルタの出力を処理するように構成されたデジタル信号プロセッサと、を備え、前記複数のデシメーションフィルタのそれぞれは、前記複数のデジタル信号のそれぞれ一つを受信する第１の入力及び前記係数信号を受信する第２の入力を含み、前記複数のデシメーションフィルタのそれぞれは、乗算器及び単一の累算器を有する有限インパルス応答（ＦＩＲ）回路を含む。
[0005]別の実施形態では、複数のアナログ信号を処理する方法は、前記複数のアナログ信号を、複数のアナログ・デジタル変換器（ＡＤＣ）を用いて、複数のデジタル信号に変換するステップ、係数のシーケンスを生成するステップと、前記係数のシーケンスの各係数により、前記複数のデジタル信号のそれぞれのデジタル信号の値を逐次的に乗算することにより、前記複数のデジタル信号のそれぞれのデジタル信号をフィルタリングするステップと、乗算器及び単一の累算器を有する有限インパルス応答（ＦＩＲ）フィルタにおいて、前記乗算の積を累算するステップと、を備える。
[0006]本開示の上記に列挙した特徴を詳細に理解することができるような形式で、上記で簡潔に概要を述べた本開示のより詳細な説明を、実施形態に対する参照として有してもよく、それらの実施形態のいくつかを添付図面にて示す。しかしながら、添付図面は本開示の一部の実施形態のみを示すものであり、したがって、本開示が他の等しく有効な実施形態に対して認めるその範囲を限定するものと見なされないことが留意されるべきである。
[0007]
本明細書に記載する一実施形態による例示的な入力デバイスを示すブロック図である。 [0008] 一実施形態による図１の入力デバイスの一部分を示すブロック図である。 [0009] 一実施形態による処理システムの受信機を示すブロック図である。 [0010] 一実施形態による有限インパルス応答（ＦＩＲ）フィルタを示すブロック図である。 [0011] 一実施形態による乗算動作を実施するように構成された組み合わせ論理を示すブロック図である。 [0012] 一実施形態による係数発生器を示すブロック図である。 [0013] 一実施形態による複数のアナログ信号を処理する方法を示すフローチャートである。 [0014] 別の実施形態による係数発生器を示すブロック図である。 [0015] 図９Ａ～図９Ｃは、図８の係数発生器によって発生する様々なシーケンスを示すグラフである。 [0016] 一実施形態によるフィルタに対する係数を発生させる方法を示すフローチャートである。
[0017]理解を容易にするため、可能な場合は、図面に共通している同一の要素を指定するのに同一の参照番号が使用されている。１つの実施形態で開示される要素が、具体的に詳述することなく他の実施形態で有益に利用されることがあることが企図される。図面は、具体的に言及されない限り、縮尺どおりに描かれているものと理解すべきでない。また、表現及び説明を明瞭にするため、図面は単純化され、詳細又は構成要素が省略されることがある。図面及び考察は、以下に記載する原理を説明するのに役立ち、同様の指定は同様の要素を指す。
[0018]図１は、本開示の実施形態による例示的な入力デバイス１００のブロック図である。入力デバイス１００は、電子システム（図示なし）に対する入力を提供するように構成されてもよい。本明細書で使用するとき、「電子システム」（又は「電子デバイス」）という用語は、情報を電子的に処理することができる任意のシステムを広く指す。電子システムのいくつかの非限定例としては、デスクトップコンピュータ、ラップトップコンピュータ、ネットブックコンピュータ、タブレット、ウェブブラウザ、電子書籍リーダ、及び携帯情報端末（ＰＤＡ）など、全てのサイズ及び形状のパーソナルコンピュータが挙げられる。更なる例の電子システムとしては、入力デバイス１００及び別個のジョイスティック又はキースイッチを含む、物理的キーボードなどの複合入力デバイスが挙げられる。更なる例の電子システムとしては、データ入力デバイス（遠隔制御及びマウスを含む）並びにデータ出力デバイス（表示画面及びプリンタを含む）などの周辺機器が挙げられる。他の例としては、遠隔端末、キオスク、及びビデオゲーム機（例えば、ビデオゲームコンソール、携帯型ゲーミングデバイスなど）が挙げられる。他の例としては、通信デバイス（スマートフォンなどの携帯電話を含む）、並びにメディアデバイス（記録機、編集機、及びテレビ、セットトップボックス、音楽プレーヤー、デジタルフォトフレーム、及びデジタルカメラなどの再生機を含む）が挙げられる。更に、電子システムは、入力デバイスに対するホスト又はスレーブであることができる。
[0019]入力デバイス１００は、電子システムの物理的部品として実装することができ、又は電子システムと物理的に別個であることができる。適切な場合、入力デバイス１００は、バス、ネットワーク、及び他の有線又は無線相互接続のうち任意の１つ以上を使用して、電子システムの部品と通信してもよい。例としては、Ｉ２Ｃ、ＳＰＩ、ＰＳ／２、ユニバーサルシリアルバス（ＵＳＢ）、ブルートゥース、ＲＦ、及びＩＲＤＡが挙げられる。
[0020]図１では、入力デバイス１００は、感知領域１２０で１つ以上の入力オブジェクト１４０によって提供される入力を感知するように構成された、近接センサデバイス（「タッチパッド」又は「タッチセンサデバイス」と呼ばれる場合も多い）として示されている。入力オブジェクトの例としては、図１に示されるように、指及びスタイラスが挙げられる。
[0021]感知領域１２０は、入力デバイス１００がユーザ入力（例えば、１つ以上の入力オブジェクト１４０によって提供されるユーザ入力）を検出することができる、入力デバイス１００の上、周り、中、及び／又は近くのあらゆる空間を包含する。特定の感知領域のサイズ、形状、及び場所は、実施形態ごとに大きく異なることがある。いくつかの実施形態では、感知領域１２０は、信号雑音比が十分に正確なオブジェクト検出を妨げるまで、入力デバイス１００の表面から１つ以上の方向で空間内へと延在する。この感知領域１２０が特定の方向で延在する距離は、様々な実施形態では、１ミリメートル未満、数ミリメートル、数センチメートル、又はそれ以上の程度であってもよく、使用される感知技術のタイプ及び望まれる精度に伴って大幅に変動することがある。したがって、いくつかの実施形態は、入力デバイス１００のいずれの表面との接触も含まない入力、入力デバイス１００の入力表面（例えば、接触表面）との接触を含む入力、加えられたある量の力若しくは圧力と結合された入力デバイス１００の入力表面との接触を含む入力、及び／又はそれらの組み合わせを感知する。様々な実施形態では、入力表面は、センサ電極が中に存在するケーシングの表面、センサ電極又は任意のケーシングの上に適用される表面シートなどによって提供されてもよい。いくつかの実施形態では、感知領域１２０は、入力デバイス１００の入力表面上に投影された場合、長方形の形状を有する。
[0022]入力デバイス１００は、感知領域１２０でユーザ入力を検出するのに、センサ構成要素と感知技術の任意の組み合わせを利用してもよい。入力デバイス１００は、ユーザ入力を検出する１つ以上の感知要素を備える。いくつかの非限定例として、入力デバイス１００は、容量性、弾性、抵抗、誘導、磁気、音響、超音波、及び／又は光学技術を使用してもよい。
[0023]いくつかの実現例は、一次元、二次元、三次元、又は更に多次元の空間に及ぶ画像を提供するように構成される。いくつかの実現例は、特定の軸線又は面に沿って入力の投影を提供するように構成される。
[0024]入力デバイス１００のいくつかの容量性の実現例では、電圧又は電流が印加されて電界が作成される。近くの入力オブジェクトによって電界の変化が引き起こされ、電圧、電流などの変化として検出されることがある、容量結合の検出可能な変化が生み出される。
[0025]いくつかの容量性の実現例は、電界を作成するのに、容量感知素子のアレイ又は他の規則的若しくは不規則なパターンを利用する。いくつかの容量性の実現例では、別個の感知素子がオームの法則にしたがって互いに短絡されて、より大きいセンサ電極が形成されてもよい。いくつかの容量性の実現例は、均一な抵抗性であってもよい抵抗シートを利用する。
[0026]いくつかの容量性の実現例は、センサ電極と入力オブジェクトとの間の容量結合の変化に基づいた、「自己容量」（又は「絶対容量」）感知方法を利用する。様々な実施形態では、センサ電極近くの入力オブジェクトはセンサ電極近くの電界を変化させ、それにより、測定された容量結合が変化する。１つの実現例では、絶対容量感知方法は、基準電圧（例えば、システム接地）に対してセンサ電極を変調することによって、またセンサ電極と入力オブジェクトとの間の容量結合を検出することによって動作する。
[0027]いくつかの容量性の実現例は、センサ電極間の容量結合の変化に基づいた、「相互容量」（又は「トランス容量」）感知方法を利用する。様々な実施形態では、センサ電極近くの入力オブジェクトはセンサ電極間の電界を変化させ、それにより、測定された容量結合が変化する。１つの実現例では、トランス容量感知方法は、１つ以上の送信機センサ電極（「送信機電極」又は「送信機」でもある）と、１つ以上の受信機センサ電極（「受信機電極」又は「受信機」でもある）との間の容量結合を検出することによって動作する。送信機センサ電極は、送信機信号を送信するように、基準電圧（例えば、システム接地）に対して変調されてもよい。受信機センサ電極は、結果として得られる信号の受信を容易にするため、基準電圧に対して実質的に一定に保たれてもよい。結果として得られる信号は、１つ以上の送信機信号、及び／又は１つ以上の環境干渉源（例えば、他の電磁信号）に対応する影響を含んでもよい。センサ電極は、専用の送信機若しくは受信機であってもよく、又は送信及び受信の両方を行うように構成されてもよい。
[0028]図１では、処理システム１１０は入力デバイス１００の一部として示されている。処理システム１１０は、入力デバイス１００のハードウェアを動作させて、感知領域１２０における入力を検出するように構成される。処理システム１１０は、１つ以上の集積回路（ＩＣ）及び／又は他の回路構成要素の一部若しくは全てを備える。例えば、相互容量センサデバイスに対する処理システムは、送信機センサ電極を用いて信号を送信するように構成された送信機回路類、及び／又は受信機センサ電極を用いて信号を受信するように構成された受信機回路類を含んでもよい。いくつかの実施形態では、処理システム１１０はまた、ファームウェアコード、ソフトウェアコード、及び／又はその他など、電子的に読取り可能な命令を備える。いくつかの実施形態では、処理システム１１０を構成する構成要素は、入力デバイス１００の感知素子の近くなど、共に位置する。他の実施形態では、処理システム１１０の構成要素は、入力デバイス１００の感知素子に近い１つ以上の構成要素、及び他の場所の１つ以上の構成要素とは物理的に別個である。例えば、入力デバイス１００は、デスクトップコンピュータに結合された周辺機器であってもよく、処理システム１１０は、デスクトップコンピュータの中央処理装置で稼動するように構成されたソフトウェアと、中央処理装置とは別個の１つ以上のＩＣ（場合によっては関連するファームウェアを含む）とを備えてもよい。別の例として、入力デバイス１００は、電話に物理的に統合されてもよく、処理システム１１０は、電話の主プロセッサの一部である回路及びファームウェアを備えてもよい。いくつかの実施形態では、処理システム１１０は、入力デバイス１００を実装するための専用のものである。他の実施形態では、処理システム１１０はまた、表示画面の操作、触覚アクチュエータの駆動など、他の機能を実施する。
[0029]処理システム１１０は、処理システム１１０の異なる機能を扱う一連のモジュールとして実装されてもよい。各モジュールは、処理システム１１０の一部である回路類、ファームウェア、ソフトウェア、又はそれらの組み合わせを備えてもよい。様々な実施形態では、モジュールの異なる組み合わせが使用されてもよい。モジュールの例としては、センサ電極及び表示画面などのハードウェアを操作するハードウェア操作モジュール、センサ信号及び位置情報などのデータを処理するデータ処理モジュール、並びに情報を報告する報告モジュールが挙げられる。モジュールの更なる例としては、感知素子を操作して入力を検出するように構成されたセンサ操作モジュール、モード変更ジェスチャーなどのジェスチャーを識別するように構成された識別モジュール、並びに動作モードを変更するモード変更モジュールが挙げられる。
[0030]いくつかの実施形態では、処理システム１１０は、１つ以上のアクションを引き起こすことによって直接、感知領域１２０におけるユーザ入力（又はユーザ入力の欠如）に応答する。アクションの例としては、動作モードの変更、並びにカーソル移動、選択、メニュー案内、及び他の機能などのＧＵＩアクションが挙げられる。いくつかの実施形態では、処理システム１１０は、入力（又は入力の欠如）に関する情報を、電子システムのある部分に対して（例えば、別個の中央処理システムが存在する場合、処理システム１１０とは別個である電子システムのかかる中央処理システムに対して）提供する。いくつかの実施形態では、電子システムのある部分は、処理システム１１０から受信した情報を処理して、モード変更アクション及びＧＵＩアクションを含むアクション全般を容易にするなど、ユーザ入力に対して作用する。
[0031]例えば、いくつかの実施形態では、処理システム１１０は、入力デバイス１００の感知素子を動作させて、感知領域１２０における入力（又は入力の欠如）を示す電気信号を生成する。処理システム１１０は、電子システムに提供される情報を生成する際に、電気信号に対して任意の適切な量の処理を実施してもよい。例えば、処理システム１１０は、センサ電極から得られたアナログ電気信号をデジタル化してもよい。別の例として、処理システム１１０は、フィルタ処理又は他の信号処理を実施してもよい。更に別の例として、処理システム１１０は、情報が電気信号とベースラインとの間の差を反映するように、ベースラインに対して減算又は他の計算を行ってもよい。更なる別の例として、処理システム１１０は、位置情報を決定すること、入力をコマンドとして認識すること、手書きを認識することなどを行ってもよい。
[0032]「位置情報」は、本明細書で使用するとき、絶対位置、相対位置、速度、加速度、及び他のタイプの空間情報を広く包含する。例示の「ゼロ次元」位置情報は、近距離／遠距離又は接触／非接触情報を含む。例示の「一次元」位置情報は、軸線に沿った位置を含む。例示の「二次元」位置情報は、面内における運動を含む。例示の「三次元」位置情報は、空間内における瞬間又は平均速度を含む。更なる例としては、空間情報の他の表現が挙げられる。例えば、経時的に位置、運動、又は瞬間速度を追跡する履歴データを含む、１つ以上のタイプの位置情報に関する履歴データも、決定及び／又は記憶されてもよい。
[0033]いくつかの実施形態では、入力デバイス１００には、処理システム１１０によって、又は他の何らかの処理システムによって操作される、追加の入力構成要素が実装される。これらの追加の入力構成要素は、感知領域１２０における入力に対する冗長な機能性、又は他の何らかの機能性を提供してもよい。図１は、入力デバイス１００を使用した項目の選択を容易にするのに使用することができる、感知領域１２０近くのボタン１３０を示している。他のタイプの追加の入力構成要素としては、スライダ、ボール、ホイール、スイッチなどが挙げられる。反対に、いくつかの実施形態では、入力デバイス１００には他の入力構成要素が実装されなくてもよい。
[0034]いくつかの実施形態では、入力デバイス１００はタッチパネルインターフェースを備え、感知領域１２０は、表示画面の有効面積の少なくとも一部に重なる。例えば、入力デバイス１００は、表示画面に重なる実質的に透明なセンサ電極を備え、関連する電子システムに対してタッチパネルインターフェースを提供してもよい。表示画面は、視覚的インターフェースをユーザに対して表示することができる、任意のタイプの動的なディスプレイであってもよく、任意のタイプの発光ダイオード（ＬＥＤ）、有機ＬＥＤ（ＯＬＥＤ）、陰極線管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマ、電界発光（ＥＬ）、又は他の表示技術を含んでもよい。入力デバイス１００及び表示画面は物理的要素を共有してもよい。例えば、いくつかの実施形態は、表示及び感知のために同じ電気的構成要素のいくつかを利用してもよい。別の例として、表示画面は、処理システム１１０によって部分的又は全体的に操作されてもよい。
[0035]本開示の多くの実施形態は、完全に機能している装置に関連して記載しているが、本開示のメカニズムは、様々な形態のプログラム製品（例えば、ソフトウェア）として分配できることが理解されるべきである。例えば、本開示のメカニズムは、電子プロセッサによって読取り可能な情報担持媒体（例えば、処理システム１１０によって読み取ることができる、非一時的なコンピュータ読取り可能及び／又は記録可能／書込み可能な情報担持媒体）上のソフトウェアプログラムとして実装され分配されてもよい。それに加えて、本開示の実施形態は、分配を実施するのに使用される媒体の特定のタイプとは関係なく等しく当てはまる。非一時的な電子読取り可能な媒体の例としては、様々なディスク、メモリスティック、メモリカード、メモリモジュールなどが挙げられる。電子読取り可能な媒体は、フラッシュ、光学、磁気、ホログラフィ、又は他の任意の記憶技術に基づいてもよい。
[0036]図２は、一実施形態による入力デバイス１００の一部分を示すブロック図である。処理システム１１０は、複数のセンサ電極２０２に結合される。センサ電極２０２は、入力デバイス１００（図１）の感知領域１２０に配設され、バーとストライプのパターン、マトリックスパターンなど、様々なパターンで配置することができる。センサ電極２０２は、１つ以上の基板２１６上に形成することができる。いくつかのタッチパネルの実施形態では、センサ電極２０２の全て又は一部分は、「Ｖｃｏｍ」電極（共通電極）、ゲート電極、ソース電極、アノード電極、及び／又はカソード電極の１つ以上のセグメントなど、表示を更新するのに使用される表示パネルの表示電極である。これらの表示電極は、適切な表示画面基板上に配設されてもよい。例えば、表示電極は、透明基板（ガラス基板、ＴＦＴガラス、若しくは他の任意の透明材料）上、いくつかの表示画面内（例えば、Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ（ＩＰＳ）若しくはＰｌａｎｅ ｔｏ Ｌｉｎｅ Ｓｗｉｔｃｈｉｎｇ（ＰＬＳ）、有機発光ダイオード（ＯＬＥＤ））、いくつかの表示画面の色フィルタガラスの底面上（例えば、Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ（ＰＶＡ）若しくはＭｕｌｔｉ－Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ（ＭＶＡ））、放射層の上（ＯＬＥＤ）などに配設されてもよい。表示電極は表示の更新及び容量感知の機能を実施するので、表示電極を「共通電極」と呼ぶこともできる。
[0037]処理システム１１０は、結果として得られる信号を受信するようにセンサ電極２０２を操作する、センサ回路類２０８を含む。センサ回路類２０８は、インターフェース２０９を通してセンサ電極２０２に結合される。インターフェース２０９は、電気接続２１５を通してセンサ回路類２０８をセンサ電極２０２に結合する、様々なスイッチ、マルチプレクサなどを含むことができる。センサ回路類２０８は、複数の受信機（ＲＸ）２０６及び制御論理２１２を含む。いくつかの実施形態では、センサ回路類２０８は１つ以上の送信機（ＴＸ）２１０も含む。制御論理２１２は、受信機２０６及び送信機２１０（存在する場合）を制御するように構成される。
[0038]一実施形態では、センサ回路類２０８は、絶対容量感知のためにセンサ電極を操作する。このような場合、受信機２０６はインターフェース２０９を通してセンサ電極２０２に結合される。各センサ電極２０２は、システム接地に対する自己容量を有し、感知領域２１０のオブジェクトを検出するタッチノードを形成する。オブジェクトがセンサ電極２０２に近づくにつれて、接地に対する更なる容量をセンサ電極２０２とオブジェクトとの間に形成することができる。更なる容量は、センサ電極２０２の少なくとも一部分の自己容量の純増加をもたらす。受信機２０６は、センサ電極２０２の自己容量を測定し、それに応答して結果として得られる信号を発生させる。
[0039]一実施形態では、センサ回路類２０８は、トランス容量感知のためにセンサ電極を操作する。このような場合、送信機２１０は、インターフェース２０９を通してセンサ電極２０２の１つ以上の送信機電極に結合される。受信機２０６は、センサ電極２０２の受信機電極に結合される。受信機電極は、交差又は隣接によって送信機電極と相互容量を形成する。送信機２１０は、相互容量を通して受信機電極に結合される送信機電極において、交流（ＡＣ）波形を駆動する。オブジェクトがセンサ電極２０２に近づくことによって、相互容量の純減少がもたらされ、受信機電極の少なくとも一部分に結合されたＡＣ波形の低減がもたらされる。受信機２０６は、受信機電極におけるＡＣ波形を測定し、それに応答して結果として得られる信号を発生させる。
[0040]プロセッサ２２０は、結果として得られる信号をセンサ回路類２０８から受信する。プロセッサ２２０は、センサ回路類２０８によって受信された結果として得られる信号から、容量測定値を判断するように構成される。プロセッサ２２０はまた、容量測定値から入力オブジェクトの位置情報を判断することができる。
[0041]一実施形態では、処理システム１１０は、センサ回路類２０８と、プロセッサ２２０と、他の任意の回路とを有する、特定用途向け集積回路（ＡＳＩＣ）などの単一の集積コントローラを備える。別の実施形態では、処理システム１１０は複数の集積回路を備えることができ、その場合、センサ回路類２０８、プロセッサ２２０、及び他の任意の回路を、集積回路の間で分け合うことができる。例えば、センサ回路類２０８は１つの集積回路上にあることができ、プロセッサ２２０及び他の任意の回路は１つ以上の他の集積回路であることができる。いくつかの実施形態では、センサ回路類２０８の第１の部分が１つの集積回路上にあることができ、センサ回路類２０８の第２の部分が第２の集積回路上にあることができる。
並列ＡＤＣチャネルのためのデシメーションフィルタ処理
[0042]図３は、一実施形態による受信機２０６を示すブロック図である。受信機２０６はＫ個のチャネルを含む（Ｋはゼロよりも大きい整数）。いくつかのタッチパネルの実施形態では、Ｋは大きい数であり得る。例えば、大型ディスプレイ及びタッチ感知システムの場合、Ｋは４００程度であり得る。受信機２０６は、アナログフロントエンド（ＡＦＥ）３０２１…３０２Ｋ（全体として、複数又は１つのＡＦＥ ３０２）と、アナログ・デジタル変換器（ＡＤＣ）３０４１…３０４Ｋ（全体として、複数又は１つのＡＤＣ ３０４）と、デシメーションフィルタ回路（「デシメーションフィルタ３０６１…３０６Ｋ」、全体として、複数又は１つのデシメーションフィルタ３０６）とを含む。デシメーションフィルタ３０６１…３０６Ｋは、有限インパルス応答（ＦＩＲ）フィルタ回路（「ＦＩＲフィルタ３０８１…３０８Ｋ」、全体として、複数又は１つのＦＩＲフィルタ３０８）と、捕捉回路３１０１…３１０Ｋ（全体として、複数又は１つの捕捉回路３１０）とを含む。受信機２０６は、Ｋ個のチャネル全ての間で共有される係数発生器回路（「係数発生器３１２」）を更に含む。
[0043]各チャネルに関して、ＡＦＥ ３０２の出力はＡＤＣ ３０４の入力に結合される。ＡＤＣ ３０４の出力は、ＦＩＲフィルタ３０８の入力に結合される。ＦＩＲフィルタ３０８の出力は、捕捉回路３１０の入力に結合される。係数発生器３１２の出力は、各ＦＩＲフィルタ３０８１…３０８Ｋの入力に結合される。
[0044]各チャネルに関して、ＡＦＥ ３０２は、少なくとも１つのセンサ電極２０２に結合され、アナログ信号を出力として発生させる。ＡＦＥ ３０２は、センサ電極２０２に対する電荷又は電流を測定するように構成された、電荷積分器、電流コンベヤなどを含むことができる。ＡＦＥ ３０２は、測定された電荷又は電流をアナログ電圧へと変換する。
[0045]各チャネルに関して、ＡＤＣ ３０４は、ＡＦＥ ３０２によって出力されたアナログ信号からデジタル信号を発生させる。本明細書で使用するとき、アナログ信号は連続時間信号である。デジタル信号は、離散時間、離散振幅の信号である。２Ｘの電位の離散振幅を有するデジタル信号は、Ｘビット（Ｘ＞０）の幅を有する。デジタル信号は、一連のＸビット値（語、サンプルなど）を含むことができる。ＡＤＣ ３０４は、Ｊビットの幅を有するデジタル信号を発生させる（Ｊはゼロよりも大きい整数）。特定の実施形態では、ＡＤＣ ３０４は１ビットのデジタル信号（即ち、Ｊ＝１）を発生させる。ＡＤＣ ３０４は、シグマ・デルタＡＤＣ又は類似のタイプの回路であり得る。一実施形態では、ＡＤＣ ３０４はＮのオーバーサンプリング比（ＯＳＲ）を有する（Ｎは１よりも大きい整数）。例えば、１ビットのＡＤＣはＮ＝３６００のＯＳＲを有することができる。ＡＤＣ ３０４のＯＳＲは制御論理２１２によって設定することができる。
[0046]各チャネルに関して、ＦＩＲフィルタ３０８は、長さＮ（Ｎ－１の位）を有する離散時間ＦＩＲフィルタである。ＦＩＲフィルタ３０８の出力シーケンスは次式のように表すことができる。
Figure 0007011950000001
 式中、ｘ［ｎ］はＡＤＣ ３０４によって出力されるシーケンス、ｙ［ｎ］はＦＩＲフィルタ３０８による出力シーケンス、ｈ［ｎ］は係数シーケンスである。一実施形態では、ＦＩＲフィルタ３０８は、乗算器と単一の累算器とを使用して実装される。乗算器は、１つのＪビットオペランド及び１つのＱビットオペランドを有する。乗算器は、係数発生器３１２によって提供されるＱビット係数ｈ［ｎ］によって、入力シーケンスの値ｘ［ｎ］（即ち、ＡＤＣ ３０４によって出力されるＪビット値）を逐次的に乗算する。累算器は、Ｎ回の乗算動作にわたるＮ個の積を累算して、出力値ｙ［ｎ］を発生させる。ＦＩＲ フィルタ３０８１…３０８Ｋは、係数発生器３１２によって出力される係数を共有する。ＦＩＲフィルタ３０８の一実施形態について、図４に関連して以下に記載する。
[0047]各チャネルに関して、捕捉回路３１０は、ＦＩＲフィルタ３０８の出力値ｙ［ｎ］を捕捉する。ＦＩＲフィルタ３０８は、Ｐビット幅のデジタル信号を出力する（Ｐは、係数発生器３１２によって出力される係数信号の幅Ｑ以上の整数）。捕捉回路３１０は、Ｒビット幅のデジタル信号を出力する（Ｒはゼロよりも大きい整数）。一実施形態では、ＲはＰに等しい。あるいは、ＲはＰよりも小さいことがあり得る。つまり、捕捉回路３１０は、ＦＩＲフィルタ３０８のＰビット出力を、Ｐビット出力よりも粗い分解能を有するＲビット出力へと低減させることができる（例えば、複数の最小桁のビット（ＬＳＢ）を除去すること、又はＦＩＲフィルタ出力の幅を低減する他の何らかの技術を実施することによる）。捕捉回路３１０によって出力されるＲビット値は、ＡＤＣ ３０４によって出力されるＪビット値の１／Ｎのサンプル率を有する。したがって、デシメーションフィルタ３０６はＮ：１のダウンサンプリング比を有する。
[0048]係数発生器３１２は、幅Ｑを有するデジタル信号（「係数信号」と呼ばれる）を出力する（Ｑはゼロよりも大きい整数）。係数発生器３１２は、各ＦＩＲフィルタ３０８のインパルス応答を表す、Ｎ個の係数の繰返しシーケンス（例えば、シーケンスｈ［ｎ］）を発生させる。一実施形態では、係数セットは窓関数に基づくが、他の関数を使用することができる。一般に、係数発生器３１２によって出力される係数は、Ｑビットの幅を有する語へと量子化され、それによって表される、正又は負又はゼロの値である。一実施形態では、係数発生器３１２によって出力される係数は正又はゼロの値であるので、符号付き算術を実施する必要性が回避される。係数発生器３１２の実施形態については、以下に更に記載する。
[0049]図４は、一実施形態によるＦＩＲフィルタ３０８を示すブロック図である。ＦＩＲフィルタ３０８は、組み合わせ論理回路（「組み合わせ論理４０２」）と累算器回路（「累算器４０６」）とを含む。組み合わせ論理４０２は、複数の論理ゲート４０４を含む。累算器４０６は、アダー回路（「アダー」）４０８と記憶回路４１０とを含む。組み合わせ論理４０２の第１の入力は、ＡＤＣ ３０４によって出力されるデジタル信号を受信する。組み合わせ論理４０２の第２の入力は、係数発生器３１２によって出力される係数信号を受信する。組み合わせ論理４０２の出力は、アダー４０８の第１の入力に結合される。アダー４０８の出力は、記憶回路４１０の入力に結合される。記憶回路４１０の出力は、アダー４０８の第２の入力に結合される。
[0050]数学的には、ＦＩＲフィルタ３０８は乗累算器（ＭＡＣ）である。各チャネルにおける乗算の複雑さは、各ＡＤＣ ３０４の出力の幅が小さい（例えば、Ｊ＝１）という事実を利用して低減することができる。例えば、Ｊ＝１の場合、１ビット×Ｑビットの乗算動作は、ＡＤＣデータビットによる係数のゲーティングによって実現することができる（即ち、ＡＤＣデータが０の場合は出力＝０、ＡＤＣデータが１の場合は出力＝係数）。あるいは、１ビットのＡＤＣ出力を、０及び１ではなく、＋１及び－１にマッピングすることができる。１ビット×Ｑビットの乗算動作は、ＡＤＣデータが＋１の場合は＋係数を、ＡＤＣデータが－１の場合は－係数を出力することによって実現することができる。このような場合、ＡＤＣ出力コードの解釈方法による、ＦＩＲフィルタ出力における系統的なＤＣのオフセットはない。他の例では、Ｊは１ビットよりも大きいことがあり得る。例えば、３レベルのＡＤＣ出力（例えば、Ｊ＝２）を所与として、ＡＤＣ出力を、－１、０、＋１、又は０、１、２にマッピングすることができる。このような場合、乗算動作は、－係数、ゼロ、＋係数、又はゼロ、係数、及び２×係数をそれぞれ出力することによって実現することができる。
[0051]図５は、一実施形態による組み合わせ論理４０２を示すブロック図であり、ＡＤＣ ３０４によって出力されるデジタル信号は１ビットの幅を有する（例えば、Ｊ＝１）。組み合わせ論理４０２は論理ゲート４０４１…４０４Ｑを含む。論理ゲート４０４１…４０４ＱはそれぞれＡＮＤゲートである。各論理ゲート４０４１…４０４Ｑは、ＡＤＣ ３０２によって出力されるデジタル信号（値ｘ［ｎ］によって表される）を受信する第１の入力を含む。論理ゲート４０４１…４０４Ｑの第２の入力は、Ｑビット係数信号の０からＱ－１のビット（値ｈ［ｎ］＜０＞からｈ［ｎ］＜Ｑ－１＞によって表される）を受信する。論理ゲート４０４１…４０４Ｑの出力は、加算器４０８に対するＱビット入力として集合的に提供される。
[0052]図４に戻ると、組み合わせ論理４０２によって実施される乗算動作は符号なしであることができ、それによって実現が単純化される。このようにして、乗算及び累算動作は、ＡＤＣデータが符号付きサンプル値へとマッピングされ、次に乗算器を使用した符号付き乗算を用いて処理されるスキームよりも複雑さが低い。実施形態では、ＡＤＣ出力の幅は１ビット超であることができる。かかる実施形態では、組み合わせ論理４０２の複雑さはＡＤＣ出力の幅の増加に伴って決まる。しかしながら、ＡＤＣ出力が小さい幅（例えば、３ビット以下）を有する場合、ＦＩＲフィルタ３０８は、符号付きの多重ビット×多重ビットの乗算器とそれに続く複数の累算器及び微分段とを用いるＦＩＲフィルタと比べて、依然として低い複雑さを示す。
[0053]累算器４０６は、組み合わせ論理４０２によって出力される積を累算する。ＦＩＲフィルタ３０８の長さは、係数シーケンスの長さ（即ち、Ｎ）によって表される。記憶回路４１０は幅Ｐを有する。幅Ｐは、アダー４０８によって実施される加算動作のオーバーフローを回避するように設定することができる。記憶回路４１０は、例えば、Ｐ個のＤ型フリップフロップを使用して実装することができる。記憶回路４１０は、記憶回路４１０によって記憶された値をゼロにリセットするリセット信号を受信する入力を含むことができる。リセット信号は、制御信号によって、又は出力値ｙ［ｎ］を捕捉した後に捕捉回路３１０によって、又はそれらの組み合わせによって提供することができる。
[0054]図６は、一実施形態による係数発生器３１２を示すブロック図である。係数発生器３１２は、ルックアップテーブル（ＬＵＴ）６０４と、アドレス発生器回路（「アドレス発生器６０２」）とを含む。ＬＵＴ ６０４は、任意のタイプのメモリ回路（例えば、ランダムアクセスメモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）など）を使用して実装することができ、係数シーケンス６０６を記憶するように構成される。ＬＵＴ ６０４は、幅Ｑ及び深さＮを有する。アドレス発生器６０２は、ＬＵＴ ６０４に対するアドレスを発生させ、それによってＬＵＴ ６０４がＮ個の係数の繰返しシーケンスを出力する。
[0055]図７は、一実施形態による複数のアナログ信号を処理する方法７００を示すフローチャートである。方法７００は、上述したようなチャネルの動作を要約する。方法７００は、ステップ７０２で始まり、そこで、ＡＤＣ ３０２が、チャネルそれぞれに関してアナログ信号をデジタル信号へと変換する。ステップ７０４で、制御論理２１２は各ＡＤＣ ３０２のＯＳＲを設定する。ステップ７０６で、係数発生器３１２は共有される係数シーケンスを発生させる。一実施形態では、ステップ７０８で、係数発生器３１２はＬＵＴ ６０４から係数を取得する。ステップ７０６で使用することができる係数を発生させる代替実施形態について、以下で更に記載する。
[0056]ステップ７１０で、各チャネルのデシメーションフィルタ３０６はデジタル信号をフィルタ処理し、デシメートする。一実施形態では、ステップ７１２で、ＦＩＲフィルタ３０８は、デジタル信号のＮ個の値を係数シーケンスのＮ個の係数によって逐次的に乗算して、Ｎ個の積を発生させる。ＦＩＲフィルタ３０８は、Ｎ個の積を単一の累算器で累算する。ステップ７１４で、捕捉回路３１０は、ＦＩＲフィルタ３０８への入力の１／Ｎのサンプル率を有する、ＦＩＲフィルタ３０８の出力を捕捉する。
[0057]デシメーションフィルタ処理技術について、図１～図２に示されるものなど、容量感知デバイスのチャネルに関して記載してきた。しかしながら、図３に示される構造を、並列ＡＤＣチャネルを有する他のタイプの用途に実装できることを理解されたい。デシメーションフィルタは、多段、マルチレートの処理経路（例えば、より高いサンプリング率で動作するカスケード型積分器結合（ＣＩＣ）デシメーションフィルタ処理段と、それに続くより低いサンプリング率で動作するＦＩＲデシメーションフィルタ処理段）として設計することができる。しかしながら、複数チャネルシステムの場合、かかる多段、マルチレートのデシメーションフィルタの複雑さは、チャネルの数に伴って決まる。本明細書の実施形態に記載するデシメーションフィルタ処理技術は、チャネルごとの複雑さが低く、したがって、多数の並列ＡＤＣチャネルを有する用途に特に適している。
[0058]一実施形態では、デシメーションフィルタ３０６は、アナログドメインでＡＤＣ ３０４と共に実装することができる。これにより、多数の高速ＡＤＣ出力信号を、長距離にわたってアナログ集積回路ブロックからデジタル集積回路ブロックへと経路指定する必要性がなくなる。
[0059]上記の様々な例では、ＡＤＣ出力の幅は１ビット（例えば、Ｊ＝１）である。本明細書に記載するデシメーションフィルタ処理技術は、ＡＤＣ出力が１ビット超過の場合にも採用することができる。しかしながら、ＦＩＲフィルタ３０８の複雑さはＡＤＣ出力の幅に伴って決まる。したがって、ＡＤＣ出力が１ビット幅又は少数ビット幅（例えば、２若しくは３ビット）の場合に、複雑性が低いＦＩＲフィルタ３０８を実現することができる。
[0060]係数発生器３１２によって発生する係数シーケンスは、ＡＤＣ ３０２のＯＳＲに応じて、比較的長いものであり得る。したがって、係数発生器３１２は、係数シーケンス全体を記憶する、比較的大きいＬＵＴを含むことができる。多数の並列ＡＤＣチャネルを有するシステムの場合、係数シーケンスを記憶する大きいＬＵＴの追加された複雑さは、多数のチャネルによって共有される。係数発生器３１２の複雑さは、長い係数シーケンスを発生させる後述の技術を使用して、更に低減することができる。
係数シーケンスの発生
[0061]図８は、一実施形態による係数発生器８００を示すブロック図である。一実施形態では、係数発生器８００は、図３で上述した受信機２０６の係数発生器３１２として使用することができる。しかしながら、係数発生器８００は他の用途で使用することができる。一般に、係数発生器８００は、１つ以上の段８５２を有し、長さＮを有するフィルタ８５０に対して、係数を発生させるのに使用することができる。
[0062]一実施形態では、係数発生器８００は、ＬＵＴ ８０２と、アドレス発生器回路（「アドレス発生器８０６」）と、アップサンプリングホルダ回路（「アップサンプリングホルダ８０８」）と、累算器８１０とを含む。いくつかの実施形態では、係数発生器８００は正規化器回路（「正規化器８１２」）を更に含む。実施形態では、正規化器８１２はビットシフタ回路（「ビットシフタ８１４」）を含む。他の実施形態では、正規化器８１２は、ビットシフタ８１４及び乗算器回路（「乗算器８１６」）の両方を含む。
[0063]ＬＵＴ ８０２の入力は、アドレス発生器８０６の出力に結合される。ＬＵＴ ８０２の出力は、アップサンプリングホルダ８０８の入力に結合される。アップサンプリングホルダ８０８の出力は、累算器８１０の入力に結合される。累算器８１０の出力は係数信号を供給することができる。正規化器８１２を有する実施形態では、累算器８１０の出力はビットシフタ８１４の入力に結合される。ビットシフタ８１４の出力は係数信号を供給することができる。乗算器８１６を有する実施形態では、ビットシフタ８１４の出力は乗算器８１６の入力に結合される。乗算器８１６の出力は係数信号を供給することができる。係数信号は、Ｑビットの幅を有するデジタル信号である（Ｑはゼロよりも大きい整数）。
[0064]一実施形態では、ＬＵＴ ８０２は微分シーケンス８０４を記憶する。微分シーケンス８０４はＬ個の値を含むことができる（Ｌは１よりも大きい整数）。微分シーケンス８０４のＬ個の値は、フィルタ８５０に対するインパルス応答の第１の導関数を表す。ＬＵＴ ８０２の出力は、幅Ｓを有するデジタル信号である（Ｓは１よりも大きい整数）。一実施形態では、ＬＵＴ ８０２の幅Ｓは係数発生器８００の出力の幅Ｑよりも小さい。アドレス発生器８０６は、Ｌ個の値のシーケンスを逐次的に出力するため、ＬＵＴ ８０２に対するアドレスを発生させる。
[0065]一実施形態では、窓関数は対称の偶関数として設計される。このような場合、微分シーケンスは対称の奇関数である。一実施形態では、ＬＵＴ ８０２は、微分シーケンスの第１の半分に対してＬ／２個の値のみを記憶することができる。ＬＵＴ ８０２は、微分シーケンスの第２の半分に対して、記憶された値を負にしたものを出力する回路類を含むことができる。偶関数の代わりに長さＬの微分シーケンスが記憶される場合、ＬＵＴ ８０２は依然として、微分シーケンスの第１の半分に対してＬ／２個の値のみを記憶することができる。次に、アドレス発生器８０６は、逆行する形でアドレスを発生させて、ＬＵＴ ８０２から微分シーケンスの第２の半分を出力することができる。
[0066]図９Ａは、ＬＵＴ ８０２に記憶することができる微分シーケンス９０２を示すグラフである。グラフのｘ軸はサンプル番号（ｎ）を表し、グラフのｙ軸は微分シーケンス値（ＸＣ［ｎ」と称される）を表す。
[0067]図８に戻ると、アップサンプリングホルダ８０８は、ＬＵＴ ８０２によって出力されるデジタル信号を係数Ｍによってアップサンプリングする（Ｍはゼロよりも大きい整数）。アップサンプリングホルダ８０８は、ＬＵＴ ８０２によって出力されるシーケンスにおける各値のＭ個のインスタンスを出力する。アップサンプリングホルダ８０８は、幅Ｓを有すると共に、長さＮ＝Ｍ×Ｌのシーケンスを含むデジタル信号を出力する（Ｎは、フィルタ８５０のインパルス応答の長さ）。アップサンプリングホルダ８０８は、制御信号（「Ｍを設定」）を受信して、Ｍの値を設定する（即ち、アップサンプリング比を設定する）ように構成された、入力を含むことができる。
[0068]図９Ｂは、アップサンプリングホルダ８０８による出力としての、アップサンプリングした微分シーケンス９０４を示すグラフである。グラフのｘ軸はサンプル番号（ｎ）を表し、グラフのｙ軸はアップサンプリングした微分シーケンス値（ＸＣ’［ｎ］と称される）を表す。詳細図９０８に示されるように、アップサンプリングした微分シーケンス９０４の各「ステップ」はＭ個の値を含む。
[0069]図８に戻ると、累算器８１０は、アップサンプリングホルダ８０８によって出力される、アップサンプリングした微分シーケンスを積分する。例えば、累算器８１０は、伝達係数１／（１－ｚ－１）のフィルタであることができる。累算器８１０は、幅Ｑを有するデジタル信号を出力する。累算器８１０の出力は、フィルタ８５０のインパルス応答を表すＮ個の値の繰返しシーケンスである。
[0070]図９Ｃは、累算器８１０による出力としての積分したシーケンス９０６を示すグラフである。グラフのｘ軸はサンプル番号（ｎ）を表し、グラフのｙ軸は積分したシーケンス値（ＹＣ［ｎ］と称される）を表す。積分したシーケンス９０６は、図９Ａに示される微分シーケンス９０２と比べて、多数のサンプルを含むことができる。詳細図９１０によって示されるように、積分したシーケンス９１０は離散値のシーケンス（合計Ｎ個の値）である。係数発生器８００の構成の一例は、Ｌ＝３２、Ｍ＝１００、及びＮ＝３２×１００＝３２００である。他の任意の多様な構成が可能である。
[0071]図８に戻ると、一実施形態では、係数発生器８００は正規化器８１２を含む。正規化器８１２は、アップサンプリング比が公称値から変更される際に（即ち、アップサンプリングホルダ８０８においてＭが変更される際に）、インパルス応答の大きさを維持するのに使用することができる。実施形態では、標的のフィルタ長さは、共通の比２を有する幾何学的シーケンスの要素である（例えば、８００、１６００、３２００、６４００など）。かかる実施形態では、正規化器８１２はビットシフタ８１４を使用して実装することができる。ビットシフタ８１４は、制御論理２１２によって提供することができる、シフト制御信号を受信する入力を含む。例えば、長さＮ＝３２００の係数シーケンスを発生させるのに、Ｍが公称１００である場合、Ｍを２００に変更することによって長さＮ＝６４００の係数シーケンスが発生する。例えば、インパルス応答の大きさを維持するため、ビットシフタ８１４は、右シフトを実施して、累算器８１０によって出力される積分したシーケンスを２で割ることができる。標的のフィルタ長さの粒度がより微細であり、係数の大きさの変動が２倍（６ｄＢ）未満であることが望ましい場合、正規化器８１２は乗算器８１６を含むことができる。乗算器８１６は、正準符号付き数字（ＣＳＤ）乗算器などであることができる。乗算器８１６は、制御論理２１２によって提供することができる、乗算制御信号を受信する入力を含む。正規化器８１２は、他のパラメータを維持するように他の方法でインパルス応答を正規化する（例えば、ＦＩＲフィルタのＤＣ利得を維持するように正規化する）ことができる。
[0072]図８の例では、微分シーケンスはＬＵＴ ８０２に記憶される。別の例では、インパルス応答のＬ個のサンプル又はＬ／２個のサンプルをＬＵＴ ８０２に記憶することができ、係数発生器８００は、微分シーケンスを出力する、ＬＵＴ ８０２とアップサンプリングホルダ８０８との間に結合された微分回路を含むことができる。図８の例では、微分及び積分の単一段が存在する。他の例では、係数発生器８００は、微分及び積分の２つ以上の段を含むことができる。例えば、ＬＵＴ ８０２は、一次よりも高次の微分シーケンスを記憶することができ、係数発生器８００は、２つ以上の累算器８１０を含むことができる。別の例では、ＬＵＴ ８０２はインパルス応答を記憶することができ、係数発生器８００は、アップサンプリングホルダ８０８よりも前に複数の微分器回路と、アップサンプリングホルダ８０８よりも後に２つ以上の累算器８１０とを含むことができる。
[0073]図１０は、一実施形態によるフィルタに対する係数を発生させる方法１０００を示すフローチャートである。方法１０００は、ステップ１００２で始まり、そこで係数発生器８００が微分シーケンスを発生させる。例えば、ステップ１００４で、ＬＵＴ ８０２は微分シーケンスのＬ個の値を出力することができる。ステップ１００６で、アップサンプリングホルダ８０８は、微分シーケンスをアップサンプリングし保持して、１：Ｍのアップサンプリング比を使用してアップサンプリングした微分シーケンスを発生させる。ステップ１００８で、制御論理２１２はアップサンプリング比を設定する（例えば、Ｍの値を設定する）。ステップ１０１０で、累算器８１０は、アップサンプリングしたシーケンスを積分して、積分したシーケンスを発生させる。積分したシーケンスは、フィルタ８５０の所望の長さに対応するＮ＝Ｍ×Ｌ個の値を含む。任意のステップ１０１２で、正規化器８１２は、係数の所望の大きさを維持するように、積分したシーケンスを正規化する。ステップ１０１４で、制御論理１１２は正規化係数を設定する。例えば、制御論理１１２は、ビットシフタ８１４に対するシフト制御値を設定することができる。別の例では、制御論理１１２は、ビットシフタ８１４に対するシフト制御値、及び乗算器８１６に対する乗算制御値の両方を設定することができる。
[0074]図８～図１０に関連して上述した係数発生の技術は、短いＬＵＴを補間して、リアルタイムハードウェアにおける効率的な実現に適した長い係数シーケンスを発生させることを包含する。長い係数セットをより小さいプログラム可能なＬＵＴから発生させることで、プログラム可能な係数関数及び窓形状の柔軟性を維持しながら、システムコストの減少が達成される。低コストの実現は次のことによって達成される。１）アップサンプリング／保持、累算、及び任意に正規化を実施する少数のデジタル回路ブロックを使用して、補間動作を実現すること、２）係数関数自体の代わりに微分シーケンスを使用することによって、補間を通じた深さ及び幅の点で、ＬＵＴサイズを実質的に低減させること、並びに、３）ＬＵＴのサイズを変更することなく、又は補間比の変更によってＬＵＴを再プログラムすることなく、係数セットの様々な長さを発生させること。
[0075]係数発生技術は、係数の長いセットを使用して処理済みの結果を生成するフィルタを有するオーバーサンプリングされたシステムなど、様々なシステムで用いることができる。一実施形態では、係数発生器８００は、入力デバイス１００の受信機２０６における係数発生器３１２として使用される。
[0076]本明細書に記述した実施形態及び実施例は、本発明の技術にしたがった実施形態及びその特定の適用例を説明し、それによって当業者が本開示を作成し使用できるようにするために提示したものである。しかしながら、当業者であれば、上述の説明及び実施例は単に例証及び例示の目的で提示したものであることを認識するであろう。記述したような説明は、網羅的であること、又は開示される正確な形態に本開示を限定することを意図したものではない。
[0077]上記に照らして、本開示の範囲は以下の特許請求の範囲によって決定される。
１１０ 処理システム
２０２ センサ電極
２０８ センサ回路類
２０９ インターフェース
２１２ 制御論理
２２０ プロセッサ
３０８１ ＦＩＲフィルタ
３１０１ 捕捉回路
３１２ 係数発生器
４０２ 組み合わせ論理
４０４ 論理ゲート
４０８ アダー
４１０ 記憶回路
６０２ アドレス発生器
６０６ 係数シーケンス
８０４ 微分シーケンス
８０６ アドレス発生器
８１０ 累算器
８１２ 正規化器
８１４ ビットシフタ
８１６ 乗算器
８５０ フィルタ
８５２ 段

Claims (20)

  1. 複数のアナログ信号のそれぞれを受信し、複数のデジタル信号のそれぞれを出力する複数のアナログ・デジタル変換器（ＡＤＣ）と、
    係数信号を出力する係数発生回路と、
    複数のデシメーションフィルタと、を備え、
    前記複数のデシメーションフィルタのそれぞれは、前記複数のデジタル信号のそれぞれ一つを受信する第１の入力及び前記係数信号を受信する第２の入力を含み、
    前記複数のデシメーションフィルタのそれぞれは、乗算器及び累算器を有する有限インパルス応答（ＦＩＲ）回路を含み、
    前記乗算器は、前記デシメーションフィルタの前記第１の入力及び前記第２の入力を受信する入力を有する組み合わせ論理を含み、
    前記累算器は、前記乗算器の出力を累算する、
    回路。
  2. 前記累算器は、
    前記組み合わせ論理の出力に結合された第１の入力及び第２の入力を有するアダーと、
    前記アダーの出力に結合される入力及び前記アダーの前記第２の入力に結合される出力を有する記憶回路と、を含む
    請求項１に記載の回路。
  3. 前記複数のデジタル信号のそれぞれは、１ビットの幅を有し、
    前記係数信号は、Ｑビットの幅を有し、
    Ｑは１より大きい整数である、
    請求項２に記載の回路。
  4. 前記組み合わせ論理は、２入力の論理ゲートのＱユニットのアレイ、前記デジタル信号を受信するように構成された前記論理ゲートのそれぞれの第１の入力及び前記係数信号の前記Ｑビットのそれぞれ１つを受信するように構成された前記論理ゲートそれぞれの第２の入力を含む、
    請求項３に記載の回路。
  5. 前記係数発生回路は、複数の係数を記憶するルックアップテーブル（ＬＵＴ）を含み、
    前記係数信号は、前記複数の係数の繰返しシーケンスを含む、
    請求項１に記載の回路。
  6. 前記複数のＡＤＣのそれぞれは、Ｎのオーバーサンプリング比（ＯＳＲ）を有し、
    Ｎは、１より大きい整数であり、
    前記複数の係数は、Ｎ個の係数である、
    請求項５に記載の回路。
  7. 前記係数発生回路は、
    Ｌは１より大きい整数であり、Ｌ個の値のシーケンスを記憶するルックアップテーブル（ＬＵＴ）と、
    ＭはＬより大きい整数であり、前記ＬＵＴの出力に結合された１：Ｍアップサンプリングホルダ回路と、
    前記１：Ｍアップサンプリングホルダ回路の出力に結合された累算器と、を備える、
    請求項１に記載の回路。
  8. 前記係数発生回路は、さらに、前記累算器の出力に結合された少なくとも一つの正規化器を備える、
    請求項７に記載の回路。
  9. 前記複数のＡＤＣのそれぞれはＮのオーバーサンプリング比（ＯＳＲ）を有し、
    Ｎは１より大きい整数であり、
    Ｎは、前記ＬとＭとの積である、
    請求項７に記載の回路。
  10. 複数のアナログ信号を出力するように構成された複数の受信機と、
    前記複数のアナログ信号を受信し、複数のデジタル信号を出力するように構成された複数のアナログ・デジタル変換器（ＡＤＣ）と、
    係数信号を出力するように構成された係数発生回路と、
    複数のデシメーションフィルタと、
    前記複数のデシメーションフィルタの出力を処理するように構成されたデジタル信号プロセッサと、
    を備え、
    前記複数のデシメーションフィルタのそれぞれは、前記複数のデジタル信号のそれぞれ一つを受信する第１の入力及び前記係数信号を受信する第２の入力を含み、
    前記複数のデシメーションフィルタのそれぞれは、乗算器及び累算器を有する有限インパルス応答（ＦＩＲ）回路を含み、
    前記乗算器は、前記デシメーションフィルタの前記第１の入力及び前記第２の入力を受信する入力を有する組み合わせ論理を含み、
    前記累算器は、前記乗算器の出力を累算する、
    処理システム。
  11. 前記乗算器は、前記デシメーションフィルタの前記第１の入力及び前記第２の入力を受信する入力を有する組み合わせ論理を含み、
    前記累算器は、
    前記組み合わせ論理の出力に結合された第１の入力及び第２の入力を有するアダーと、
    前記アダーの出力に結合される入力及び前記アダーの前記第２の入力に結合される出力を有する記憶回路と、を含む
    請求項１０に記載の処理システム。
  12. 前記係数発生回路は、複数の係数を記憶するルックアップテーブル（ＬＵＴ）を含み、
    前記係数信号は、前記複数の係数の繰返しシーケンスを含む、
    請求項１０に記載の処理システム。
  13. 前記係数発生回路は、
    Ｌは１より大きい整数であり、Ｌ個の値のシーケンスを記憶するルックアップテーブル（ＬＵＴ）と、
    ＭはＬより大きい整数であり、前記ＬＵＴの出力に結合された１：Ｍアップサンプリングホルダ回路と、
    前記１：Ｍアップサンプリングホルダ回路の出力に結合された累算器と、を備える、
    請求項１０に記載の処理システム。
  14. 前記複数の受信機は、入力デバイスの複数のセンサ電極に結合され、
    前記複数の受信機のそれぞれは、前記複数のセンサ電極のそれぞれ１つに対する電荷又は電流を測定するように構成された、
    請求項１０に記載の処理システム。
  15. 前記デジタル信号プロセッサは、前記複数のデシメーションフィルタの前記出力に基づいて、前記入力デバイスの感知領域内の容量における変化を決定するように構成される、
    請求項１４に記載の処理システム。
  16. 複数のアナログ信号を処理する方法であって、
    前記複数のアナログ信号を、複数のアナログ・デジタル変換器（ＡＤＣ）を用いて、複数のデジタル信号に変換するステップ、
    係数のシーケンスを生成するステップと、
    前記係数のシーケンスの各係数により、前記複数のデジタル信号のそれぞれのデジタル信号の値を逐次的に乗算することにより、前記複数のデジタル信号のそれぞれのデジタル信号をフィルタリングするステップと、
    乗算器及び累算器を有する有限インパルス応答（ＦＩＲ）フィルタにおいて、前記乗算の積を累算するステップと、を備える
    方法。
  17. 前記デジタル信号に前記係数のシーケンスを逐次的に乗算する前記ステップは、前記デジタル信号の前記値及び前記係数のシーケンスを組み合わせ論理の入力に適用するステップを備える
    請求項１６に記載の方法。
  18. 前記変換するステップは、Ｎのオーバーサンプリング比（ＯＳＲ）を用いて、前記複数のアナログ信号をオーバーサンプリングするステップを備え、
    Ｎは１より大きい整数であり、
    前記係数のシーケンスは、Ｎ個の係数を含む
    請求項１６に記載の方法。
  19. 前記生成するステップは、ルックアップテーブル（ＬＵＴ）から前記Ｎ個の係数を取得するステップを備える
    請求項１８に記載の方法。
  20. 前記生成するステップは、
    Ｌは１より大きい整数であって、ルックアップテーブル（ＬＵＴ）からＬ個の値のシーケンスを取得するステップと、
    ＭはＬより大きい整数であって、前記Ｌ個の値のシーケンスをアップサンプリングし、保持し、Ｍ個の値のシーケンスを生成するステップと、
    前記Ｍ個の値のシーケンスを積分し、前記係数のシーケンスを生成するステップと、
    を備える
    請求項１８に記載の方法。
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