JP7146414B2 - デジタルフィルタのための係数発生 - Google Patents
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Description
[0042]図3は、一実施形態による受信機206を示すブロック図である。受信機206はK個のチャネルを含む(Kはゼロよりも大きい整数)。いくつかのタッチパネルの実施形態では、Kは大きい数であり得る。例えば、大型ディスプレイ及びタッチ感知システムの場合、Kは400程度であり得る。受信機206は、アナログフロントエンド(AFE)3021…302K(全体として、複数又は1つのAFE 302)と、アナログ・デジタル変換器(ADC)3041…304K(全体として、複数又は1つのADC 304)と、デシメーションフィルタ回路(「デシメーションフィルタ3061…306K」、全体として、複数又は1つのデシメーションフィルタ306)とを含む。デシメーションフィルタ3061…306Kは、有限インパルス応答(FIR)フィルタ回路(「FIRフィルタ3081…308K」、全体として、複数又は1つのFIRフィルタ308)と、捕捉回路3101…310K(全体として、複数又は1つの捕捉回路310)とを含む。受信機206は、K個のチャネル全ての間で共有される係数発生器回路(「係数発生器312」)を更に含む。
[0061]図8は、一実施形態による係数発生器800を示すブロック図である。一実施形態では、係数発生器800は、図3で上述した受信機206の係数発生器312として使用することができる。しかしながら、係数発生器800は他の用途で使用することができる。一般に、係数発生器800は、1つ以上の段852を有し、長さNを有するフィルタ850に対して、係数を発生させるのに使用することができる。
202 センサ電極
208 センサ回路類
209 インターフェース
212 制御論理
220 プロセッサ
3081 FIRフィルタ
3101 捕捉回路
312 係数発生器
402 組み合わせ論理
404 論理ゲート
410 記憶回路
602 アドレス発生器
606 係数シーケンス
804 微分シーケンス
806 アドレス発生器
810 累算器
814 ビットシフタ
816 乗算器
850 フィルタ
852 段
Claims (20)
- 少なくとも1つの段を通してデジタル信号を処理するように構成されたフィルタと、
前記フィルタの前記少なくとも1つの段に対して係数を発生させるように構成された係数発生器回路と、を備え、
前記係数発生器回路が、
微分シーケンスを出力するように構成されたルックアップテーブル(LUT)と、
前記微分シーケンスをアップサンプリングし保持して、アップサンプリングした微分シーケンスを発生させるように構成されたアップサンプリングホルダ回路と、
前記アップサンプリングした微分シーケンスを積分して前記係数を発生させるように構成された累算器と、を含む、回路。 - 前記微分シーケンスがL個の値を含み、Lが1よりも大きい整数であり、前記LUTによって出力される前記微分シーケンスが前記L個の値の逐次的なシーケンスを含む、請求項1に記載の回路。
- 前記アップサンプリングホルダ回路が1:Mのアップサンプリング比を含み、MがLよりも大きい整数である、請求項2に記載の回路。
- 前記係数がN=L×M値の逐次的なシーケンスを含む、請求項3に記載の回路。
- 前記係数発生器回路が、前記累算器によって出力された前記係数を正規化するように構成された正規化器回路を更に含む、請求項1に記載の回路。
- 前記正規化器回路が前記累算器の出力に結合されたビットシフタ回路を含む、請求項5に記載の回路。
- 前記正規化器回路が前記ビットシフタ回路の出力に結合された乗算器回路を含む、請求項6に記載の回路。
- 前記フィルタが有限インパルス応答(FIR)フィルタであり、前記少なくとも1つの段が乗算器と単一の累算段とを含む、請求項1に記載の回路。
- 前記係数発生器回路が、それぞれが乗算器及び単一の累算段を有するFIRフィルタである複数の追加のフィルタに対して、前記係数を提供するように構成された、請求項8に記載の回路。
- 複数のアナログ信号を出力するように構成された複数の受信機と、
前記複数のアナログ信号を受信し、複数のデジタル信号を出力するように構成された複数のアナログ・デジタル変換器(ADC)と、
前記複数のデジタル信号のそれぞれ1つを受信するように構成された単一の乗累算(MAC)段からそれぞれ成る、複数の有限インパルス応答(FIR)フィルタと、
前記FIRフィルタそれぞれの前記MAC段に対して係数を発生させるように構成された係数発生器回路と、を備え、
前記係数発生器回路が、
微分シーケンスを出力するように構成されたルックアップテーブル(LUT)と、
前記微分シーケンスをアップサンプリングし保持して、アップサンプリングした微分シーケンスを発生させるように構成されたアップサンプリングホルダ回路と、
前記アップサンプリングした微分シーケンスを積分して前記係数を発生させるように構成された累算器と、を含む、処理システム。 - 前記微分シーケンスがL個の値を含み、Lが1よりも大きい整数であり、前記LUTによって出力される前記微分シーケンスが前記L個の値の逐次的なシーケンスを含み、前記アップサンプリングホルダ回路が1:Mのアップサンプリング比を含み、MがLよりも大きい整数である、請求項10に記載の処理システム。
- 前記係数がN=L×M値の逐次的なシーケンスを含む、請求項11に記載の処理システム。
- 前記係数発生器回路が、前記累算器によって出力された前記係数を正規化するように構成された正規化器回路を更に含み、前記正規化器回路が、前記累算器の出力に結合されたビットシフタ回路、及び前記ビットシフタ回路の出力に結合された乗算器回路の少なくとも1つを含む、請求項11に記載の処理システム。
- 前記複数の受信機が入力デバイスの複数のセンサ電極に結合され、前記複数の受信機がそれぞれ、前記複数のセンサ電極のそれぞれ1つに対する電荷又は電流を測定するように構成された、請求項10に記載の処理システム。
- 前記複数のFIRフィルタの出力を処理するように構成されたプロセッサを更に備える、請求項14に記載の処理システム。
- 少なくとも1つの段を有するフィルタのための係数を発生させる方法であって、
ルックアップテーブル(LUT)によって、微分シーケンスの値を出力するステップと、
アップサンプリング回路によって、前記微分シーケンスの値をアップサンプリングし保持して、アップサンプリングした微分シーケンスを発生させるステップと、
累算器によって、前記アップサンプリングした微分シーケンスを積分して前記係数を発生させるステップと、を含む、方法。 - 前記微分シーケンスがL個の値を含み、Lが1よりも大きい整数であり、前記微分シーケンスの値が前記L個の値の逐次的なシーケンスを含み、前記アップサンプリングした微分シーケンスが1:Mのアップサンプリング比を使用して発生し、MがLよりも大きい整数である、請求項16に記載の方法。
- 前記係数がN=L×M値の逐次的なシーケンスを含む、請求項17に記載の方法。
- 前記累算器によって出力された前記係数を正規化するステップを更に含む、請求項16に記載の方法。
- 正規化する前記ステップが、
前記累算器によって出力された前記係数のビットシフト及び乗算のうち少なくとも1つを実施するステップを含む、請求項19に記載の方法。
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