JP2018148557A5

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Publication number: JP2018148557A5
Application number: JP2018031536A
Authority: JP
Filing date: 2018-02-26
Publication date: 2021-04-08
Anticipated expiration: 2038-02-26

Claims

少なくとも１つの段を通してデジタル信号を処理するように構成されたフィルタと、
前記フィルタの前記少なくとも１つの段に対して係数を発生させるように構成された係数発生器回路と、を備え、
前記係数発生器回路が、
微分シーケンスを出力するように構成されたルックアップテーブル（ＬＵＴ）と、
前記微分シーケンスをアップサンプリングし保持して、アップサンプリングした微分シーケンスを発生させるように構成されたアップサンプリングホルダ回路と、
前記アップサンプリングした微分シーケンスを積分して前記係数を発生させるように構成された累算器と、を含む、回路。
前記微分シーケンスがＬ個の値を含み、Ｌが１よりも大きい整数であり、前記ＬＵＴによって出力される前記微分シーケンスが前記Ｌ個の値の逐次的なシーケンスを含む、請求項１に記載の回路。
前記アップサンプリングホルダ回路が１：Ｍのアップサンプリング比を含み、ＭがＬよりも大きい整数である、請求項２に記載の回路。
前記係数がＮ＝Ｌ×Ｍ値の逐次的なシーケンスを含む、請求項３に記載の回路。
前記係数発生器回路が、前記累算器によって出力された前記係数を正規化するように構成された正規化器回路を更に含む、請求項１に記載の回路。
前記正規化器回路が前記累算器の出力に結合されたビットシフタ回路を含む、請求項５に記載の回路。
前記正規化器回路が前記ビットシフタ回路の出力に結合された乗算器回路を含む、請求項６に記載の回路。
前記フィルタが有限インパルス応答（ＦＩＲ）フィルタであり、前記少なくとも１つの段が乗算器と単一の累算段とを含む、請求項１に記載の回路。
前記係数発生器が、それぞれが乗算器及び単一の累算段を有するＦＩＲフィルタである複数の追加のフィルタに対して、前記係数を提供するように構成された、請求項８に記載の回路。
複数のアナログ信号を出力するように構成された複数の受信機と、
前記複数のアナログ信号を受信し、複数のデジタル信号を出力するように構成された複数のアナログ・デジタル変換器（ＡＤＣ）と、
前記複数のデジタル信号のそれぞれ１つを受信するように構成された単一の乗累算（ＭＡＣ）段からそれぞれ成る、複数の有限インパルス応答（ＦＩＲ）フィルタと、
前記ＦＩＲフィルタそれぞれの前記ＭＡＣ段に対して係数を発生させるように構成された係数発生器回路と、を備え、
前記係数発生器回路が、
微分シーケンスを出力するように構成されたルックアップテーブル（ＬＵＴ）と、
前記微分シーケンスをアップサンプリングし保持して、アップサンプリングした微分シーケンスを発生させるように構成されたアップサンプリングホルダ回路と、
前記アップサンプリングした微分シーケンスを積分して前記係数を発生させるように構成された累算器と、を含む、処理システム。
前記微分シーケンスがＬ個の値を含み、Ｌが１よりも大きい整数であり、前記ＬＵＴによって出力される前記微分シーケンスが前記Ｌ個の値の逐次的なシーケンスを含み、前記アップサンプリングホルダ回路が１：Ｍのアップサンプリング比を含み、ＭがＬよりも大きい整数である、請求項１０に記載の処理システム。
前記係数がＮ＝Ｌ×Ｍ値の逐次的なシーケンスを含む、請求項１１に記載の処理システム。
前記係数発生器回路が、前記累算器によって出力された前記係数を正規化するように構成された正規化器回路を更に含み、前記正規化器回路が、前記累算器の出力に結合されたビットシフタ回路、及び前記ビットシフタ回路の出力に結合された乗算器回路の少なくとも１つを含む、請求項１１に記載の処理システム。
前記複数の受信機が入力デバイスの複数のセンサ電極に結合され、前記複数の受信機がそれぞれ、前記複数のセンサ電極のそれぞれ１つに対する電荷又は電流を測定するように構成された、請求項１０に記載の処理システム。
前記複数のＦＩＲフィルタの出力を処理するように構成されたプロセッサを更に備える、請求項１４に記載の処理システム。
少なくとも１つの段を有するフィルタのための係数を発生させる方法であって、
ルックアップテーブル（ＬＵＴ）によって、微分シーケンスの値を出力するステップと、
アップサンプリング回路によって、前記微分シーケンスの値をアップサンプリングし保持して、アップサンプリングした微分シーケンスを発生させるステップと、
累算器によって、前記アップサンプリングした微分シーケンスを積分して前記係数を発生させるステップと、を含む、方法。
前記微分シーケンスがＬ個の値を含み、Ｌが１よりも大きい整数であり、前記微分シーケンスの値が前記Ｌ個の値の逐次的なシーケンスを含み、前記アップサンプリングした微分シーケンスが１：Ｍのアップサンプリング比を使用して発生し、ＭがＬよりも大きい整数である、請求項１６に記載の方法。
前記係数がＮ＝Ｌ×Ｍ値の逐次的なシーケンスを含む、請求項１７に記載の方法。
前記累算器によって出力された前記係数を正規化するステップを更に含む、請求項１６に記載の方法。
正規化する前記ステップが、
前記累算器によって出力された前記係数のビットシフト及び乗算のうち少なくとも１つを実施するステップを含む、請求項１９に記載の方法。