JP2970240B2 - Ａ／ｄ変換器のｄｃオフセット除去回路 - Google Patents
Ａ／ｄ変換器のｄｃオフセット除去回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、直流（ＤＣ）オフセッ
ト除去回路に関し、特にアナログ・ディジタル（Ａ／
Ｄ）変換器の出力に含まれているＤＣオフセット成分を
除去するオフセット除去回路に関する。
ト除去回路に関し、特にアナログ・ディジタル（Ａ／
Ｄ）変換器の出力に含まれているＤＣオフセット成分を
除去するオフセット除去回路に関する。
【０００２】
【従来の技術】ディジタル信号処理装置やディジタル通
信システムで幅広く用いられているＡ／Ｄ変換器には、
そのキーコンポーネントであるアナログ変調器が固有の
ＤＣドリフトを発生させるという問題がある。このＤＣ
ドリフトにより、アナログ変調器の出力にはＤＣオフセ
ット成分（以下、単にオフセットともいう）が生じる。
このオフセット成分は、例えば、ディジタルオーディオ
信号処理装置における積和処理時のオーバフロー発生の
原因となり、その結果クリック音やノイズとして聞こえ
るため必ず除去する必要がある。
信システムで幅広く用いられているＡ／Ｄ変換器には、
そのキーコンポーネントであるアナログ変調器が固有の
ＤＣドリフトを発生させるという問題がある。このＤＣ
ドリフトにより、アナログ変調器の出力にはＤＣオフセ
ット成分（以下、単にオフセットともいう）が生じる。
このオフセット成分は、例えば、ディジタルオーディオ
信号処理装置における積和処理時のオーバフロー発生の
原因となり、その結果クリック音やノイズとして聞こえ
るため必ず除去する必要がある。
【０００３】オフセット成分除去の手法として、Ａ／Ｄ
変換器の後にディジタルフィルタを挿入して低域周波数
成分をカットする手法があるが、従来オーディオ技術の
分野において用いられている非巡回（non-recursive ）
型（ＦＩＲ型）のディジタルフィルタは、急峻な周波数
カットオフ特性を示すものの、フィルタの次数の増大、
したがってデータ保持のためのレジスタ数の増大を要
し、結果的に装置を大型化するので、実用化されなかっ
た。
変換器の後にディジタルフィルタを挿入して低域周波数
成分をカットする手法があるが、従来オーディオ技術の
分野において用いられている非巡回（non-recursive ）
型（ＦＩＲ型）のディジタルフィルタは、急峻な周波数
カットオフ特性を示すものの、フィルタの次数の増大、
したがってデータ保持のためのレジスタ数の増大を要
し、結果的に装置を大型化するので、実用化されなかっ
た。
【０００４】その代りに広く用いられてきたオフセット
成分除去の手法としては、キャリブレーション方式があ
る。この方式は、ＵＳＰ第４，９４３，８０７号明細書
に詳述されているとおり、Ａ／Ｄ変換動作の開始前にア
ース電位を入力とした時のＡ／Ｄ変換器出力ディジタル
値をメモリに格納しておき、Ａ／Ｄ変換動作開始後の入
力アナログ信号対応のＡ／Ｄ変換器出力をそのメモリか
らの前記ディジタル値で補正するように構成されてい
る。
成分除去の手法としては、キャリブレーション方式があ
る。この方式は、ＵＳＰ第４，９４３，８０７号明細書
に詳述されているとおり、Ａ／Ｄ変換動作の開始前にア
ース電位を入力とした時のＡ／Ｄ変換器出力ディジタル
値をメモリに格納しておき、Ａ／Ｄ変換動作開始後の入
力アナログ信号対応のＡ／Ｄ変換器出力をそのメモリか
らの前記ディジタル値で補正するように構成されてい
る。
【０００５】即ち、このキャリブレーション方式のオフ
セット除去回路は、基本的構成要素として、Ａ／Ｄ変換
器と、このＡ／Ｄ変換器の入力端子に可動接点端子を接
続され一対の固定接点端子の一方を入力アナログ信号源
に他方を接地電位点にそれぞれ接続され上記制御信号に
応答してオフセット値検出モードでは接地電位を通常モ
ードでは入力アナログ信号をＡ／Ｄ変換器入力端子にそ
れぞれ供給するスイッチ手段と、このＡ／Ｄ変換器の出
力端子に接続され上記制御信号に応答してオフセット値
を記憶するＲＡＭと、このＲＡＭの出力ディジタル値を
上記通常モードにおけるＡ／Ｄ変換器の出力ディジタル
信号から減算する減算手段とを備える。上記ディジタル
化したオフセット値はこのＡ／Ｄ変換器に固有のオフセ
ット成分を表すので、減算器における減算により、その
出力ではオフセット成分が除去されている。このキャリ
ブレーション方式によるオフセット除去回路を含んだＡ
／Ｄ変換器はＡＳＡＨＩ ＫＡＳＥＩ社１９８９年４月
発行のユーザマニュアル「ＡＫ５３２６／２７ １６ビ
ット オーバサンプリング ステレオＡ／Ｄコンバー
タ」に記述されている。
セット除去回路は、基本的構成要素として、Ａ／Ｄ変換
器と、このＡ／Ｄ変換器の入力端子に可動接点端子を接
続され一対の固定接点端子の一方を入力アナログ信号源
に他方を接地電位点にそれぞれ接続され上記制御信号に
応答してオフセット値検出モードでは接地電位を通常モ
ードでは入力アナログ信号をＡ／Ｄ変換器入力端子にそ
れぞれ供給するスイッチ手段と、このＡ／Ｄ変換器の出
力端子に接続され上記制御信号に応答してオフセット値
を記憶するＲＡＭと、このＲＡＭの出力ディジタル値を
上記通常モードにおけるＡ／Ｄ変換器の出力ディジタル
信号から減算する減算手段とを備える。上記ディジタル
化したオフセット値はこのＡ／Ｄ変換器に固有のオフセ
ット成分を表すので、減算器における減算により、その
出力ではオフセット成分が除去されている。このキャリ
ブレーション方式によるオフセット除去回路を含んだＡ
／Ｄ変換器はＡＳＡＨＩ ＫＡＳＥＩ社１９８９年４月
発行のユーザマニュアル「ＡＫ５３２６／２７ １６ビ
ット オーバサンプリング ステレオＡ／Ｄコンバー
タ」に記述されている。
【０００６】
【発明が解決しようとする課題】上述のオフセット除去
手法において、オフセット値検出モードの期間に検出さ
れＲＡＭに格納されたオフセット成分は、温度変化など
によりＡ／Ｄ変換器の構成要素の回路定数が変化しその
オフセット値が変化した場合も固定値に留まるので、実
際のオフセット値との間に誤差を生じ、その誤差が雑音
の原因になりＡ／Ｄ変換器のダイナミックレンジを狭め
る。オフセット値検出モードの頻度を高める方策も考え
られるが、それだけＡ／Ｄ変換器の通常モードの期間が
短くなりその性能が害なわれる。
手法において、オフセット値検出モードの期間に検出さ
れＲＡＭに格納されたオフセット成分は、温度変化など
によりＡ／Ｄ変換器の構成要素の回路定数が変化しその
オフセット値が変化した場合も固定値に留まるので、実
際のオフセット値との間に誤差を生じ、その誤差が雑音
の原因になりＡ／Ｄ変換器のダイナミックレンジを狭め
る。オフセット値検出モードの頻度を高める方策も考え
られるが、それだけＡ／Ｄ変換器の通常モードの期間が
短くなりその性能が害なわれる。
【０００７】したがって、本発明の目的は、Ａ／Ｄ変換
器のオフセット値が構成要素の回路定数の温度変化等に
伴ない変化してもその変化を容易に吸収できる巡回（re
cursive ）型（ＩＩＲ型）ディジタルフィルタを用いた
経済的なディジタルフィルタリング方式のオフセット除
去回路を提供することにある。
器のオフセット値が構成要素の回路定数の温度変化等に
伴ない変化してもその変化を容易に吸収できる巡回（re
cursive ）型（ＩＩＲ型）ディジタルフィルタを用いた
経済的なディジタルフィルタリング方式のオフセット除
去回路を提供することにある。
【０００８】
【課題を解決するための手段】第１の発明は、入力アナ
ログ音声周波数信号のＡ／Ｄ変換のためのサンプリング
パルスと等しいサンプリング周期で入力される各各がビ
ット数Ｂのコードから成る入力コードワード列ｘ（ｋ
Ｔ）（ｋは整数、Ｔはサンプリング周期）と前記サンプ
リング周期で供給されるビット数Ｂのオフセット除去コ
ードワード列ｃ（ｋＴ）とを加算し前記サンプリング周
期でオフセット除去ずみの出力コードワード列ｙ（ｋ
Ｔ）を生ずる第１の加算器と、前記出力コードワード列
ｙ（ｋＴ）のコードワードｙの各々の各ビットを論理反
転し論理反転ずみのコードワードｙのＬＳＢ（Least Si
gnificant Bit ）にビット“１”を加算してコードワー
ドｙ１を生成し前記コードワードｙ１の上位にビット数
Ａを拡張するとともに拡張された前記Ａビットには前記
コードワードｙ１のＭＳＢ（Most Significant Bit）の
２進値をセットしビット数（Ａ＋Ｂ）のコードワード列
ｍ（ｋＴ）として出力するコード変換器と、前記コード
ワード列ｍ（ｋＴ）と前記ビット数（Ａ＋Ｂ）のコード
ワード列ｒ（ｋＴ）を加算しビット数（Ａ＋Ｂ）のコー
ドワード列ｑ（ｋＴ）を出力する第２の加算器と、前記
コードワード列ｑ（ｋＴ）を前記サンプリング周期Ｔだ
け遅延させ前記コードワード列ｒ（ｋＴ）を出力する遅
延回路と、前記コードワード列ｒ（ｋＴ）における上位
の前記Ｂビットを前記オフセット除去コードワード列ｃ
（ｋＴ）として出力する分岐回路とから構成される。
ログ音声周波数信号のＡ／Ｄ変換のためのサンプリング
パルスと等しいサンプリング周期で入力される各各がビ
ット数Ｂのコードから成る入力コードワード列ｘ（ｋ
Ｔ）（ｋは整数、Ｔはサンプリング周期）と前記サンプ
リング周期で供給されるビット数Ｂのオフセット除去コ
ードワード列ｃ（ｋＴ）とを加算し前記サンプリング周
期でオフセット除去ずみの出力コードワード列ｙ（ｋ
Ｔ）を生ずる第１の加算器と、前記出力コードワード列
ｙ（ｋＴ）のコードワードｙの各々の各ビットを論理反
転し論理反転ずみのコードワードｙのＬＳＢ（Least Si
gnificant Bit ）にビット“１”を加算してコードワー
ドｙ１を生成し前記コードワードｙ１の上位にビット数
Ａを拡張するとともに拡張された前記Ａビットには前記
コードワードｙ１のＭＳＢ（Most Significant Bit）の
２進値をセットしビット数（Ａ＋Ｂ）のコードワード列
ｍ（ｋＴ）として出力するコード変換器と、前記コード
ワード列ｍ（ｋＴ）と前記ビット数（Ａ＋Ｂ）のコード
ワード列ｒ（ｋＴ）を加算しビット数（Ａ＋Ｂ）のコー
ドワード列ｑ（ｋＴ）を出力する第２の加算器と、前記
コードワード列ｑ（ｋＴ）を前記サンプリング周期Ｔだ
け遅延させ前記コードワード列ｒ（ｋＴ）を出力する遅
延回路と、前記コードワード列ｒ（ｋＴ）における上位
の前記Ｂビットを前記オフセット除去コードワード列ｃ
（ｋＴ）として出力する分岐回路とから構成される。
【０００９】また、第２の発明は、入力アナログ音声周
波数信号のＡ／Ｄ変換のためのサンプリングパルスと等
しいサンプリング周期で入力される各各がビット数Ｂの
コードからなる入力コードワード列ｘ（ｋＴ）（ｋは整
数、Ｔはサンプリング周期）と前記サンプリング周期で
供給されるビット数Ｂのオフセット除去コードワード列
ｃ（ｋＴ）とを加算し前記サンプリング周期でオフセッ
ト除去ずみの出力コードワード列ｙ（ｋＴ）を生ずる第
１の加算器と、前記出力コードワード列ｙ（ｋＴ）のコ
ードワードの各々の各ビットとビット数Ｂの負の所定係
数値との乗算を行いその乗算結果における上位（Ａ＋
Ｂ）ビットのコードワード列ｍ（ｋＴ）を生ずるコード
変換器と、前記コードワード列ｍ（ｋＴ）と前記ビット
数（Ａ＋Ｂ）のコードワード列ｒ（ｋＴ）を加算し前記
ビット数（Ａ＋Ｂ）のコードワード列ｑ（ｋＴ）を生ず
る第２の加算器と、前記コードワード列ｑ（ｋＴ）を前
記サンプリング周期Ｔだけ遅延させ前記コードワード列
ｒ（ｋＴ）を生ずる遅延回路と、前記コードワード列ｒ
（ｋＴ）における上位の前記Ｂビットを前記オフセット
除去コードワード列ｃ（ｋＴ）として生ずる分岐回路と
から構成される。
波数信号のＡ／Ｄ変換のためのサンプリングパルスと等
しいサンプリング周期で入力される各各がビット数Ｂの
コードからなる入力コードワード列ｘ（ｋＴ）（ｋは整
数、Ｔはサンプリング周期）と前記サンプリング周期で
供給されるビット数Ｂのオフセット除去コードワード列
ｃ（ｋＴ）とを加算し前記サンプリング周期でオフセッ
ト除去ずみの出力コードワード列ｙ（ｋＴ）を生ずる第
１の加算器と、前記出力コードワード列ｙ（ｋＴ）のコ
ードワードの各々の各ビットとビット数Ｂの負の所定係
数値との乗算を行いその乗算結果における上位（Ａ＋
Ｂ）ビットのコードワード列ｍ（ｋＴ）を生ずるコード
変換器と、前記コードワード列ｍ（ｋＴ）と前記ビット
数（Ａ＋Ｂ）のコードワード列ｒ（ｋＴ）を加算し前記
ビット数（Ａ＋Ｂ）のコードワード列ｑ（ｋＴ）を生ず
る第２の加算器と、前記コードワード列ｑ（ｋＴ）を前
記サンプリング周期Ｔだけ遅延させ前記コードワード列
ｒ（ｋＴ）を生ずる遅延回路と、前記コードワード列ｒ
（ｋＴ）における上位の前記Ｂビットを前記オフセット
除去コードワード列ｃ（ｋＴ）として生ずる分岐回路と
から構成される。
【００１０】
【実施例】次に、本発明の実施例について図面を用いて
詳細に説明する。
詳細に説明する。
【００１１】図１を参照すると、入力アナログ信号はＡ
／Ｄ変換器１１においてサンプリング周期Ｔでサンプリ
ングされ、サンプル値の各々は量子化レベル２0 から２
15にそれぞれ対応するＬＳＢからＭＳＢまでの並列１６
ビット２進コードワードに変換される。すなわち、入力
アナログ信号は並列１６ビット２進コードワード列〔ｘ
（Ｔ），ｘ（２Ｔ），ｘ（３Ｔ），…ｘ（ｎＴ），…〕
（以下、ｘ（ｋＴ）と表示）に変換される。このコード
ワード列ｘ（ｋＴ）は、オフセット除去回路１２におい
て後述のオフセット除去処理を受け、並列１６ビット２
進コードワード列〔ｙ（Ｔ），ｙ（２Ｔ），ｙ（３
Ｔ），…ｙ（ｎＴ），…〕（以下、ｙ（ｋＴ）と表示）
としてディジタル化オーディオ信号増幅器などのディジ
タル信号処理装置１３に供給される。信号処理装置１３
の出力はＤ／Ａ変換器１４によりＤ／Ａ変換され、オー
ディオ信号としてラウドスピーカー（図示していない）
に供給される。
／Ｄ変換器１１においてサンプリング周期Ｔでサンプリ
ングされ、サンプル値の各々は量子化レベル２0 から２
15にそれぞれ対応するＬＳＢからＭＳＢまでの並列１６
ビット２進コードワードに変換される。すなわち、入力
アナログ信号は並列１６ビット２進コードワード列〔ｘ
（Ｔ），ｘ（２Ｔ），ｘ（３Ｔ），…ｘ（ｎＴ），…〕
（以下、ｘ（ｋＴ）と表示）に変換される。このコード
ワード列ｘ（ｋＴ）は、オフセット除去回路１２におい
て後述のオフセット除去処理を受け、並列１６ビット２
進コードワード列〔ｙ（Ｔ），ｙ（２Ｔ），ｙ（３
Ｔ），…ｙ（ｎＴ），…〕（以下、ｙ（ｋＴ）と表示）
としてディジタル化オーディオ信号増幅器などのディジ
タル信号処理装置１３に供給される。信号処理装置１３
の出力はＤ／Ａ変換器１４によりＤ／Ａ変換され、オー
ディオ信号としてラウドスピーカー（図示していない）
に供給される。
【００１２】オフセット除去回路１２の構成をブロック
で示す図２を併せ参照すると、上記コードワード列ｘ
（ｋＴ）はまず第１の加算器２０の第１の入力端子列に
供給され、同じ加算器２０の第２の入力端子列に加えら
れる後述のオフセットコードワード列〔ｃ（Ｔ），ｃ
（２Ｔ），ｃ（３Ｔ），…ｃ（ｎＴ），…〕（以下、ｃ
（ｋＴ）と表示）とコードワードごとに加算され、上記
コードワード列ｙ（ｋＴ）すなわちオフセット除去回路
１２の出力となる。
で示す図２を併せ参照すると、上記コードワード列ｘ
（ｋＴ）はまず第１の加算器２０の第１の入力端子列に
供給され、同じ加算器２０の第２の入力端子列に加えら
れる後述のオフセットコードワード列〔ｃ（Ｔ），ｃ
（２Ｔ），ｃ（３Ｔ），…ｃ（ｎＴ），…〕（以下、ｃ
（ｋＴ）と表示）とコードワードごとに加算され、上記
コードワード列ｙ（ｋＴ）すなわちオフセット除去回路
１２の出力となる。
【００１３】一方、このコードワード列ｙ（ｋＴ）はコ
ード変換器２４において後述の並列１０ビットの付加を
ＭＳＢの上位側に受け、並列２６ビット２進コードワー
ド列〔ｍ（Ｔ），ｍ（２Ｔ），ｍ（３Ｔ），…ｍ（ｎ
Ｔ），…〕（以下、ｍ（ｋＴ）と表示）として第２の加
算器２５の第１の入力端子列に加えられ、同じ加算器２
５の第２の入力端子列への後述の並列２６ビット２進コ
ードワード列〔ｒ（Ｔ），ｒ（２Ｔ），ｒ（３Ｔ），…
ｒ（ｎＴ），…〕（以下、ｒ（ｋＴ）と表示）とコード
ワードごとに加算される。加算器２５の出力である並列
２６ビット２進コードワードは、クロックパルス源（図
示していない）からのクロックパルスに駆動される遅延
回路２６により上記サンプリング周期Ｔと等しい量の遅
延を受けて上記コードワード列ｒ（ｋＴ）となる。この
コードワード列ｒ（ｋＴ）は分岐回路２８を通じて上記
第２の加算器に上記のとおり供給される一方、この分岐
回路２８の分岐出力は上記コードワード列ｃ（ｋＴ）と
して第１の加算器２０の第２の入力端子列に供給され
る。
ード変換器２４において後述の並列１０ビットの付加を
ＭＳＢの上位側に受け、並列２６ビット２進コードワー
ド列〔ｍ（Ｔ），ｍ（２Ｔ），ｍ（３Ｔ），…ｍ（ｎ
Ｔ），…〕（以下、ｍ（ｋＴ）と表示）として第２の加
算器２５の第１の入力端子列に加えられ、同じ加算器２
５の第２の入力端子列への後述の並列２６ビット２進コ
ードワード列〔ｒ（Ｔ），ｒ（２Ｔ），ｒ（３Ｔ），…
ｒ（ｎＴ），…〕（以下、ｒ（ｋＴ）と表示）とコード
ワードごとに加算される。加算器２５の出力である並列
２６ビット２進コードワードは、クロックパルス源（図
示していない）からのクロックパルスに駆動される遅延
回路２６により上記サンプリング周期Ｔと等しい量の遅
延を受けて上記コードワード列ｒ（ｋＴ）となる。この
コードワード列ｒ（ｋＴ）は分岐回路２８を通じて上記
第２の加算器に上記のとおり供給される一方、この分岐
回路２８の分岐出力は上記コードワード列ｃ（ｋＴ）と
して第１の加算器２０の第２の入力端子列に供給され
る。
【００１４】コード変換器２４の構成を示す図３を併せ
参照すると、この変換器２４はコードワード列ｙ（ｋ
Ｔ）の各コードの各ビットを論理反転して並列１６ビッ
トの論理反転出力コードワード（ｙ（ｋＴ）と表示）を
生ずる論理反転回路３２と、コードワード列ｙ（ｋＴ）
のコードワードの各々に対応してＬＳＢ“１”とそれ以
外の上位ビット“０”とから成る並列１６ビットのコー
ドパターンを生ずるコードパターン発生回路３３と、こ
れら回路３２および３３からの上記コードワード列ｙ
（ｋＴ）および上記コードパターンをコードワードごと
に加算してＭＳＢの上位側にＭＳＢと同コード値の並列
１０ビットの付加を受けた上記並列２６ビットの２進コ
ードワードｍ（ｋＴ）を生ずる加算回路３１とを備え
る。
参照すると、この変換器２４はコードワード列ｙ（ｋ
Ｔ）の各コードの各ビットを論理反転して並列１６ビッ
トの論理反転出力コードワード（ｙ（ｋＴ）と表示）を
生ずる論理反転回路３２と、コードワード列ｙ（ｋＴ）
のコードワードの各々に対応してＬＳＢ“１”とそれ以
外の上位ビット“０”とから成る並列１６ビットのコー
ドパターンを生ずるコードパターン発生回路３３と、こ
れら回路３２および３３からの上記コードワード列ｙ
（ｋＴ）および上記コードパターンをコードワードごと
に加算してＭＳＢの上位側にＭＳＢと同コード値の並列
１０ビットの付加を受けた上記並列２６ビットの２進コ
ードワードｍ（ｋＴ）を生ずる加算回路３１とを備え
る。
【００１５】図４を参照すると、第２の加算器２５から
コードワード列ｍ（ｋＴ）およびｒ（ｋＴ）の加算出力
を並列２６ビット２進コードワード列の形で遅延回路２
６経由で受ける分岐回路２８は、このコードワード列の
コードワードの各々のＬＳＢからＭＳＢまでの２６ビッ
トを上記コードワード列ｒ（ｋＴ）として第２の加算器
２５に直接に供給するとともに同じコードワードの各々
のＭＳＢを含む上位１６ビットを上記コードワード列ｃ
（ｋＴ）として第１の加算器２０に供給するワイアード
ロジック回路２８Ａを備える。
コードワード列ｍ（ｋＴ）およびｒ（ｋＴ）の加算出力
を並列２６ビット２進コードワード列の形で遅延回路２
６経由で受ける分岐回路２８は、このコードワード列の
コードワードの各々のＬＳＢからＭＳＢまでの２６ビッ
トを上記コードワード列ｒ（ｋＴ）として第２の加算器
２５に直接に供給するとともに同じコードワードの各々
のＭＳＢを含む上位１６ビットを上記コードワード列ｃ
（ｋＴ）として第１の加算器２０に供給するワイアード
ロジック回路２８Ａを備える。
【００１６】上述の実施例の動作フローを示す図５を併
せ参照すると、第１の加算器２０における入力コードワ
ード列ｘ（ｋＴ）とオフセットコードワード列ｃ（ｋ
Ｔ）との加算により加算出力コードワード列ｙ（ｋＴ）
が得られ（ステップ５１）、このコードワード列ｙ（ｋ
Ｔ）がコード変換器２４により並列２６ビット２進コー
ドワード列ｍ（ｋＴ）に変換される（ステップ５２）。
このコード変換動作は、コードワード列ｙ（ｋＴ）の論
理反転出力をつくりこの出力のＬＳＢに１を加える動作
（ステップ５２０）と、ＭＳＢの上位側に１０ビットを
付加する動作（ステップ５２１）と、付加した１０ビッ
トにＭＳＢのコード値をセットする動作（ステップ５２
２）とから成る。コードワード列ｍ（ｋＴ）およびＴ遅
延回路２６の遅延出力ｒ（ｋＴ）の第２の加算器２５に
よる加算結果がＴ遅延回路２６により遅延されコードワ
ード列ｒ（ｋＴ）として出力される（ステップ５３）。
コードワード列ｒ（ｋＴ）のＭＳＢを含む上位１６ビッ
トがオフセットコードワード列ｃ（ｋＴ）として第１の
加算器２０にフィードバックされる（ステップ５４）。
せ参照すると、第１の加算器２０における入力コードワ
ード列ｘ（ｋＴ）とオフセットコードワード列ｃ（ｋ
Ｔ）との加算により加算出力コードワード列ｙ（ｋＴ）
が得られ（ステップ５１）、このコードワード列ｙ（ｋ
Ｔ）がコード変換器２４により並列２６ビット２進コー
ドワード列ｍ（ｋＴ）に変換される（ステップ５２）。
このコード変換動作は、コードワード列ｙ（ｋＴ）の論
理反転出力をつくりこの出力のＬＳＢに１を加える動作
（ステップ５２０）と、ＭＳＢの上位側に１０ビットを
付加する動作（ステップ５２１）と、付加した１０ビッ
トにＭＳＢのコード値をセットする動作（ステップ５２
２）とから成る。コードワード列ｍ（ｋＴ）およびＴ遅
延回路２６の遅延出力ｒ（ｋＴ）の第２の加算器２５に
よる加算結果がＴ遅延回路２６により遅延されコードワ
ード列ｒ（ｋＴ）として出力される（ステップ５３）。
コードワード列ｒ（ｋＴ）のＭＳＢを含む上位１６ビッ
トがオフセットコードワード列ｃ（ｋＴ）として第１の
加算器２０にフィードバックされる（ステップ５４）。
【００１７】上述のコードワード列ｘ（ｋＴ）、ｙ（ｋ
Ｔ）、ｍ（ｋＴ）、ｒ（ｋＴ）、およびｃ（ｋＴ）の時
間軸上の相互関係を示す図６を参照すると、周期Ｔのク
ロックパルス（Ａ／Ｄ変換器１１におけるサンプリング
パルス）が定義する時点ｔ1、ｔ2 、ｔ3 、…にそれぞ
れ至る期間に、ｘ（ｋＴ）はｘ（０Ｔ）、ｘ（１Ｔ）、
ｘ（２Ｔ）、…の値を取り、ｙ（ｋＴ）はｙ（０Ｔ）、
ｙ（１Ｔ）（すなわちｘ（１Ｔ）＋ｃ（１Ｔ））、ｙ
（２Ｔ）（すなわちｘ（２Ｔ）＋ｃ（２Ｔ））、…の値
をとり、ｒ（ｋＴ）はｒ（０Ｔ）、ｒ（１Ｔ）（すなわ
ちｍ（０Ｔ）＋ｒ（０Ｔ））、ｒ（２Ｔ）（すなわちｍ
（１Ｔ）＋ｒ（１Ｔ））、…の値をとり、ｃ（ｋＴ）は
ｃ（０Ｔ）、ｃ（１Ｔ）（すなわちｒ（１Ｔ）の上位１
６ビット）、ｃ（２Ｔ）（すなわちｒ（２Ｔ）の上位１
６ビット）…の値をとる。例えば、今ｔ＝０（即ち０
Ｔ）で発生した８ビットのオフセット成分（量子化レベ
ルの値が２５５）を入力コードワードｘ（０）とする
と、ｒ（０）＝０（最初は０にリセットされているもの
とする）であり従ってｃ（０）＝０なので、ｙ（０）＝
２５５，ｍ（０）＝−２５５×２-10 となる。ｔ＝Ｔで
は、ｒ（Ｔ）＝−２５５×２-10 であり従ってｃ（Ｔ）
＝０なので、ｙ（Ｔ）＝２５５，ｍ（Ｔ）＝−２５５×
２-10 となる。ｔ＝２Ｔでは、ｒ（２Ｔ）＝−（２５５
×２-10 ＋２５５×２-10 ）であり従ってまだｃ（２
Ｔ）＝０なので、ｙ（２Ｔ）＝２５５，ｍ（Ｔ）＝−２
５５×２-10 となる。同様のくりかえしを行い、ｔ＝５
Ｔでｒ（５Ｔ）＝−５×（２５５×２-10 ），ｃ（５
Ｔ）＝−１となり、ｃの絶対値が始めて０より大きな値
となりｘに対する実質的な減算が始まり、ｙ（５Ｔ）＝
２５５−１，ｍ（５Ｔ）＝−（２５５−１）×２-10 と
なる。さらに減算をり繰り返しｔ＝５７５３Ｔ即ち５７
５３サンプリング目にｙの値は０に収斂する。
Ｔ）、ｍ（ｋＴ）、ｒ（ｋＴ）、およびｃ（ｋＴ）の時
間軸上の相互関係を示す図６を参照すると、周期Ｔのク
ロックパルス（Ａ／Ｄ変換器１１におけるサンプリング
パルス）が定義する時点ｔ1、ｔ2 、ｔ3 、…にそれぞ
れ至る期間に、ｘ（ｋＴ）はｘ（０Ｔ）、ｘ（１Ｔ）、
ｘ（２Ｔ）、…の値を取り、ｙ（ｋＴ）はｙ（０Ｔ）、
ｙ（１Ｔ）（すなわちｘ（１Ｔ）＋ｃ（１Ｔ））、ｙ
（２Ｔ）（すなわちｘ（２Ｔ）＋ｃ（２Ｔ））、…の値
をとり、ｒ（ｋＴ）はｒ（０Ｔ）、ｒ（１Ｔ）（すなわ
ちｍ（０Ｔ）＋ｒ（０Ｔ））、ｒ（２Ｔ）（すなわちｍ
（１Ｔ）＋ｒ（１Ｔ））、…の値をとり、ｃ（ｋＴ）は
ｃ（０Ｔ）、ｃ（１Ｔ）（すなわちｒ（１Ｔ）の上位１
６ビット）、ｃ（２Ｔ）（すなわちｒ（２Ｔ）の上位１
６ビット）…の値をとる。例えば、今ｔ＝０（即ち０
Ｔ）で発生した８ビットのオフセット成分（量子化レベ
ルの値が２５５）を入力コードワードｘ（０）とする
と、ｒ（０）＝０（最初は０にリセットされているもの
とする）であり従ってｃ（０）＝０なので、ｙ（０）＝
２５５，ｍ（０）＝−２５５×２-10 となる。ｔ＝Ｔで
は、ｒ（Ｔ）＝−２５５×２-10 であり従ってｃ（Ｔ）
＝０なので、ｙ（Ｔ）＝２５５，ｍ（Ｔ）＝−２５５×
２-10 となる。ｔ＝２Ｔでは、ｒ（２Ｔ）＝−（２５５
×２-10 ＋２５５×２-10 ）であり従ってまだｃ（２
Ｔ）＝０なので、ｙ（２Ｔ）＝２５５，ｍ（Ｔ）＝−２
５５×２-10 となる。同様のくりかえしを行い、ｔ＝５
Ｔでｒ（５Ｔ）＝−５×（２５５×２-10 ），ｃ（５
Ｔ）＝−１となり、ｃの絶対値が始めて０より大きな値
となりｘに対する実質的な減算が始まり、ｙ（５Ｔ）＝
２５５−１，ｍ（５Ｔ）＝−（２５５−１）×２-10 と
なる。さらに減算をり繰り返しｔ＝５７５３Ｔ即ち５７
５３サンプリング目にｙの値は０に収斂する。
【００１８】巡回型ディジタルフィルタの理論（V.Capp
ellini,A.G.Constantinides and P.Emiliani:Digital f
ilters and their applications,Academic Press 1978
参照）によると、並列１６ビットのコードワード列ｙ
（ｋＴ）および並列２６ビットのコードワード列ｍ（ｋ
Ｔ）のｚ変換による関数Ｙ（ｚ）およびＭ（ｚ）の関係
は、 Ｍ（ｚ）＝Ｙ（ｚ）＊（−２-10 ） （１） で表される。同様に、コードワード列ｒ（ｋＴ）のｚ変
換による関数Ｒ（ｚ）と式（１）のＭ（ｚ）との関係
は、 Ｒ（ｚ）＝（Ｚ-1／（１−Ｚ-1））＊Ｍ（ｚ） （２） で表される。この式（２）は、オフセット除去回路１２
のコード変換器２４、第２の加算器２５、および遅延回
路２６を含む部分が低域濾波器であることを示してい
る。したがって、遅延回路２６の出力ｒ（ｋＴ）の上位
１６ビットから成るコードワード列ｃ（ｋＴ）はオフセ
ットコードワード列として第１の加算器２０にフィード
バックされ入力コードワード列ｘ（ｋＴ）と加算される
ことにより、オフセット成分を除去できる。しかも巡回
型ディジタルフィルタの特性により、このオフセット成
分除去は０に収斂する。この収斂に要する時間（サンプ
リング周期Ｔの整数倍）はコード変換器２４における付
加ビットの数に依存する。なお、本発明によるオフセッ
ト除去回路１２の伝達関数Ｈ（ｚ）はコードワード列ｙ
（ｋＴ）およびｘ（ｋＴ）のｚ変換による関数Ｙ（ｚ）
およびＸ（ｚ）の比で表されるから、 Ｈ（ｚ）＝Ｙ（ｚ）／Ｘ（ｚ） ＝（１−Ｚ-1）／〔１−（１−２-10 ）Ｚ-1〕 （３） で表される。この式（３）は回路１２が高域通過濾波器
であることを示し、そのカットオフ周波数ｆｃは、サン
プリング周波数をｆｓとすると、 ｆｃ＝２-10 ×ｆｓ／２π （４） で与えられる。上述の実施例ではｆｓは４８ｋＨｚに選
んでいるのでカットオフ周波数ｆｃは約７．５Ｈｚとな
り可聴周波数の下限２０Ｈｚよりも十分に低い。
ellini,A.G.Constantinides and P.Emiliani:Digital f
ilters and their applications,Academic Press 1978
参照）によると、並列１６ビットのコードワード列ｙ
（ｋＴ）および並列２６ビットのコードワード列ｍ（ｋ
Ｔ）のｚ変換による関数Ｙ（ｚ）およびＭ（ｚ）の関係
は、 Ｍ（ｚ）＝Ｙ（ｚ）＊（−２-10 ） （１） で表される。同様に、コードワード列ｒ（ｋＴ）のｚ変
換による関数Ｒ（ｚ）と式（１）のＭ（ｚ）との関係
は、 Ｒ（ｚ）＝（Ｚ-1／（１−Ｚ-1））＊Ｍ（ｚ） （２） で表される。この式（２）は、オフセット除去回路１２
のコード変換器２４、第２の加算器２５、および遅延回
路２６を含む部分が低域濾波器であることを示してい
る。したがって、遅延回路２６の出力ｒ（ｋＴ）の上位
１６ビットから成るコードワード列ｃ（ｋＴ）はオフセ
ットコードワード列として第１の加算器２０にフィード
バックされ入力コードワード列ｘ（ｋＴ）と加算される
ことにより、オフセット成分を除去できる。しかも巡回
型ディジタルフィルタの特性により、このオフセット成
分除去は０に収斂する。この収斂に要する時間（サンプ
リング周期Ｔの整数倍）はコード変換器２４における付
加ビットの数に依存する。なお、本発明によるオフセッ
ト除去回路１２の伝達関数Ｈ（ｚ）はコードワード列ｙ
（ｋＴ）およびｘ（ｋＴ）のｚ変換による関数Ｙ（ｚ）
およびＸ（ｚ）の比で表されるから、 Ｈ（ｚ）＝Ｙ（ｚ）／Ｘ（ｚ） ＝（１−Ｚ-1）／〔１−（１−２-10 ）Ｚ-1〕 （３） で表される。この式（３）は回路１２が高域通過濾波器
であることを示し、そのカットオフ周波数ｆｃは、サン
プリング周波数をｆｓとすると、 ｆｃ＝２-10 ×ｆｓ／２π （４） で与えられる。上述の実施例ではｆｓは４８ｋＨｚに選
んでいるのでカットオフ周波数ｆｃは約７．５Ｈｚとな
り可聴周波数の下限２０Ｈｚよりも十分に低い。
【００１９】次に、データ変換器２４の他の例として、
並列１６ビットのコードワード列ｙ（ｋＴ）の各々のコ
ードワードと予め備えた１６ビットの負の係数値を有す
るコードパターンとを乗算し乗算結果を並列２６ビット
の２進コードワードｍ（ｋＴ）として出力する手法を述
べる。今、負の係数値を−Ｋとすると、前述の式（３）
は、 Ｈ（ｚ）＝Ｙ（ｚ）／Ｘ（ｚ） ＝（１−Ｚ-1）／〔１−（１−Ｋ）Ｚ-1〕 （５） で与えられる。この式（５）におけるカットオフ周波数
ｆｃは、サンプリング周波数をｆｓとすると、 ｆｃ＝Ｋ×ｆｓ／２π （６） で与えられる。係数値Ｋを十分小さな値にすれば、低域
遮断周波数ｆｃを音声帯域よりも十分に低くすることが
可能になる。
並列１６ビットのコードワード列ｙ（ｋＴ）の各々のコ
ードワードと予め備えた１６ビットの負の係数値を有す
るコードパターンとを乗算し乗算結果を並列２６ビット
の２進コードワードｍ（ｋＴ）として出力する手法を述
べる。今、負の係数値を−Ｋとすると、前述の式（３）
は、 Ｈ（ｚ）＝Ｙ（ｚ）／Ｘ（ｚ） ＝（１−Ｚ-1）／〔１−（１−Ｋ）Ｚ-1〕 （５） で与えられる。この式（５）におけるカットオフ周波数
ｆｃは、サンプリング周波数をｆｓとすると、 ｆｃ＝Ｋ×ｆｓ／２π （６） で与えられる。係数値Ｋを十分小さな値にすれば、低域
遮断周波数ｆｃを音声帯域よりも十分に低くすることが
可能になる。
【００２０】。
【００２１】
【発明の効果】以上説明したように本発明は、Ａ／Ｄ変
換器のオフセット値が構成要素の回路定数の温度変化等
に伴ない変化してもその変化を容易に吸収できる巡回
（recursive ）型（ＩＩＲ型）ディジタルフィルタを用
いた経済的なディジタルフィルタリング方式のオフセッ
ト除去回路を提供できる効果がある。
換器のオフセット値が構成要素の回路定数の温度変化等
に伴ない変化してもその変化を容易に吸収できる巡回
（recursive ）型（ＩＩＲ型）ディジタルフィルタを用
いた経済的なディジタルフィルタリング方式のオフセッ
ト除去回路を提供できる効果がある。
【図１】本発明のオフセット除去回路を含むディジタル
化オーディオ信号処理システムの一例を示すブロック図
である。
化オーディオ信号処理システムの一例を示すブロック図
である。
【図２】本発明のオフセット除去回路１２の一実施例の
ブロック図である。
ブロック図である。
【図３】図２におけるデータ変換回路２４の一例のブロ
ック図である。
ック図である。
【図４】図２における分岐回路２８のブロック図であ
る。
る。
【図５】この実施例の動作フロー図である。
【図６】この実施例のタイムチャートである。
１１ Ａ／Ｄ変換器 １２ オフセット除去回路 １３ ディジタル信号処理装置 １４ Ｄ／Ａ変換器 ２０ 第１の加算器 ２４ コード変換器 ２５ 第２の加算器 ２６ 遅延回路 ２８ 分岐回路 ３１ 加算回路 ３２ 論理反転回路 ３３ コードパターン発生回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/00 - 1/88 H03H 17/04
Claims (4)
- 【請求項１】入力アナログ音声周波数信号のＡ／Ｄ変換
のためのサンプリングパルスと等しいサンプリング周期
で入力される各各がビット数Ｂのコードから成る入力コ
ードワード列ｘ（ｋＴ）（ｋは整数、Ｔはサンプリング
周期）と前記サンプリング周期で供給されるビット数Ｂ
のオフセット除去コードワード列ｃ（ｋＴ）とを加算し
前記サンプリング周期でオフセット除去ずみの出力コー
ドワード列ｙ（ｋＴ）を生ずる第１の加算器と、前記出
力コードワード列ｙ（ｋＴ）のコードワードｙの各々の
各ビットを論理反転し論理反転ずみのコードワードｙの
ＬＳＢ（Least Significant Bit ）にビット“１”を加
算してコードワードｙ１を生成し前記コードワードｙ１
の上位にビット数Ａを拡張するとともに拡張された前記
Ａビットには前記コードワードｙ１のＭＳＢ（Most Sig
nificant Bit）の２進値をセットしビット数（Ａ＋Ｂ）
のコードワード列ｍ（ｋＴ）として出力するコード変換
器と、前記コードワード列ｍ（ｋＴ）と前記ビット数
（Ａ＋Ｂ）のコードワード列ｒ（ｋＴ）を加算しビット
数（Ａ＋Ｂ）のコードワード列ｑ（ｋＴ）を出力する第
２の加算器と、前記コードワード列ｑ（ｋＴ）を前記サ
ンプリング周期Ｔだけ遅延させ前記コードワード列ｒ
（ｋＴ）を出力する遅延回路と、前記コードワード列ｒ
（ｋＴ）における上位の前記Ｂビットを前記オフセット
除去コードワード列ｃ（ｋＴ）として出力する分岐回路
とから成るＡ／Ｄ変換器のＤＣオフセット除去回路。 - 【請求項２】入力アナログ音声周波数信号のＡ／Ｄ変換
のためのサンプリングパルスと等しいサンプリング周期
で入力される各各がビット数Ｂのコードからなる入力コ
ードワード列ｘ（ｋＴ）（ｋは整数、Ｔはサンプリング
周期）と前記サンプリング周期で供給されるビット数Ｂ
のオフセット除去コードワード列ｃ（ｋＴ）とを加算し
前記サンプリング周期でオフセット除去ずみの出力コー
ドワード列ｙ（ｋＴ）を生ずる第１の加算器と、前記出
力コードワード列ｙ（ｋＴ）のコードワードの各々の各
ビットとビット数Ｂの負の所定係数値との乗算を行いそ
の乗算結果における上位（Ａ＋Ｂ）ビットのコードワー
ド列ｍ（ｋＴ）を生ずるコード変換器と、前記コードワ
ード列ｍ（ｋＴ）と前記ビット数（Ａ＋Ｂ）のコードワ
ード列ｒ（ｋＴ）を加算し前記ビット数（Ａ＋Ｂ）のコ
ードワード列ｑ（ｋＴ）を生ずる第２の加算器と、前記
コードワード列ｑ（ｋＴ）を前記サンプリング周期Ｔだ
け遅延させ前記コードワード列ｒ（ｋＴ）を生ずる遅延
回路と、前記コードワード列ｒ（ｋＴ）における上位の
前記Ｂビットを前記オフセット除去コードワード列ｃ
（ｋＴ）として生ずる分岐回路とから成るＡ／Ｄ変換器
のＤＣオフセット除去回路。 - 【請求項３】前記ビット数Ｂが１６、Ａが１０である請
求項１記載のＤＣオフセット除去回路。 - 【請求項４】前記ビット数Ｂが１６、Ａが１０である請
求項２記載のＤＣオフセット除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21668792A JP2970240B2 (ja) | 1991-09-06 | 1992-08-14 | Ａ／ｄ変換器のｄｃオフセット除去回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22748591 | 1991-09-06 | ||
| JP3-227485 | 1991-09-06 | ||
| JP21668792A JP2970240B2 (ja) | 1991-09-06 | 1992-08-14 | Ａ／ｄ変換器のｄｃオフセット除去回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05227027A JPH05227027A (ja) | 1993-09-03 |
| JP2970240B2 true JP2970240B2 (ja) | 1999-11-02 |
Family
ID=26521573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21668792A Expired - Fee Related JP2970240B2 (ja) | 1991-09-06 | 1992-08-14 | Ａ／ｄ変換器のｄｃオフセット除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970240B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100492988B1 (ko) * | 1997-10-28 | 2005-09-16 | 삼성전자주식회사 | 아날로그-디지탈변환회로 |
-
1992
- 1992-08-14 JP JP21668792A patent/JP2970240B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05227027A (ja) | 1993-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990727 |
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