JPH08250980A - Ｆｉｒフィルタのアーキテクチャー - Google Patents
ＦｉｒフィルタのアーキテクチャーInfo
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- JPH08250980A JPH08250980A JP8000106A JP10696A JPH08250980A JP H08250980 A JPH08250980 A JP H08250980A JP 8000106 A JP8000106 A JP 8000106A JP 10696 A JP10696 A JP 10696A JP H08250980 A JPH08250980 A JP H08250980A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 消費電力が少なくかつ高速で動作するＦＩＲ
フィルタのアーキテクチャーを提供する。 【解決手段】 ＦＩＲフィルタ１０は加算器１２、複数
の乗算器１４〜２２、複数のマルチプレクサ２４〜３
２、複数のサンプル・ホールド回路３４〜４２、係数レ
ジスタ４４を含んでいる。サンプル・ホールド回路３４
〜４２の出力信号１〜５の少なくとも２つは、ラウンド
ロビン方式により乗算器１４〜２２の少なくとも２つに
多重転送される。乗算器１４〜２２は、多重転送された
サンプル・ホールド回路の出力信号１〜５と乗算するた
めに、第２の信号として係数レジスタ４６から固定され
た係数信号Ｃ1 〜Ｃ5 を受信する。加算器はＦＩＲフィ
ルタ１０の最終出力を発生させる。
フィルタのアーキテクチャーを提供する。 【解決手段】 ＦＩＲフィルタ１０は加算器１２、複数
の乗算器１４〜２２、複数のマルチプレクサ２４〜３
２、複数のサンプル・ホールド回路３４〜４２、係数レ
ジスタ４４を含んでいる。サンプル・ホールド回路３４
〜４２の出力信号１〜５の少なくとも２つは、ラウンド
ロビン方式により乗算器１４〜２２の少なくとも２つに
多重転送される。乗算器１４〜２２は、多重転送された
サンプル・ホールド回路の出力信号１〜５と乗算するた
めに、第２の信号として係数レジスタ４６から固定され
た係数信号Ｃ1 〜Ｃ5 を受信する。加算器はＦＩＲフィ
ルタ１０の最終出力を発生させる。
Description
【０００１】
【発明の属する技術分野】本発明は一般に信号処理に関
し、より詳細にはＦＩＲフィルタアーキテクチャーの改
善に関する。
し、より詳細にはＦＩＲフィルタアーキテクチャーの改
善に関する。
【０００２】
【発明が解決しようとする課題】ディジタルフィルタ
は、ますます多くの電子デバイスで使用されている。普
通に使用されるディジタルフィルタのタイプの１つは、
有限インパルス応答（finite impulse response:ＦＩ
Ｒ）フィルタである。
は、ますます多くの電子デバイスで使用されている。普
通に使用されるディジタルフィルタのタイプの１つは、
有限インパルス応答（finite impulse response:ＦＩ
Ｒ）フィルタである。
【０００３】有限インパルス応答フィルタは、標本化さ
れたデータに使用するフィルタであって、そのインパル
ス応答に特徴がある。入力信号は、離散的時系列（desc
retetime sequence）のアナログデータあるいはディジ
タルデータであり、出力信号も離散的な時系列であり、
この時系列は、入力系列とフィルタのインパルス応答と
のたたみ込み（convolution ）である。入力標本Ｖ
i ［ｎ］と出力標本Ｖo ［ｎ］との間の関係は次式によ
って与えられる。
れたデータに使用するフィルタであって、そのインパル
ス応答に特徴がある。入力信号は、離散的時系列（desc
retetime sequence）のアナログデータあるいはディジ
タルデータであり、出力信号も離散的な時系列であり、
この時系列は、入力系列とフィルタのインパルス応答と
のたたみ込み（convolution ）である。入力標本Ｖ
i ［ｎ］と出力標本Ｖo ［ｎ］との間の関係は次式によ
って与えられる。
【数１】 Ｚ変換を行うと、前に示した関係は、
【数２】 と表される。係数ベクトルＡ0 ．．．． ＡN-1 は、
普通、フィルタのタップ重み（tap weight）と呼ばれて
いる。このフィルタのインパルス応答の中には、フィー
ドバックがないため、ＦＩＲフィルタはオールゼロフィ
ルタである。オールゼロフィルタとは、周波数領域にゼ
ロを送って配置することによって応答が形成されること
を意味している。このクラスのフィルタによる適応型フ
ィルタ構造体を実現することは容易である。
普通、フィルタのタップ重み（tap weight）と呼ばれて
いる。このフィルタのインパルス応答の中には、フィー
ドバックがないため、ＦＩＲフィルタはオールゼロフィ
ルタである。オールゼロフィルタとは、周波数領域にゼ
ロを送って配置することによって応答が形成されること
を意味している。このクラスのフィルタによる適応型フ
ィルタ構造体を実現することは容易である。
【０００４】ＦＩＲフィルタは、周波数領域あるいはデ
ィジタル領域で実現することができる。アナログＦＩＲ
フィルタを実現するには、アナログ乗算器を使用してタ
ップ重みと入力信号標本との乗算を実行し、アナログ加
算器を使用して各項を加算するのが普通である。ディジ
タルＦＩＲフィルタを実現する場合、普通、タップ重み
と入力信号標本との乗算は、方程式１の各項の加算とと
もに、ディジタル的に実行される。
ィジタル領域で実現することができる。アナログＦＩＲ
フィルタを実現するには、アナログ乗算器を使用してタ
ップ重みと入力信号標本との乗算を実行し、アナログ加
算器を使用して各項を加算するのが普通である。ディジ
タルＦＩＲフィルタを実現する場合、普通、タップ重み
と入力信号標本との乗算は、方程式１の各項の加算とと
もに、ディジタル的に実行される。
【０００５】通常、ディジタルＦＩＲフィルタは、アナ
ログＦＩＲフィルタよりも信号対雑音比の高い出力信号
を発生するが、いくつかの用途にはディジタルＦＩＲフ
ィルタを使用することができない。たとえば、通常アナ
ログＦＩＲフィルタはディジタルＦＩＲフィルタよりも
ずっと高速で動作する。したがって、アナログＦＩＲフ
ィルタは、たとえば、磁気ディスクドライブの読出しチ
ャネル、無線機、モデム、通信チャネルなど、高速の用
途に最も一般に使用される。しかし、アナログＦＩＲフ
ィルタに使用する場合、既存のＦＩＲフィルタアーキテ
クチャーには各種の欠点がある。
ログＦＩＲフィルタよりも信号対雑音比の高い出力信号
を発生するが、いくつかの用途にはディジタルＦＩＲフ
ィルタを使用することができない。たとえば、通常アナ
ログＦＩＲフィルタはディジタルＦＩＲフィルタよりも
ずっと高速で動作する。したがって、アナログＦＩＲフ
ィルタは、たとえば、磁気ディスクドライブの読出しチ
ャネル、無線機、モデム、通信チャネルなど、高速の用
途に最も一般に使用される。しかし、アナログＦＩＲフ
ィルタに使用する場合、既存のＦＩＲフィルタアーキテ
クチャーには各種の欠点がある。
【０００６】既存のアナログＦＩＲフィルタを実現する
方法の１つに、アナログ遅延線を使用したアーキテクチ
ャーがある。普通このアーキテクチャーには、アナログ
遅延線、アナログ乗算器、Ｎ入力のアナログ加算ブロッ
クが含まれている。フィルタの出力は、入力ベクトルと
係数ベクトルとの内積を合計したものである。通常アナ
ログ遅延線は、アナログ・サンプル・ホールド増幅器の
チェインで構成されている。各サンプル・ホールド増幅
器は、チェインの中の前方にあるサンプル・ホールド増
幅器のホールド時間中に標本化を行う。遅延線を使用し
たアーキテクチャーを使用したときの問題点は、標本化
の過程で、ある量の雑音、オフセット、歪が信号に生じ
ることである。アナログ信号がサンプル・ホールド増幅
器のチェインを通過すると、許容不能なレベルの歪が生
じることが多い。
方法の１つに、アナログ遅延線を使用したアーキテクチ
ャーがある。普通このアーキテクチャーには、アナログ
遅延線、アナログ乗算器、Ｎ入力のアナログ加算ブロッ
クが含まれている。フィルタの出力は、入力ベクトルと
係数ベクトルとの内積を合計したものである。通常アナ
ログ遅延線は、アナログ・サンプル・ホールド増幅器の
チェインで構成されている。各サンプル・ホールド増幅
器は、チェインの中の前方にあるサンプル・ホールド増
幅器のホールド時間中に標本化を行う。遅延線を使用し
たアーキテクチャーを使用したときの問題点は、標本化
の過程で、ある量の雑音、オフセット、歪が信号に生じ
ることである。アナログ信号がサンプル・ホールド増幅
器のチェインを通過すると、許容不能なレベルの歪が生
じることが多い。
【０００７】入力信号を複数回標本化しないアナログＦ
ＩＲフィルタアーキテクチャーは、入力信号をラウンド
ロビン方式で（in a round robin manner ）標本化する
アーキテクチャーである。このタイプのアーキテクチャ
ーにおいては、信号はラウンドロビン方式で標本化さ
れ、１つのサンプル・ホールド増幅器から次のサンプル
・ホールド増幅器に誤差が累加されることが防止されて
いる。各サンプル・ホールド増幅器の出力は、アナログ
増幅器に接続される。遅れをシミュレートするため、サ
ンプル・ホールド増幅器の出力は、クロックサイクルご
とにシャッフルされる一連のタップ重みと、アナログ乗
算器の中で乗算される。たとえば、３タップのフィルタ
では、あるサンプル・ホールド増幅器の出力は、標本化
の後の第１のクロックサイクル中にタップ重みＡ0 と乗
算され、標本化の後の第２のクロックサイクル中にタッ
プ重みＡ1 と乗算され、標本化の後の第３のクロックサ
イクル中にタップ重みＡ3 と乗算される。
ＩＲフィルタアーキテクチャーは、入力信号をラウンド
ロビン方式で（in a round robin manner ）標本化する
アーキテクチャーである。このタイプのアーキテクチャ
ーにおいては、信号はラウンドロビン方式で標本化さ
れ、１つのサンプル・ホールド増幅器から次のサンプル
・ホールド増幅器に誤差が累加されることが防止されて
いる。各サンプル・ホールド増幅器の出力は、アナログ
増幅器に接続される。遅れをシミュレートするため、サ
ンプル・ホールド増幅器の出力は、クロックサイクルご
とにシャッフルされる一連のタップ重みと、アナログ乗
算器の中で乗算される。たとえば、３タップのフィルタ
では、あるサンプル・ホールド増幅器の出力は、標本化
の後の第１のクロックサイクル中にタップ重みＡ0 と乗
算され、標本化の後の第２のクロックサイクル中にタッ
プ重みＡ1 と乗算され、標本化の後の第３のクロックサ
イクル中にタップ重みＡ3 と乗算される。
【０００８】このアーキテクチャーの問題点は、ディジ
タルタップ重みをクロックサイクルごとにシャッフルす
る必要があることである。したがって、クロックサイク
ルごとに多数の信号をスイッチする必要がある。たとえ
ば、６ビットのディジタル・アナログ変換器を使用する
９タップフィルタでは、クロックサイクルごとに５４個
の信号がスイッチされる。特に完全にＣＭＯＳレベルの
信号の場合、大量のスイッチング動作により大量の電力
が消費される。その上、スイッチング雑音がかなり大き
いため、フィルタの性能に影響することもある。オーバ
ラップするクロックが必要なある種のディジタル・アナ
ログ変換器（ＤＡＣ）回路を実現するには、真の信号お
よびコンプリメント信号（complement signal ）の両方
が必要になる。そうすると、シャッフルする信号の数が
２倍になり、電力の消費とディジタル雑音の発生が増加
する。それだけでなく、クロックサイクルごとに係数を
シャッフルすることは、ＤＡＣの整定時間（settling t
ime ）に大きな負担をかけることになる。高速ＤＡＣが
より多くの電力を消費するのと同様、整定時間をより短
くすることは、より多くの電力を消費して達成できるの
である。
タルタップ重みをクロックサイクルごとにシャッフルす
る必要があることである。したがって、クロックサイク
ルごとに多数の信号をスイッチする必要がある。たとえ
ば、６ビットのディジタル・アナログ変換器を使用する
９タップフィルタでは、クロックサイクルごとに５４個
の信号がスイッチされる。特に完全にＣＭＯＳレベルの
信号の場合、大量のスイッチング動作により大量の電力
が消費される。その上、スイッチング雑音がかなり大き
いため、フィルタの性能に影響することもある。オーバ
ラップするクロックが必要なある種のディジタル・アナ
ログ変換器（ＤＡＣ）回路を実現するには、真の信号お
よびコンプリメント信号（complement signal ）の両方
が必要になる。そうすると、シャッフルする信号の数が
２倍になり、電力の消費とディジタル雑音の発生が増加
する。それだけでなく、クロックサイクルごとに係数を
シャッフルすることは、ＤＡＣの整定時間（settling t
ime ）に大きな負担をかけることになる。高速ＤＡＣが
より多くの電力を消費するのと同様、整定時間をより短
くすることは、より多くの電力を消費して達成できるの
である。
【０００９】上に説明した先行技術による２つのアナロ
グＦＩＲフィルタ構造体は、直接構成（direct form ）
ＦＩＲフィルタの設計（implementation）として知られ
ている。これに代わるフィルタの設計は交差構成（tran
spose-form）ＦＩＲフィルタアーキテクチャーと呼ばれ
ている。交差構成ＦＩＲフィルタにおいては、入力信号
はすべてのタップ係数と乗算され、各タップの遅延した
出力（delayed version ）は、出力でいっしょに合成さ
れてフィルタの最終出力を形成する。積分器は、Ｎタッ
プフィルタに対してＮクロックサイクルでフィルタ最終
出力を積分する。各クロックサイクル中に、ラウンドロ
ビン方式で新しい乗算ＤＡＣ（multiplying DAC ）がス
イッチされ、積分器ブロックの積分コンデンサに蓄積さ
れる。このＦＩＲフィルタアーキテクチャーでは、各乗
算ＤＡＣの入力でタップ係数をシャッフルすることは不
要である。
グＦＩＲフィルタ構造体は、直接構成（direct form ）
ＦＩＲフィルタの設計（implementation）として知られ
ている。これに代わるフィルタの設計は交差構成（tran
spose-form）ＦＩＲフィルタアーキテクチャーと呼ばれ
ている。交差構成ＦＩＲフィルタにおいては、入力信号
はすべてのタップ係数と乗算され、各タップの遅延した
出力（delayed version ）は、出力でいっしょに合成さ
れてフィルタの最終出力を形成する。積分器は、Ｎタッ
プフィルタに対してＮクロックサイクルでフィルタ最終
出力を積分する。各クロックサイクル中に、ラウンドロ
ビン方式で新しい乗算ＤＡＣ（multiplying DAC ）がス
イッチされ、積分器ブロックの積分コンデンサに蓄積さ
れる。このＦＩＲフィルタアーキテクチャーでは、各乗
算ＤＡＣの入力でタップ係数をシャッフルすることは不
要である。
【００１０】しかしながら、本アーキテクチャーに関す
る問題点は、積分器と乗算ＤＡＣの回路設計（circuit
implementation）にある。速度を速くしかつ電力消費を
少なくするため、通常、電流型（current-based ）の乗
算ＤＡＣが使用される。ついで加算を実行するため、乗
算ＤＡＣが発生した電流は、Ｎクロックサイクルで電荷
を合計するコンデンサにスイッチされる。このような回
路設計をすると、より速い速度が得られるけれども、ス
イッチングの過渡現象が積分されることとクロックジッ
ターとによってフィルタの性能は大きく低下する。
る問題点は、積分器と乗算ＤＡＣの回路設計（circuit
implementation）にある。速度を速くしかつ電力消費を
少なくするため、通常、電流型（current-based ）の乗
算ＤＡＣが使用される。ついで加算を実行するため、乗
算ＤＡＣが発生した電流は、Ｎクロックサイクルで電荷
を合計するコンデンサにスイッチされる。このような回
路設計をすると、より速い速度が得られるけれども、ス
イッチングの過渡現象が積分されることとクロックジッ
ターとによってフィルタの性能は大きく低下する。
【００１１】
【課題を解決する手段】このように、既存のアーキテク
チャーに比較して電力の消費が少なく、回路設計が容易
で、ダイナミックレンジと直線性に関するフィルタの性
能が改善された高速ＦＩＲフィルタアーキテクチャーの
ニーズが生まれた。本発明は、先行技術の問題点を回避
しつつ、これらの利点を達成している。本発明の１つの
側面は、複数の乗算器、複数のマルチプレクサ、複数の
サンプル・ホールド回路を含むＦＩＲフィルタアーキテ
クチャーである。複数のサンプル・ホールド回路の出力
信号は、ラウンドロビン方式で少なくとも２つの乗算器
に多重転送される（multiplexed ）。乗算器は、多重転
送されたサンプル・ホールド回路出力信号と乗算するタ
ップ係数信号を、第２の入力として受信する。
チャーに比較して電力の消費が少なく、回路設計が容易
で、ダイナミックレンジと直線性に関するフィルタの性
能が改善された高速ＦＩＲフィルタアーキテクチャーの
ニーズが生まれた。本発明は、先行技術の問題点を回避
しつつ、これらの利点を達成している。本発明の１つの
側面は、複数の乗算器、複数のマルチプレクサ、複数の
サンプル・ホールド回路を含むＦＩＲフィルタアーキテ
クチャーである。複数のサンプル・ホールド回路の出力
信号は、ラウンドロビン方式で少なくとも２つの乗算器
に多重転送される（multiplexed ）。乗算器は、多重転
送されたサンプル・ホールド回路出力信号と乗算するタ
ップ係数信号を、第２の入力として受信する。
【００１２】本発明には多数の重要な技術的利点があ
る。第１に、既存のラウンドロビン標本化アーキテクチ
ャーと異なり、本発明には係数をシャッフルする必要が
ない。そのかわり、サンプル・ホールド回路の出力を多
重転送することができ、各クロックサイクル中にスイッ
チしなければならない信号の数が少なくなっている。ま
た、ＮＭＯＳスイッチを使用して本発明を実現すること
ができる。その理由は、完全にＣＭＯＳレベルのディジ
タル出力を処理するＣＭＯＳスイッチを使用する必要が
ないからである。本発明の別の重要な技術的利点は、Ｄ
ＡＣの複雑さが減ることである。その理由は、各乗算Ｄ
ＡＣが専用のタップ係数を備えているからである。一定
範囲の係数を収容するため、各ＤＡＣを個別に丁度よい
大きさにすることができる。
る。第１に、既存のラウンドロビン標本化アーキテクチ
ャーと異なり、本発明には係数をシャッフルする必要が
ない。そのかわり、サンプル・ホールド回路の出力を多
重転送することができ、各クロックサイクル中にスイッ
チしなければならない信号の数が少なくなっている。ま
た、ＮＭＯＳスイッチを使用して本発明を実現すること
ができる。その理由は、完全にＣＭＯＳレベルのディジ
タル出力を処理するＣＭＯＳスイッチを使用する必要が
ないからである。本発明の別の重要な技術的利点は、Ｄ
ＡＣの複雑さが減ることである。その理由は、各乗算Ｄ
ＡＣが専用のタップ係数を備えているからである。一定
範囲の係数を収容するため、各ＤＡＣを個別に丁度よい
大きさにすることができる。
【００１３】各クロックサイクルで係数のシャッフルを
実行しないので、ＤＡＣの整定速度に関する必要条件は
小さくなる。整定速度に関する必要条件が小さくなる
と、電力の消費が少なくなる。すべてのフィルタ出力に
対する係数乗算器を同じにできるから、パターンによっ
て決まる誤差を小さくすることができる。本発明のアー
キテクチャーは、交差構成ＦＩＲフィルタの代わりに直
接構成ＦＩＲフィルタを実現しているので、出力積分器
を必要としない。結果として、本発明によりフィルタの
性能が改善する。
実行しないので、ＤＡＣの整定速度に関する必要条件は
小さくなる。整定速度に関する必要条件が小さくなる
と、電力の消費が少なくなる。すべてのフィルタ出力に
対する係数乗算器を同じにできるから、パターンによっ
て決まる誤差を小さくすることができる。本発明のアー
キテクチャーは、交差構成ＦＩＲフィルタの代わりに直
接構成ＦＩＲフィルタを実現しているので、出力積分器
を必要としない。結果として、本発明によりフィルタの
性能が改善する。
【００１４】
【発明の実施の形態】本発明とその利点をより完全に理
解するため、添付の図面とともに以下に述べる説明を参
照されたい。
解するため、添付の図面とともに以下に述べる説明を参
照されたい。
【００１５】添付図面の図１、２を参照することによ
り、本発明とその利点を最もよく理解できるであろう。
なお、各図面中、同じ参照番号は、同じかつ対応する部
品に使用されている。
り、本発明とその利点を最もよく理解できるであろう。
なお、各図面中、同じ参照番号は、同じかつ対応する部
品に使用されている。
【００１６】図１は、本発明の教示に従ってつくられた
ＦＩＲフィルタ１０の１つの実施例を示している。ＦＩ
Ｒフィルタ１０は、加算器１２、乗算器１４〜２２、マ
ルチプレクサ２４〜３２、サンプル・ホールド回路３４
〜４２、係数レジスタ４４を含んでいる。本発明は望ま
しくは、アナログフィルタの設計に使用できるが、ディ
ジタルＦＩＲフィルタの設計にも使用できる。主として
アナログ部品を使用するアナログ設計に従って、本発明
を以下に説明する。アナログ部品の代わりに等価なディ
ジタル部品を使用できる。
ＦＩＲフィルタ１０の１つの実施例を示している。ＦＩ
Ｒフィルタ１０は、加算器１２、乗算器１４〜２２、マ
ルチプレクサ２４〜３２、サンプル・ホールド回路３４
〜４２、係数レジスタ４４を含んでいる。本発明は望ま
しくは、アナログフィルタの設計に使用できるが、ディ
ジタルＦＩＲフィルタの設計にも使用できる。主として
アナログ部品を使用するアナログ設計に従って、本発明
を以下に説明する。アナログ部品の代わりに等価なディ
ジタル部品を使用できる。
【００１７】図１の実施例に示すように、ＦＩＲフィル
タ１０は５タップフィルタである。好適実施例は５タッ
プフィルタについて説明されているが、ＦＩＲフィルタ
１０は、どんなタップ数でも使用することができる。同
様にマルチプレクサ２４〜３２とサンプル・ホールド回
路３４〜４２の数は、ＦＩＲフィルタ１０のタップの数
に等しいが、本発明のアーキテクチャーを使用すれば、
もっと多くのあるいはもっと少ないマルチプレクサ２４
〜３２及び／或いはサンプル・ホールド回路３４〜４２
を５タップフィルタに使用できるであろう。
タ１０は５タップフィルタである。好適実施例は５タッ
プフィルタについて説明されているが、ＦＩＲフィルタ
１０は、どんなタップ数でも使用することができる。同
様にマルチプレクサ２４〜３２とサンプル・ホールド回
路３４〜４２の数は、ＦＩＲフィルタ１０のタップの数
に等しいが、本発明のアーキテクチャーを使用すれば、
もっと多くのあるいはもっと少ないマルチプレクサ２４
〜３２及び／或いはサンプル・ホールド回路３４〜４２
を５タップフィルタに使用できるであろう。
【００１８】乗算器ごとに１つのタップ係数信号が固定
されている複数の乗算器１４〜２２に、複数の固定タッ
プ係数信号（fixed tap coefficient signal）Ｃ1 〜Ｃ
5 を供給することにより、本発明の利点が得られる。複
数のサンプル・ホールド回路の出力信号１〜５の出力
は、ラウンドロビン方式で乗算器１４〜２２に多重転送
される。他の実施例においては、サンプル・ホールド回
路の出力信号は、全乗算器１４〜２２よりも少ない数の
乗算器に多重転送できる。
されている複数の乗算器１４〜２２に、複数の固定タッ
プ係数信号（fixed tap coefficient signal）Ｃ1 〜Ｃ
5 を供給することにより、本発明の利点が得られる。複
数のサンプル・ホールド回路の出力信号１〜５の出力
は、ラウンドロビン方式で乗算器１４〜２２に多重転送
される。他の実施例においては、サンプル・ホールド回
路の出力信号は、全乗算器１４〜２２よりも少ない数の
乗算器に多重転送できる。
【００１９】加算器１２は、たとえば、５つのアナログ
入力を受信して１つのアナログ出力を発生させるアナロ
グ加算器でよい。これに代わる方法として、加算器１２
は、アナログ入力を受信してディジタル出力を発生させ
るＤＡＣを含むアナログ加算器でもよい。同様に加算器
１２は、複数のディジタル入力から１つのディジタル出
力を発生させるか、複数のディジタル入力から１つのア
ナログ出力を発生させてもよい。加算器１２の出力、Ｖ
out はＦＩＲフィルタ１０が発生させる出力信号という
ことになる。本実施例においては、加算器１２に対する
各入力は乗算器１４〜２２の１つの出力に接続してい
る。加算器１２の出力に別のサンプル・ホールド回路を
接続して、ＦＩＲフィルタ１０を安定にしてもよい。
入力を受信して１つのアナログ出力を発生させるアナロ
グ加算器でよい。これに代わる方法として、加算器１２
は、アナログ入力を受信してディジタル出力を発生させ
るＤＡＣを含むアナログ加算器でもよい。同様に加算器
１２は、複数のディジタル入力から１つのディジタル出
力を発生させるか、複数のディジタル入力から１つのア
ナログ出力を発生させてもよい。加算器１２の出力、Ｖ
out はＦＩＲフィルタ１０が発生させる出力信号という
ことになる。本実施例においては、加算器１２に対する
各入力は乗算器１４〜２２の１つの出力に接続してい
る。加算器１２の出力に別のサンプル・ホールド回路を
接続して、ＦＩＲフィルタ１０を安定にしてもよい。
【００２０】本実施例においては、乗算器１４〜２２は
乗算ＤＡＣである。乗算器１４〜２２は１つのディジタ
ル入力と１つのアナログ入力を受信して、前記ディジタ
ル入力をアナログ値に変換し、２つの入力のアナログの
積を発生させる。また乗算器１４〜２２は、アナログあ
るいはディジタル入力と、アナログあるいはディジタル
出力とが組合わされた乗算器ならばどんなタイプでもよ
い。
乗算ＤＡＣである。乗算器１４〜２２は１つのディジタ
ル入力と１つのアナログ入力を受信して、前記ディジタ
ル入力をアナログ値に変換し、２つの入力のアナログの
積を発生させる。また乗算器１４〜２２は、アナログあ
るいはディジタル入力と、アナログあるいはディジタル
出力とが組合わされた乗算器ならばどんなタイプでもよ
い。
【００２１】乗算器１４〜２２の１つの入力は係数信号
Ｃ1 〜Ｃ5 を受信する。たとえば、乗算器１４には係数
信号Ｃ1 を受信する入力がある。本実施例においては、
係数信号Ｃ1 は６ビットのディジタル値である。しか
し、係数信号Ｃ1 は、どんなビット数を使用してもよ
く、あるいはアナログ信号でもよいのである。また係数
信号Ｃ1 に、係数信号Ｃ2 〜Ｃ5 とは異なるビット数を
使用してもよい。同様に、係数信号Ｃ1 〜Ｃ5 の中のい
くつかの係数信号はディジタル信号でよく、他の係数信
号はアナログ信号でもよい。
Ｃ1 〜Ｃ5 を受信する。たとえば、乗算器１４には係数
信号Ｃ1 を受信する入力がある。本実施例においては、
係数信号Ｃ1 は６ビットのディジタル値である。しか
し、係数信号Ｃ1 は、どんなビット数を使用してもよ
く、あるいはアナログ信号でもよいのである。また係数
信号Ｃ1 に、係数信号Ｃ2 〜Ｃ5 とは異なるビット数を
使用してもよい。同様に、係数信号Ｃ1 〜Ｃ5 の中のい
くつかの係数信号はディジタル信号でよく、他の係数信
号はアナログ信号でもよい。
【００２２】本実施例においては、係数レジスタ４４が
係数信号Ｃ1 〜Ｃ5 を供給する。係数レジスタ４４は、
（明確には示されていない）外部の供給源から係数信号
Ｃ1〜Ｃ5 のデータ値を受信できるプログラマブルレジ
スタでよい。プログラマブル係数レジスタ４４を使用す
ることにより、プログラマブル多タップ（programmable
multi-tap）ＦＩＲフィルタ集積回路をつくることがで
きる。本実施例においては、ＦＩＲ係数レジスタ４４
は、係数信号Ｃ1 〜Ｃ5 として６ビットのディジタル出
力を発生させる。
係数信号Ｃ1 〜Ｃ5 を供給する。係数レジスタ４４は、
（明確には示されていない）外部の供給源から係数信号
Ｃ1〜Ｃ5 のデータ値を受信できるプログラマブルレジ
スタでよい。プログラマブル係数レジスタ４４を使用す
ることにより、プログラマブル多タップ（programmable
multi-tap）ＦＩＲフィルタ集積回路をつくることがで
きる。本実施例においては、ＦＩＲ係数レジスタ４４
は、係数信号Ｃ1 〜Ｃ5 として６ビットのディジタル出
力を発生させる。
【００２３】係数レジスタ４４に代替できるものは、
（明確には示されていない）複数の係数回路である。各
係数回路は、各係数信号がＦＩＲ係数を表す係数信号
（Ｃ1 〜Ｃ5 ）を、その出力端子に発生させることがで
きる。つぎに、かかる係数回路の出力は、乗算器１４〜
２２の入力に接続できる。かかる係数回路は、ハードワ
イヤで接続されるか、あるいはプログラムで組むことが
できるか、のいずれかでよい。
（明確には示されていない）複数の係数回路である。各
係数回路は、各係数信号がＦＩＲ係数を表す係数信号
（Ｃ1 〜Ｃ5 ）を、その出力端子に発生させることがで
きる。つぎに、かかる係数回路の出力は、乗算器１４〜
２２の入力に接続できる。かかる係数回路は、ハードワ
イヤで接続されるか、あるいはプログラムで組むことが
できるか、のいずれかでよい。
【００２４】サンプル・ホールド回路３４〜４２は、そ
れぞれ入力信号ＶINを受信する。Ｖ INは、たとえば、Ｆ
ＩＲフィルタ１０でフィルタされた入力信号でよい。サ
ンプル・ホールド回路３４〜４２のタイミングは、（明
確には示されていない）１つあるいはそれ以上の外部ク
ロック信号によって制御できる。各サンプル・ホールド
回路３４〜４２の出力を、マルチプレクサ２４〜３２の
１つあるいはそれ以上に接続することができる。
れぞれ入力信号ＶINを受信する。Ｖ INは、たとえば、Ｆ
ＩＲフィルタ１０でフィルタされた入力信号でよい。サ
ンプル・ホールド回路３４〜４２のタイミングは、（明
確には示されていない）１つあるいはそれ以上の外部ク
ロック信号によって制御できる。各サンプル・ホールド
回路３４〜４２の出力を、マルチプレクサ２４〜３２の
１つあるいはそれ以上に接続することができる。
【００２５】図１に示すように、各サンプル・ホールド
回路３４〜４２は各マルチプレクサ２４〜３２の１つの
入力に接続される。これに代わる方法として、サンプル
・ホールド回路３４〜４２の出力を、マルチプレクサ２
４〜３２のそれぞれより少ないマルチプレクサに接続し
てもよい。本実施例におけるサンプル・ホールド回路３
４〜４２には、アナログ入力とアナログ出力がある。同
様に、サンプル・ホールド回路３４〜４２は、アナログ
あるいはディジタル入力と、アナログあるいはディジタ
ル出力とのどんな組合せにすることもできる。
回路３４〜４２は各マルチプレクサ２４〜３２の１つの
入力に接続される。これに代わる方法として、サンプル
・ホールド回路３４〜４２の出力を、マルチプレクサ２
４〜３２のそれぞれより少ないマルチプレクサに接続し
てもよい。本実施例におけるサンプル・ホールド回路３
４〜４２には、アナログ入力とアナログ出力がある。同
様に、サンプル・ホールド回路３４〜４２は、アナログ
あるいはディジタル入力と、アナログあるいはディジタ
ル出力とのどんな組合せにすることもできる。
【００２６】マルチプレクサ２４〜３２には、複数の入
力と１つの出力とが含まれている。マルチプレクサ２４
〜３２は、（明確には示されていない）外部制御信号に
よって制御できる。本実施例のマルチプレクサ２４〜３
２のそれぞれの出力は、乗算器１４〜２２の１つの入力
に接続される。ここで、マルチプレクサ２４〜３２には
アナログ入力とアナログ出力があるが、本発明によれ
ば、アナログあるいはディジタル入力と、アナログある
いはディジタル出力とのどんな組合せも使用することが
できる。
力と１つの出力とが含まれている。マルチプレクサ２４
〜３２は、（明確には示されていない）外部制御信号に
よって制御できる。本実施例のマルチプレクサ２４〜３
２のそれぞれの出力は、乗算器１４〜２２の１つの入力
に接続される。ここで、マルチプレクサ２４〜３２には
アナログ入力とアナログ出力があるが、本発明によれ
ば、アナログあるいはディジタル入力と、アナログある
いはディジタル出力とのどんな組合せも使用することが
できる。
【００２７】上に説明したアーキテクチャーが与えられ
ているので、ＦＩＲフィルタ１０の動作は以下のように
なる。動作の場合、入力信号ＶINは、ラウンドロビン方
式により各サンプル・ホールド回路３４〜４２で標本化
され保持される。いくつかの連続したクロックサイクル
に対する動作を例にして、このラウンドロビン方式によ
る標本化を説明する。第１のクロックサイクル中に、サ
ンプル・ホールド回路３４は入力信号ＶINを標本化し、
残りのサンプル・ホールド回路３６〜４２は、直前に標
本化した値の保持を続ける。第２のクロックサイクルで
は、サンプル・ホールド回路３６が入力信号ＶINを標本
化し、サンプル・ホールド回路３４、３８〜４２は、直
前に標本化した値の保持を続ける。この処理は第５のク
ロックサイクルまで続き、第５のクロックサイクルで
は、サンプル・ホールド回路４２が入力信号ＶINを標本
化し、サンプル・ホールド回路３４〜４０は、直前に標
本化した値の保持を続ける。ついで、この処理が繰り返
される。つまり本実施例においては、各サンプル・ホー
ルド回路３４〜４２は、入力信号ＶINを標本化した値を
５つのクロックサイクルの間保持していることになる。
ているので、ＦＩＲフィルタ１０の動作は以下のように
なる。動作の場合、入力信号ＶINは、ラウンドロビン方
式により各サンプル・ホールド回路３４〜４２で標本化
され保持される。いくつかの連続したクロックサイクル
に対する動作を例にして、このラウンドロビン方式によ
る標本化を説明する。第１のクロックサイクル中に、サ
ンプル・ホールド回路３４は入力信号ＶINを標本化し、
残りのサンプル・ホールド回路３６〜４２は、直前に標
本化した値の保持を続ける。第２のクロックサイクルで
は、サンプル・ホールド回路３６が入力信号ＶINを標本
化し、サンプル・ホールド回路３４、３８〜４２は、直
前に標本化した値の保持を続ける。この処理は第５のク
ロックサイクルまで続き、第５のクロックサイクルで
は、サンプル・ホールド回路４２が入力信号ＶINを標本
化し、サンプル・ホールド回路３４〜４０は、直前に標
本化した値の保持を続ける。ついで、この処理が繰り返
される。つまり本実施例においては、各サンプル・ホー
ルド回路３４〜４２は、入力信号ＶINを標本化した値を
５つのクロックサイクルの間保持していることになる。
【００２８】また本実施例においては、サンプル・ホー
ルド回路の出力信号１〜５は、ラウンドロビン方式によ
り乗算器１４〜２２に多重転送される。いくつかの連続
したクロックサイクルを例にして、このラウンドロビン
方式による多重転送を説明する。第１のクロックサイク
ル中に、サンプル・ホールド回路の出力１は、乗算器１
４に多重転送される。第２のクロックサイクル中に、サ
ンプル・ホールド回路の出力１は、乗算器１６に多重転
送される。この処理は続けて実行され、第５のクロック
サイクルで、サンプル・ホールド回路の出力１は、乗算
器２２に多重転送される。第６のクロックサイクルで、
サンプル・ホールド回路３４は再び入力信号ＶINを標本
化し、サンプル・ホールド回路の出力１は、乗算器１４
に多重転送される。残りのサンプル・ホールド回路の出
力２〜５の動作は、サンプル・ホールド回路の出力１の
動作と同様である。
ルド回路の出力信号１〜５は、ラウンドロビン方式によ
り乗算器１４〜２２に多重転送される。いくつかの連続
したクロックサイクルを例にして、このラウンドロビン
方式による多重転送を説明する。第１のクロックサイク
ル中に、サンプル・ホールド回路の出力１は、乗算器１
４に多重転送される。第２のクロックサイクル中に、サ
ンプル・ホールド回路の出力１は、乗算器１６に多重転
送される。この処理は続けて実行され、第５のクロック
サイクルで、サンプル・ホールド回路の出力１は、乗算
器２２に多重転送される。第６のクロックサイクルで、
サンプル・ホールド回路３４は再び入力信号ＶINを標本
化し、サンプル・ホールド回路の出力１は、乗算器１４
に多重転送される。残りのサンプル・ホールド回路の出
力２〜５の動作は、サンプル・ホールド回路の出力１の
動作と同様である。
【００２９】各乗算器１４〜１８に対して固定した係数
を使用することにより、本発明の利点が達成される。固
定した係数を使用すると、各サイクル中に非常に多数の
係数信号を多重転送する必要がなくなる。このためＦＩ
Ｒフィルタ１０は係数を固定し、ラウンドロビン方式で
入力信号を標本化した値を多重転送する。また、ラウン
ドロビン方式で入力信号を標本化することは、遅延線に
関する諸問題を回避するためでもある。
を使用することにより、本発明の利点が達成される。固
定した係数を使用すると、各サイクル中に非常に多数の
係数信号を多重転送する必要がなくなる。このためＦＩ
Ｒフィルタ１０は係数を固定し、ラウンドロビン方式で
入力信号を標本化した値を多重転送する。また、ラウン
ドロビン方式で入力信号を標本化することは、遅延線に
関する諸問題を回避するためでもある。
【００３０】図２は、本発明の教示に従ってつくられた
ＦＩＲフィルタ４６の第２の実施例を示している。ＦＩ
Ｒフィルタ４６もラウンドロビン方式で入力信号ＶINを
標本化するが、本実施例は、サンプル・ホールド回路３
４〜４２の出力を乗算器１４〜２２の入力に接続しなが
ら、ＦＩＲ係数のアナログ版をラウンドロビン方式で多
重転送する。本実施例と図１に示す実施例との相違点
は、ＦＩＲフィルタ４６（図２）には、サンプル・ホー
ルド回路が割当られた乗算器があるのに対して、ＦＩＲ
フィルタ１０（図１）には、ＦＩＲ係数信号が割当られ
た乗算器があることである。
ＦＩＲフィルタ４６の第２の実施例を示している。ＦＩ
Ｒフィルタ４６もラウンドロビン方式で入力信号ＶINを
標本化するが、本実施例は、サンプル・ホールド回路３
４〜４２の出力を乗算器１４〜２２の入力に接続しなが
ら、ＦＩＲ係数のアナログ版をラウンドロビン方式で多
重転送する。本実施例と図１に示す実施例との相違点
は、ＦＩＲフィルタ４６（図２）には、サンプル・ホー
ルド回路が割当られた乗算器があるのに対して、ＦＩＲ
フィルタ１０（図１）には、ＦＩＲ係数信号が割当られ
た乗算器があることである。
【００３１】ＦＩＲフィルタ４６にはＤＡＣ４８〜５６
が含まれている。ＤＡＣ４８〜５６はそれぞれＦＩＲ係
数レジスタ４４の出力を受信する。ＦＩＲ係数レジスタ
４４は６ビットのディジタル値を発生させるが、どんな
ビット数のディジタル値を発生させてもよい。ＤＡＣ４
８〜５６はディジタル入力をアナログ出力６〜９、１１
に変換する。ＤＡＣの出力６〜９、１１は、それぞれマ
ルチプレクサ２４〜３２の入力に接続する。
が含まれている。ＤＡＣ４８〜５６はそれぞれＦＩＲ係
数レジスタ４４の出力を受信する。ＦＩＲ係数レジスタ
４４は６ビットのディジタル値を発生させるが、どんな
ビット数のディジタル値を発生させてもよい。ＤＡＣ４
８〜５６はディジタル入力をアナログ出力６〜９、１１
に変換する。ＤＡＣの出力６〜９、１１は、それぞれマ
ルチプレクサ２４〜３２の入力に接続する。
【００３２】乗算器１４〜２２は、サンプル・ホールド
回路３４〜４２の出力信号とマルチプレクサ２４〜３２
のアナログ出力とを受信するので、乗算器１４〜２２は
乗算ＤＡＣではなく、普通のアナログ乗算器でよい。
回路３４〜４２の出力信号とマルチプレクサ２４〜３２
のアナログ出力とを受信するので、乗算器１４〜２２は
乗算ＤＡＣではなく、普通のアナログ乗算器でよい。
【００３３】動作する場合、サンプル・ホールド回路３
４〜４２は、上に説明したように、ラウンドロビン方式
で入力信号ＶINを標本化する。各ＦＩＲ係数のアナログ
版は、マルチプレクサ２４〜３２を使用してラウンドロ
ビン方式で各乗算器に多重転送される。このため本発明
は既存のアーキテクチャーの欠陥を回避している。何故
ならば、各クロックサイクル中に、各係数をディジタル
値からアナログ値に変換する必要がないからである。と
いうよりも、１回だけ変換すればよいのである。したが
って、ＦＩＲフィルタ４６は、より速度が遅く、より電
力効率の良いＤＡＣ４８〜５６を使用することが可能に
なり、各クロックサイクル中に、各タップ係数ごとにデ
ィジタル・アナログ変換を実行する必要がなくなること
によって、電力を大いに節約することになる。
４〜４２は、上に説明したように、ラウンドロビン方式
で入力信号ＶINを標本化する。各ＦＩＲ係数のアナログ
版は、マルチプレクサ２４〜３２を使用してラウンドロ
ビン方式で各乗算器に多重転送される。このため本発明
は既存のアーキテクチャーの欠陥を回避している。何故
ならば、各クロックサイクル中に、各係数をディジタル
値からアナログ値に変換する必要がないからである。と
いうよりも、１回だけ変換すればよいのである。したが
って、ＦＩＲフィルタ４６は、より速度が遅く、より電
力効率の良いＤＡＣ４８〜５６を使用することが可能に
なり、各クロックサイクル中に、各タップ係数ごとにデ
ィジタル・アナログ変換を実行する必要がなくなること
によって、電力を大いに節約することになる。
【００３４】本発明とその利点を詳細に説明してきた
が、添付の請求の範囲に定義されている本発明の主旨と
範囲から逸脱せずに、各種の変更、代替、修正ができる
ことを理解されたい。
が、添付の請求の範囲に定義されている本発明の主旨と
範囲から逸脱せずに、各種の変更、代替、修正ができる
ことを理解されたい。
【００３５】以上の説明に関して更に以下の項を開示す
る。 （１）それぞれが第１の乗算器入力と第２の乗算器入力
とを含み、前記第１の乗算器入力がＦＩＲ係数を表す信
号を受信する、複数の乗算器と、それぞれが第１の出力
を含み第１の入力信号を標本化して、前記第１の出力に
おいて所定の時間の間、前記第１の入力信号の値を保持
する、複数のサンプル・ホールド回路と、それぞれが、
複数のマルチプレクサ入力と第２の出力と、それぞれが
前記第２の乗算器入力の１つに接続された前記第２の出
力の少なくとも２つと、第１の前記サンプル・ホールド
回路の１つの前記第１の出力に接続された、第１の所定
の数のマルチプレクサの前記複数のマルチプレクサ入力
の少なくとも１つとを含む、複数のマルチプレクサと、
を含むことを特徴とするＦＩＲフィルタ。
る。 （１）それぞれが第１の乗算器入力と第２の乗算器入力
とを含み、前記第１の乗算器入力がＦＩＲ係数を表す信
号を受信する、複数の乗算器と、それぞれが第１の出力
を含み第１の入力信号を標本化して、前記第１の出力に
おいて所定の時間の間、前記第１の入力信号の値を保持
する、複数のサンプル・ホールド回路と、それぞれが、
複数のマルチプレクサ入力と第２の出力と、それぞれが
前記第２の乗算器入力の１つに接続された前記第２の出
力の少なくとも２つと、第１の前記サンプル・ホールド
回路の１つの前記第１の出力に接続された、第１の所定
の数のマルチプレクサの前記複数のマルチプレクサ入力
の少なくとも１つとを含む、複数のマルチプレクサと、
を含むことを特徴とするＦＩＲフィルタ。
【００３６】（２）第１項記載のＦＩＲフィルタであっ
て、複数の係数出力を含み、ＦＩＲ係数を表す複数のデ
ータ値を格納する係数レジスタであって、前記係数レジ
スタは前記複数の係数出力の少なくとも２つに、ＦＩＲ
係数を表す係数信号をさらに発生させ、前記係数出力の
少なくとも１つは、前記第１の乗算器入力の１つに接続
される係数レジスタを、さらに含むことを特徴とするＦ
ＩＲフィルタ。
て、複数の係数出力を含み、ＦＩＲ係数を表す複数のデ
ータ値を格納する係数レジスタであって、前記係数レジ
スタは前記複数の係数出力の少なくとも２つに、ＦＩＲ
係数を表す係数信号をさらに発生させ、前記係数出力の
少なくとも１つは、前記第１の乗算器入力の１つに接続
される係数レジスタを、さらに含むことを特徴とするＦ
ＩＲフィルタ。
【００３７】（３）第２項記載のＦＩＲフィルタであっ
て、前記係数レジスタは、前記複数のデータ値を入力と
してさらに受信することを特徴とするＦＩＲフィルタ。
て、前記係数レジスタは、前記複数のデータ値を入力と
してさらに受信することを特徴とするＦＩＲフィルタ。
【００３８】（４）第１項記載のＦＩＲフィルタであっ
て、前記係数信号はディジタル値を含むことを特徴とす
るＦＩＲフィルタ。
て、前記係数信号はディジタル値を含むことを特徴とす
るＦＩＲフィルタ。
【００３９】（５）第４項記載のＦＩＲフィルタであっ
て、前記複数の乗算器のそれぞれは、前記第１の乗算器
入力におけるディジタル値をアナログ信号に変換する変
換回路をさらに含むことを特徴とするＦＩＲフィルタ。
て、前記複数の乗算器のそれぞれは、前記第１の乗算器
入力におけるディジタル値をアナログ信号に変換する変
換回路をさらに含むことを特徴とするＦＩＲフィルタ。
【００４０】（６）第１項記載のＦＩＲフィルタであっ
て、前記複数の乗算器の数は、前記複数のマルチプレク
サの数に等しいことを特徴とするＦＩＲフィルタ。
て、前記複数の乗算器の数は、前記複数のマルチプレク
サの数に等しいことを特徴とするＦＩＲフィルタ。
【００４１】（７）第１項記載のＦＩＲフィルタであっ
て、前記第２の出力のそれぞれは、アナログ信号を含む
ことを特徴とするＦＩＲフィルタ。
て、前記第２の出力のそれぞれは、アナログ信号を含む
ことを特徴とするＦＩＲフィルタ。
【００４２】（８）第１項記載のＦＩＲフィルタであっ
て、前記複数のサンプル・ホールド回路の数は、前記マ
ルチプレクサのそれぞれの前記複数の入力の数に等しい
ことを特徴とするＦＩＲフィルタ。
て、前記複数のサンプル・ホールド回路の数は、前記マ
ルチプレクサのそれぞれの前記複数の入力の数に等しい
ことを特徴とするＦＩＲフィルタ。
【００４３】（９）第１項記載のＦＩＲフィルタであっ
て、前記第１の出力はアナログ信号を含むことを特徴と
するＦＩＲフィルタ。
て、前記第１の出力はアナログ信号を含むことを特徴と
するＦＩＲフィルタ。
【００４４】（１０）第１項記載のＦＩＲフィルタであ
って、それぞれが係数出力を含む複数の係数回路であっ
て、前記係数出力上にＦＩＲ係数を表す係数信号を発生
させ、少なくとも１つの係数出力は前記第１の乗算器入
力の１つに接続される前記係数回路をさらに含むことを
特徴とするＦＩＲフィルタ。
って、それぞれが係数出力を含む複数の係数回路であっ
て、前記係数出力上にＦＩＲ係数を表す係数信号を発生
させ、少なくとも１つの係数出力は前記第１の乗算器入
力の１つに接続される前記係数回路をさらに含むことを
特徴とするＦＩＲフィルタ。
【００４５】（１１）ＦＩＲフィルタをつくる方法であ
って、複数の固定されたタップ係数信号を複数の乗算器
に供給し、乗算器ごとに１つの固定されたタップ係数信
号を供給するステップと、ラウンドロビン方式により複
数のサンプル・ホールド回路の出力信号を前記乗算器の
少なくとも２つに多重転送するステップと、を含むこと
を特徴とする方法。
って、複数の固定されたタップ係数信号を複数の乗算器
に供給し、乗算器ごとに１つの固定されたタップ係数信
号を供給するステップと、ラウンドロビン方式により複
数のサンプル・ホールド回路の出力信号を前記乗算器の
少なくとも２つに多重転送するステップと、を含むこと
を特徴とする方法。
【００４６】（１２）第１１項記載の方法であって、前
記サンプル・ホールド回路のそれぞれを使用して、ラウ
ンドロビン方式により入力信号を標本化するステップを
さらに含むことを特徴とする方法。
記サンプル・ホールド回路のそれぞれを使用して、ラウ
ンドロビン方式により入力信号を標本化するステップを
さらに含むことを特徴とする方法。
【００４７】（１３）第１１項記載の方法であって、前
記固定されたタップ係数信号は、ディジタル信号である
ことを特徴とする方法。
記固定されたタップ係数信号は、ディジタル信号である
ことを特徴とする方法。
【００４８】（１４）第１１項記載の方法であって、前
記サンプル・ホールド回路の出力信号は、アナログ信号
であることを特徴とする方法。
記サンプル・ホールド回路の出力信号は、アナログ信号
であることを特徴とする方法。
【００４９】（１５）第１１項記載の方法であって、前
記複数の固定されたタップ係数信号は、ＦＩＲ係数レジ
スタによって供給されることを特徴とする方法。
記複数の固定されたタップ係数信号は、ＦＩＲ係数レジ
スタによって供給されることを特徴とする方法。
【００５０】（１６）第１１項記載の方法であって、前
記多重転送ステップは、ラウンドロビン方式により、各
前記乗算器に前記出力信号を多重転送するステップをさ
らに含むことを特徴とする方法。
記多重転送ステップは、ラウンドロビン方式により、各
前記乗算器に前記出力信号を多重転送するステップをさ
らに含むことを特徴とする方法。
【００５１】（１７）ＦＩＲフィルタをつくる方法であ
って、複数のサンプル・ホールド回路の出力信号を複数
の乗算器に供給し、乗算器ごとに１つの出力信号を供給
するステップと、アナログ信号である複数の固定された
タップ係数信号を、ラウンドロビン方式により、前記複
数の乗算器のそれぞれに多重転送するステップと、を含
むことを特徴とする方法。
って、複数のサンプル・ホールド回路の出力信号を複数
の乗算器に供給し、乗算器ごとに１つの出力信号を供給
するステップと、アナログ信号である複数の固定された
タップ係数信号を、ラウンドロビン方式により、前記複
数の乗算器のそれぞれに多重転送するステップと、を含
むことを特徴とする方法。
【００５２】（１８）第１７項記載の方法であって、前
記複数の固定されたタップ係数信号のそれぞれは、ディ
ジタル・アナログ変換器によって供給されることを特徴
とする方法。
記複数の固定されたタップ係数信号のそれぞれは、ディ
ジタル・アナログ変換器によって供給されることを特徴
とする方法。
【００５３】（１９）第１８項記載の方法であって、前
記ディジタル・アナログ変換器は、ＦＩＲ係数レジスタ
からディジタル入力を受信することを特徴とする方法。
記ディジタル・アナログ変換器は、ＦＩＲ係数レジスタ
からディジタル入力を受信することを特徴とする方法。
【００５４】（２０）第１７項記載の方法であって、前
記サンプル・ホールド回路の出力信号はアナログ信号で
あることを特徴とする方法。
記サンプル・ホールド回路の出力信号はアナログ信号で
あることを特徴とする方法。
【００５５】（２１）複数の乗算器１４〜２２、複数の
マルチプレクサ２４〜３２、複数のサンプル・ホールド
回路３４〜４２を含む斬新なＦＩＲフィルタを提供す
る。サンプル・ホールド回路の出力信号１〜５の少なく
とも２つは、ラウンドロビン方式により乗算器１４〜２
２の少なくとも２つに多重転送される。乗算器は第２の
信号として、多重転送されたサンプル・ホールド回路の
出力信号１〜５と乗算するために、固定された係数信号
Ｃ1 〜Ｃ5 を受信する。
マルチプレクサ２４〜３２、複数のサンプル・ホールド
回路３４〜４２を含む斬新なＦＩＲフィルタを提供す
る。サンプル・ホールド回路の出力信号１〜５の少なく
とも２つは、ラウンドロビン方式により乗算器１４〜２
２の少なくとも２つに多重転送される。乗算器は第２の
信号として、多重転送されたサンプル・ホールド回路の
出力信号１〜５と乗算するために、固定された係数信号
Ｃ1 〜Ｃ5 を受信する。
【００５６】
【関連出願に対する相互参照】本願は、継続中の下記出
願、即ち、シリアル番号第０８／３６８，６８０号、弁
理士控え番号、ＴＩ−１９５２１、１９９５年１月４日
出願の、Ｓａｍｉ Ｋｉｒｉａｋｉ他による「正確なタ
イミングで信号を捕捉するＦＩＲフィルタアーキテクチ
ャー（FIR Filter Architecture With Precise Timing
Acquisition ）」に関連している。
願、即ち、シリアル番号第０８／３６８，６８０号、弁
理士控え番号、ＴＩ−１９５２１、１９９５年１月４日
出願の、Ｓａｍｉ Ｋｉｒｉａｋｉ他による「正確なタ
イミングで信号を捕捉するＦＩＲフィルタアーキテクチ
ャー（FIR Filter Architecture With Precise Timing
Acquisition ）」に関連している。
【図１】本発明の教示に従ってつくられたＦＩＲフィル
タの１つの実施例を示す図。
タの１つの実施例を示す図。
【図２】本発明の教示に従ってつくられたＦＩＲフィル
タの第２の実施例を示す図。
タの第２の実施例を示す図。
【符号の説明】 １、２、３、４、５ サンプル・ホールド回路の出力信
号 ６、７、８、９、１１ ＤＡＣの出力 １０、４６ ＦＩＲフィルタ １２ 加算器 １４、１６、１８、２０、２８、２２ 乗算器 ２４、２６、２８、３０、３２ マルチプレクサ ３４、３６、３８、４０、４２ サンプル・ホールド回
路 ４４ 係数レジスタ ４８、５０、５２、５４、５６ ディジタル・アナログ
変換器（ＤＡＣ）
号 ６、７、８、９、１１ ＤＡＣの出力 １０、４６ ＦＩＲフィルタ １２ 加算器 １４、１６、１８、２０、２８、２２ 乗算器 ２４、２６、２８、３０、３２ マルチプレクサ ３４、３６、３８、４０、４２ サンプル・ホールド回
路 ４４ 係数レジスタ ４８、５０、５２、５４、５６ ディジタル・アナログ
変換器（ＤＡＣ）
Claims (2)
- 【請求項１】 それぞれが第１の乗算器入力と第２の乗
算器入力とを含み、前記第１の乗算器入力がＦＩＲ係数
を表す信号を受信する、複数の乗算器と、 それぞれが第１の出力を含み第１の入力信号を標本化し
て、前記第１の出力において所定の時間の間、前記第１
の入力信号の値を保持する、複数のサンプル・ホールド
回路と、 それぞれが、複数のマルチプレクサ入力と第２の出力
と、それぞれが前記第２の乗算器入力の１つに接続され
た前記第２の出力の少なくとも２つと、第１の前記サン
プル・ホールド回路の１つの前記第１の出力に接続され
た、第１の所定の数のマルチプレクサの前記複数のマル
チプレクサ入力の少なくとも１つとを含む、複数のマル
チプレクサと、を含むことを特徴とするＦＩＲフィル
タ。 - 【請求項２】 ＦＩＲフィルタをつくる方法であって、 複数の固定されたタップ係数信号を複数の乗算器に供給
し、乗算器ごとに１つのタップ係数信号を供給するステ
ップと、 ラウンドロビン方式により複数のサンプル・ホールド回
路の出力信号を前記乗算器の少なくとも２つに多重転送
するステップと、を含むことを特徴とする方法。
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|---|---|---|---|
| US368679 | 1989-06-19 | ||
| US08/368,679 US6035320A (en) | 1995-01-04 | 1995-01-04 | Fir filter architecture |
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ID=23452284
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (2)
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| US (1) | US6035320A (ja) |
| JP (1) | JPH08250980A (ja) |
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