JPH08250980A - Firフィルタのアーキテクチャー - Google Patents
FirフィルタのアーキテクチャーInfo
- Publication number
- JPH08250980A JPH08250980A JP8000106A JP10696A JPH08250980A JP H08250980 A JPH08250980 A JP H08250980A JP 8000106 A JP8000106 A JP 8000106A JP 10696 A JP10696 A JP 10696A JP H08250980 A JPH08250980 A JP H08250980A
- Authority
- JP
- Japan
- Prior art keywords
- sample
- output
- coefficient
- analog
- multipliers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 消費電力が少なくかつ高速で動作するFIR
フィルタのアーキテクチャーを提供する。 【解決手段】 FIRフィルタ10は加算器12、複数
の乗算器14〜22、複数のマルチプレクサ24〜3
2、複数のサンプル・ホールド回路34〜42、係数レ
ジスタ44を含んでいる。サンプル・ホールド回路34
〜42の出力信号1〜5の少なくとも2つは、ラウンド
ロビン方式により乗算器14〜22の少なくとも2つに
多重転送される。乗算器14〜22は、多重転送された
サンプル・ホールド回路の出力信号1〜5と乗算するた
めに、第2の信号として係数レジスタ46から固定され
た係数信号C1 〜C5 を受信する。加算器はFIRフィ
ルタ10の最終出力を発生させる。
フィルタのアーキテクチャーを提供する。 【解決手段】 FIRフィルタ10は加算器12、複数
の乗算器14〜22、複数のマルチプレクサ24〜3
2、複数のサンプル・ホールド回路34〜42、係数レ
ジスタ44を含んでいる。サンプル・ホールド回路34
〜42の出力信号1〜5の少なくとも2つは、ラウンド
ロビン方式により乗算器14〜22の少なくとも2つに
多重転送される。乗算器14〜22は、多重転送された
サンプル・ホールド回路の出力信号1〜5と乗算するた
めに、第2の信号として係数レジスタ46から固定され
た係数信号C1 〜C5 を受信する。加算器はFIRフィ
ルタ10の最終出力を発生させる。
Description
【0001】
【発明の属する技術分野】本発明は一般に信号処理に関
し、より詳細にはFIRフィルタアーキテクチャーの改
善に関する。
し、より詳細にはFIRフィルタアーキテクチャーの改
善に関する。
【0002】
【発明が解決しようとする課題】ディジタルフィルタ
は、ますます多くの電子デバイスで使用されている。普
通に使用されるディジタルフィルタのタイプの1つは、
有限インパルス応答(finite impulse response:FI
R)フィルタである。
は、ますます多くの電子デバイスで使用されている。普
通に使用されるディジタルフィルタのタイプの1つは、
有限インパルス応答(finite impulse response:FI
R)フィルタである。
【0003】有限インパルス応答フィルタは、標本化さ
れたデータに使用するフィルタであって、そのインパル
ス応答に特徴がある。入力信号は、離散的時系列(desc
retetime sequence)のアナログデータあるいはディジ
タルデータであり、出力信号も離散的な時系列であり、
この時系列は、入力系列とフィルタのインパルス応答と
のたたみ込み(convolution )である。入力標本V
i [n]と出力標本Vo [n]との間の関係は次式によ
って与えられる。
れたデータに使用するフィルタであって、そのインパル
ス応答に特徴がある。入力信号は、離散的時系列(desc
retetime sequence)のアナログデータあるいはディジ
タルデータであり、出力信号も離散的な時系列であり、
この時系列は、入力系列とフィルタのインパルス応答と
のたたみ込み(convolution )である。入力標本V
i [n]と出力標本Vo [n]との間の関係は次式によ
って与えられる。
【数1】 Z変換を行うと、前に示した関係は、
【数2】 と表される。係数ベクトルA0 .... AN-1 は、
普通、フィルタのタップ重み(tap weight)と呼ばれて
いる。このフィルタのインパルス応答の中には、フィー
ドバックがないため、FIRフィルタはオールゼロフィ
ルタである。オールゼロフィルタとは、周波数領域にゼ
ロを送って配置することによって応答が形成されること
を意味している。このクラスのフィルタによる適応型フ
ィルタ構造体を実現することは容易である。
普通、フィルタのタップ重み(tap weight)と呼ばれて
いる。このフィルタのインパルス応答の中には、フィー
ドバックがないため、FIRフィルタはオールゼロフィ
ルタである。オールゼロフィルタとは、周波数領域にゼ
ロを送って配置することによって応答が形成されること
を意味している。このクラスのフィルタによる適応型フ
ィルタ構造体を実現することは容易である。
【0004】FIRフィルタは、周波数領域あるいはデ
ィジタル領域で実現することができる。アナログFIR
フィルタを実現するには、アナログ乗算器を使用してタ
ップ重みと入力信号標本との乗算を実行し、アナログ加
算器を使用して各項を加算するのが普通である。ディジ
タルFIRフィルタを実現する場合、普通、タップ重み
と入力信号標本との乗算は、方程式1の各項の加算とと
もに、ディジタル的に実行される。
ィジタル領域で実現することができる。アナログFIR
フィルタを実現するには、アナログ乗算器を使用してタ
ップ重みと入力信号標本との乗算を実行し、アナログ加
算器を使用して各項を加算するのが普通である。ディジ
タルFIRフィルタを実現する場合、普通、タップ重み
と入力信号標本との乗算は、方程式1の各項の加算とと
もに、ディジタル的に実行される。
【0005】通常、ディジタルFIRフィルタは、アナ
ログFIRフィルタよりも信号対雑音比の高い出力信号
を発生するが、いくつかの用途にはディジタルFIRフ
ィルタを使用することができない。たとえば、通常アナ
ログFIRフィルタはディジタルFIRフィルタよりも
ずっと高速で動作する。したがって、アナログFIRフ
ィルタは、たとえば、磁気ディスクドライブの読出しチ
ャネル、無線機、モデム、通信チャネルなど、高速の用
途に最も一般に使用される。しかし、アナログFIRフ
ィルタに使用する場合、既存のFIRフィルタアーキテ
クチャーには各種の欠点がある。
ログFIRフィルタよりも信号対雑音比の高い出力信号
を発生するが、いくつかの用途にはディジタルFIRフ
ィルタを使用することができない。たとえば、通常アナ
ログFIRフィルタはディジタルFIRフィルタよりも
ずっと高速で動作する。したがって、アナログFIRフ
ィルタは、たとえば、磁気ディスクドライブの読出しチ
ャネル、無線機、モデム、通信チャネルなど、高速の用
途に最も一般に使用される。しかし、アナログFIRフ
ィルタに使用する場合、既存のFIRフィルタアーキテ
クチャーには各種の欠点がある。
【0006】既存のアナログFIRフィルタを実現する
方法の1つに、アナログ遅延線を使用したアーキテクチ
ャーがある。普通このアーキテクチャーには、アナログ
遅延線、アナログ乗算器、N入力のアナログ加算ブロッ
クが含まれている。フィルタの出力は、入力ベクトルと
係数ベクトルとの内積を合計したものである。通常アナ
ログ遅延線は、アナログ・サンプル・ホールド増幅器の
チェインで構成されている。各サンプル・ホールド増幅
器は、チェインの中の前方にあるサンプル・ホールド増
幅器のホールド時間中に標本化を行う。遅延線を使用し
たアーキテクチャーを使用したときの問題点は、標本化
の過程で、ある量の雑音、オフセット、歪が信号に生じ
ることである。アナログ信号がサンプル・ホールド増幅
器のチェインを通過すると、許容不能なレベルの歪が生
じることが多い。
方法の1つに、アナログ遅延線を使用したアーキテクチ
ャーがある。普通このアーキテクチャーには、アナログ
遅延線、アナログ乗算器、N入力のアナログ加算ブロッ
クが含まれている。フィルタの出力は、入力ベクトルと
係数ベクトルとの内積を合計したものである。通常アナ
ログ遅延線は、アナログ・サンプル・ホールド増幅器の
チェインで構成されている。各サンプル・ホールド増幅
器は、チェインの中の前方にあるサンプル・ホールド増
幅器のホールド時間中に標本化を行う。遅延線を使用し
たアーキテクチャーを使用したときの問題点は、標本化
の過程で、ある量の雑音、オフセット、歪が信号に生じ
ることである。アナログ信号がサンプル・ホールド増幅
器のチェインを通過すると、許容不能なレベルの歪が生
じることが多い。
【0007】入力信号を複数回標本化しないアナログF
IRフィルタアーキテクチャーは、入力信号をラウンド
ロビン方式で(in a round robin manner )標本化する
アーキテクチャーである。このタイプのアーキテクチャ
ーにおいては、信号はラウンドロビン方式で標本化さ
れ、1つのサンプル・ホールド増幅器から次のサンプル
・ホールド増幅器に誤差が累加されることが防止されて
いる。各サンプル・ホールド増幅器の出力は、アナログ
増幅器に接続される。遅れをシミュレートするため、サ
ンプル・ホールド増幅器の出力は、クロックサイクルご
とにシャッフルされる一連のタップ重みと、アナログ乗
算器の中で乗算される。たとえば、3タップのフィルタ
では、あるサンプル・ホールド増幅器の出力は、標本化
の後の第1のクロックサイクル中にタップ重みA0 と乗
算され、標本化の後の第2のクロックサイクル中にタッ
プ重みA1 と乗算され、標本化の後の第3のクロックサ
イクル中にタップ重みA3 と乗算される。
IRフィルタアーキテクチャーは、入力信号をラウンド
ロビン方式で(in a round robin manner )標本化する
アーキテクチャーである。このタイプのアーキテクチャ
ーにおいては、信号はラウンドロビン方式で標本化さ
れ、1つのサンプル・ホールド増幅器から次のサンプル
・ホールド増幅器に誤差が累加されることが防止されて
いる。各サンプル・ホールド増幅器の出力は、アナログ
増幅器に接続される。遅れをシミュレートするため、サ
ンプル・ホールド増幅器の出力は、クロックサイクルご
とにシャッフルされる一連のタップ重みと、アナログ乗
算器の中で乗算される。たとえば、3タップのフィルタ
では、あるサンプル・ホールド増幅器の出力は、標本化
の後の第1のクロックサイクル中にタップ重みA0 と乗
算され、標本化の後の第2のクロックサイクル中にタッ
プ重みA1 と乗算され、標本化の後の第3のクロックサ
イクル中にタップ重みA3 と乗算される。
【0008】このアーキテクチャーの問題点は、ディジ
タルタップ重みをクロックサイクルごとにシャッフルす
る必要があることである。したがって、クロックサイク
ルごとに多数の信号をスイッチする必要がある。たとえ
ば、6ビットのディジタル・アナログ変換器を使用する
9タップフィルタでは、クロックサイクルごとに54個
の信号がスイッチされる。特に完全にCMOSレベルの
信号の場合、大量のスイッチング動作により大量の電力
が消費される。その上、スイッチング雑音がかなり大き
いため、フィルタの性能に影響することもある。オーバ
ラップするクロックが必要なある種のディジタル・アナ
ログ変換器(DAC)回路を実現するには、真の信号お
よびコンプリメント信号(complement signal )の両方
が必要になる。そうすると、シャッフルする信号の数が
2倍になり、電力の消費とディジタル雑音の発生が増加
する。それだけでなく、クロックサイクルごとに係数を
シャッフルすることは、DACの整定時間(settling t
ime )に大きな負担をかけることになる。高速DACが
より多くの電力を消費するのと同様、整定時間をより短
くすることは、より多くの電力を消費して達成できるの
である。
タルタップ重みをクロックサイクルごとにシャッフルす
る必要があることである。したがって、クロックサイク
ルごとに多数の信号をスイッチする必要がある。たとえ
ば、6ビットのディジタル・アナログ変換器を使用する
9タップフィルタでは、クロックサイクルごとに54個
の信号がスイッチされる。特に完全にCMOSレベルの
信号の場合、大量のスイッチング動作により大量の電力
が消費される。その上、スイッチング雑音がかなり大き
いため、フィルタの性能に影響することもある。オーバ
ラップするクロックが必要なある種のディジタル・アナ
ログ変換器(DAC)回路を実現するには、真の信号お
よびコンプリメント信号(complement signal )の両方
が必要になる。そうすると、シャッフルする信号の数が
2倍になり、電力の消費とディジタル雑音の発生が増加
する。それだけでなく、クロックサイクルごとに係数を
シャッフルすることは、DACの整定時間(settling t
ime )に大きな負担をかけることになる。高速DACが
より多くの電力を消費するのと同様、整定時間をより短
くすることは、より多くの電力を消費して達成できるの
である。
【0009】上に説明した先行技術による2つのアナロ
グFIRフィルタ構造体は、直接構成(direct form )
FIRフィルタの設計(implementation)として知られ
ている。これに代わるフィルタの設計は交差構成(tran
spose-form)FIRフィルタアーキテクチャーと呼ばれ
ている。交差構成FIRフィルタにおいては、入力信号
はすべてのタップ係数と乗算され、各タップの遅延した
出力(delayed version )は、出力でいっしょに合成さ
れてフィルタの最終出力を形成する。積分器は、Nタッ
プフィルタに対してNクロックサイクルでフィルタ最終
出力を積分する。各クロックサイクル中に、ラウンドロ
ビン方式で新しい乗算DAC(multiplying DAC )がス
イッチされ、積分器ブロックの積分コンデンサに蓄積さ
れる。このFIRフィルタアーキテクチャーでは、各乗
算DACの入力でタップ係数をシャッフルすることは不
要である。
グFIRフィルタ構造体は、直接構成(direct form )
FIRフィルタの設計(implementation)として知られ
ている。これに代わるフィルタの設計は交差構成(tran
spose-form)FIRフィルタアーキテクチャーと呼ばれ
ている。交差構成FIRフィルタにおいては、入力信号
はすべてのタップ係数と乗算され、各タップの遅延した
出力(delayed version )は、出力でいっしょに合成さ
れてフィルタの最終出力を形成する。積分器は、Nタッ
プフィルタに対してNクロックサイクルでフィルタ最終
出力を積分する。各クロックサイクル中に、ラウンドロ
ビン方式で新しい乗算DAC(multiplying DAC )がス
イッチされ、積分器ブロックの積分コンデンサに蓄積さ
れる。このFIRフィルタアーキテクチャーでは、各乗
算DACの入力でタップ係数をシャッフルすることは不
要である。
【0010】しかしながら、本アーキテクチャーに関す
る問題点は、積分器と乗算DACの回路設計(circuit
implementation)にある。速度を速くしかつ電力消費を
少なくするため、通常、電流型(current-based )の乗
算DACが使用される。ついで加算を実行するため、乗
算DACが発生した電流は、Nクロックサイクルで電荷
を合計するコンデンサにスイッチされる。このような回
路設計をすると、より速い速度が得られるけれども、ス
イッチングの過渡現象が積分されることとクロックジッ
ターとによってフィルタの性能は大きく低下する。
る問題点は、積分器と乗算DACの回路設計(circuit
implementation)にある。速度を速くしかつ電力消費を
少なくするため、通常、電流型(current-based )の乗
算DACが使用される。ついで加算を実行するため、乗
算DACが発生した電流は、Nクロックサイクルで電荷
を合計するコンデンサにスイッチされる。このような回
路設計をすると、より速い速度が得られるけれども、ス
イッチングの過渡現象が積分されることとクロックジッ
ターとによってフィルタの性能は大きく低下する。
【0011】
【課題を解決する手段】このように、既存のアーキテク
チャーに比較して電力の消費が少なく、回路設計が容易
で、ダイナミックレンジと直線性に関するフィルタの性
能が改善された高速FIRフィルタアーキテクチャーの
ニーズが生まれた。本発明は、先行技術の問題点を回避
しつつ、これらの利点を達成している。本発明の1つの
側面は、複数の乗算器、複数のマルチプレクサ、複数の
サンプル・ホールド回路を含むFIRフィルタアーキテ
クチャーである。複数のサンプル・ホールド回路の出力
信号は、ラウンドロビン方式で少なくとも2つの乗算器
に多重転送される(multiplexed )。乗算器は、多重転
送されたサンプル・ホールド回路出力信号と乗算するタ
ップ係数信号を、第2の入力として受信する。
チャーに比較して電力の消費が少なく、回路設計が容易
で、ダイナミックレンジと直線性に関するフィルタの性
能が改善された高速FIRフィルタアーキテクチャーの
ニーズが生まれた。本発明は、先行技術の問題点を回避
しつつ、これらの利点を達成している。本発明の1つの
側面は、複数の乗算器、複数のマルチプレクサ、複数の
サンプル・ホールド回路を含むFIRフィルタアーキテ
クチャーである。複数のサンプル・ホールド回路の出力
信号は、ラウンドロビン方式で少なくとも2つの乗算器
に多重転送される(multiplexed )。乗算器は、多重転
送されたサンプル・ホールド回路出力信号と乗算するタ
ップ係数信号を、第2の入力として受信する。
【0012】本発明には多数の重要な技術的利点があ
る。第1に、既存のラウンドロビン標本化アーキテクチ
ャーと異なり、本発明には係数をシャッフルする必要が
ない。そのかわり、サンプル・ホールド回路の出力を多
重転送することができ、各クロックサイクル中にスイッ
チしなければならない信号の数が少なくなっている。ま
た、NMOSスイッチを使用して本発明を実現すること
ができる。その理由は、完全にCMOSレベルのディジ
タル出力を処理するCMOSスイッチを使用する必要が
ないからである。本発明の別の重要な技術的利点は、D
ACの複雑さが減ることである。その理由は、各乗算D
ACが専用のタップ係数を備えているからである。一定
範囲の係数を収容するため、各DACを個別に丁度よい
大きさにすることができる。
る。第1に、既存のラウンドロビン標本化アーキテクチ
ャーと異なり、本発明には係数をシャッフルする必要が
ない。そのかわり、サンプル・ホールド回路の出力を多
重転送することができ、各クロックサイクル中にスイッ
チしなければならない信号の数が少なくなっている。ま
た、NMOSスイッチを使用して本発明を実現すること
ができる。その理由は、完全にCMOSレベルのディジ
タル出力を処理するCMOSスイッチを使用する必要が
ないからである。本発明の別の重要な技術的利点は、D
ACの複雑さが減ることである。その理由は、各乗算D
ACが専用のタップ係数を備えているからである。一定
範囲の係数を収容するため、各DACを個別に丁度よい
大きさにすることができる。
【0013】各クロックサイクルで係数のシャッフルを
実行しないので、DACの整定速度に関する必要条件は
小さくなる。整定速度に関する必要条件が小さくなる
と、電力の消費が少なくなる。すべてのフィルタ出力に
対する係数乗算器を同じにできるから、パターンによっ
て決まる誤差を小さくすることができる。本発明のアー
キテクチャーは、交差構成FIRフィルタの代わりに直
接構成FIRフィルタを実現しているので、出力積分器
を必要としない。結果として、本発明によりフィルタの
性能が改善する。
実行しないので、DACの整定速度に関する必要条件は
小さくなる。整定速度に関する必要条件が小さくなる
と、電力の消費が少なくなる。すべてのフィルタ出力に
対する係数乗算器を同じにできるから、パターンによっ
て決まる誤差を小さくすることができる。本発明のアー
キテクチャーは、交差構成FIRフィルタの代わりに直
接構成FIRフィルタを実現しているので、出力積分器
を必要としない。結果として、本発明によりフィルタの
性能が改善する。
【0014】
【発明の実施の形態】本発明とその利点をより完全に理
解するため、添付の図面とともに以下に述べる説明を参
照されたい。
解するため、添付の図面とともに以下に述べる説明を参
照されたい。
【0015】添付図面の図1、2を参照することによ
り、本発明とその利点を最もよく理解できるであろう。
なお、各図面中、同じ参照番号は、同じかつ対応する部
品に使用されている。
り、本発明とその利点を最もよく理解できるであろう。
なお、各図面中、同じ参照番号は、同じかつ対応する部
品に使用されている。
【0016】図1は、本発明の教示に従ってつくられた
FIRフィルタ10の1つの実施例を示している。FI
Rフィルタ10は、加算器12、乗算器14〜22、マ
ルチプレクサ24〜32、サンプル・ホールド回路34
〜42、係数レジスタ44を含んでいる。本発明は望ま
しくは、アナログフィルタの設計に使用できるが、ディ
ジタルFIRフィルタの設計にも使用できる。主として
アナログ部品を使用するアナログ設計に従って、本発明
を以下に説明する。アナログ部品の代わりに等価なディ
ジタル部品を使用できる。
FIRフィルタ10の1つの実施例を示している。FI
Rフィルタ10は、加算器12、乗算器14〜22、マ
ルチプレクサ24〜32、サンプル・ホールド回路34
〜42、係数レジスタ44を含んでいる。本発明は望ま
しくは、アナログフィルタの設計に使用できるが、ディ
ジタルFIRフィルタの設計にも使用できる。主として
アナログ部品を使用するアナログ設計に従って、本発明
を以下に説明する。アナログ部品の代わりに等価なディ
ジタル部品を使用できる。
【0017】図1の実施例に示すように、FIRフィル
タ10は5タップフィルタである。好適実施例は5タッ
プフィルタについて説明されているが、FIRフィルタ
10は、どんなタップ数でも使用することができる。同
様にマルチプレクサ24〜32とサンプル・ホールド回
路34〜42の数は、FIRフィルタ10のタップの数
に等しいが、本発明のアーキテクチャーを使用すれば、
もっと多くのあるいはもっと少ないマルチプレクサ24
〜32及び/或いはサンプル・ホールド回路34〜42
を5タップフィルタに使用できるであろう。
タ10は5タップフィルタである。好適実施例は5タッ
プフィルタについて説明されているが、FIRフィルタ
10は、どんなタップ数でも使用することができる。同
様にマルチプレクサ24〜32とサンプル・ホールド回
路34〜42の数は、FIRフィルタ10のタップの数
に等しいが、本発明のアーキテクチャーを使用すれば、
もっと多くのあるいはもっと少ないマルチプレクサ24
〜32及び/或いはサンプル・ホールド回路34〜42
を5タップフィルタに使用できるであろう。
【0018】乗算器ごとに1つのタップ係数信号が固定
されている複数の乗算器14〜22に、複数の固定タッ
プ係数信号(fixed tap coefficient signal)C1 〜C
5 を供給することにより、本発明の利点が得られる。複
数のサンプル・ホールド回路の出力信号1〜5の出力
は、ラウンドロビン方式で乗算器14〜22に多重転送
される。他の実施例においては、サンプル・ホールド回
路の出力信号は、全乗算器14〜22よりも少ない数の
乗算器に多重転送できる。
されている複数の乗算器14〜22に、複数の固定タッ
プ係数信号(fixed tap coefficient signal)C1 〜C
5 を供給することにより、本発明の利点が得られる。複
数のサンプル・ホールド回路の出力信号1〜5の出力
は、ラウンドロビン方式で乗算器14〜22に多重転送
される。他の実施例においては、サンプル・ホールド回
路の出力信号は、全乗算器14〜22よりも少ない数の
乗算器に多重転送できる。
【0019】加算器12は、たとえば、5つのアナログ
入力を受信して1つのアナログ出力を発生させるアナロ
グ加算器でよい。これに代わる方法として、加算器12
は、アナログ入力を受信してディジタル出力を発生させ
るDACを含むアナログ加算器でもよい。同様に加算器
12は、複数のディジタル入力から1つのディジタル出
力を発生させるか、複数のディジタル入力から1つのア
ナログ出力を発生させてもよい。加算器12の出力、V
out はFIRフィルタ10が発生させる出力信号という
ことになる。本実施例においては、加算器12に対する
各入力は乗算器14〜22の1つの出力に接続してい
る。加算器12の出力に別のサンプル・ホールド回路を
接続して、FIRフィルタ10を安定にしてもよい。
入力を受信して1つのアナログ出力を発生させるアナロ
グ加算器でよい。これに代わる方法として、加算器12
は、アナログ入力を受信してディジタル出力を発生させ
るDACを含むアナログ加算器でもよい。同様に加算器
12は、複数のディジタル入力から1つのディジタル出
力を発生させるか、複数のディジタル入力から1つのア
ナログ出力を発生させてもよい。加算器12の出力、V
out はFIRフィルタ10が発生させる出力信号という
ことになる。本実施例においては、加算器12に対する
各入力は乗算器14〜22の1つの出力に接続してい
る。加算器12の出力に別のサンプル・ホールド回路を
接続して、FIRフィルタ10を安定にしてもよい。
【0020】本実施例においては、乗算器14〜22は
乗算DACである。乗算器14〜22は1つのディジタ
ル入力と1つのアナログ入力を受信して、前記ディジタ
ル入力をアナログ値に変換し、2つの入力のアナログの
積を発生させる。また乗算器14〜22は、アナログあ
るいはディジタル入力と、アナログあるいはディジタル
出力とが組合わされた乗算器ならばどんなタイプでもよ
い。
乗算DACである。乗算器14〜22は1つのディジタ
ル入力と1つのアナログ入力を受信して、前記ディジタ
ル入力をアナログ値に変換し、2つの入力のアナログの
積を発生させる。また乗算器14〜22は、アナログあ
るいはディジタル入力と、アナログあるいはディジタル
出力とが組合わされた乗算器ならばどんなタイプでもよ
い。
【0021】乗算器14〜22の1つの入力は係数信号
C1 〜C5 を受信する。たとえば、乗算器14には係数
信号C1 を受信する入力がある。本実施例においては、
係数信号C1 は6ビットのディジタル値である。しか
し、係数信号C1 は、どんなビット数を使用してもよ
く、あるいはアナログ信号でもよいのである。また係数
信号C1 に、係数信号C2 〜C5 とは異なるビット数を
使用してもよい。同様に、係数信号C1 〜C5 の中のい
くつかの係数信号はディジタル信号でよく、他の係数信
号はアナログ信号でもよい。
C1 〜C5 を受信する。たとえば、乗算器14には係数
信号C1 を受信する入力がある。本実施例においては、
係数信号C1 は6ビットのディジタル値である。しか
し、係数信号C1 は、どんなビット数を使用してもよ
く、あるいはアナログ信号でもよいのである。また係数
信号C1 に、係数信号C2 〜C5 とは異なるビット数を
使用してもよい。同様に、係数信号C1 〜C5 の中のい
くつかの係数信号はディジタル信号でよく、他の係数信
号はアナログ信号でもよい。
【0022】本実施例においては、係数レジスタ44が
係数信号C1 〜C5 を供給する。係数レジスタ44は、
(明確には示されていない)外部の供給源から係数信号
C1〜C5 のデータ値を受信できるプログラマブルレジ
スタでよい。プログラマブル係数レジスタ44を使用す
ることにより、プログラマブル多タップ(programmable
multi-tap)FIRフィルタ集積回路をつくることがで
きる。本実施例においては、FIR係数レジスタ44
は、係数信号C1 〜C5 として6ビットのディジタル出
力を発生させる。
係数信号C1 〜C5 を供給する。係数レジスタ44は、
(明確には示されていない)外部の供給源から係数信号
C1〜C5 のデータ値を受信できるプログラマブルレジ
スタでよい。プログラマブル係数レジスタ44を使用す
ることにより、プログラマブル多タップ(programmable
multi-tap)FIRフィルタ集積回路をつくることがで
きる。本実施例においては、FIR係数レジスタ44
は、係数信号C1 〜C5 として6ビットのディジタル出
力を発生させる。
【0023】係数レジスタ44に代替できるものは、
(明確には示されていない)複数の係数回路である。各
係数回路は、各係数信号がFIR係数を表す係数信号
(C1 〜C5 )を、その出力端子に発生させることがで
きる。つぎに、かかる係数回路の出力は、乗算器14〜
22の入力に接続できる。かかる係数回路は、ハードワ
イヤで接続されるか、あるいはプログラムで組むことが
できるか、のいずれかでよい。
(明確には示されていない)複数の係数回路である。各
係数回路は、各係数信号がFIR係数を表す係数信号
(C1 〜C5 )を、その出力端子に発生させることがで
きる。つぎに、かかる係数回路の出力は、乗算器14〜
22の入力に接続できる。かかる係数回路は、ハードワ
イヤで接続されるか、あるいはプログラムで組むことが
できるか、のいずれかでよい。
【0024】サンプル・ホールド回路34〜42は、そ
れぞれ入力信号VINを受信する。V INは、たとえば、F
IRフィルタ10でフィルタされた入力信号でよい。サ
ンプル・ホールド回路34〜42のタイミングは、(明
確には示されていない)1つあるいはそれ以上の外部ク
ロック信号によって制御できる。各サンプル・ホールド
回路34〜42の出力を、マルチプレクサ24〜32の
1つあるいはそれ以上に接続することができる。
れぞれ入力信号VINを受信する。V INは、たとえば、F
IRフィルタ10でフィルタされた入力信号でよい。サ
ンプル・ホールド回路34〜42のタイミングは、(明
確には示されていない)1つあるいはそれ以上の外部ク
ロック信号によって制御できる。各サンプル・ホールド
回路34〜42の出力を、マルチプレクサ24〜32の
1つあるいはそれ以上に接続することができる。
【0025】図1に示すように、各サンプル・ホールド
回路34〜42は各マルチプレクサ24〜32の1つの
入力に接続される。これに代わる方法として、サンプル
・ホールド回路34〜42の出力を、マルチプレクサ2
4〜32のそれぞれより少ないマルチプレクサに接続し
てもよい。本実施例におけるサンプル・ホールド回路3
4〜42には、アナログ入力とアナログ出力がある。同
様に、サンプル・ホールド回路34〜42は、アナログ
あるいはディジタル入力と、アナログあるいはディジタ
ル出力とのどんな組合せにすることもできる。
回路34〜42は各マルチプレクサ24〜32の1つの
入力に接続される。これに代わる方法として、サンプル
・ホールド回路34〜42の出力を、マルチプレクサ2
4〜32のそれぞれより少ないマルチプレクサに接続し
てもよい。本実施例におけるサンプル・ホールド回路3
4〜42には、アナログ入力とアナログ出力がある。同
様に、サンプル・ホールド回路34〜42は、アナログ
あるいはディジタル入力と、アナログあるいはディジタ
ル出力とのどんな組合せにすることもできる。
【0026】マルチプレクサ24〜32には、複数の入
力と1つの出力とが含まれている。マルチプレクサ24
〜32は、(明確には示されていない)外部制御信号に
よって制御できる。本実施例のマルチプレクサ24〜3
2のそれぞれの出力は、乗算器14〜22の1つの入力
に接続される。ここで、マルチプレクサ24〜32には
アナログ入力とアナログ出力があるが、本発明によれ
ば、アナログあるいはディジタル入力と、アナログある
いはディジタル出力とのどんな組合せも使用することが
できる。
力と1つの出力とが含まれている。マルチプレクサ24
〜32は、(明確には示されていない)外部制御信号に
よって制御できる。本実施例のマルチプレクサ24〜3
2のそれぞれの出力は、乗算器14〜22の1つの入力
に接続される。ここで、マルチプレクサ24〜32には
アナログ入力とアナログ出力があるが、本発明によれ
ば、アナログあるいはディジタル入力と、アナログある
いはディジタル出力とのどんな組合せも使用することが
できる。
【0027】上に説明したアーキテクチャーが与えられ
ているので、FIRフィルタ10の動作は以下のように
なる。動作の場合、入力信号VINは、ラウンドロビン方
式により各サンプル・ホールド回路34〜42で標本化
され保持される。いくつかの連続したクロックサイクル
に対する動作を例にして、このラウンドロビン方式によ
る標本化を説明する。第1のクロックサイクル中に、サ
ンプル・ホールド回路34は入力信号VINを標本化し、
残りのサンプル・ホールド回路36〜42は、直前に標
本化した値の保持を続ける。第2のクロックサイクルで
は、サンプル・ホールド回路36が入力信号VINを標本
化し、サンプル・ホールド回路34、38〜42は、直
前に標本化した値の保持を続ける。この処理は第5のク
ロックサイクルまで続き、第5のクロックサイクルで
は、サンプル・ホールド回路42が入力信号VINを標本
化し、サンプル・ホールド回路34〜40は、直前に標
本化した値の保持を続ける。ついで、この処理が繰り返
される。つまり本実施例においては、各サンプル・ホー
ルド回路34〜42は、入力信号VINを標本化した値を
5つのクロックサイクルの間保持していることになる。
ているので、FIRフィルタ10の動作は以下のように
なる。動作の場合、入力信号VINは、ラウンドロビン方
式により各サンプル・ホールド回路34〜42で標本化
され保持される。いくつかの連続したクロックサイクル
に対する動作を例にして、このラウンドロビン方式によ
る標本化を説明する。第1のクロックサイクル中に、サ
ンプル・ホールド回路34は入力信号VINを標本化し、
残りのサンプル・ホールド回路36〜42は、直前に標
本化した値の保持を続ける。第2のクロックサイクルで
は、サンプル・ホールド回路36が入力信号VINを標本
化し、サンプル・ホールド回路34、38〜42は、直
前に標本化した値の保持を続ける。この処理は第5のク
ロックサイクルまで続き、第5のクロックサイクルで
は、サンプル・ホールド回路42が入力信号VINを標本
化し、サンプル・ホールド回路34〜40は、直前に標
本化した値の保持を続ける。ついで、この処理が繰り返
される。つまり本実施例においては、各サンプル・ホー
ルド回路34〜42は、入力信号VINを標本化した値を
5つのクロックサイクルの間保持していることになる。
【0028】また本実施例においては、サンプル・ホー
ルド回路の出力信号1〜5は、ラウンドロビン方式によ
り乗算器14〜22に多重転送される。いくつかの連続
したクロックサイクルを例にして、このラウンドロビン
方式による多重転送を説明する。第1のクロックサイク
ル中に、サンプル・ホールド回路の出力1は、乗算器1
4に多重転送される。第2のクロックサイクル中に、サ
ンプル・ホールド回路の出力1は、乗算器16に多重転
送される。この処理は続けて実行され、第5のクロック
サイクルで、サンプル・ホールド回路の出力1は、乗算
器22に多重転送される。第6のクロックサイクルで、
サンプル・ホールド回路34は再び入力信号VINを標本
化し、サンプル・ホールド回路の出力1は、乗算器14
に多重転送される。残りのサンプル・ホールド回路の出
力2〜5の動作は、サンプル・ホールド回路の出力1の
動作と同様である。
ルド回路の出力信号1〜5は、ラウンドロビン方式によ
り乗算器14〜22に多重転送される。いくつかの連続
したクロックサイクルを例にして、このラウンドロビン
方式による多重転送を説明する。第1のクロックサイク
ル中に、サンプル・ホールド回路の出力1は、乗算器1
4に多重転送される。第2のクロックサイクル中に、サ
ンプル・ホールド回路の出力1は、乗算器16に多重転
送される。この処理は続けて実行され、第5のクロック
サイクルで、サンプル・ホールド回路の出力1は、乗算
器22に多重転送される。第6のクロックサイクルで、
サンプル・ホールド回路34は再び入力信号VINを標本
化し、サンプル・ホールド回路の出力1は、乗算器14
に多重転送される。残りのサンプル・ホールド回路の出
力2〜5の動作は、サンプル・ホールド回路の出力1の
動作と同様である。
【0029】各乗算器14〜18に対して固定した係数
を使用することにより、本発明の利点が達成される。固
定した係数を使用すると、各サイクル中に非常に多数の
係数信号を多重転送する必要がなくなる。このためFI
Rフィルタ10は係数を固定し、ラウンドロビン方式で
入力信号を標本化した値を多重転送する。また、ラウン
ドロビン方式で入力信号を標本化することは、遅延線に
関する諸問題を回避するためでもある。
を使用することにより、本発明の利点が達成される。固
定した係数を使用すると、各サイクル中に非常に多数の
係数信号を多重転送する必要がなくなる。このためFI
Rフィルタ10は係数を固定し、ラウンドロビン方式で
入力信号を標本化した値を多重転送する。また、ラウン
ドロビン方式で入力信号を標本化することは、遅延線に
関する諸問題を回避するためでもある。
【0030】図2は、本発明の教示に従ってつくられた
FIRフィルタ46の第2の実施例を示している。FI
Rフィルタ46もラウンドロビン方式で入力信号VINを
標本化するが、本実施例は、サンプル・ホールド回路3
4〜42の出力を乗算器14〜22の入力に接続しなが
ら、FIR係数のアナログ版をラウンドロビン方式で多
重転送する。本実施例と図1に示す実施例との相違点
は、FIRフィルタ46(図2)には、サンプル・ホー
ルド回路が割当られた乗算器があるのに対して、FIR
フィルタ10(図1)には、FIR係数信号が割当られ
た乗算器があることである。
FIRフィルタ46の第2の実施例を示している。FI
Rフィルタ46もラウンドロビン方式で入力信号VINを
標本化するが、本実施例は、サンプル・ホールド回路3
4〜42の出力を乗算器14〜22の入力に接続しなが
ら、FIR係数のアナログ版をラウンドロビン方式で多
重転送する。本実施例と図1に示す実施例との相違点
は、FIRフィルタ46(図2)には、サンプル・ホー
ルド回路が割当られた乗算器があるのに対して、FIR
フィルタ10(図1)には、FIR係数信号が割当られ
た乗算器があることである。
【0031】FIRフィルタ46にはDAC48〜56
が含まれている。DAC48〜56はそれぞれFIR係
数レジスタ44の出力を受信する。FIR係数レジスタ
44は6ビットのディジタル値を発生させるが、どんな
ビット数のディジタル値を発生させてもよい。DAC4
8〜56はディジタル入力をアナログ出力6〜9、11
に変換する。DACの出力6〜9、11は、それぞれマ
ルチプレクサ24〜32の入力に接続する。
が含まれている。DAC48〜56はそれぞれFIR係
数レジスタ44の出力を受信する。FIR係数レジスタ
44は6ビットのディジタル値を発生させるが、どんな
ビット数のディジタル値を発生させてもよい。DAC4
8〜56はディジタル入力をアナログ出力6〜9、11
に変換する。DACの出力6〜9、11は、それぞれマ
ルチプレクサ24〜32の入力に接続する。
【0032】乗算器14〜22は、サンプル・ホールド
回路34〜42の出力信号とマルチプレクサ24〜32
のアナログ出力とを受信するので、乗算器14〜22は
乗算DACではなく、普通のアナログ乗算器でよい。
回路34〜42の出力信号とマルチプレクサ24〜32
のアナログ出力とを受信するので、乗算器14〜22は
乗算DACではなく、普通のアナログ乗算器でよい。
【0033】動作する場合、サンプル・ホールド回路3
4〜42は、上に説明したように、ラウンドロビン方式
で入力信号VINを標本化する。各FIR係数のアナログ
版は、マルチプレクサ24〜32を使用してラウンドロ
ビン方式で各乗算器に多重転送される。このため本発明
は既存のアーキテクチャーの欠陥を回避している。何故
ならば、各クロックサイクル中に、各係数をディジタル
値からアナログ値に変換する必要がないからである。と
いうよりも、1回だけ変換すればよいのである。したが
って、FIRフィルタ46は、より速度が遅く、より電
力効率の良いDAC48〜56を使用することが可能に
なり、各クロックサイクル中に、各タップ係数ごとにデ
ィジタル・アナログ変換を実行する必要がなくなること
によって、電力を大いに節約することになる。
4〜42は、上に説明したように、ラウンドロビン方式
で入力信号VINを標本化する。各FIR係数のアナログ
版は、マルチプレクサ24〜32を使用してラウンドロ
ビン方式で各乗算器に多重転送される。このため本発明
は既存のアーキテクチャーの欠陥を回避している。何故
ならば、各クロックサイクル中に、各係数をディジタル
値からアナログ値に変換する必要がないからである。と
いうよりも、1回だけ変換すればよいのである。したが
って、FIRフィルタ46は、より速度が遅く、より電
力効率の良いDAC48〜56を使用することが可能に
なり、各クロックサイクル中に、各タップ係数ごとにデ
ィジタル・アナログ変換を実行する必要がなくなること
によって、電力を大いに節約することになる。
【0034】本発明とその利点を詳細に説明してきた
が、添付の請求の範囲に定義されている本発明の主旨と
範囲から逸脱せずに、各種の変更、代替、修正ができる
ことを理解されたい。
が、添付の請求の範囲に定義されている本発明の主旨と
範囲から逸脱せずに、各種の変更、代替、修正ができる
ことを理解されたい。
【0035】以上の説明に関して更に以下の項を開示す
る。 (1)それぞれが第1の乗算器入力と第2の乗算器入力
とを含み、前記第1の乗算器入力がFIR係数を表す信
号を受信する、複数の乗算器と、それぞれが第1の出力
を含み第1の入力信号を標本化して、前記第1の出力に
おいて所定の時間の間、前記第1の入力信号の値を保持
する、複数のサンプル・ホールド回路と、それぞれが、
複数のマルチプレクサ入力と第2の出力と、それぞれが
前記第2の乗算器入力の1つに接続された前記第2の出
力の少なくとも2つと、第1の前記サンプル・ホールド
回路の1つの前記第1の出力に接続された、第1の所定
の数のマルチプレクサの前記複数のマルチプレクサ入力
の少なくとも1つとを含む、複数のマルチプレクサと、
を含むことを特徴とするFIRフィルタ。
る。 (1)それぞれが第1の乗算器入力と第2の乗算器入力
とを含み、前記第1の乗算器入力がFIR係数を表す信
号を受信する、複数の乗算器と、それぞれが第1の出力
を含み第1の入力信号を標本化して、前記第1の出力に
おいて所定の時間の間、前記第1の入力信号の値を保持
する、複数のサンプル・ホールド回路と、それぞれが、
複数のマルチプレクサ入力と第2の出力と、それぞれが
前記第2の乗算器入力の1つに接続された前記第2の出
力の少なくとも2つと、第1の前記サンプル・ホールド
回路の1つの前記第1の出力に接続された、第1の所定
の数のマルチプレクサの前記複数のマルチプレクサ入力
の少なくとも1つとを含む、複数のマルチプレクサと、
を含むことを特徴とするFIRフィルタ。
【0036】(2)第1項記載のFIRフィルタであっ
て、複数の係数出力を含み、FIR係数を表す複数のデ
ータ値を格納する係数レジスタであって、前記係数レジ
スタは前記複数の係数出力の少なくとも2つに、FIR
係数を表す係数信号をさらに発生させ、前記係数出力の
少なくとも1つは、前記第1の乗算器入力の1つに接続
される係数レジスタを、さらに含むことを特徴とするF
IRフィルタ。
て、複数の係数出力を含み、FIR係数を表す複数のデ
ータ値を格納する係数レジスタであって、前記係数レジ
スタは前記複数の係数出力の少なくとも2つに、FIR
係数を表す係数信号をさらに発生させ、前記係数出力の
少なくとも1つは、前記第1の乗算器入力の1つに接続
される係数レジスタを、さらに含むことを特徴とするF
IRフィルタ。
【0037】(3)第2項記載のFIRフィルタであっ
て、前記係数レジスタは、前記複数のデータ値を入力と
してさらに受信することを特徴とするFIRフィルタ。
て、前記係数レジスタは、前記複数のデータ値を入力と
してさらに受信することを特徴とするFIRフィルタ。
【0038】(4)第1項記載のFIRフィルタであっ
て、前記係数信号はディジタル値を含むことを特徴とす
るFIRフィルタ。
て、前記係数信号はディジタル値を含むことを特徴とす
るFIRフィルタ。
【0039】(5)第4項記載のFIRフィルタであっ
て、前記複数の乗算器のそれぞれは、前記第1の乗算器
入力におけるディジタル値をアナログ信号に変換する変
換回路をさらに含むことを特徴とするFIRフィルタ。
て、前記複数の乗算器のそれぞれは、前記第1の乗算器
入力におけるディジタル値をアナログ信号に変換する変
換回路をさらに含むことを特徴とするFIRフィルタ。
【0040】(6)第1項記載のFIRフィルタであっ
て、前記複数の乗算器の数は、前記複数のマルチプレク
サの数に等しいことを特徴とするFIRフィルタ。
て、前記複数の乗算器の数は、前記複数のマルチプレク
サの数に等しいことを特徴とするFIRフィルタ。
【0041】(7)第1項記載のFIRフィルタであっ
て、前記第2の出力のそれぞれは、アナログ信号を含む
ことを特徴とするFIRフィルタ。
て、前記第2の出力のそれぞれは、アナログ信号を含む
ことを特徴とするFIRフィルタ。
【0042】(8)第1項記載のFIRフィルタであっ
て、前記複数のサンプル・ホールド回路の数は、前記マ
ルチプレクサのそれぞれの前記複数の入力の数に等しい
ことを特徴とするFIRフィルタ。
て、前記複数のサンプル・ホールド回路の数は、前記マ
ルチプレクサのそれぞれの前記複数の入力の数に等しい
ことを特徴とするFIRフィルタ。
【0043】(9)第1項記載のFIRフィルタであっ
て、前記第1の出力はアナログ信号を含むことを特徴と
するFIRフィルタ。
て、前記第1の出力はアナログ信号を含むことを特徴と
するFIRフィルタ。
【0044】(10)第1項記載のFIRフィルタであ
って、それぞれが係数出力を含む複数の係数回路であっ
て、前記係数出力上にFIR係数を表す係数信号を発生
させ、少なくとも1つの係数出力は前記第1の乗算器入
力の1つに接続される前記係数回路をさらに含むことを
特徴とするFIRフィルタ。
って、それぞれが係数出力を含む複数の係数回路であっ
て、前記係数出力上にFIR係数を表す係数信号を発生
させ、少なくとも1つの係数出力は前記第1の乗算器入
力の1つに接続される前記係数回路をさらに含むことを
特徴とするFIRフィルタ。
【0045】(11)FIRフィルタをつくる方法であ
って、複数の固定されたタップ係数信号を複数の乗算器
に供給し、乗算器ごとに1つの固定されたタップ係数信
号を供給するステップと、ラウンドロビン方式により複
数のサンプル・ホールド回路の出力信号を前記乗算器の
少なくとも2つに多重転送するステップと、を含むこと
を特徴とする方法。
って、複数の固定されたタップ係数信号を複数の乗算器
に供給し、乗算器ごとに1つの固定されたタップ係数信
号を供給するステップと、ラウンドロビン方式により複
数のサンプル・ホールド回路の出力信号を前記乗算器の
少なくとも2つに多重転送するステップと、を含むこと
を特徴とする方法。
【0046】(12)第11項記載の方法であって、前
記サンプル・ホールド回路のそれぞれを使用して、ラウ
ンドロビン方式により入力信号を標本化するステップを
さらに含むことを特徴とする方法。
記サンプル・ホールド回路のそれぞれを使用して、ラウ
ンドロビン方式により入力信号を標本化するステップを
さらに含むことを特徴とする方法。
【0047】(13)第11項記載の方法であって、前
記固定されたタップ係数信号は、ディジタル信号である
ことを特徴とする方法。
記固定されたタップ係数信号は、ディジタル信号である
ことを特徴とする方法。
【0048】(14)第11項記載の方法であって、前
記サンプル・ホールド回路の出力信号は、アナログ信号
であることを特徴とする方法。
記サンプル・ホールド回路の出力信号は、アナログ信号
であることを特徴とする方法。
【0049】(15)第11項記載の方法であって、前
記複数の固定されたタップ係数信号は、FIR係数レジ
スタによって供給されることを特徴とする方法。
記複数の固定されたタップ係数信号は、FIR係数レジ
スタによって供給されることを特徴とする方法。
【0050】(16)第11項記載の方法であって、前
記多重転送ステップは、ラウンドロビン方式により、各
前記乗算器に前記出力信号を多重転送するステップをさ
らに含むことを特徴とする方法。
記多重転送ステップは、ラウンドロビン方式により、各
前記乗算器に前記出力信号を多重転送するステップをさ
らに含むことを特徴とする方法。
【0051】(17)FIRフィルタをつくる方法であ
って、複数のサンプル・ホールド回路の出力信号を複数
の乗算器に供給し、乗算器ごとに1つの出力信号を供給
するステップと、アナログ信号である複数の固定された
タップ係数信号を、ラウンドロビン方式により、前記複
数の乗算器のそれぞれに多重転送するステップと、を含
むことを特徴とする方法。
って、複数のサンプル・ホールド回路の出力信号を複数
の乗算器に供給し、乗算器ごとに1つの出力信号を供給
するステップと、アナログ信号である複数の固定された
タップ係数信号を、ラウンドロビン方式により、前記複
数の乗算器のそれぞれに多重転送するステップと、を含
むことを特徴とする方法。
【0052】(18)第17項記載の方法であって、前
記複数の固定されたタップ係数信号のそれぞれは、ディ
ジタル・アナログ変換器によって供給されることを特徴
とする方法。
記複数の固定されたタップ係数信号のそれぞれは、ディ
ジタル・アナログ変換器によって供給されることを特徴
とする方法。
【0053】(19)第18項記載の方法であって、前
記ディジタル・アナログ変換器は、FIR係数レジスタ
からディジタル入力を受信することを特徴とする方法。
記ディジタル・アナログ変換器は、FIR係数レジスタ
からディジタル入力を受信することを特徴とする方法。
【0054】(20)第17項記載の方法であって、前
記サンプル・ホールド回路の出力信号はアナログ信号で
あることを特徴とする方法。
記サンプル・ホールド回路の出力信号はアナログ信号で
あることを特徴とする方法。
【0055】(21)複数の乗算器14〜22、複数の
マルチプレクサ24〜32、複数のサンプル・ホールド
回路34〜42を含む斬新なFIRフィルタを提供す
る。サンプル・ホールド回路の出力信号1〜5の少なく
とも2つは、ラウンドロビン方式により乗算器14〜2
2の少なくとも2つに多重転送される。乗算器は第2の
信号として、多重転送されたサンプル・ホールド回路の
出力信号1〜5と乗算するために、固定された係数信号
C1 〜C5 を受信する。
マルチプレクサ24〜32、複数のサンプル・ホールド
回路34〜42を含む斬新なFIRフィルタを提供す
る。サンプル・ホールド回路の出力信号1〜5の少なく
とも2つは、ラウンドロビン方式により乗算器14〜2
2の少なくとも2つに多重転送される。乗算器は第2の
信号として、多重転送されたサンプル・ホールド回路の
出力信号1〜5と乗算するために、固定された係数信号
C1 〜C5 を受信する。
【0056】
【関連出願に対する相互参照】本願は、継続中の下記出
願、即ち、シリアル番号第08/368,680号、弁
理士控え番号、TI−19521、1995年1月4日
出願の、Sami Kiriaki他による「正確なタ
イミングで信号を捕捉するFIRフィルタアーキテクチ
ャー(FIR Filter Architecture With Precise Timing
Acquisition )」に関連している。
願、即ち、シリアル番号第08/368,680号、弁
理士控え番号、TI−19521、1995年1月4日
出願の、Sami Kiriaki他による「正確なタ
イミングで信号を捕捉するFIRフィルタアーキテクチ
ャー(FIR Filter Architecture With Precise Timing
Acquisition )」に関連している。
【図1】本発明の教示に従ってつくられたFIRフィル
タの1つの実施例を示す図。
タの1つの実施例を示す図。
【図2】本発明の教示に従ってつくられたFIRフィル
タの第2の実施例を示す図。
タの第2の実施例を示す図。
【符号の説明】 1、2、3、4、5 サンプル・ホールド回路の出力信
号 6、7、8、9、11 DACの出力 10、46 FIRフィルタ 12 加算器 14、16、18、20、28、22 乗算器 24、26、28、30、32 マルチプレクサ 34、36、38、40、42 サンプル・ホールド回
路 44 係数レジスタ 48、50、52、54、56 ディジタル・アナログ
変換器(DAC)
号 6、7、8、9、11 DACの出力 10、46 FIRフィルタ 12 加算器 14、16、18、20、28、22 乗算器 24、26、28、30、32 マルチプレクサ 34、36、38、40、42 サンプル・ホールド回
路 44 係数レジスタ 48、50、52、54、56 ディジタル・アナログ
変換器(DAC)
Claims (2)
- 【請求項1】 それぞれが第1の乗算器入力と第2の乗
算器入力とを含み、前記第1の乗算器入力がFIR係数
を表す信号を受信する、複数の乗算器と、 それぞれが第1の出力を含み第1の入力信号を標本化し
て、前記第1の出力において所定の時間の間、前記第1
の入力信号の値を保持する、複数のサンプル・ホールド
回路と、 それぞれが、複数のマルチプレクサ入力と第2の出力
と、それぞれが前記第2の乗算器入力の1つに接続され
た前記第2の出力の少なくとも2つと、第1の前記サン
プル・ホールド回路の1つの前記第1の出力に接続され
た、第1の所定の数のマルチプレクサの前記複数のマル
チプレクサ入力の少なくとも1つとを含む、複数のマル
チプレクサと、を含むことを特徴とするFIRフィル
タ。 - 【請求項2】 FIRフィルタをつくる方法であって、 複数の固定されたタップ係数信号を複数の乗算器に供給
し、乗算器ごとに1つのタップ係数信号を供給するステ
ップと、 ラウンドロビン方式により複数のサンプル・ホールド回
路の出力信号を前記乗算器の少なくとも2つに多重転送
するステップと、を含むことを特徴とする方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US368679 | 1989-06-19 | ||
US08/368,679 US6035320A (en) | 1995-01-04 | 1995-01-04 | Fir filter architecture |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08250980A true JPH08250980A (ja) | 1996-09-27 |
Family
ID=23452284
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8000106A Pending JPH08250980A (ja) | 1995-01-04 | 1996-01-04 | Firフィルタのアーキテクチャー |
Country Status (2)
Country | Link |
---|---|
US (1) | US6035320A (ja) |
JP (1) | JPH08250980A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20180120707A (ko) * | 2016-03-04 | 2018-11-06 | 레이던 컴퍼니 | 동시 송신 및 수신을 위한 이산 시간 아날로그 신호 처리 |
Families Citing this family (56)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6591283B1 (en) * | 1998-12-24 | 2003-07-08 | Stmicroelectronics N.V. | Efficient interpolator for high speed timing recovery |
US6614374B1 (en) | 1999-06-15 | 2003-09-02 | Globespanvirata, Inc. | High performance switched-capacitor filter for oversampling Sigma-Delta digital to analog converters |
US6268815B1 (en) | 1999-06-15 | 2001-07-31 | Globespan, Inc. | High performance switched-capacitor filter for oversampling sigma-delta digital to analog converters |
US6539048B2 (en) * | 1999-10-14 | 2003-03-25 | Nokia Mobile Phones Ltd. | Ring matched filter for synchronizing to a spreading code |
US7080108B1 (en) * | 1999-11-02 | 2006-07-18 | Intel Corporation | Discrete filter having a tap selection circuit |
EP1130773B1 (en) * | 2000-02-29 | 2007-01-03 | STMicroelectronics S.r.l. | Decoding arrangement of the PRML type and method of filtering signals |
US7127481B1 (en) | 2000-07-11 | 2006-10-24 | Marvell International, Ltd. | Movable tap finite impulse response filter |
US6529926B1 (en) * | 2000-09-20 | 2003-03-04 | Santel Networks, Inc. | Analog discrete-time FIR filter |
US7120656B1 (en) | 2000-10-04 | 2006-10-10 | Marvell International Ltd. | Movable tap finite impulse response filter |
US6724220B1 (en) | 2000-10-26 | 2004-04-20 | Cyress Semiconductor Corporation | Programmable microcontroller architecture (mixed analog/digital) |
US8103496B1 (en) | 2000-10-26 | 2012-01-24 | Cypress Semicondutor Corporation | Breakpoint control in an in-circuit emulation system |
US8160864B1 (en) | 2000-10-26 | 2012-04-17 | Cypress Semiconductor Corporation | In-circuit emulator and pod synchronized boot |
US8176296B2 (en) | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
US7085799B2 (en) * | 2000-12-07 | 2006-08-01 | Yasue Sakai | Analog filter suitable for smoothing a ΔΣ-modulated signal |
JP2002176395A (ja) * | 2000-12-07 | 2002-06-21 | Sakai Yasue | アナログフィルタ |
US7406674B1 (en) | 2001-10-24 | 2008-07-29 | Cypress Semiconductor Corporation | Method and apparatus for generating microcontroller configuration information |
US7007052B2 (en) * | 2001-10-30 | 2006-02-28 | Texas Instruments Incorporated | Efficient real-time computation |
US8078970B1 (en) | 2001-11-09 | 2011-12-13 | Cypress Semiconductor Corporation | Graphical user interface with user-selectable list-box |
US8042093B1 (en) | 2001-11-15 | 2011-10-18 | Cypress Semiconductor Corporation | System providing automatic source code generation for personalization and parameterization of user modules |
US8069405B1 (en) | 2001-11-19 | 2011-11-29 | Cypress Semiconductor Corporation | User interface for efficiently browsing an electronic document using data-driven tabs |
US8103497B1 (en) | 2002-03-28 | 2012-01-24 | Cypress Semiconductor Corporation | External interface for event architecture |
US6801146B2 (en) * | 2002-11-14 | 2004-10-05 | Fyre Storm, Inc. | Sample and hold circuit including a multiplexer |
US7299307B1 (en) * | 2002-12-24 | 2007-11-20 | Cypress Semiconductor Corporation | Analog I/O with digital signal processor array |
US7075363B1 (en) * | 2003-07-07 | 2006-07-11 | Aeluros, Inc. | Tuned continuous time delay FIR equalizer |
US7188135B2 (en) * | 2003-10-02 | 2007-03-06 | Keyeye Communications | Analog adaptive FIR filter having independent coefficient sets for each filter tap |
JP3668780B2 (ja) * | 2003-12-09 | 2005-07-06 | 独立行政法人産業技術総合研究所 | Firフィルタ |
WO2005072446A2 (en) * | 2004-01-29 | 2005-08-11 | Ramin Shirani | Combined sample data delay compensation system |
JP2005318530A (ja) * | 2004-03-30 | 2005-11-10 | Sanyo Electric Co Ltd | タイミング調節方法ならびにそれを利用したデジタルフィルタおよび受信装置 |
US7483479B2 (en) | 2004-09-16 | 2009-01-27 | Keyeye Communications | Scaled signal processing elements for reduced filter tap noise |
US7332976B1 (en) | 2005-02-04 | 2008-02-19 | Cypress Semiconductor Corporation | Poly-phase frequency synthesis oscillator |
US7492848B2 (en) * | 2005-04-13 | 2009-02-17 | Texas Instruments Incorporated | Method and apparatus for efficient multi-stage FIR filters |
US7400183B1 (en) | 2005-05-05 | 2008-07-15 | Cypress Semiconductor Corporation | Voltage controlled oscillator delay cell and method |
US8085067B1 (en) | 2005-12-21 | 2011-12-27 | Cypress Semiconductor Corporation | Differential-to-single ended signal converter circuit and method |
US8067948B2 (en) | 2006-03-27 | 2011-11-29 | Cypress Semiconductor Corporation | Input/output multiplexer bus |
US8040266B2 (en) | 2007-04-17 | 2011-10-18 | Cypress Semiconductor Corporation | Programmable sigma-delta analog-to-digital converter |
US8130025B2 (en) | 2007-04-17 | 2012-03-06 | Cypress Semiconductor Corporation | Numerical band gap |
US8026739B2 (en) | 2007-04-17 | 2011-09-27 | Cypress Semiconductor Corporation | System level interconnect with programmable switching |
US7737724B2 (en) | 2007-04-17 | 2010-06-15 | Cypress Semiconductor Corporation | Universal digital block interconnection and channel routing |
US8092083B2 (en) * | 2007-04-17 | 2012-01-10 | Cypress Semiconductor Corporation | Temperature sensor with digital bandgap |
US8266575B1 (en) | 2007-04-25 | 2012-09-11 | Cypress Semiconductor Corporation | Systems and methods for dynamically reconfiguring a programmable system on a chip |
US8065653B1 (en) | 2007-04-25 | 2011-11-22 | Cypress Semiconductor Corporation | Configuration of programmable IC design elements |
US9720805B1 (en) | 2007-04-25 | 2017-08-01 | Cypress Semiconductor Corporation | System and method for controlling a target device |
US8049569B1 (en) | 2007-09-05 | 2011-11-01 | Cypress Semiconductor Corporation | Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes |
WO2010088293A2 (en) | 2009-01-28 | 2010-08-05 | Ess Technology, Inc. | Channel select filter apparatus and method |
WO2011071547A1 (en) * | 2009-12-11 | 2011-06-16 | Ess Technology, Inc. | Analog processing elements in a sum of products |
US8849886B2 (en) | 2010-07-21 | 2014-09-30 | Apple Inc. | Passive discrete time analog filter |
EP2774274A4 (en) * | 2011-11-04 | 2015-07-22 | Ess Technology Inc | DOWNWARD CONVERSION OF MULTIPLE HF CHANNELS |
US8970418B1 (en) * | 2013-08-19 | 2015-03-03 | Analog Devices, Inc. | High output power digital-to-analog converter system |
US10056924B2 (en) | 2013-08-19 | 2018-08-21 | Analog Devices, Inc. | High output power digital-to-analog converter system |
US9231793B1 (en) * | 2014-05-19 | 2016-01-05 | Albert Vareljian | Full bridge decision feedback equalizer |
US9703991B2 (en) | 2015-09-09 | 2017-07-11 | Raytheon Company | Discrete time current multiplier circuit |
US9923549B2 (en) | 2015-09-09 | 2018-03-20 | Raytheon Company | Discrete time polyphase channelizer |
CN107508575B (zh) * | 2017-08-11 | 2021-02-26 | 西安电子科技大学 | 模拟有限脉冲响应滤波器 |
US10879877B1 (en) | 2018-09-28 | 2020-12-29 | The Mitre Corporation | Systems and method for a low power correlator architecture using distributed arithmetic |
US10410700B1 (en) * | 2018-09-28 | 2019-09-10 | The Mitre Corporation | Systems and method for a low-power correlator architecture using shifting coefficients |
US10749541B1 (en) * | 2020-01-07 | 2020-08-18 | Guzik Technical Enterprises | Time interleaved analog to digital converter with digital equalization and a reduced number of multipliers |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4120035A (en) * | 1977-08-16 | 1978-10-10 | International Business Machines Corporation | Electrically reprogrammable transversal filter using charge coupled devices |
US4475170A (en) * | 1981-10-29 | 1984-10-02 | American Microsystems, Inc. | Programmable transversal filter |
US4703447A (en) * | 1985-04-05 | 1987-10-27 | The Grass Valley Group, Inc. | Mixer controlled variable passband finite impulse response filter |
US5185714A (en) * | 1989-09-19 | 1993-02-09 | Canon Kabushiki Kaisha | Arithmetic operation processing apparatus |
US5050119A (en) * | 1989-10-06 | 1991-09-17 | North American Philips Corporation | Optimized sparse transversal filter |
JPH05335888A (ja) * | 1991-04-17 | 1993-12-17 | Lsi Logic Kk | デジタルフィルタ装置とそれを用いたサンプリング周波数変換装置およびmuseデコーダ |
GB2273619B (en) * | 1992-12-17 | 1996-08-28 | Sony Broadcast & Communication | Digital filtering |
-
1995
- 1995-01-04 US US08/368,679 patent/US6035320A/en not_active Expired - Lifetime
-
1996
- 1996-01-04 JP JP8000106A patent/JPH08250980A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20180120707A (ko) * | 2016-03-04 | 2018-11-06 | 레이던 컴퍼니 | 동시 송신 및 수신을 위한 이산 시간 아날로그 신호 처리 |
Also Published As
Publication number | Publication date |
---|---|
US6035320A (en) | 2000-03-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH08250980A (ja) | Firフィルタのアーキテクチャー | |
US6032171A (en) | Fir filter architecture with precise timing acquisition | |
US5696708A (en) | Digital filter with decimated frequency response | |
US6041339A (en) | Efficient decimation filtering | |
US20040066803A1 (en) | Method and apparatus for shared processing a plurality of signals | |
US6260053B1 (en) | Efficient and scalable FIR filter architecture for decimation | |
CA2277756C (en) | Flexible and programmable delta-sigma analog signal converter | |
JPH0629786A (ja) | デジタル・インターポレーション用低精度firフィルタ | |
US5831879A (en) | Digital transmit filter | |
JP2008516560A (ja) | 通信システム用フィルタ | |
GB2247369A (en) | Dc calibration system for a digital-to-analog converter | |
KR20010099676A (ko) | 교대로 양자화된 출력을 갖는 집적된 오디오 믹서 | |
US6081216A (en) | Low-power decimator for an oversampled analog-to-digital converter and method therefor | |
US5440503A (en) | Digital filtering circuit operable as a three-stage moving average filter | |
JPH04317224A (ja) | D/a変換器用シグマ・デルタ変調器 | |
US20080084343A1 (en) | Methods and systems for implementing a digital-to-analog converter | |
JP2002057555A (ja) | 転置firフイルタ・アーキテクチャ | |
JPH08330967A (ja) | デルタ・シグマ変調回路 | |
JP2002158561A (ja) | Firフィルタ及びそのデータ処理方法 | |
JPH07105762B2 (ja) | シグマデルタ変換器のデシメーションフィルタ及び同前を用いるアナログ/ディジタル変換器 | |
US5581253A (en) | Implementation and method for a digital sigma-delta modulator | |
US6473011B1 (en) | Serial D/A converter compensating for capacitor mismatch errors | |
EP0054024B1 (en) | Subscriber line audio processing circuit apparatus | |
JPH07106974A (ja) | Da変換器 | |
JPH08162961A (ja) | A/d変換器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060220 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060224 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060804 |