KR20180101189A - 병렬 아날로그-디지털 변환기 채널들을 갖는 시스템들에서의 데시메이션 필터링 - Google Patents

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Abstract

예시적인 회로가, 각각의 복수의 아날로그 신호들을 수신하고 각각의 복수의 디지털 신호들을 출력하는 복수의 아날로그-디지털 변환기들 (ADC들); 계수 신호를 출력하는 계수 생성기 회로; 및 복수의 디지털 신호들 중 각각의 디지털 신호를 수신하는 제 1 입력과 계수 신호를 수신하는 제 2 입력을 각각 포함하는 복수의 데시메이션 필터들을 포함하며, 복수의 데시메이션 필터 중 각각의 데시메이션 필터들은 곱셈기 및 단일 누산기를 갖는 유한 임펄스 응답 (FIR) 필터를 포함한다.

Description

병렬 아날로그-디지털 변환기 채널들을 갖는 시스템들에서의 데시메이션 필터링{DECIMATION FILTERING IN SYSTEMS HAVING PARALLEL ANALOG-TO-DIGITAL CONVERTER CHANNELS}
본 개시물의 실시형태들은 대체로 전자 회로들에 관한 것이고, 더 상세하게는, 병렬 아날로그-디지털 변환기 채널들을 갖는 시스템들에서의 데시메이션 필터링에 관한 것이다.
근접 센서 디바이스들 (또한 터치패드들 또는 터치 센서 디바이스들이라 보통 지칭됨) 을 포함하는 입력 디바이스들은 다양한 전자 시스템들에서 광범위하게 사용되고 있다. 근접 센서 디바이스가, 표면에 의해 종종 경계가 정해지는 감지 영역을 포함할 수 있으며, 그 감지 영역에서 근접 센서 디바이스는 하나 이상의 입력 물체들의 존재, 로케이션 및/또는 모션을 결정한다. 근접 센서 디바이스들은 전자 시스템에 대한 인터페이스들을 제공하는데 사용될 수도 있다. 예를 들어, 근접 센서 디바이스들은 (노트북 또는 데스크톱 컴퓨터들에 통합되거나 또는 그 주변에 있는 불투명한 터치패드들과 같이) 더 큰 컴퓨팅 시스템들에 대한 입력 디바이스들로서 종종 사용된다. 근접 센서 디바이스들은 (셀룰러 폰들에 통합된 터치 스크린들과 같은) 더 작은 컴퓨팅 시스템들에서 또한 종종 사용된다. 근접 센서가 터치 감지 동작들로부터 생겨난 신호들을 프로세싱하는 다수의 병렬 채널들을 포함할 수 있다. 따라서, 각각의 채널에 대한 복잡도 및 비용이 극히 중요하다.
일 실시형태에서, 회로가, 각각의 복수의 아날로그 신호들을 수신하고 각각의 복수의 디지털 신호들을 출력하는 복수의 아날로그-디지털 변환기들 (ADC들); 계수 신호를 출력하는 계수 생성기 회로; 및 복수의 디지털 신호들 중 각각의 디지털 신호를 수신하는 제 1 입력과 계수 신호를 수신하는 제 2 입력을 각각 포함하는 복수의 데시메이션 필터들을 포함하며, 복수의 데시메이션 필터 중 각각의 데시메이션 필터들은 곱셈기 및 단일 누산기를 갖는 유한 임펄스 응답 (FIR) 필터를 포함한다.
다른 실시형태에서, 프로세싱 시스템이, 복수의 아날로그 신호들을 출력하도록 구성되는 복수의 수신기들; 복수의 아날로그 신호들을 수신하고 복수의 디지털 신호들을 출력하도록 구성되는 복수의 아날로그-디지털 변환기들 (ADC들); 계수 신호를 출력하도록 구성되는 계수 생성기 회로; 복수의 디지털 신호들 중 각각의 디지털 신호를 수신하는 제 1 입력과 계수 신호를 수신하는 제 2 입력을 각각 포함하는 복수의 데시메이션 필터들로서, 복수의 데시메이션 필터 중 각각의 데시메이션 필터들은 곱셈기 및 단일 누산기를 갖는 유한 임펄스 응답 (FIR) 필터를 포함하는, 상기 복수의 데시메이션 필터들; 및 복수의 데시메이션 필터들의 출력들을 프로세싱하도록 구성되는 디지털 신호 프로세서를 포함한다.
다른 실시형태에서, 복수의 아날로그 신호들을 프로세싱하는 방법이, 복수의 아날로그-디지털 변환기들 (ADC들) 을 사용하여 상기 복수의 아날로그 신호들을 복수의 디지털 신호들로 변환하는 단계; 계수들의 시퀀스를 생성하는 단계; 그리고 곱셈기 및 단일 누산기를 갖는 유한 임펄스 응답 (FIR) 필터에서, 디지털 신호의 값들에 계수들의 시퀀스에서의 각각의 계수를 연속하여 곱셈하고, 곱셈의 곱 (product) 들을 누산함으로써, 복수의 디지털 신호들 중 각각의 디지털 신호를 필터링하는 단계를 포함한다.
본 개시물의 위에서 언급된 특징들이 더 상세히 이해될 수 있도록, 위에서 간략히 요약된 본 개시물의 더욱 특정한 설명이 일부가 첨부된 도면들에서 예시되는 실시형태들을 참조하여 이루어질 수도 있다. 그러나, 첨부된 도면들은 본 개시물의 일부 실시형태들만을 예시하고 그러므로 그것의 범위를 제한하는 것으로 간주되지 않고, 본 개시물은 동등하게 유효한 실시형태들에 대해 인정될 수도 있다는 것에 유의한다.
도 1은 본 명세서에서 설명되는 하나의 실시형태에 따른, 예시적인 입력 디바이스의 블록도이다.
도 2는 일 실시형태에 따른 도 1의 입력 디바이스의 부분을 묘사하는 블록도이다.
도 3은 일 실시형태에 따른 프로세싱 시스템의 수신기들을 묘사하는 블록도이다.
도 4는 일 실시형태에 따른 유한 임펄스 응답 (FIR) 필터를 묘사하는 블록도이다.
도 5는 일 실시형태에 따른 곱셈 동작들을 수행하도록 구성되는 조합 로직을 묘사하는 블록도이다.
도 6은 일 실시형태에 따른 계수 생성기를 묘사하는 블록도이다.
도 7은 일 실시형태에 따른 복수의 아날로그 신호들을 프로세싱하는 방법을 묘사하는 흐름도이다.
도 8은 다른 실시형태에 따른 계수 생성기를 묘사하는 블록도이다.
도 9a 내지 도 9c는 도 8의 계수 생성기에 의해 생성된 다양한 시퀀스들을 묘사하는 그래프들이다.
도 10은 일 실시형태에 따른 필터에 대한 계수들을 생성하는 방법을 묘사하는 흐름도이다.
이해를 용이하게 하기 위해, 동일한 참조 번호들이, 가능한 경우, 도면들에 공통인 동일한 엘리먼트들을 지정하기 위해 사용되었다. 하나의 실시형태에서 개시된 엘리먼트들은 특정한 언급 없이 다른 실시형태들에서 유익하게 활용될 수도 있다는 것이 의도되었다. 도면들은 구체적으로 언급되지 않는 한 축척대로 그려져 있다고 이해되지 않아야 한다. 또한, 도면들은 종종 단순화될 수도 있고 세부사항들 또는 컴포넌트들은 프레젠테이션 및 설명의 명료함을 위해 생략되었다. 도면들과 논의는 아래에서 논의되는 원리들을 설명하는 역할을 하며, 유사한 지정들은 유사한 엘리먼트들을 나타낸다.
도 1은 본 개시물의 실시형태들에 따라, 예시적인 입력 디바이스 (100) 의 블록도이다. 입력 디바이스 (100) 는 전자 시스템 (도시되지 않음) 에 입력을 제공하도록 구성될 수도 있다. 이 문서에서 사용되는 바와 같이, "전자 시스템" (또는 "전자 디바이스") 이라는 용어는 정보를 전자적으로 프로세싱할 수 있는 임의의 시스템을 광범위하게 지칭한다. 전자 시스템들의 몇몇 비제한적 예들은 모든 사이즈들 및 형상들의 개인용 컴퓨터들, 이를테면 데스크톱 컴퓨터들, 랩톱 컴퓨터들, 넷북 컴퓨터들, 테블릿들, 웹 브라우저들, e-북 리더들, 및 개인 정보 단말기들 (PDA들) 을 포함한다. 추가적인 예의 전자 시스템들은 복합 입력 디바이스들, 이를테면 입력 디바이스 (100) 및 별도의 조이스틱들 또는 키 스위치들을 포함하는 물리적 키보드들을 포함한다. 추가 예의 전자 시스템들은 데이터 입력 디바이스들 (원격 컨트롤들 및 마우스들을 포함함) 과 데이터 출력 디바이스들 (디스플레이 스크린들 및 프린터들을 포함함) 과 같은 주변기기들을 포함한다. 다른 예들은 원격 단말들, 키오스크들, 및 비디오 게임 머신들 (예컨대, 비디오 게임 콘솔들, 휴대용 게이밍 디바이스들 등) 을 포함한다. 다른 예들은 통신 디바이스들 (셀룰러 폰들, 이를테면 스마트 폰들을 포함함) 과, 미디어 디바이스들 (레코더들, 편집기들, 및 플레이어들, 이를테면 텔레비전들, 셋톱 박스들, 뮤직 플레이어들, 디지털 포토 프레임들, 및 디지털 카메라들을 포함함) 을 포함한다. 덧붙여, 전자 시스템은 입력 디바이스에 대한 호스트 또는 슬레이브일 수 있다.
입력 디바이스 (100) 는 전자 시스템의 물리적 부분으로서 구현될 수 있거나, 또는 전자 시스템으로부터 물리적으로 분리될 수 있다. 적절한 대로, 입력 디바이스 (100) 는 버스들, 네트워크들, 및 다른 유선 또는 무선 상호접속들 중 임의의 하나 이상을 사용하여 전자 시스템의 부분들과 통신할 수도 있다. 예들은 I2C, SPI, PS/2, 유니버셜 직렬 버스 (USB), 블루투스, RF, 및 IRDA를 포함한다.
도 1에서, 입력 디바이스 (100) 는 감지 영역 (120) 에서 하나 이상의 입력 물체들 (140) 에 의해 제공된 입력을 감지하도록 구성된 근접 센서 디바이스 (또한 종종 "터치패드" 또는 "터치 센서 디바이스"라 지칭됨) 로서 도시되어 있다. 예의 입력 물체들은 도 1에 도시된 바와 같이, 손가락들 및 스타일러스들을 포함한다.
감지 영역 (120) 은 입력 디바이스 (100) 가 사용자 입력 (예컨대, 하나 이상의 입력 물체들 (140) 에 의해 제공된 사용자 입력) 을 검출할 수 있는 입력 디바이스 (100) 의 위쪽, 주변, 내부 및/또는 근처의 임의의 공간을 포괄한다. 특정 감지 영역들의 사이즈들, 형상들, 및 로케이션들은 실시형태마다 폭넓게 가변할 수도 있다. 일부 실시형태들에서, 감지 영역 (120) 은 신호 대 잡음 비들이 충분히 정확한 물체 검출을 방해하기까지 입력 디바이스 (100) 의 표면에서부터 하나 이상의 방향들로 공간 속으로 연장한다. 이 감지 영역 (120) 이 특정 방향으로 연장하는 거리는, 다양한 실시형태들에서, 밀리미터 미만, 수 밀리미터, 수 센티미터, 또는 그 이상의 정도일 수도 있고, 사용되는 감지 기술의 유형 및 원하는 정확도에 따라 상당히 가변할 수도 있다. 따라서, 일부 실시형태들은, 입력 디바이스 (100) 의 임의의 표면들과의 비접촉, 입력 디바이스 (100) 의 입력 표면 (예컨대, 터치 표면) 과의 접촉, 가해진 힘 또는 압력의 얼마간의 양과 커플링된 입력 디바이스 (100) 의 입력 표면과의 접촉, 및/또는 그것들의 조합을 포함하는 입력을 감지한다. 다양한 실시형태들에서, 입력 표면들은 센서 전극들이 내부에 상주하는 케이싱들의 표면들에 의해, 센서 전극들 또는 임의의 케이싱들 상에 도포된 페이스 시트 (face sheet) 들에 의해 등으로 제공될 수도 있다. 일부 실시형태들에서, 감지 영역 (120) 은 입력 디바이스 (100) 의 입력 표면 위로 투영된 경우 사각형 형상을 가진다.
입력 디바이스 (100) 는 센서 컴포넌트들 및 센싱 기술들의 임의의 조합을 활용하여 감지 영역 (120) 에서 사용자 입력을 검출할 수도 있다. 입력 디바이스 (100) 는 사용자 입력을 검출하기 위한 하나 이상의 감지 엘리먼트들을 포함한다. 여러 비제한적 예들로서, 입력 디바이스 (100) 는 용량성, 탄성 (elastive), 저항성, 유도성, 자기, 음향, 초음파, 및/또는 광학적 기법들을 사용할 수도 있다.
일부 구현예들은 하나, 둘, 셋, 또는 그 이상의 차원 공간들에 펼쳐지는 이미지들을 제공하도록 구성된다. 일부 구현예들은 특정한 축들 또는 면들을 따라 입력의 투영들을 제공하도록 구성된다.
입력 디바이스 (100) 의 일부 용량성 구현예들에서, 전압 또는 전류는 전기장을 생성하기 위해 인가된다. 근처의 입력 물체들은 전기장에서의 변화들을 초래하고, 전압, 전류 등에서의 변화들로서 검출될 수도 있는 용량성 커플링에서의 검출가능한 변화들을 생성한다.
일부 몇 용량성 구현예들은 전기장들을 생성하기 위해 용량성 감지 엘리먼트들의 어레이들 또는 다른 규칙 또는 불규칙 패턴들을 이용한다. 일부 용량성 구현예들에서, 별도의 감지 엘리먼트들이 더 큰 센서 전극들을 형성하기 위해 서로 저항적으로 (ohmically) 단락될 수도 있다. 일부 용량성 구현예들은 저항성 시트들을 이용하며, 그 시트들은 균일하게 저항성일 수도 있다.
일부 용량성 구현예들은 센서 전극들 및 입력 물체 간의 용량성 커플링에서의 변화들에 기초한 "자기 커패시턴스 (self-capacitance)" (또는 "절대 커패시턴스 (absolute capacitance)") 감지 방법들을 이용한다. 다양한 실시형태들에서, 센서 전극들 근처의 입력 물체는 센서 전극들 근처의 전기장을 바꾸며, 따라서 측정되는 용량성 커플링을 변화시킨다. 하나의 구현예에서, 절대 커패시턴스 감지 방법은 기준 전압 (예컨대 시스템 접지) 에 대해 센서 전극들을 조정 (modulation) 하는 것에 의해, 그리고 센서 전극들 및 입력 물체들 간의 용량성 커플링을 검출하는 것에 의해 동작한다.
일부 용량성 구현예들은 센서 전극들 사이의 용량성 커플링에서의 변화들에 기초한 "상호 커패시턴스" (또는 "트랜스커패시턴스") 센싱 방법들을 이용한다. 다양한 실시형태들에서, 센서 전극들 근처의 입력 물체는 센서 전극들 사이의 전기장을 바꾸며, 따라서 측정되는 용량성 커플링을 변화시킨다. 하나의 구현예에서, 트랜스커패시티브 (transcapacitive) 감지 방법이 하나 이상의 송신기 센서 전극들 (또한 "송신기 전극들" 또는 "송신기들") 과 하나 이상의 수신기 센서 전극들 (또한 "수신기 전극들" 또는 "수신기들") 간의 용량성 커플링을 검출하는 것에 의해 동작한다. 송신기 센서 전극들은 송신기 신호들을 송신하기 위해 기준 전압 (예컨대, 시스템 접지) 에 대해 조정될 수도 있다. 수신기 센서 전극들은 결과적인 신호들의 수신을 용이하게 하기 위해 기준 전압에 대해 실질적으로 일정하게 유지될 수도 있다. 결과적인 신호가 하나 이상의 송신기 신호들에, 그리고/또는 환경적 간섭의 하나 이상의 소스들 (예컨대 다른 전자기 신호들) 에 대응하는 효과(들)를 포함할 수도 있다. 센서 전극들은 전용 송신기들 또는 수신기들일 수도 있거나, 또는 송신하고 수신하는 양쪽 모두를 하도록 구성될 수도 있다.
도 1에서, 프로세싱 시스템 (110) 이 입력 디바이스 (100) 의 부분으로서 도시되어 있다. 프로세싱 시스템 (110) 은 입력 디바이스 (100) 의 하드웨어를 동작시켜 감지 영역 (120) 에서 입력을 검출하도록 구성된다. 프로세싱 시스템 (110) 은 하나 이상의 집적회로들 (IC들) 및/또는 다른 회로 컴포넌트들의 부분들 또는 모두를 포함한다. 예를 들어, 상호 커패시턴스 센서 디바이스를 위한 프로세싱 시스템이 송신기 센서 전극들로 신호들을 송신하도록 구성된 송신기 회로, 및/또는 수신기 센서 전극들로 신호들을 수신하도록 구성된 수신기 회로를 포함할 수도 있다. 일부 실시형태들에서, 프로세싱 시스템 (110) 은 전자적으로 판독 가능한 명령들, 이를테면 펌웨어 코드, 소프트웨어 코드 등을 또한 포함한다. 일부 실시형태들에서, 프로세싱 시스템 (110) 을 구성하는 컴포넌트들은, 이를테면 입력 디바이스 (100) 의 감지 엘리먼트(들) 근처에 함께 위치된다. 다른 실시형태들에서, 프로세싱 시스템 (110) 의 컴포넌트들은 입력 디바이스 (100) 의 감지 엘리먼트(들)에 가까운 하나 이상의 컴포넌트들, 및 다른 곳의 하나 이상의 컴포넌트들과는 물리적으로 분리된다. 예를 들어, 입력 디바이스 (100) 는 데스크톱 컴퓨터에 커플링된 주변기기일 수도 있고, 프로세싱 시스템 (110) 은 데스크톱 컴퓨터의 중앙 프로세싱 유닛 및 중앙 프로세싱 유닛과는 별개인 하나 이상의 IC들 (아마도 연관된 펌웨어를 가짐) 상에서 실행하도록 구성된 소프트웨어를 포함할 수도 있다. 다른 예로서, 입력 디바이스 (100) 는 폰에 물리적으로 통합될 수도 있고, 프로세싱 시스템 (110) 은 그 폰의 메인 프로세서의 부분인 회로들 및 펌웨어를 포함할 수도 있다. 일부 실시형태들에서, 프로세싱 시스템 (110) 은 입력 디바이스 (100) 를 구현하는 것에 전용된다. 다른 실시형태들에서, 프로세싱 시스템 (110) 은 다른 기능들, 이를테면 디스플레이 스크린들을 동작시키는 것, 햅틱 액추에이터들을 구동시키는 것 등을 또한 수행한다.
프로세싱 시스템 (110) 은 프로세싱 시스템 (110) 의 상이한 기능들을 핸들링하는 모듈들의 세트로서 구현될 수도 있다. 각각의 모듈은 프로세싱 시스템 (110) 의 부분인 회로, 펌웨어, 소프트웨어, 또는 그것들의 조합을 포함할 수도 있다. 다양한 실시형태들에서, 모듈들의 상이한 조합들이 사용될 수도 있다. 예의 모듈들은, 센서 전극들 및 디스플레이 스크린들과 같은 하드웨어를 동작시키는 하드웨어 동작 모듈들, 센서 신호들 및 위치 정보와 같은 데이터를 프로세싱하는 데이터 프로세싱 모듈들, 및 정보를 보고하는 리포팅 모듈들을 포함한다. 추가 예의 모듈들은, 입력을 검출하게 감지 엘리먼트(들)를 동작시키도록 구성된 센서 동작 모듈들, 모드 변경 제스처들과 같은 제스처들을 식별하도록 구성된 식별 모듈들, 및 동작 모드들을 변경하기 위한 모드 변경 모듈들을 포함한다.
일부 실시형태들에서, 프로세싱 시스템 (110) 은 하나 이상의 액션들을 유발하는 것에 의해 직접적으로 감지 영역 (120) 에서 사용자 입력 (또는 사용자 입력의 결여) 에 응답한다. 예의 액션들은 동작 모드들을 변경하는 것, 뿐만 아니라 커서 움직임, 선택, 메뉴 내비게이션, 및 다른 기능들과 같은 GUI 액션들을 포함한다. 일부 실시형태들에서, 프로세싱 시스템 (110) 은 입력 (또는 입력의 결여) 에 관한 정보를 전자 시스템의 어떤 부분에 (예컨대 프로세싱 시스템 (110) 과는 별개인 전자 시스템의 중앙 프로세싱 시스템이 존재한다면, 이러한 별개의 중앙 프로세싱 시스템에) 제공한다. 일부 실시형태들에서, 전자 시스템의 어떤 부분은 사용자 입력에 따라 동작하기 위해, 이를테면 모드 변경 액션들 및 GUI 액션들을 포함하는 전체 범위의 액션들을 용이하게 하기 위해, 프로세싱 시스템 (110) 으로부터 수신된 정보를 프로세싱한다.
예를 들어, 일부 실시형태들에서, 프로세싱 시스템 (110) 은 입력 디바이스 (100) 의 감지 엘리먼트(들)를 동작시켜 감지 영역 (120) 에서의 입력 (또는 입력의 결여) 을 나타내는 전기적 신호들을 생성한다. 프로세싱 시스템 (110) 은 전자 시스템에 제공되는 정보를 생성함에 있어서 전기적 신호들에 대한 임의의 적절한 양의 프로세싱을 수행할 수도 있다. 예를 들어, 프로세싱 시스템 (110) 은 센서 전극들로부터 획득된 아날로그 전기 신호들을 디지털화할 수도 있다. 다른 예로서, 프로세싱 시스템 (110) 은 필터링 또는 다른 신호 컨디셔닝을 수행할 수도 있다. 또 다른 예로서, 프로세싱 시스템 (110) 은 베이스라인을 제거하거나 또는 다른 방식으로 차지할 수도 있어서, 정보는 전기적 신호들 및 베이스라인 사이의 차이를 반영한다. 다른 추가의 예들로서, 프로세싱 시스템 (110) 은 위치 정보를 결정하며, 입력들을 커맨드들로서 인식하며, 필기를 인식하는 등을 할 수도 있다.
본 명세서에서 사용되는 바와 같은 "위치 정보"는 절대 포지션, 상대 포지션, 속도, 가속도, 및 다른 유형들의 공간적 정보를 광범위하게 포함한다. 예시적인 "0-차원" 위치 정보는 근처 (near) /먼 (far) 또는 접촉/비접촉 정보를 포함한다. 예시적인 "1차원" 위치 정보는 축을 따르는 포지션들을 포함한다. 예시적인 "2차원" 위치 정보는 평면에서의 모션들을 포함한다. 예시적인 "3차원" 위치 정보는 공간에서의 순간 또는 평균 속도들을 포함한다. 추가의 예들은 공간적 정보의 다른 표현들을 포함한다. 예를 들어, 시간 경과에 따라 포지션, 모션, 또는 순간 속도를 추적하는 이력 데이터를 포함하는, 하나 이상의 유형들의 위치 정보에 관한 이력 데이터가 또한 결정되고 및/또는 저장될 수도 있다.
일부 실시형태들에서, 입력 디바이스 (100) 는 프로세싱 시스템 (110) 에 의해 또는 어떤 다른 프로세싱 시스템에 의해 동작되는 추가적인 입력 컴포넌트들로 구현된다. 이들 부가적인 입력 컴포넌트들은 감지 영역 (120) 에서 입력에 대한 중복 기능, 또는 일부 다른 기능을 제공할 수도 있다. 도 1은 입력 디바이스 (100) 를 사용한 아이템들의 선택을 용이하게 하는데 사용될 수 있는 감지 영역 (120) 근처의 버튼들 (130) 을 도시한다. 다른 유형들의 추가적인 입력 컴포넌트들은 슬라이더들, 볼들, 휠들, 스위치들 등을 포함한다. 반대로, 일부 실시형태들에서, 입력 디바이스 (100) 는 다른 입력 컴포넌트들 없이 구현될 수도 있다.
일부 실시형태들에서, 입력 디바이스 (100) 는 터치 스크린 인터페이스를 포함하고, 감지 영역 (120) 은 디스플레이 스크린의 액티브 영역의 적어도 부분에 겹친다. 예를 들어, 입력 디바이스 (100) 는 디스플레이 스크린을 덮는 실질적으로 투명한 센서 전극들을 포함하고 터치 스크린 인터페이스를 연관된 전자 시스템에 제공할 수도 있다. 디스플레이 스크린은 시각적 인터페이스를 사용자에게 디스플레이할 수 있는 임의의 유형의 다이나믹 디스플레이일 수도 있고, 임의의 유형의 발광 다이오드 (LED), 유기 LED (OLED), 음극선관 (CRT), 액정 디스플레이 (LCD), 플라즈마, 전기발광 (electroluminescence, EL), 또는 다른 디스플레이 기술을 포함할 수도 있다. 입력 디바이스 (100) 와 디스플레이 스크린은 물리적 엘리먼트들을 공유할 수도 있다. 예를 들어, 일부 실시형태들은 디스플레이 및 감지를 위해 동일한 전기 컴포넌트들의 일부를 이용할 수도 있다. 다른 예로서, 디스플레이 스크린은 프로세싱 시스템 (110) 에 의해 부분적으로 또는 전체적으로 동작될 수도 있다.
본 개시물의 많은 실시형태들이 완전히 기능하는 장치의 측면에서 설명되지만, 본 개시물의 메커니즘들은 다양한 형태들의 프로그램 제품 (예컨대, 소프트웨어) 으로서 배포될 수 있다는 것이 이해되어야 한다. 예를 들어, 본 개시물의 메커니즘들은 전자 프로세서들에 의해 판독 가능한 정보 베어링 매체들 (예컨대, 프로세싱 시스템 (110) 에 의해 판독 가능한 비일시적 컴퓨터-판독가능 및/또는 기록가능/쓰기가능 정보 베어링 매체들) 상의 소프트웨어 프로그램으로서 구현되고 배포될 수도 있다. 덧붙여, 본 개시물의 실시형태들은 배포를 행하기 위해 사용되는 매체의 특정 유형에 상관없이 동등하게 적용한다. 비일시적, 전기 판독가능 매체들의 예들은 다양한 디스크들, 메모리 스틱들, 메모리 카드들, 메모리 모듈들 등을 포함한다. 전기 판독가능 매체들은 플래시, 광, 자기, 홀로그램, 또는 임의의 다른 저장 기술에 기초할 수도 있다.
도 2는 일 실시형태에 따른 입력 디바이스 (100) 의 부분을 묘사하는 블록도이다. 프로세싱 시스템 (110) 은 복수의 센서 전극들 (202) 에 커플링된다. 센서 전극들 (202) 은 입력 디바이스 (100) (도 1) 의 감지 영역 (120) 에 배치되고 다양한 패턴들, 이를테면 막대들 및 스트립들의 패턴, 매트릭스 패턴 등으로 배열될 수 있다. 센서 전극들 (202) 은 하나 이상의 기판들 (216) 상에 형성될 수 있다. 일부 터치 스크린 실시형태들에서, 센서 전극들 (202) 의 모두 또는 부분이, "Vcom" 전극 (공통 전극들), 게이트 전극들, 소스 전극들, 애노드 전극들 및/또는 캐소드 전극들의 하나 이상의 세그먼트들과 같은 디스플레이를 업데이트함에 있어서 사용되는 디스플레이 패널의 디스플레이 전극들이다. 이들 디스플레이 전극들은 적절한 디스플레이 스크린 기판 상에 배치될 수도 있다. 예를 들어, 디스플레이 전극들은 일부 디스플레이 스크린들 (예컨대, IPS (In Plane Switching) 또는 PLS (Plane to Line Switching) 유기 발광 다이오드 (OLED)) 에서의 투명 기판 (유리 기판, TFT 유리, 또는 임의의 다른 투명 재료) 상에, 일부 디스플레이 스크린들의 컬러 필터 유리의 바닥 (예컨대, PVA (Patterned Vertical Alignment) 또는 MVA (Multi-Domain Vertical Alignment)) 상에, 발광 층 (OLED) 위에 등에 배치될 수도 있다. 디스플레이 전극들은 "공통 전극들"이라고 또한 지칭될 수 있는데 디스플레이 전극들이 디스플레이 업데이팅 및 용량성 센싱의 기능들을 수행하여서이다.
프로세싱 시스템 (110) 은 센서 전극들 (202) 을 동작시켜 결과 신호들을 수신하는 센서 회로부 (208) 를 포함한다. 센서 회로부 (208) 는 인터페이스 (209) 를 통해 센서 전극들 (202) 에 커플링된다. 인터페이스 (209) 는 센서 회로부 (208) 를 전기 커넥션들 (215) 을 통해 센서 전극들 (202) 에 커플링시키는 다양한 스위치들, 멀티플렉서들 등을 포함할 수 있다. 센서 회로부 (208) 는 복수의 수신기들 (RX들) (206) 과 제어 로직 (212) 을 포함한다. 일부 실시형태들에서, 센서 회로부 (208) 는 하나 이상의 송신기들 (TX들) (210) 을 또한 포함한다. 제어 로직 (212) 은 수신기들 (206) 과 송신기들 (210) (존재한다면) 을 제어하도록 구성된다.
일 실시형태에서, 센서 회로부 (208) 는 절대 용량 감지를 위해 센서 전극들을 동작시킨다. 이런 경우, 수신기들 (206) 는 인터페이스 (209) 를 통해 센서 전극들 (202) 에 커플링된다. 각각의 센서 전극 (202) 은 시스템 접지에 대한 자기 커패시턴스를 가지고 감지 영역 (120) 에 물체(들)를 검출하는 터치 노드를 형성한다. 물체가 센서 전극들 (202) 에 접근함에 따라, 접지에 대한 추가적인 커패시턴스들이 센서 전극들 (202) 과 물체 사이에 형성될 수 있다. 추가적인 커패시턴스들은 센서 전극들 (202) 의 적어도 부분의 자기 커패시턴스들에서의 순 (net) 증가를 초래한다. 수신기들 (206) 은 센서 전극들 (202) 의 자기 커패시턴스들을 측정하고 그것에 응답하여 결과 신호들을 생성한다.
일 실시형태에서, 센서 회로부 (208) 는 트랜스커패시티브 감지를 위해 센서 전극들을 동작시킨다. 이런 경우, 송신기(들)(210) 는 인터페이스 (209) 를 통해 센서 전극들 (202) 의 하나 이상의 송신기 전극들에 커플링된다. 수신기들 (206) 은 센서 전극들 (202) 의 수신기 전극들에 커플링된다. 수신기 전극들은 교차들 (crossings) 또는 인접도들 (adjacencies) 을 통해 송신기 전극(들)과 상호 커패시턴스들을 형성한다. 송신기(들)(210) 는 송신기 전극(들)상에서 교류 전류 (AC) 파형을 구동하는데, 송신기 전극(들)은 상호 커패시턴스들을 통해 수신기 전극들에 커플링된다. 센서 전극들 (202) 에 접근하는 물체가 상호 커패시턴스들에서의 순 감소와 수신기 전극들의 적어도 부분에 커플링된 AC 파형에서의 감소를 초래한다. 수신기들 (206) 은 수신기 전극들 상에서 AC 파형들을 측정하고 그것에 응답하여 결과 신호들을 생성한다.
프로세서 (220) 는 센서 회로부 (208) 로부터 결과 신호들을 수신한다. 프로세서 (220) 는 센서 회로부 (208) 에 의해 수신된 결과 신호들로부터 용량성 측정값들을 결정하도록 구성된다. 프로세서 (220) 는 용량성 측정값들로부터 입력 물체(들)에 대한 포지션 정보를 또한 결정할 수 있다.
일 실시형태에서, 프로세싱 시스템 (110) 은 센서 회로부 (208), 프로세서 (220), 및 임의의 다른 회로(들)를 갖는 주문형 집적회로 (ASIC) 와 같은 단일 집적 제어기를 포함한다. 다른 실시형태에서, 프로세싱 시스템 (110) 은, 센서 회로부 (208), 프로세서 (220), 및 임의의 다른 회로(들)이 집적 회로들 사이에서 나누어질 수 있는 복수의 집적 회로들을 포함할 수 있다. 예를 들어, 센서 회로부 (208) 는 하나의 집적 회로 상에 있을 수 있고, 프로세서 (220) 와 임의의 다른 회로(들)는 하나 이상의 다른 집적 회로들일 수 있다. 일부 실시형태들에서, 센서 회로부 (208) 의 제 1 부분이 하나의 집적 회로 상에 있을 수 있고 센서 회로부 (208) 의 제 2 부분이 제 2 집적 회로 상에 있을 수 있다.
병렬 ADC 채널들에 대한 데시메이션 필터링
도 3은 일 실시형태에 따른 수신기들 (206) 을 묘사하는 블록도이다. 수신기들 (206) 은 K 개 채널들을 포함하며, K 는 영보다 큰 정수이다. 일부 터치 스크린 실시형태들에서, K 는 클 수 있다. 예를 들어, K 는 대형 디스플레이 및 터치 감지 시스템에 대해 400 정도일 수 있다. 수신기들 (206) 은 아날로그 프런트 엔드들 (AFE들) (3021...302K) (전체적으로 AFE들 (302) 또는 AFE (302)), 아날로그-디지털 변환기들 (ADC들) (3041...304K) (전체적으로 ADC들 (304) 또는 ADC (304)), 및 데시메이션 필터 회로들 ("데시메이션 필터들 (3061...306K)," 전체적으로 데시메이션 필터들 (306) 또는 데시메이션 필터 (306)) 을 포함한다. 데시메이션 필터들 (3061...306K) 은 유한 임펄스 응답 (FIR) 필터 회로들 (FIR 필터 (308) 에 대해 "FIR 필터들 (3081...308K)," 전체적으로 FIR 필터들 (308)) 과 캡처 회로들 (3101...310K) 전체적으로 캡처 회로들 (310) 또는 캡처 회로 (310)) 을 포함한다. 수신기들 (206) 은 모든 K 개 채널들 중에서 공유되는 계수 생성기 회로 ("계수 생성기 (312)") 를 더 포함한다.
각각의 채널에 대해, AFE (302) 의 출력이 ADC (304) 의 입력에 커플링된다. ADC (304) 의 출력이 FIR 필터 (308) 의 입력에 커플링된다. FIR 필터 (308) 의 출력이 캡처 회로 (310) 의 입력에 커플링된다. 계수 생성기 (312) 의 출력이 각각의 FIR 필터 (3081...308K) 의 입력에 커플링된다.
각각의 채널에 대해, AFE (302) 는 적어도 하나의 센서 전극 (202) 에 커플링되고 아날로그 신호를 출력으로서 생성한다. AFE (302) 는 센서 전극(들)(202) 상에서 전하 또는 전류를 측정하도록 구성되는 전하 적분기, 전류 컨베이어 등을 포함할 수 있다. AFE (302) 는 측정된 전하 또는 전류를 아날로그 전압으로 변환한다.
각각의 채널에 대해, ADC (304) 는 AFE (302) 에 의해 출력된 아날로그 신호로부터 디지털 신호를 생성한다. 본 명세서에서 사용되는 바와 같이 아날로그 신호가 연속적인 시간 신호이다. 디지털 신호가 이산 시간, 이산 진폭 신호이다. 2X 전위 이산 진폭들을 갖는 디지털 신호가 X 개 비트들 (X > 0) 의 폭을 가진다. 디지털 신호는 일련의 X-비트 값들 (워드들, 샘플들 등) 을 포함할 수 있다. ADC (304) 는 J 개 비트들의 폭을 갖는 디지털 신호를 생성하며, J는 영보다 큰 정수이다. 특정 실시형태에서, ADC (304) 는 1-비트 디지털 신호 (즉, J = 1) 를 생성한다. ADC (304) 는 시그마-델타 ADC 또는 유사 유형 회로일 수 있다. 일 실시형태에서, ADC (304) 는 N 의 오버샘플링 비율 (oversampling ratio, OSR) 을 가지며, N 은 1 보다 큰 정수이다. 예를 들어, 1-비트 ADC가 N=3600의 OSR을 가질 수 있다. ADC (304) 의 OSR은 제어 로직 (212) 에 의해 설정될 수 있다.
각각의 채널에 대해, FIR 필터 (308) 는 N 의 길이 (N-1의 차수) 를 갖는 이산-시간 FIR 필터이다. FIR 필터 (308) 의 출력 시퀀스는,
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과 같이 표현될 수 있으며, 여기서 x[n]은 ADC (304) 에 의해 출력된 시퀀스이며, y[n]은 FIR 필터 (308) 의 출력 시퀀스이고, h[n]은 계수 시퀀스이다. 일 실시형태에서, FIR 필터 (308) 는 곱셈기와 단일 누산기를 사용하여 구현된다. 곱셈기는 하나의 J-비트 피연산자와 하나의 Q-비트 피연산자를 가진다. 곱셈기는 입력 시퀀스에서의 값 x[n] (즉, ADC (304) 에 의해 출력된 J-비트 값) 에 계수 생성기 (312) 에 의해 제공된 Q-비트 계수 h[n]을 연속하여 곱한다. 누산기는 출력 값 y[n]을 생성하기 위해 N 회 곱셈 동작들을 통해 N 개 곱들을 누산한다. FIR 필터들 (3081...308K) 은 계수 생성기 (312) 에 의해 출력된 계수들을 공유한다. FIR 필터 (308) 의 일 실시형태가 도 4를 참조하여 아래에서 설명된다.
각각의 채널에 대해, 캡처 회로 (310) 는 FIR 필터 (308) 의 출력 값들 y[n]을 캡처한다. FIR 필터 (308) 는 P-비트 폭 디지털 신호를 출력하는데, P는 계수 생성기 (312) 에 의해 출력된 계수 신호의 폭 (Q) 이상인 정수이다. 캡처 회로 (310) 는 R-비트 폭 디지털 신호를 출력하는데, R은 영보다 큰 정수이다. 일 실시형태에서, R은 P와 동일하다. 대안적으로, R은 P 미만일 수 있다. 다시 말하면, 캡처 회로 (310) 는 (예컨대, 다수의 최소 유효 비트들 (LSB들) 을 제거하거나 또는 FIR 필터 출력의 폭을 감소시키는 어떤 다른 기법을 수행함으로써) FIR 필터 (308) 의 P-비트 출력을 P-비트 출력보다 더 코오스한 (coarser) 분해능을 갖는 R-비트 출력으로 감소시킬 수 있다. 캡처 회로 (310) 에 의해 출력된 R-비트 값들은 샘플-레이트의 1/N을 ADC (304) 에 의해 출력된 J-비트 값들로서 가진다. 따라서, 데시메이션 필터 (306) 는 N:1 다운-샘플링 비율을 가진다.
계수 생성기 (312) 는 Q의 폭을 갖는 디지털 신호 ("계수 신호"라고 지칭됨) 를 출력하는데, Q 는 영보다 큰 정수이다. 계수 생성기 (312) 는 각각의 FIR 필터 (308) 의 임펄스 응답을 나타내는 N 개 계수들의 반복 시퀀스 (예컨대, 시퀀스 h[n]) 를 생성한다. 일 실시형태에서, 계수 세트는 윈도우 함수 (window function) 에 기초하지만, 다른 함수들이 사용될 수 있다. 대체로, 계수 생성기 (312) 에 의해 출력된 계수들은, Q 개 비트들의 폭을 갖는 단어들로 양자화되는 그리고 그러한 단어들에 의해 표현되는 양 또는 음 또는 영의 값들이다. 하나의 실시형태에서, 계수 생성기 (312) 에 의해 출력된 계수들은 부호 연산 (signed arithmetic) 을 수행할 필요가 없게 하는 양 또는 영 값들이다. 계수 생성기 (312) 의 실시형태들은 아래에서 더 설명된다.
도 4는 일 실시형태에 따른 FIR 필터 (308) 를 묘사하는 블록도이다. FIR 필터 (308) 는 조합 로직 회로 ("조합 로직 (402)") 와 누산기 회로 ("누산기 (406)") 를 포함한다. 조합 로직 (402) 은 복수의 로직 게이트들 (404) 을 포함한다. 누산기 (406) 는 가산기 회로 ("가산기") (408) 와 저장 회로 (410) 를 포함한다. 조합 로직 (402) 의 제 1 입력이 ADC (304) 에 의해 출력된 디지털 신호를 수신한다. 조합 로직 (402) 의 제 2 입력이 계수 생성기 (312) 에 의해 출력된 계수 신호를 수신한다. 조합 로직 (402) 의 출력이 가산기 (408) 의 제 1 입력에 커플링된다. 가산기 (408) 의 출력이 저장 회로 (410) 의 입력에 커플링된다. 저장 회로 (410) 의 출력이 가산기 (408) 의 제 2 입력에 커플링된다.
수학적으로, FIR 필터 (308) 는 곱셈 누산기 (multiply accumulator, MAC) 이다. 각각의 채널에서의 곱셈의 복잡도는 각각의 ADC (304) 의 출력이 작은 폭 (예컨대, J = 1) 을 갖는다는 사실을 이용함으로써 감소될 수 있다. 예를 들어, J = 1이면, 1-비트 바이 Q-비트 곱셈 연산이 계수를 ADC 데이터 비트에 의해 게이팅함 (즉, ADC 데이터가 0이면, 출력 = 0; ADC 데이터가 1이면, 출력 = 계수) 으로써 구현될 수 있다. 대안적으로, 1-비트 ADC 출력이 0 및 1이 아니라, +1 및 -1에 매핑될 수 있다. 1-비트 바이 Q-비트 곱셈 연산은 ADC 데이터가 +1이면 +계수를, 그리고 ADC 데이터가 -1이면 -계수를 출력함으로써 구현될 수 있다. 이런 경우, ADC 출력 코드들을 해석하는 방식으로 인한 FIR 필터 출력에서의 계통적 DC 오프셋은 없다. 다른 예들에서, J는 1 비트를 초과하는 비트들일 수 있다. 예를 들어, 3-레벨 ADC 출력 (예컨대, J=2) 이 주어지면, ADC 출력은 -1, 0, +1 또는 0, 1, 2에 매핑될 수 있다. 이런 경우, 곱셈 연산은 각각 -계수, 영, +계수, 또는 영, 계수, 및 2*계수를 출력함으로써 구현될 수 있다.
도 5는 ADC들 (304) 에 의해 출력된 디지털 신호들이 1-비트의 폭 (예컨대, J = 1) 을 가지는 일 실시형태에 따른 조합 로직 (402) 을 묘사하는 블록도이다. 조합 로직 (402) 은 로직 게이트들 (4041...404Q) 을 포함한다. 로직 게이트들 (4041...404Q) 중 각각의 로직 게이트는 AND 게이트이다. 각각의 로직 게이트 (4041...404Q) 는 ADC (302) 에 의해 출력된 디지털 신호 (값 x[n]에 의해 표현됨) 를 수신하는 제 1 입력을 포함한다. 로직 게이트들 (4041...404Q) 의 제 2 입력은 Q-비트 계수 신호의 비트들 (0 내지 Q-1) (값들 (h[n]<0> 내지 h[n]<Q-1>) 에 의해 표현됨) 을 수신한다. 로직 게이트들 (4041...404Q) 의 출력들은 합산기 (408) 에 Q-비트 입력으로서 집단적으로 제공된다.
도 4로 되돌아가면, 조합 로직 (402) 에 의해 수행되는 곱셈 연산은 무부호일 수 있으며, 이는 구현예를 단순화한다. 이런 방식으로, 곱셈 및 누산 연산은, ADC 데이터가 부호 있는 샘플 값들로 매핑된 다음 곱셈기를 사용하여 부호 있는 곱셈을 사용하여 프로세싱되는 스킴보다 덜 복잡하다. 실시형태들에서, ADC 출력은 하나를 초과하는 비트 폭일 수 있다. 그런 실시형태들에서, 조합 로직 (402) 의 복잡도는 ADC 출력의 폭에서의 증가에 따라 스케일링된다. 그러나, FIR 필터 (308) 는, 복수의 누산기 및 미분 스테이지들이 뒤따르는 부호 있는 멀티-비트 바이 다중-비트 곱셈기를 채용하는 FIR 필터와 비교하여, ADC 출력이 작은 폭 (예컨대, 3 이하의 비트들) 을 가질 때 감소된 복잡도를 여전히 나타낸다.
누산기 (406) 는 조합 로직 (402) 에 의해 출력된 곱들을 누산한다. FIR 필터 (308) 의 길이는 계수 시퀀스의 길이 (즉, N) 에 의해 영향을 받는다. 저장 회로 (410) 는 P의 폭을 가진다. 폭 P는 가산기 (408) 에 의해 수행되는 가산 연산들의 오버플로우를 피하도록 설정될 수 있다. 저장 회로 (410) 는, 예를 들어, P 개의 D-유형 플립-플롭들을 사용하여 구현될 수 있다. 저장 회로 (410) 는 저장 회로 (410) 에 의해 저장된 값을 영으로 재설정하기 위한 리셋 신호를 수신하는 입력을 포함할 수 있다. 리셋 신호는 제어 신호에 의해 또는 출력 값 y[n]을 캡처한 후의 캡처 회로 (310) 에 의해, 또는 그 조합에 의해 제공될 수 있다.
도 6은 일 실시형태에 따른 계수 생성기 (312) 를 묘사하는 블록도이다. 계수 생성기 (312) 는 룩업 테이블 (LUT) (604) 과 주소 생성기 회로 ("주소 생성기 (602)") 를 포함한다. LUT (604) 는 임의의 유형의 메모리 회로 (예컨대, 랜덤 액세스 메모리 (RAM), 판독전용 메모리 (ROM) 등) 를 사용하여 구현될 수 있고 계수 시퀀스 (606) 를 저장하도록 구성된다. LUT (604) 는 Q의 폭과 N 의 깊이를 가진다. 주소 생성기 (602) 는 LUT (604) 가 N 개 계수들의 반복 시퀀스를 출력하도록 LUT (604) 에 대한 주소들을 생성한다.
도 7은 일 실시형태에 따른 복수의 아날로그 신호들을 프로세싱하는 방법 (700) 을 묘사하는 흐름도이다. 방법 (700) 은 위에서 설명된 바와 같은 채널들의 동작을 요약한다. 방법 (700) 은 단계 702를 시작하며, 그 단계에서 ADC (302) 가 채널들의 각각에 대해 아날로그 신호를 디지털 신호로 변환한다. 단계 704에서, 제어 로직 (212) 은 각각의 ADC (302) 의 OSR을 설정한다. 단계 706에서, 계수 생성기 (312) 는 공유된 계수 시퀀스를 생성한다. 일 실시형태에서, 단계 708에서, 계수 생성기 (312) 는 LUT (604) 로부터 계수들을 획득한다. 단계 706에서 사용될 수 있는 계수들을 생성하는 대체 실시형태가 아래에서 더 설명된다.
단계 710에서, 각각의 채널에서의 데시메이션 필터 (306) 가 디지털 신호를 필터링하고 데시메이션한다. 일 실시형태에서는, 단계 712에서, FIR 필터 (308) 가 디지털 신호의 N 값들에 계수 시퀀스의 N 개 계수들을 연속하여 곱하여 N 개 곱들을 생성한다. FIR 필터 (308) 는 단일 누산기에서 N 개 곱들을 누산한다. 단계 714에서, 캡처 회로 (310) 가 FIR 필터 (308) 에의 입력으로서 샘플 레이트의 1/N을 가지는, FIR 필터 (308) 의 출력을 캡처한다.
데시메이션 필터링 기법들은 도 1 및 도 2에 도시된 것과 같은 용량성 감지 디바이스의 채널들에 대해 설명하였다. 그러나, 도 3에서 도시된 구조는 병렬 ADC 채널들을 갖는 다른 유형들의 애플리케이션들에서 구현될 수 있다. 데시메이션 필터들은 멀티-스테이지, 멀티-레이트 프로세싱 경로들 (예컨대, 더 높은 샘플 레이트들에서 동작하는 CIC (cascaded-integrator comb) 데시메이션 필터링 스테이지들 및 뒤따르는 더 낮은 샘플 레이트들에서 동작하는 FIR 데시메이션 필터링 스테이지들) 로서 설계될 수 있다. 그러나, 다중 채널 시스템의 경우, 이러한 멀티-스테이지, 멀티-레이트 데시메이션 필터들의 복잡도는 채널들의 수에 따라 스케일링된다. 본 명세서에서의 실시형태들에서 설명되는 데시메이션 필터링 기법들은 채널 당 낮은 복잡도를 나타내고, 따라서 다수의 병렬 ADC 채널들을 갖는 애플리케이션들에 특히 적합하다.
일 실시형태에서, 데시메이션 필터들 (306) 은 아날로그 도메인에서 ADC들 (304) 과 함께 구현될 수 있다. 이는 장 거리들에 걸쳐 아날로그 집적 회로 블록에서부터 디지털 집적 회로 블록으로 다수의 고속 ADC 출력 신호들을 라우팅할 필요가 없게 한다.
위의 다양한 예들에서, ADC 출력의 폭은 1 비트 (예컨대, J = 1) 이다. 본 명세서에서 설명되는 데시메이션 필터링 기법들은 ADC 출력이 하나를 초과하는 비트이면 또한 채용될 수 있다. 그러나, FIR 필터들 (308) 의 복잡도는 ADC 출력의 폭에 따라 스케일링된다. 따라서, 낮은 복잡도를 갖는 FIR 필터들 (308) 은 ADC 출력이 한 비트 폭 또는 작은 수의 비트 폭 (예컨대, 2 또는 3 개 비트들) 일 때 성취될 수 있다.
계수 생성기 (312) 에 의해 생성된 계수 시퀀스는 ADC들 (302) 의 OSR에 의존하여, 비교적 길 수도 있다. 따라서, 계수 생성기 (312) 는 전체 계수 시퀀스를 저장하기 위해 비교적 큰 LUT를 포함할 수 있다. 다수의 병렬 ADC 채널들을 갖는 시스템들의 경우, 계수 시퀀스를 저장하는 큰 LUT의 추가적인 복잡도는 다수의 채널들에 의해 공유된다. 계수 생성기 (312) 의 복잡도는 긴 계수 시퀀스들을 생성하기 위해 아래에서 설명되는 기법들을 사용하여 추가로 감소될 수 있다.
계수 시퀀스 생성
도 8은 일 실시형태에 따른 계수 생성기 (800) 를 묘사하는 블록도이다. 일 실시형태에서, 계수 생성기 (800) 는 위에서 도 3으로 설명된 수신기들 (206) 에서의 계수 생성기 (312) 로서 사용될 수 있다. 그러나, 계수 생성기 (800) 는 다른 애플리케이션들에서 사용될 수 있다. 대체로, 계수 생성기 (800) 는 하나 이상의 스테이지들 (852) 을 갖는 그리고 N 의 길이를 갖는 필터 (850) 를 위한 계수들을 생성하는데 사용될 수 있다.
일 실시형태에서, 계수 생성기 (800) 는 LUT (802), 주소 생성기 회로 ("주소 생성기 (806)"), 업-샘플링 홀더 회로 ("업-샘플링 홀더 (808)"), 및 누산기 (810) 를 포함한다. 일부 실시형태들에서, 계수 생성기 (800) 는 정규화기 회로 ("정규화기 (812)") 를 더 포함한다. 실시형태들에서, 정규화기 (812) 는 비트-시프터 회로 ("비트-시프터 (814)") 를 포함한다. 다른 실시형태들에서, 정규화기 (812) 는 비트-시프터 (814) 및 곱셈기 회로 ("곱셈기 (816)") 둘 다를 포함한다.
LUT (802) 의 입력이 주소 생성기 (806) 의 출력에 커플링된다. LUT (802) 의 출력이 업-샘플링 홀더 (808) 의 입력에 커플링된다. 업-샘플링 홀더 (808) 의 출력이 누산기 (810) 의 입력에 커플링된다. 누산기 (810) 의 출력이 계수 신호를 공급할 수 있다. 정규화기 (812) 를 갖는 실시형태들에서, 누산기 (810) 의 출력은 비트-시프터 (814) 의 입력에 커플링된다. 비트-시프터 (814) 의 출력이 계수 신호를 공급할 수 있다. 곱셈기 (816) 를 갖는 실시형태들에서, 비트-시프터 (814) 의 출력은 곱셈기 (816) 의 입력에 커플링된다. 곱셈기 (816) 의 출력이 계수 신호를 공급할 수 있다. 계수 신호는 Q 개 비트들의 폭을 갖는 디지털 신호인데, Q 는 영보다 큰 정수이다.
일 실시형태에서, LUT (802) 는 미분 시퀀스 (804) 를 저장한다. 미분 시퀀스 (804) 는 L 개 값들을 포함할 수 있는데, L 은 1 보다 큰 정수이다. 미분 시퀀스 (804) 의 L 개 값들은 필터 (850) 에 대한 임펄스 응답의 1차 도함수를 나타낸다. LUT (802) 의 출력은 폭 S를 갖는 디지털 신호인데, S는 1 보다 큰 정수이다. 일 실시형태에서, LUT (802) 의 폭 S는 계수 생성기 (800) 의 출력의 폭 Q 미만이다. 주소 생성기 (806) 는 L 개 값들의 시퀀스들을 연속하여 출력하기 위해 LUT (802) 에 대한 주소들을 생성한다.
일 실시형태에서, 윈도우 함수는 대칭적 우함수로서 설계된다. 이런 경우, 미분 시퀀스는 대칭적 기함수이다. 일 실시형태에서, LUT (802) 는 미분 시퀀스의 전반분에 대한 L/2 개 값들만을 저장할 수 있다. LUT (802) 는 미분 시퀀스의 후반분에 대한 음의 버전들의 저장된 값들을 출력하기 위한 회로부를 포함할 수 있다. 저장될 길이 L의 미분 시퀀스가 대신에 우함수이면, LUT (802) 는 미분 시퀀스의 전반분에 대해 L/2 값들만을 여전히 저장할 수 있다. 주소 생성기 (806) 는 그러면 LUT (802) 로부터 미분 시퀀스의 후반분을 출력하기 위해 역방향 방식 (backwards manner) 으로 주소들을 생성할 수 있다.
도 9a는 LUT (802) 에 저장될 수 있는 미분 시퀀스 (902) 를 묘사하는 그래프이다. 그래프의 x-축은 샘플 수 (n) 를 나타내고, 그래프의 y-축은 미분 시퀀스 값 (XC[n]이라고 지칭됨) 을 나타낸다.
도 8로 되돌아가면, 업-샘플링 홀더 (808) 는 LUT (802) 에 의해 출력된 디지털 신호를 M 의 인자만큼 업-샘플링하는데, M 은 영보다 큰 정수이다. 업-샘플링 홀더 (808) 는 LUT (802) 에 의해 출력된 시퀀스에서의 각각의 값의 M 개의 인스턴스들을 출력한다. 업-샘플링 홀더 (808) 는 폭 S를 갖는 그리고 길이 N = M * L의 시퀀스를 포함하는 디지털 신호를 출력하는데, N 은 필터 (850) 에 대한 임펄스 응답의 길이이다. 업-샘플링 홀더 (808) 는 M의 값을 설정 (즉, 업-샘플링 비율을 설정) 하기 위한 제어 신호 ("Set M") 를 수신하도록 구성되는 입력을 포함할 수 있다.
도 9b는 업-샘플링 홀더 (808) 에 의한 출력으로서 업-샘플링된 미분 시퀀스 (904) 를 예시하는 그래프이다. 그래프의 x-축은 샘플 수 (n) 를 나타내고, 그래프의 y-축은 업-샘플링된 미분 시퀀스 값 (XC'[n]이라고 지칭됨) 을 나타낸다. 상세 (908) 에서 도시된 바와 같이, 업-샘플링된 미분 시퀀스 (904) 의 각각의 "단계"는 M 개 값들을 포함한다.
도 8로 되돌아가면, 누산기 (810) 는 업-샘플링 홀더 (808) 에 의해 출력된 업-샘플링된 미분 시퀀스를 적분한다. 예를 들어, 누산기 (810) 는 전달 함수 1/ (1-z-1) 를 갖는 필터일 수 있다. 누산기 (810) 는 폭 Q를 갖는 디지털 신호를 출력한다. 누산기 (810) 의 출력은 필터 (850) 에 대한 임펄스 응답을 나타내는 N 개 값들의 반복 시퀀스이다.
도 9c는 누산기 (810) 에 의해 출력된 바와 같은 적분된 시퀀스 (906) 를 예시하는 그래프이다. 그래프의 x-축은 샘플 수 (n) 를 나타내고, 그래프의 y-축은 적분된 시퀀스 값 (YC[n]이라고 지칭됨) 을 나타낸다. 적분된 시퀀스 (906) 는 도 9a에 도시된 미분 시퀀스 (902) 와 비교하여 다수의 샘플들을 포함할 수 있다. 상세 (910) 에 의해 도시된 바와 같이, 적분된 시퀀스 (910) 는 이산 값들 (N 개의 총계 값들) 의 시퀀스이다. 계수 생성기 (800) 의 하나의 예시적인 구성이 L = 32, M = 100, 및 N = 32 * 100 = 3200이다. 임의의 다른 무수한 구성들이 가능하다.
도 8로 되돌아가면, 일 실시형태에서, 계수 생성기 (800) 는 정규화기 (812) 를 포함한다. 정규화기 (812) 는 업-샘플링 비율이 공칭 값으로부터 변경됨에 따라 (즉, M이 업-샘플링 홀더 (808) 에서 변경됨에 따라) 임펄스 응답의 크기를 유지하는데 사용될 수 있다. 실시형태들에서, 타겟이 된 필터 길이들은 2의 공비 (common ratio) (예컨대, 800, 1600, 3200, 6400 등) 를 갖는 기하학적 시퀀스의 엘리먼트들이다. 그런 실시형태들에서, 정규화기 (812) 는 비트 시프터 (814) 를 사용하여 구현될 수 있다. 비트-시프터 (814) 는 제어 로직 (212) 에 의해 제공될 수 있는 시프트 제어 신호를 수신하기 위한 입력을 포함한다. 예를 들어, 길이 N = 3200의 계수 시퀀스를 생성하기 위해 M이 명목상 100이면, M을 200으로 변경시키는 것이 길이 N = 6400의 계수 시퀀스를 생성한다. 예를 들어, 임펄스 응답의 크기를 유지하기 위해, 비트 시프터 (814) 는 누산기 (810) 에 의해 출력된 적분된 시퀀스를 2로 나누는 우측 시프트를 수행할 수 있다. 타겟이 된 필터 길이들의 더 미세한 세분도와 계수 크기의 두 배 미만의 변동 (6 dB) 이 요망되면, 정규화기 (812) 는 곱셈기 (816) 를 포함할 수 있다. 곱셈기 (816) 는 CSD (Canonic Signed Digits) 곱셈기 등일 수 있다. 곱셈기 (816) 는 곱셈 제어 신호를 수신하는 입력을 포함하는데, 곱셈 제어 신호는 제어 로직 (212) 에 의해 제공될 수 있다. 정규화기 (812) 는 다른 파라미터들을 유지하기 위해 다른 방식들로 임펄스 응답을 정규화할 (예컨대, FIR 필터의 DC 이득을 유지하기 위해 정규화할) 수 있다.
도 8의 예에서, 미분 시퀀스가 LUT (802) 에 저장된다. 다른 예에서, 임펄스 응답의 L 개 샘플들 또는 L/2 개 샘플들은 LUT (802) 에 저장될 수 있고 계수 생성기 (800) 는 LUT (802) 와 미분 시퀀스를 출력하는 업-샘플링 홀더 (808) 사이에 커플링된 미분 회로를 포함할 수 있다. 도 8의 예에서, 미분 및 적분의 단일 스테이지가 있다. 다른 예들에서, 계수 생성기 (800) 는 미분 및 적분의 하나를 초과하는 스테이지를 포함할 수 있다. 예를 들어, LUT (802) 는 1 차를 초과하는 차수의 미분 시퀀스를 저장할 수 있고 계수 생성기 (800) 는 하나를 초과하는 누산기 (810) 를 포함할 수 있다. 다른 예에서, LUT (802) 는 임펄스 응답을 저장할 수 있고 계수 생성기 (800) 는 업-샘플링 홀더 (808) 앞의 다수의 미분기 회로들과 업-샘플링 홀더 (808) 뒤의 하나를 초과하는 누산기 (810) 를 포함할 수 있다.
도 10은 일 실시형태에 따른 필터에 대한 계수들을 생성하는 방법 (1000) 을 묘사하는 흐름도이다. 방법 (1000) 은 단계 1002에서 시작하며, 그 단계에서 계수 생성기 (800) 는 미분 시퀀스를 생성한다. 예를 들어, 단계 1004에서, LUT (802) 는 미분 시퀀스의 L 개 값들을 출력할 수 있다. 단계 1006에서, 업-샘플링 홀더 (808) 는 1:M 업-샘플링 비율을 사용하여 업-샘플링된 미분 시퀀스를 생성하기 위해 미분 시퀀스를 업-샘플링 및 홀딩한다. 단계 1008에서, 제어 로직 (212) 은 업-샘플링 비율을 설정 (예컨대, M의 값을 설정) 한다. 단계 1010에서, 누산기 (810) 는 적분된 시퀀스를 생성하기 위해 업-샘플링된 시퀀스를 적분한다. 적분된 시퀀스는 필터 (850) 의 원하는 길이에 대응하는 N = M * L 값들을 포함한다. 옵션적인 단계 1012에서, 정규화기 (812) 는 계수들의 원하는 크기를 유지하기 위해 적분된 시퀀스를 정규화한다. 단계 1014에서, 제어 로직 (112) 은 정규화 계수를 설정한다. 예를 들어, 제어 로직 (112) 은 비트 시프터 (814) 를 위한 시프트 제어 값을 설정할 수 있다. 다른 예에서, 제어 로직 (112) 은 비트 시프터 (814) 를 위한 시프트 제어 값과 곱셈기 (816) 를 위한 곱셈 제어 값 둘 다를 설정할 수 있다.
도 8 내지 도 10을 참조하여 위에서 설명된 계수 생성의 기법들은 실시간 하드웨어에서 효율적인 실현에 적합한 긴 계수 시퀀스를 생성하기 위해 짧은 LUT를 보간하는 것을 포괄한다. 더 작은 프로그램가능 LUT로부터 긴 계수 세트를 생성하는 것은 프로그램가능 계수 함수 및 윈도우 형상의 유연성을 유지하면서도 더 낮은 시스템 비용을 성취한다. 저비용 구현예가, 다음에 의해 성취된다: 1) 업-샘플링/홀딩, 누산, 및 옵션적으로 정규화를 수행하는 작은 수의 디지털 회로 블록들을 사용하여 구현된 보간 동작; 2) 계수 함수 자체 대신 미분 시퀀스를 사용함으로써 깊이 관통 보간 및 폭의 측면에서 실질적으로 감소된 LUT 사이즈; 및 3) LUT의 사이즈 변경하는 것 또는 보간 비율을 변경함으로써 LUT를 재-프로그래밍하는 것 없이 생성되도록 설정된 계수를 위한 다양한 길이들.
계수 생성 기법들은 계수들의 긴 세트를 사용하여 프로세싱된 결과를 생성하는 필터들을 갖는 오버-샘플링된 시스템들과 같은 다양한 시스템들에서 채용될 수 있다. 일 실시형태에서, 계수 생성기 (800) 는 입력 디바이스 (100) 의 수신기들 (206) 에서 계수 생성기 (312) 로서 사용된다.
본 명세서에서 언급된 실시형태들 및 예들은 본 기술 및 그것의 특정한 애플리케이션에 따라 실시형태들을 설명하도록 그리고 이에 의해 본 기술분야의 통상의 기술자들이 본 개시물을 제작하고 사용하는 것을 가능하게 하도록 제시되었다. 그러나, 본 기술분야의 기술자들은 앞서의 설명 및 예들이 예시 및 예를 위해서만 제시되었다는 것을 인식할 것이다. 언급된 설명은 본 개시물을 망라하는 것이 되거나 또는 개시된 바로 그 형태로 제한하는 의도는 아니다.
전술한 바를 감안하여, 본 개시물의 범위는 다음의 청구항들에 의해 결정된다.

Claims (20)

  1. 각각의 복수의 아날로그 신호들을 수신하고 각각의 복수의 디지털 신호들을 출력하는 복수의 아날로그-디지털 변환기들 (ADC들);
    계수 신호를 출력하는 계수 생성기 회로; 및
    상기 복수의 디지털 신호들 중 각각의 디지털 신호를 수신하는 제 1 입력 및 상기 계수 신호를 수신하는 제 2 입력을 각각 포함하는 복수의 데시메이션 필터들로서, 상기 복수의 데시메이션 필터들 중 각각의 데시메이션 필터는 곱셈기 및 단일 누산기를 갖는 유한 임펄스 응답 (FIR) 필터를 포함하는, 상기 복수의 데시메이션 필터들을 포함하는, 회로.
  2. 제 1 항에 있어서,
    상기 곱셈기는 상기 데시메이션 필터의 상기 제 1 입력 및 상기 제 2 입력을 수신하는 입력들을 갖는 조합 로직을 포함하고,
    상기 단일 누산기는,
    상기 조합 로직의 출력에 커플링된 제 1 입력과 제 2 입력을 갖는 가산기; 및
    상기 가산기의 출력에 커플링된 입력과 상기 가산기의 상기 제 2 입력에 커플링된 출력을 갖는 저장 회로를 포함하는, 회로.
  3. 제 2 항에 있어서,
    상기 복수의 디지털 신호들 중 각각의 디지털 신호는 1 비트의 폭을 가지고, 상기 계수 신호는 Q 개 비트들의 폭을 가지며, Q 는 1 보다 큰 정수인, 회로.
  4. 제 3 항에 있어서,
    상기 조합 로직은 2-입력 로직 게이트들의 Q-단위 어레이를 포함하며, 상기 로직 게이트들 중 각각의 로직 게이트의 제 1 입력이 상기 디지털 신호를 수신하도록 구성되고 상기 로직 게이트들 중 각각의 로직 게이트의 제 2 입력이 상기 계수 신호의 상기 Q 개 비트들 중 각각의 비트를 수신하도록 구성되는, 회로.
  5. 제 1 항에 있어서,
    상기 계수 생성기 회로는 복수의 계수들을 저장하는 룩업-테이블 (LUT) 을 포함하고, 상기 계수 신호는 상기 복수의 계수들의 반복 시퀀스를 포함하는, 회로.
  6. 제 5 항에 있어서,
    상기 복수의 ADC들 중 각각의 ADC는 N 의 오버샘플링 비율 (OSR) 을 가지며, 상기 N 은 1 보다 큰 정수이고, 상기 복수의 계수들은 N 개의 계수들인, 회로.
  7. 제 1 항에 있어서,
    상기 계수 생성기 회로는,
    L 개 값들의 시퀀스를 저장하는 룩업 테이블 (LUT) 로서, 상기 L 은 1 보다 큰 정수인, 상기 LUT;
    상기 LUT의 출력에 커플링된 1:M 업-샘플링 홀더 회로로서, 상기 M 은 L 보다 큰 정수인, 상기 1:M 업-샘플링 홀더 회로; 및
    상기 1:M 업-샘플링 홀더 회로의 출력에 커플링된 누산기를 포함하는, 회로.
  8. 제 7 항에 있어서,
    상기 계수 생성기 회로는 상기 누산기의 출력에 커플링된 적어도 하나의 정규화기를 더 포함하는, 회로.
  9. 제 7 항에 있어서,
    상기 복수의 ADC들 중 각각의 ADC는 N 의 오버샘플링 비율 (OSR) 을 가지며, 상기 N 은 1 보다 큰 정수이고, 상기 N 은 상기 L과 M의 곱인, 회로.
  10. 복수의 아날로그 신호들을 출력하도록 구성되는 복수의 수신기들;
    상기 복수의 아날로그 신호들을 수신하고 복수의 디지털 신호들을 출력하도록 구성되는 복수의 아날로그-디지털 변환기들 (ADC들);
    계수 신호를 출력하도록 구성되는 계수 생성기 회로;
    상기 복수의 디지털 신호들 중 각각의 디지털 신호를 수신하는 제 1 입력 및 상기 계수 신호를 수신하는 제 2 입력을 각각 포함하는 복수의 데시메이션 필터들로서, 상기 복수의 데시메이션 필터들 중 각각의 데시메이션 필터는 곱셈기 및 단일 누산기를 갖는 유한 임펄스 응답 (FIR) 필터를 포함하는, 상기 복수의 데시메이션 필터들; 및
    상기 복수의 데시메이션 필터들의 출력들을 프로세싱하도록 구성되는 디지털 신호 프로세서를 포함하는, 프로세싱 시스템.
  11. 제 10 항에 있어서,
    상기 곱셈기는 상기 데시메이션 필터의 상기 제 1 입력 및 상기 제 2 입력을 수신하는 입력들을 갖는 조합 로직을 포함하고,
    상기 단일 누산기는,
    상기 조합 로직의 출력에 커플링된 제 1 입력과 제 2 입력을 갖는 가산기; 및
    상기 가산기의 출력에 커플링된 입력과 상기 가산기의 상기 제 2 입력에 커플링된 출력을 갖는 저장 회로를 포함하는, 프로세싱 시스템.
  12. 제 10 항에 있어서,
    상기 계수 생성기 회로는 복수의 계수들을 저장하는 룩업-테이블 (LUT) 을 포함하고, 상기 계수 신호는 상기 복수의 계수들의 반복 시퀀스를 포함하는, 프로세싱 시스템.
  13. 제 10 항에 있어서,
    상기 계수 생성기 회로는,
    L 개 값들의 시퀀스를 저장하는 룩업 테이블 (LUT) 로서, 상기 L 은 1 보다 큰 정수인, 상기 LUT;
    상기 LUT의 출력에 커플링된 1:M 업-샘플링 홀더 회로로서, 상기 M 은 L 보다 큰 정수인, 상기 1:M 업-샘플링 홀더 회로; 및
    상기 1:M 업-샘플링 홀더 회로의 출력에 커플링된 누산기를 포함하는, 프로세싱 시스템.
  14. 제 10 항에 있어서,
    상기 복수의 수신기들은 입력 디바이스의 복수의 센서 전극들에 커플링되고, 상기 복수의 수신기들 중 각각의 수신기는 상기 복수의 센서 전극들 중 각각의 센서 전극 상의 전하 또는 전류를 측정하도록 구성되는, 프로세싱 시스템.
  15. 제 14 항에 있어서,
    상기 디지털 신호 프로세서는 상기 복수의 데시메이션 필터들의 상기 출력들에 기초하여 상기 입력 디바이스의 감지 영역에서의 커패시턴스의 변화들을 결정하도록 구성되는, 프로세싱 시스템.
  16. 복수의 아날로그 신호들을 프로세싱하는 방법으로서,
    복수의 아날로그-디지털 변환기들 (ADC들) 을 사용하여 상기 복수의 아날로그 신호들을 복수의 디지털 신호들로 변환하는 단계;
    계수들의 시퀀스를 생성하는 단계; 및
    곱셈기 및 단일 누산기를 갖는 유한 임펄스 응답 (FIR) 필터에서, 상기 디지털 신호의 값들에 상기 계수들의 시퀀스에서의 각각의 계수를 연속하여 곱셈하고, 상기 곱셈의 곱들을 누산함으로써, 상기 복수의 디지털 신호들 중 각각의 디지털 신호를 필터링하는 단계를 포함하는, 복수의 아날로그 신호들을 프로세싱하는 방법.
  17. 제 16 항에 있어서,
    상기 디지털 신호에 상기 계수들의 시퀀스를 연속하여 곱셈하는 것은 상기 디지털 신호의 상기 값들 및 상기 계수들의 시퀀스를 조합 로직의 입력들에 인가하는 것을 포함하는, 복수의 아날로그 신호들을 프로세싱하는 방법.
  18. 제 16 항에 있어서,
    상기 변환하는 단계는, N 의 오버샘플링 비율 (OSR) 을 사용하여 상기 복수의 아날로그 신호들을 오버샘플링하는 단계를 포함하며,
    상기 N 은 1 보다 큰 정수이고, 상기 계수들의 시퀀스는 N 개의 계수들을 포함하는, 복수의 아날로그 신호들을 프로세싱하는 방법.
  19. 제 18 항에 있어서,
    상기 생성하는 단계는, 룩업 테이블 (LUT) 로부터 상기 N 개의 계수들을 획득하는 단계를 포함하는, 복수의 아날로그 신호들을 프로세싱하는 방법.
  20. 제 18 항에 있어서,
    상기 생성하는 단계는,
    룩업 테이블 (LUT) 로부터 L 개 값들의 시퀀스를 획득하는 단계로서, 상기 L 은 1 보다 큰 정수인, 상기 L 개 값들의 시퀀스를 획득하는 단계;
    M 개 값들의 시퀀스를 생성하기 위해 상기 L 개 값들의 시퀀스를 업-샘플링 및 홀딩하는 단계로서, 상기 M 은 L 보다 큰 정수인, 상기 업-샘플링 및 홀딩하는 단계; 및
    상기 계수들의 시퀀스를 생성하기 위해 상기 M 개 값들의 시퀀스를 적분하는 단계를 포함하는, 복수의 아날로그 신호들을 프로세싱하는 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110620565A (zh) * 2019-08-09 2019-12-27 西人马帝言(北京)科技有限公司 一种数字抽取滤波器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900009194A (ko) * 1988-12-26 1990-07-02 미쯔비시덴끼 가부시끼가이샤 가공장치
US5079734A (en) * 1990-04-30 1992-01-07 Harris Corporation Digital decimation filter

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5257026A (en) * 1992-04-17 1993-10-26 Crystal Semiconductor, Inc. Method and apparatus for calibrating a multi-bit delta-sigma modular
US5345409A (en) * 1993-03-25 1994-09-06 General Electric Company Programmable digital signal processor system for processing electrical power signals
US6487190B1 (en) * 1996-06-27 2002-11-26 Interdigital Technology Corporation Efficient multichannel filtering for CDMA modems
US6014682A (en) * 1997-05-30 2000-01-11 International Business Machines Corporation Methods and apparatus for variable-rate down-sampling filters for discrete-time sampled systems using a fixed sampling rate
KR100511295B1 (ko) * 2002-10-30 2005-08-31 엘지전자 주식회사 디지털 필터 및 그 운용방법
DE102004062291B4 (de) * 2004-12-23 2010-04-08 Austriamicrosystems Ag FIR-Dezimationsfilter und Anordnung mit demselben
US7436339B2 (en) * 2005-07-20 2008-10-14 M/A-Com, Inc. Method and apparatus to emulate a filter using digital elements
US20080013747A1 (en) * 2006-06-30 2008-01-17 Bao Tran Digital stethoscope and monitoring instrument
WO2011149974A1 (en) * 2010-05-24 2011-12-01 The Board Of Trustees Of The University Of Illinois High sensitivity environmental senor board and methods for structural health monitoring
KR102058437B1 (ko) * 2013-02-25 2019-12-26 삼성전자주식회사 필터 값 추출기를 포함하는 터치 감지 장치 및 필터 값 추출기
US9176633B2 (en) * 2014-03-31 2015-11-03 Synaptics Incorporated Sensor device and method for estimating noise in a capacitive sensing device
CN106716314B (zh) * 2015-07-06 2020-02-28 3轴数据有限责任公司 具内部压力倾斜旋转的笔系统
CN105915241B (zh) * 2016-04-13 2018-04-06 信阳师范学院 Fpga中实现超高速数字正交下变频及抽取滤波的方法与系统

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900009194A (ko) * 1988-12-26 1990-07-02 미쯔비시덴끼 가부시끼가이샤 가공장치
US5079734A (en) * 1990-04-30 1992-01-07 Harris Corporation Digital decimation filter

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