JPS642246B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタルフイルタに関するものであ
り、さらに詳しくは、蓄積装置からサンプル値の
各ビツトに対応するベクトルを用いて、順次に数
表出力を読み出し、それらの値を累算することに
よつてフイルタ出力を得るデイジタルフイルタに
関するものである。

理論によれば、一般にデイジタルフイルタにお
いては連続信号ｘ（ｔ）をＴ（秒）間隔で標本化
（サンプリング）して得られる離散信号（サンプ
ル値）ｘ（nT）を入力系列とするとき、出力系列
ｙ（nT）は、 ｙ（nT）＝_K 〓^k=0 a_kｘ｛（ｎ−ｋ）Ｔ｝＋_L 〓^l=1 b_lｙ｛（ｎ−ｌ）Ｔ｝ …(1) なる定係数線形差分方程式から求められ、やはり
サンプル値である。式(1)は少なくとも１つのb_lが
零でないときには巡回形デイジタルフイルタを表
わし、すべてのb_lが零のときには非巡回形デイジ
タルフイルタを表わす。式(1)を便宜的に y_o＝_K 〓^k=0 a_kx_o-k＋_L 〓^l=1 b_ly_o-l …(2) と表記する。ただし、x_o-k△ ＝ｘ｛（ｎ−ｋ）Ｔ｝
（ｋ＝０、１、…、Ｋ）、y_o-l△ ＝ｙ｛（ｎ−ｌ）Ｔ｝
（ｌ＝０、１、…、Ｌ）と定義する。さらに式(2)
は形式的に Ｙ＝_N-1 〓^j=1 α_iZ_i …(3) で表わされる。ただし、Ｙはy_oを、α_iはa_kまたは
b_lを、Z_iはx_o-kまたはY_o-lをそれぞれ表わす。

式(3)の表式そのままでは１つのサンプリング時
点でのフイルタ出力Ｙを求めるにはＮ回の乗算と
（Ｎ−１）回の加算を行なわなければならない。
デイジタル的に扱う場合には、これらの乗算およ
び加算は２進数の演算であるから出力Ｙを求める
のに時間がかかり、回路構成も乗算器を用意しな
ければならないので非常に複雑になる。

デイジタルフイルタの特長の１つは、１つのハ
ードウエアで等価等に複数（Ｒ）個のフイルタと
して動作させ得るいわゆる時分割多重化が可能な
点にある。Ｒ個のフイルタとして動作させるため
には上記乗算と加算をＴ／Ｒの時間内に終了しな
ければならないが、実際には演算時間が長いので
多重度Ｒを大きくできない。また、単体（Ｒ＝
１）のフイルタとして用いる場合でも、演算時間
が長いためサンプリング周期Ｔを小さくできない
から扱える周波数を高くできない。

このため、２進数の乗算器を用いないで式(3)の
フイルタ出力値を求める方法がいくつか知られて
いて、Peled、A.and Liu、B.：“Ａ new
hardware realization of digital filters”、
IEEE Trans.Acoust.、Speech ＆ Signal
Process.、ASSP−22、６、p.456（1974）および
アラン・クロワズイエ他のデイジタルフイルタ
（特公昭53−30972号）に述べられている。

以下にそれらを説明する。

まず、第１のもの（IEEE Trans.ASSP−22）
について述べる。式(3)のサンプル値Z_iはデイジタ
ル的に扱う場合には２進数で表わされるが、正数
も負数も取り得る（正負両数を取り得る）ので正
負を含む２進数の表現方法いわゆる２の補数コー
ドで表わされる。すなわち、Z_iは２の補数コード
サンプル値である。この表現方法を用いてデータ
語長がＭビツトで表わされるZ_iの大きさは次のよ
うになる（説明を簡単にするために、整数だけを
考えることにするが、以下の説明はもちろん小数
にも同様に適用できる）。

Z_i＝−Z^M _i2^M-1＋_M-1 〓^j=1 Z^j _i2^j-1 …(4) ただし、Z^j _iは０または１である。式(4)からZ^M _iが
０のときはZ_iは正数になり、Z^M _iが１のときはZ_iは
負数になることがわかるのでZ^M _iは極性を表わす
ビツトであることがわかる。

式(4)を式(3)に代入すると Ｙ＝_N-1 〓^j=1 α_i（−Z^M _i2^M-1＋_M-1 〓^j=1 Z^j _i2^j-1）＝−2^M-1 _N-1 〓^j=1 α_iZ^M _i＋_M-1 〓^j=1 2^j-1 _N-1 〓^j=1 α_iZ^j _i …(5) となるので、数表出力ψ^jおよび関数ψを ψ^j△ ＝ψ（Z^j ₀、Z^j _i、…、Z^j _N-1）△ ＝_N-1 〓^j=1 α_iZ^j _i …(6) と定義すると、式(5)は Ｙ＝−ψ（Z^M ₀、Z^M ₁、…、Z^M _N-1）2^M-1＋_M-1 〓^j=1 ψ（Z^j ₀、Z^j ₁、…、Z^j _N-1）2^j-1＝−ψ^M2^M-1＋_M-1 〓^j=1 ψ^j2^j-1 …(7) と表わされる。

式(6)の関数ψは、そのＮ個の変数Z^j ₀、Z^j ₁、…、
Z^j _N-1の各々が０か１かによつて2^N通りの値を取り
得る。したがつて、式(6)のψ^jはＮ個の変数Z^j ₀、
Z^j ₁、…、Z^j _N-1の組、すなわち、Ｎ次元ベクトル
（Z^j ₀、Z^j ₁、…、Z^j _N-1）をアドレス値として、2^N個
のψの値が貯蔵してある読み出し専用メモリ
（ROM）もしくはランダムアクセスメモリ
（RAM）等の蓄積装置から引出すことができる。
ゆえに、式(7)からこのように引出したψ^jを順次シ
フトして加算する動作を（Ｍ−１）回繰返し、Ｍ
回目には引出したψ^Mをシフトして減算すること
によりフイルタ出力Ｙを求められることがわか
る。この方法による構成を第１図に示す。第１図
は式(3)においてＮ＝５で、α_i＝a_i（ｉ＝０、１、
２、）、α₃＝b₁およびα₄＝b₂とし、Z_i＝X_o-i（ｉ＝
０、１、２）、Z₃＝y_o-l、Z₄＝y_o-2およびＹ＝y_oと
して得られる。

y_o＝a₀x_o＋a₁x_o-1＋a₂x_o-2＋b₁y_o-1＋b₂y_o-2
…(8) なる２次の巡回形デイジタルフイルタの構成を示
す。このとき、関数ψ^jおよびψは式(6)より ψ^j＝ψ（x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2）＝a₀x^j
_o＋a₁x^j _o-1＋a₂x^j _o-2＋b₁y^j _o-1＋b₂y^j _o-2…(9) であり、フイルタ出力y_oは式(7)より y_o＝−ψ^M2^M-1＋_M-1 〓^j=1 ψ^j2^j-1 …(10) である。

第１図において、SR１〜SR３は直列系のシフ
トレジスタ、PSRは並列入力−直列出力形のシ
フトレジスタ、Ｒ１，Ｒ２はレジスタ、MEM１
はROMもしくはRAM等の蓄積装置、ADSは減
算可能な加算器、ACC１はADSおよびＲ２から
なり、Ｒ２の出力線が下位ビツト方向に１ビツト
ずらしてADSの一方の入力に結線された、すな
わちＲ２の下位２ビツト目がADSの下位１ビツ
ト目に結線されている累算器であつて図示のごと
く構成してある。同図においては、サンプル値x_o
の各ビツトは最下位ビツトを先頭に順次直列にシ
フトレジスタSR１に与えられる。また同時に
x_o-1の各ビツトがやはり最下位ビツトから順次シ
フトレジスタSR１からSR２に移動していき、
SR２からはx_o-2の各ビツトが順次出てくる。x_o、
x_o-1およびx_o-2の各ビツトはそれぞれ順次蓄積装
置MEM１に与えられる。同様にして並列にシフ
トレジスタPSRに貯蔵されたy_o-1の各ビツトが順
次シフトレジスタSR３に入つていき、SR３から
はy_o-2の各ビツトが順次出てくる。y_o-1および
y_o-2の各ビツトはそれぞれ順次蓄積装置MEM１
に与えられる。したがつて、蓄積装置MEM１に
は５ビツトの情報x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2が
与えられる。第１図に示すように蓄積装置MEM
１は上記５ビツトをアドレス値とする32の記憶個
所を有し、その各々にデータとして式(9)によつて
予め計算されたψの値がＢビツトの２の補数コー
ドで貯蔵されている。したがつて、与えられた５
次元ベクトル（x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2）に
よりψ^jを引出すことができ、これがレジスタＲ１
に蓄積される。次に、レジスタＲ１の出力は累算
器ACC１中の加算器ADSに与えられ、レジスタ
Ｒ２に貯蔵されている部分和Ψ^j＝_j-1 〓^j=1 ψ^j2^j-1（加算
器ADSの先の出力を１ビツトシフトしたもの）
と加算される（この動作はシフト加算と呼ばれ
る）。

次に蓄積装置MEM１には新しいベクトル
（x^j+1 _o、x^j+1 _o-1、x^j+1 _o-2、y^j+1 _o-1、y^j+1 _o-2）が与
えられ、こ
れに対応したψ^j+1が引出される。これは再びレジ
スタＲ１を通して加算器ADSで、レジスタＲ２
に貯蔵されている部分和_j 〓^j=1 ψ^j2^j-1とシフト加算さ
れる。このような動作を（Ｍ−１）回繰返し、Ｍ
回目にはレジスタＲ２に貯蔵されている（Ｍ−
１）回シフト加算して得られた部分和_M-1 〓^j=1 ψ^j2^j-1を
１ビツトシフトしたものから、ベクトル（x^M _o、
x^M _o-1、x^M _o-2、y^M _o-1、y^M _o-2）により蓄積装置MEM
１から引出されたψ^MをレジスタＲ１を通して加
算器ADSで減算すれば、式(10)のY_oが求められる。

この例は上述の２進数の乗算器を用いる方法よ
りも回路構成が簡単になり、演算時間も速くなつ
ているが、加算器が減算も可能でなければならな
いので、まだ回路構成および制御が複雑であると
いう欠点がある。

このため、第２の従来例（特公昭53−30972号）
として加算のみにより、フイルタ出力を求める方
法について述べる。

サンプル値Z_iを Z_i＝_M 〓^j=1 Z^j _i2^j-1 …(11) なる形式をなす２進数で表わす。ただし、Z^j _iは０
または１である。

式(11)を式(3)に代入すると Ｙ＝_N-1 〓^j=1 α_iM 〓^j=1 Z^j _i2^j-1＝_M 〓^j=1 2^j-1 _M 〓^j=1 α_iZ^j _i …(12) となるので、関数ψ^jおよびψを式(6)で定義すると
式(12)は Ｙ_M 〓^j=1 ψ(Z^j ₀、Z^j ₁、…、Z^j _o-1)2^j-1＝_M 〓^j=1 ψ^j2^j-1
…（13） と表わされ、加算のみで減算を含んでいない。

したがつて、式（13）では引出したψ^jを順次シ
フト加算する動作をＭ回シフト加算することによ
りフイルタ出力Ｙが得られることを示している。

この例は加算器に減算を含める必要がないので
回路構成および制御も簡単になる。しかし、この
例がフイルタとして動作するためには、 () 式(11)から明らかなようにZ_iは非負（正また
は零）であること（使用できる信号に制限が課
せられる） () 非巡回形フイルタの場合にはZ_iは入力サン
プル値のみであるから入力サンプル値が非負で
あればよいが、巡回形の場合にはZ_iは入力サン
プル値ばかりでなく出力サンプル値も含むから
Z_iが非負であると同時にＹも非負でなければな
らない。すなわちインパルス応答が非負になる
ようなα_iの値が必要であること 等に限られ、他の場合はフイルタ動作が不可能で
ある。したがつて、この例は極く限定された場合
しか通用できない。また実用的なフイルタとして
望まれる要件はデイジタル信号（サンプル値）も
アナログ信号と同様に正負両数を取り得る（正負
両符号）信号である。正信号のみをフイルタリン
グするとフイルタ出力のオーバフローも大きくな
る。

本発明の目的は、上記従来技術の欠点を改良
し、正負両符号の信号に対して使用可能であり、
かつ加算のみの演算によるデイジタルフイルタを
提供することにある。

本発明の最も基本的な特徴は、式(5)の第２式の
右辺における減算を表わす第一項が変数Z^M ₀、Z^M ₁、
…、Z^M _N-1の関数になつていることに着目し、第１
項を定数に変換して、その定数を蓄積装置に貯蔵
して引出すことによりフイルタ出力Ｙを加算のみ
の演算で求めるようにしたものである。以下に本
発明について詳細に説明する。

サンプル値Z_iは正負両符号信号であるから前述
の２の補数コードで表わすと Z_i＝−Z^M _i2^M-1＋_M-1 〓^j=1 Z^j _i2^j-1 …(4) である。前述のように式(4)を式(3)に代入すると式
(5)が導かれる。

Ｙ＝−2^M-1 _N-1 〓^j=1 α_iZ_i ^M＋_M-1 〓^j=1 2^j-1 _N-1 〓^j=1 α_iZ^j _i …(5) ところで、留意すべきことは、 Z^M _i＋^M _i＝１ …（14） が恒等的に成り立つことである。ただし、^M _iは
Z^M _iの否定を表わす。すなわちZ^M _i＝０のとき、^M _i
＝１であり、Z^M _i＝１のとき、^M _i＝０である。式
（14）よりZ^M _i＝１−^M _iであるから、式(5)に代入し
て2^M＝１＋_M 〓^j=1 2^j-1なる関係を用いると Ｙ＝−１／２（１＋_M 〓^j=1 2^j-1）_N-1 〓^j=1 α_i（１−^M _i）＋_N-1 〓^j=1 2^j-1 _N-1 〓^j=1 α_iZ^j _i＝−１／２_N-1 〓^j=1 α_i＋_M 〓^j=1 2^j-1 _N-1 〓^j=1 α_i（Z^j _i−１／２ …（15） となる。ただし、 Z^M _i△ ＝^M _i …（16） と定義する。式（16）は２の補数コードで表わさ
れたZ_iの極性ビツトを反転したものを改めてZ^M _iと
見なすことを示している。

したがつて、関数ψ^j _i、ψ₁および定数ψ⁰ ₁をそれ
ぞれ ψ₁ ^j _iK 〓^k=0 ψ₁(Z^j ₀、Z^j ₁、…、Z^j _N-1)_K 〓^k=0 _N-1 〓^j=1 α_i(Z^j _i-1/2) …（17） ψ⁰ ₁△ ＝−_N-1 〓^j=1 α_i＝2ψ₁（０、０、…、０） …（18） と定義すると式（15）は Ｙ＝ψZ⁰ ₁2^-1＋_M 〓^j=1 ψ^j _i2^j-1＝_M 〓^j=1 ψ^j2^j-1 …（19） となる。

さらに式（19）は Ｙ＝〔ψ^M ₁＋〔ψ^M+1 ₁＋…＋〔ψ^j ₁＋…＋｛ψ² ₁＋（ψ
¹ ₁＋ψ⁰ ₁2^-1）2^-1｝2^-1…〕2^-1…〕2^-1〕2^M-1…（20） とも表わされる。ここで部分和Ψ^jを Ψ^j△ Ψ^j△ ＝ψ₁ ^j＋〔ψ₁ ^j-1＋…＋｛ψ₁ ²＋（ψ₁ ¹＋ψ₁ ⁰2^-1）2^-1
…｝2^-1…〕2^-1…（21） と定義すると Ψ^j＝ψ^j _i＋Ψ^j-12^-1 …（22） が成り立つ。ただし、Ψ⁰△ ＝ψ⁰ ₁とする。

式（21）より式（20）は Ｙ＝Ψ^M2^M-1 …（23） と表わされる。

なお、式（14）の代わりに、恒等式 Z^j _i＋^j _i＝１ …（14′） を用いて、Z_i ^j＝１−^j _iを式(5)に代入すると式
（15）は Ｙ＝−１／２_N-1 〓^j=1 α_i＋_M 〓^j=1 2^j-1 _N-1 〓^j=1 α_i（１／２−^j _i） …（15′） に変わる。ただし、 ^M _i△ ＝Z^M _i …（16′） と定義する。

このとき、 ψ^j _i△ ＝ψ₁（Z^j ₀、Z^j ₁、…Z^j _N-1）△ ＝_N-1 〓^j=1 α_i（１／２−^j _i） …（17′） ψ⁰ ₁△ ＝−_N-1 〓^j=1 α_i＝2ψ₁（０、０、…、０） …（18） と定義すると式（16′）および（15′）はそれぞれ Ｙ＝ψ⁰ ₁2^-1＋_M 〓^j=1 ψ^j _i2^j-1＝_M 〓^j=0 ψ^j2^j-1 …（19） となり、前述の式（16）および式（19）と全く同
じになる。したがつて、この場合も以下に述べる
第１および第２実施例は同様である。

本発明は、式（16）、（17）｛（17′）｝、（18）、
（19）または式（16）、（17）｛（17′）｝、（18）、
（22）、（23）の演算原理を基礎におき、つぎのよ
うな構成をその要旨とする。

すなわち、Ｍビツトの２の補数コードサンプル
値Z_iの最下位ビツトの下位（付加ビツト）に０を
付加して、Z_iの極性ビツトが反転されたサンプル
値Z′_i＝Z^M _iZ^M-1 _i…Z² _iZ¹ _iZ⁰ _i（付加ビツトZ⁰ ₁＝０）を
Ｎ
個（ｉ＝０、１、…、Ｎ−１）用意してＮ次元ベ
クトル（Z^j ₀、Z^j ₁、…、Z^j _N-1）を発生する。ψ₁の値
が貯蔵してある蓄積装置を備え、まず、蓄積装置
から、付加ビツトを各成分とするＮ次元ベクトル
（Z⁰ ₀、Z⁰ ₁、…、Z⁰ _N-1）すなわちＮ次元零ベクトル
（０、０、…、０）をアドレス値としてψ₁（０、
０、…、０）（＝ψ⁰ ₁／２）を引出してシフト加算
器（累算器）に加える。次に、蓄積装置からベク
トル（Z¹ ₀、Z¹ ₁、…、Z¹ _N-1）をアドレス値としてψ¹ ₁
を引出し、シフトされないψ⁰ ₁／２と累算器で加
算する。さらに、蓄積装置からベクトル（Z² ₀、
Z² ₁、…、Z² _N-1）をアドレス値としてψ² ₁を引出し、
累算器で先の累算結果とシフト加算する。この動
作をベクトル（Z^M ₀、Z^M ₁、…、Z^M _N-1）まで続ける
と、式（19）または式（23）によるフイルタ出力
Ｙが得られる。すなわち加算のみの演算によつて
もとの正負両符号のサンプル値Z_iに対するフイル
タ出力Ｙを求める装置構成が実現できる。

つぎに、図面に示した実施例について本発明を
具体的に説明する。

なお、第２図および第３図の実施例はいずれも
簡単のためにまた対比のために前記第１図の場合
と同様に式(8)で示される２次の巡回形デイジタル
フイルタについて構成したものである。

このとき、関数ψ^j ₁およびψ₁は式（17）より ψ^j ₁＝ψ₁（x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2）＝a₀（
x_o ^j−１／２）＋a₁（x_o-1 ^j−１／２） ＋a₂（x^j _o-2−１／２）＋b₁（y^j _o-1−１／２）＋b₂（
y^j _o-2−１／２）…（24） であり、定数ψ⁰ ₁は式（18）より ψ⁰ ₁＝−（a₀＋a₁＋a₂＋b₁＋b₂）＝2ψ₁（
０、０、０、０、０）…（25） である。式（19）と式（23）は等価であるので動
作説明の便宜上式（22）を用いるとフイルタ出力
y_oは y_o＝Ψ^M2^M-1 …（26） となる。

第１実施例について、第２図によつて説明す
る。

第２図において、EOR１，EOR２は排他的論
理和、SR１〜SR３は直列形のシフトレジスタ、
PSR１，PSR２は並列入力−直列出力形のシフ
トレジスタ、MEM２はROMもしくはRAM等の
蓄積装置、Ｒ１はレジスタ、PPRは並列入力−
並列出力形のシフトレジスタ、ADは加算器、
ACC２はＲ１、ADおよびPPRからなる累算器で
あつて図示のごとく構成してある。第２図におい
て、まずシフトレジスタPSR１において、サン
プル値x_oの最下位ビツトの下位にさらに０が付加
され各ビツトが付加ビツト（＝０）を先頭に順次
直列にEOR１に印加される。ここでEOR１は信
号H_Mを極性ビツト通過時間のみハイレベルにX^* _o
の極性ビツトのみを反転してx′_oとしてシフトレ
ジスタSR１に与える。また同時に１サンプル時
間遅延された入力サンプル値x′_o-1の各ビツトが
順次シフトレジスタSR１からSR２に移動してい
き、SR２からは２サンプル時間遅延された入力
サンプル値x′_o-2の各ビツトが順次出てくる。x′_o、
x′_o-1およびx′_o-2の各ビツトはそれぞれ順次蓄積
装置MEM２に与えられる。同様にシフトレジス
タPSR２からは１サンプル遅延された出力サン
プル値y_o-1の最下位ビツトの下位に０が付加した
サンプル値y^* _o-1の各ビツトが順次直列に送出さ
れ、前記と同様、EOR２において極性ビツトが
反転されy′_o-1としてシフトレジスタSR３に印加
される。SR３からは２サンプル時間遅延された
出力サンプル値y′_o-2の各ビツトが順次送出され
る。y′_o-1およびy′_o-2の各ビツトはそれぞれ順次
蓄積装置MEM２に与えられる。したがつて蓄積
装置MEM２には５ビツトの情報が与えられる。
第２図に示すように蓄積装置MEM２には上記５
ビツトをアドレス値とする32の記憶個所があり、
その各々にデータとして式（24）によつて予め計
算されたψ₁の値がＢビツトの２の補数コードで
貯蔵されている。したがつて、まず、付加ビツト
（０）を各成分とする５次元ベクトル（x⁰ _o、x⁰ _o-1、
x⁰ _o-2、y⁰ _o-1、y⁰ _o-2）、すなわち５次元零ベクトル
（０、０、０、０、０）をアドレス値として蓄積
装置MEM２からψ₁（０、０、０、０、０）（＝
ψ⁰ ₁／２）が引出され、累算器ACC２中のレジス
タＲ１に蓄積される。レジスタＲ１の出力は加算
器ADに与えられ、初期状態にされたシフトレジ
スタPPRの内容（零）と加算され、加算結果
ψ⁰ ₁／２は累算の初期値としてシフトレジスタ
PPRに貯蔵される。次に、５次元ベクトル（x¹ _o、
x¹ _o-1、x¹ _o-2、y¹ _o-1、y¹ _o-2）をアドレス値としてψ¹ ₁
が蓄積装置MEM２から引出され、レジスタＲ１
を通して加算器ADに与えられる。加算器ADに
おいてψZ¹ ₁は、信号L₁をローレベルにしてシフト
しないようにされたシフトレジスタPPRの内容
（初期値ψ⁰ ₁／２）と加算され、部分和Ψ¹はシフト
レジスタPPRに貯蔵される。さらに、ベクトル
（x² _o、x² _o-1、x² _o-2、y² _o-1、y² _o-2）をアドレス値と
し
て蓄積装置MEM２から引出されたψ² ₁がレジスタ
Ｒ１を通して加算器ADに与えられ、先の部分和
Ψ¹の１ビツトシフトされたシフトレジスタPPR
の内容（Ψ¹2^-1）と加算され、その結果得られた
部分和Ψ²はシフトレジスタPPRに貯蔵される。
この動作をベクトル（x^M-1 _o、x^M-1 _o-1、x^M-1 _o-2、y^M-1 _o
-1、
y^M-1 _o-2）まで続けると部分和Ψ^M-1が得られ、最後
に反転された極性ビツトを成分とするベクトル
（x_o ^M、x^M _o-1、x^M _o-2、y^M _o-1、y^M _o-2）について上記動
作を行なうとψ^Mすなわち式（26）のフイルタ出
力y_oが求められる。

つぎに、第２実施例について、第３図によつて
説明する。

第３図は第２図と殆んど同じであるが、相異し
ているのは第２図の累算器ACC２の代わりに、
シフトレジスタPPRをレジスタＲ２に置換し加
算器ADと、第１図の累算器ACC１と同様に結線
された、さらにレジスタＲ１，Ｒ２および加算器
ADに接続された信号切換回路MPXが付加され
た累算器ACC３が設けられている点である。な
お、蓄積装置MEM２の出力線が１ビツトずらし
てMPXの一方の入力に結線されている。

第３図の動作については第２図の場合と異なる
点についてのみ説明を加える。第２図では累算の
初期値ψZ⁰ ₁／２を、加算器ADを通してシフトレ
ジスタPPRに貯蔵しているのに対して、第３図
においては初期値ψ⁰ ₁を、信号H₀を、ハイレベル
にすることにより累算器ACC３中の信号切換回
路MPXを通して直接レジスタＲ２に貯蔵するこ
とにより加算を１回減らしている。

第２実施例において、初期値ψ⁰ ₁を貯蔵する蓄
積装置を別に設ける構成も可能である。また、レ
ジスタＲ２を並列入力−並列出力形のシフトレジ
スタに置換える構成も信号切換回路MPXの一方
の入力がレジスタＲ１の出力と結線される構成も
可能である。

第１実施例および第２実施例において、蓄積装
置へのアドレス値として用いられている５次元ベ
クトルの成分の順序は任意でよい。それにともな
つて蓄積装置の内容を対応させる。

また、５ビツトの情報x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、
y^j _o-2（ｊ＝０、１、…、Ｍ）を発生する手段、定
数値（初期値）を得るための動作、および累算器
の構成は当然他にも考えられる。レジスタＲ１を
省略する構成も可能である。

さらに、アドレス値は５次元ベクトル（x^j _o、
x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2）で定められていたが、
一般的に５ビツトの情報x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、
y^j _o-2の関数（x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2により
定まるアドレス値）として定めることもできる。
それにともなつて蓄積装置の内容を対応させる。

【図面の簡単な説明】

第１図は減算可能な加算器を用いた従来のデイ
ジタルフイルタの構成を示す図、第２図は第１図
の従来例と対比できる構成を有する本発明の一実
施例を示す図、第３図は本発明の他の実施例を示
す図である。図において、ADSは減算可能な加
算器、ADは加算器、MEM１，MEM２は蓄積装
置、SR１〜SR３は直列形のシフトレジスタ、
PSR１，PSR２は並列入力−直列出力形のシフ
トレジスタ、PPRは並列入力−直列出力形のシ
フトレジスタ、Ｒ１，Ｒ２はレジスタ、EOR１，
EOR２は排他的論理和、MPXは信号切換装置、
ACC１〜ACC３は累算器をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ 相継いで到来するＮ個の正負を含むＭビツト
   ２進コードサンプル値Z_iをフイルタし、 Ｙ＝_N-1 〓^j=1 α_iZ_i （ただし、Z_i＝−Z_i ^M2^M-1＋_M-1 〓^j=1 Z_i ^j2^j-1） なる関数によつて表わされるフイルタ出力Ｙを出
   力するデイジタルフイルタにおいて、 該２進コードサンプル値を受領し、極性を示す
   ビツトのみを選択的に反転するとともに１番目の
   ビツトに先んじて論理値０を送出する極性反転手
   段と； Ｎ個の極性反転された２進コードサンプル値の
   各ビツトに対応するＮビツト情報を順次出力する
   ベクトル発生手段と； 係数α_iと該Ｎビツト情報で定まる関数ψ ψ（Z^j ₀、Z^j ₁、…、Z^j _N-1）＝ψ^j＝_N-1 〓^j=1 α_i（Z_i ^j−1/2） を蓄積する蓄積装置と； 該蓄積装置の出力ψ^jを受領し、 １回目には Ψ⁰＝ψ（０、０、…、０） ２回目には Ψ¹＝ψ¹＋ψ⁰ ３回目以降 ψ^j＝ψ^j＋Ψ^j-12^-1 なる計算を行う累算装置とを備えたことを特徴と
   するデイジタルフイルタ。