JP2001216275A - 画像処理装置および画像処理方法 - Google Patents

Abstract

(57)【要約】 【課題】プログラムコードサイズを削減でき、単一時間
に行う処理量を増大させることができる画像処理装置お
よび画像処理方法を提供する。 【解決手段】アプリケーションプログラムコードに基づ
いた命令を発行するＣＰＵ2572と、発行された命令の仕
様通りに要素プロセッサを制御するための制御コードを
生成するプロセッサ部2573とを有し、プロセッサ部2573
は、アドレス、演算長などの演算情報を１つの領域に格
納したアプリケーション変数データ保持部25736 と、発
行された命令をデコードし、アドレス情報を抽出する命
令展開部25732 と、命令展開部で抽出されたアドレス情
報に基づいて、アプリケーション変数データ保持部2573
6 より所望の演算情報を読み出す実行部25733,25734
と、実行部で読み出された演算情報に基づいて制御コー
ドを生成し、要素プロセッサに出力する出力データ保持
部25735 とを含むプログラム制御部２５７を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、たとえばディジタ
ル処理システム等に適用される画像処理装置および画像
処理方法に関するものである。

【０００２】

【従来の技術】画像データに対する信号処理の分野にお
いては、１枚の画像を構成する全ての画素に対して同様
の演算処理を施すことが多い。多くのデータに対して同
様の演算処理を高速に実行するために、ＳＩＭＤ（Sing
le Instruction Multiple Data Stream 、単一命令複数
データ）型アーキテクチャが提案され、画像信号処理に
限らず広い分野で利用されている。

【０００３】ＳＩＭＤ型アーキテクチャは、演算装置を
必要な個数だけ並べて、各々の演算装置が同一の命令に
従って動作するようにした構成である。したがって、各
々の演算装置に別々のデータを与えると、それぞれのデ
ータに対する演算結果が一度に得られる。

【０００４】ＳＩＭＤ型処理装置の画像処理への適用と
しては、たとえば「Kurokawa et al.,”5.4GOPS Linear
Array Architecture DSP for Video-Format Conversio
n'',IEEE 1996/Feb. ISSCC,FP 15.7. 」に示される装置
が知られている。

【０００５】図８は、このＳＩＭＤ型画像処理プロセッ
サを適用した画像処理装置の構成を示すブロック図であ
る。この画像処理装置１０は、図８に示すように、入力
フレームメモリ１１、ＳＩＭＤ型画像処理プロセッサ１
２、および出力フレームメモリ１３を有している。ＳＩ
ＭＤ型画像処理プロセッサ１２は、入力ポインタ１２
１、入力ＳＡＭ( シリアルアクセスメモリ) 部１２２、
データメモリ部１２３、ＡＬＵアレイ部１２４、出力Ｓ
ＡＭ部１２５、出力ポインタ１２６、およびプログラム
制御部１２７により構成される。

【０００６】ＳＩＭＤ型画像処理プロセッサ１２におい
ては、入力ＳＡＭ部１２２、データメモリ部１２３、Ａ
ＬＵアレイ部１２４、および出力ＳＡＭ部１２５によ
り、全体でリニアアレイ( 直線配列) 型に多数並列化さ
れた要素プロセッサ群が構成されている。この多数の要
素プロセッサＰＥは、プログラム制御部１２７内にある
共通の一つのプログラム制御部により連動して制御( Ｓ
ＩＭＤ制御) される。プログラム制御部１２７には、プ
ログラムメモリとそのプログラムの歩進のためのシーケ
ンス制御回路などがあり、プログラムメモリにあらかじ
め書き込まれたプログラムに従って接続されている各部
分に対する各種制御信号を発生して、各部分を制御す
る。

【０００７】プログラム制御部１２７、データメモリ部
１２３、ＡＬＵアレイ部１２４をまとめてプロセッサブ
ロックとし、このプロセッサブロックを多段に構成する
ことにより、その段数に比例して処理能力を向上させる
ことができる。図８の中に示される装置は、各プロセッ
サブロック内では、ＳＩＭＤ型処理装置であるが、装置
全体としては複数のプログラムを並列に処理することの
できるＭＩＭＤ（Multiple Instruction Multiple Data
Stream,複数命令複数データ）型処理装置である。

【０００８】普通のプロセッサでは、そのハードウェア
は一般にワード処理プロセッサであり、ワードを単位と
して処理するが、図８の斜線で示した縦の細長い範囲で
示すひとつの要素プロセッサＰＥは、入力ＳＡＭ部１２
２、データメモリ部１２３、出力ＳＡＭ部１２５はメモ
リの「カラム」になっており、またＡＬＵアレイ部１２
４は１ビットＡＬＵであり、事実上フルアダー( 全加算
器) を主体にした回路になっている。そのため、普通の
プロセッサとは違ってビット処理プロセッサであり、ビ
ットを単位として処理する。普通のＣＰＵで言う８ビッ
トマシンとか１６ビットマシンという言い方に対応させ
れば１ビットマシンである。ビット処理プロセッサはハ
ードウェアが小さく、普通には実現できない程多数の並
列数を実現できるので、画像用の場合、要素プロセッサ
直線配列の並列数は、映像信号の一水平走査期間の画素
数( Ｈ) に一致させている。

【０００９】図８に示すＳＩＭＤ型画像処理プロセッサ
１２による画像処理は次のような手順で行われる。水平
走査アクティブ期間内に、入力ＳＡＭ部１２２に１水平
走査線分の入力データを取り込み、水平走査部ブランキ
ング期間で入力ＳＡＭ部１２２からデータメモリ部１２
３への転送が行われる。データメモリ部１２３、ＡＬＵ
アレイ部１２４では、プログラムに応じて演算処理が行
われる。ＡＬＵアレイ部１２４における演算処理終了
後、処理結果が出力ＳＡＭ部１２５に転送され、水平走
査アクティブ期間内に、出力ＳＡＭ部１２５から１水平
走査線分データが出力される。上記の処理中に、各部は
すべて並列に動作している。

【００１０】このような要素プロセッサ群をアレイ状に
配列した並列プロセッサで画像処理を行うためには、特
にＳＩＭＤ制御の場合、左右の要素プロセッサとの通信
機能が不可欠となる。この左右通信（今後は，ＬＲ通
信，またはＬＲと記述する）機能により，フィルタ演算
や、補間演算といった左右の画素の処理を可能としてい
る。

【００１１】

【発明が解決しようとする課題】ところで、要素プロセ
ッサＰＥをアレイ状に配列した並列プロセッサで画像処
理を実現する際、プログラム制御部の構成要素であるＣ
ＰＵはワードという単位で処理を行うが、画像に対して
行う処理と、係数計算などのＣＰＵ内の演算、他の演算
ユニットのデータを取得したりするような多様な処理を
受け持つ。

【００１２】近年画像処理に対する要求が多くなり、必
要とされる演算量、アプリケーションも増大している。
しかし、要素プロセッサＰＥをアレイ状に配列した並列
プロセッサで画像を扱う場合、単一時間に処理できる最
大数は限られている。これを実現するために、ＣＰＵの
処理速度を上げることや、ＣＰＵを複数個使用し並列度
を上げ実現する方法が考えられるが、処理速度を上げる
ためのＣＰＵの開発コストが増大したり、並列度を上げ
るとコスト面での問題と、プログラムが複雑となるので
開発工数の問題が生じる。

【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、プログラムコードサイズを削減
でき、単一時間に行う処理量を増大させることができる
画像処理装置および画像処理方法を提供することにあ
る。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、１次元的に多並列に配置され、制御コー
ドに従って供給される画像データに対する所定の演算処
理を行う複数の要素プロセッサと、アプリケーションプ
ログラムに基づいて上記複数の要素プログラムを連動し
て制御する制御コードを生成するプログラム制御部とを
有する画像処理装置であって、上記プログラム制御部
は、アプリケーションプログラムコードに基づいた命令
を発行する処理部と、上記処理部で発行された命令を受
け取り、その命令の仕様通りに上記要素プロセッサを制
御するための制御コードを生成して出力するプロセッサ
部とを有する。

【００１５】また、本発明では、上記処理部が発行する
命令にはアプリケーションプログラムで使用するアプリ
ケーション用情報を指定するためのアドレス情報を含
み、上記プロセッサ部は、アプリケーションプログラム
で使用するアプリケーション用情報を所定のアドレスに
保持するアプリケーション用情報保持部と、上記処理部
で発行された命令をデコードし、上記アドレス情報を抽
出する命令展開部と、上記命令展開部で抽出されたアド
レス情報に基づいて、上記アプリケーション用情報保持
部より所望のアプリケーション用情報を読み出す実行部
と、上記実行部で読み出されたアプリケーション用情報
に基づいて上記制御コードを生成し、要素プロセッサに
出力する出力データ部とを含む。

【００１６】また、本発明では、上記アプリケーション
用情報には、アプリケーションのアドレス、演算長を少
なくとも含む。

【００１７】また、本発明では、上記要素プロセッサ
は、他の要素プロセッサに供給された画像データを利用
して演算処理を行うことが可能で、上記アプリケーショ
ン用情報には、アプリケーションのアドレス、演算長、
および他の要素プロセッサとの通信情報を少なくとも含
む。

【００１８】また、本発明では、上記各要素プロセッサ
は、画像データを入力するための手段を複数備えた入力
シリアルアクセスメモリ部と、入力データ、演算結果を
保持するデータメモリ部と、演算を行うＡＬＵアレイ部
と、出力画像データを取得するための手段を複数備えた
出力シリアルアクセスメモリ部との一部を含む。

【００１９】また、本発明は、制御コードに従って１次
元的に多並列に配置された複数の要素プロセッサを連動
して制御して供給される画像データに対する所定の演算
処理を行う画像処理方法であって、アプリケーションプ
ログラムコードに基づいた命令を発行し、上記発行され
た命令の仕様通りに上記要素プロセッサを制御するため
の上記制御コードを生成する。

【００２０】また、本発明では、上記発行する命令には
アプリケーションプログラムで使用するアプリケーショ
ン用情報を指定するためのアドレス情報を含み、かつ、
アプリケーションプログラムで使用するアプリケーショ
ン用情報を所定のアドレスに保持しておき、上記発行さ
れた命令をデコードしてアドレス情報を抽出し、上記抽
出されたアドレス情報に基づいて、上記保持しておいた
所望のアプリケーション用情報を読み出し、上記読み出
されたアプリケーション用情報に基づいて上記制御コー
ドを生成する。

【００２１】また、本発明では、上記アプリケーション
用情報には、アプリケーションのアドレス、演算長を少
なくとも含む。

【００２２】また、本発明では、上記要素プロセッサ
は、他の要素プロセッサに供給された画像データを利用
して演算処理を行うことが可能で、上記アプリケーショ
ン用情報には、アプリケーションのアドレス、演算長、
および他の要素プロセッサとの通信情報を少なくとも含
む。

【００２３】本発明によれば、たとえばプログラム制御
部の処理部で、アプリケーションプログラムコードに基
づいたアプリケーションプログラムで使用するアプリケ
ーション用情報を指定するためのアドレス情報を含む命
令を発行され、プロセッサ部に供給される。プロセッサ
部では、たとえば命令展開部において、処理部で発行さ
れた命令がデコードされ、アドレス情報が抽出される。
次いで、実行部において、命令展開部で抽出されたアド
レス情報に基づいて、アプリケーション用情報保持部よ
り所望のアプリケーション用情報が読み出される。そし
て、出力データ部において、実行部で読み出されたアプ
リケーション用情報に基づいて制御コードが生成されて
要素プロセッサに出力される。

【００２４】本発明によれば、要素プロセッサをアレイ
状に配列した並列プロセッサで画像を扱う場合に生じる
単一時間に処理できる最大数に限界がある問題に対し、
並列プロセッサの１つの命令に要するワード数を削減す
ることができ、処理量を向上させることができる。ま
た、アプリケーション全体のプログラムサイズも小さく
なるので、必要となるメモリ量も削減でき、ハード、コ
スト両面に対して有効である。

【００２５】

【発明の実施の形態】図１は、本発明に係る画像処理装
置の一実施形態を示すシステム構成図である。

【００２６】本画像処理装置２０は、第１入力フレーム
メモリ２１、第２入力フレームメモリ２２、第１出力フ
レームメモリ２３、および第２出力フレームメモリ２
４、およびＳＩＭＤ型画像処理プロセッサ２５を主構成
要素として有している。

【００２７】第１入力フレームメモリ２１および第２入
力フレームメモリ２２は、実際に画像処理を行う基とな
る画像データをフレーム単位で格納し、格納画像データ
をＳＩＭＤ型画像処理プロセッサ２５に供給する。第１
出力フレームメモリ２３および第２出力フレームメモリ
２４は、ＳＩＭＤ型画像処理プロセッサ２５で所定の演
算処理等を受けた画像処理後の画像データをフレーム単
位で格納する。

【００２８】なお、画像データのフォーマットは、コン
ピュータディスプレイのような色の３原色であるＲ
（赤）、Ｇ（緑）、Ｂ（青）に基づくＲＧＢ形式であっ
ても、ＮＴＳＣのようなテレビ信号であっても良い。ま
た、第１入力フレームメモリ２１および第２入力フレー
ムメモリ２２に格納される入力画像データ、並びに第１
出力フレームメモリ２３および第２出力フレームメモリ
２４に格納される出力画像データのサイズは、図１のよ
うな並列プロセッサ１個の場合、入力出力の両方のデー
タとも要素プロセッサ群の数までのサイズに限定され
る。

【００２９】ＳＩＭＤ型画像処理プロセッサ２５は、入
力ポインタ２５１、第１入力ＳＡＭ( シリアルアクセス
メモリ) 部２５２ａ、第２入力ＳＡＭ部２５２ｂ、デー
タメモリ部２５３、ＡＬＵアレイ部２５４、第１出力Ｓ
ＡＭ部２５５ａ、第２出力ＳＡＭ部２５５ｂ、出力ポイ
ンタ２５６、およびプログラム制御部２５７を有してい
る。また、本実施形態では、１画素に対応するそれぞれ
のブロックを合わせたものを要素プロセッサＰＥと呼
ぶ。本ＳＩＭＤ型画像処理プロセッサは、要素プロセッ
サＰＥをアレイ状に画像のサイズ分配置した要素プロセ
ッサ群より構成されている。また、本実施形態では、入
力ＳＡＭ部、出力ＳＡＭ部を２つ有する構成を示してい
るが、本発明を実現するためには、これら入力ＳＡＭ
部、出力ＳＡＭ部は、１つであっても、２つ以上の複数
個持っていても良い。そして、ＳＩＭＤ型画像処理プロ
セッサ２５は、ハードウェアで構成されていても良い
し、ソフトウェアで実現されていても良い。

【００３０】入力ポインタ２５１は、ＡＬＵアレイ部２
５４の書き込みアドレスが、入力ポインタ２５１を指し
ているときに、ＡＬＵアレイ部２５４の演算結果を受け
て入力ＳＡＭ部２５２ａ、入力ＳＡＭ部２５２ｂを制御
する。なお、入力ＳＡＭ部２５２ａと入力ＳＡＭ部２５
２ｂ制御用の入力ポインタを別々に持っていても良い
し、同じポインタアドレスであっても良い。また、入力
ポインタ２５１は、ハードウェアのメモリとして構成さ
れていても良いし、ソフトウェア上で実現されていても
良い。

【００３１】入力ＳＡＭ部２５２ａは、入力ポインタ２
５１の指示に従ってスキップ等の処理を含めて、第１入
力フレームメモリ２１に格納された画像データを所定の
位置に入力し、そのデータをデータメモリ部２５３に供
給する。入力ＳＡＭ部２５２ｂは、入力ポインタ２５１
の指示に従ってスキップ等の処理を含めて、第２入力フ
レームメモリ２２に格納された画像データを所定の位置
に入力し、そのデータをデータメモリ部２５３に供給す
る。なお、入力ＳＡＭ部２５２ａ、および入力ＳＡＭ部
２５２ｂは、ハードウェアで構成されていても良いし、
ソフトウェアのファイルとして構成されていても良い。

【００３２】データメモリ部２５３は、１要素プロセッ
サＰＥ当たり数百ビットのメモリから構成されており、
プログラム制御部２５７の制御コードに従い、入力ＳＡ
Ｍ部２５２ａ，２５２ｂからのデータを保持したり、Ａ
ＬＵアレイ部２５４が演算を行うためのデータをＡＬＵ
アレイ部２５４に送り、また、ＡＬＵアレイ部２５４の
演算結果を保持したりする。なお、データメモリ部２５
３は、ハードウェアのメモリとして構成されていても良
いし、ソフトウェアのメモリ配列として構成されていて
も良い。

【００３３】ＡＬＵアレイ部２５４は、データメモリ部
２５３からのデータを入力し、プログラム制御部２５７
で指定されたアドレスポインタに演算結果を書き込む。
アドレスポインタがデータメモリ部２５３であった場合
は、データメモリ部２５３の指定されたアドレスにＡＬ
Ｕアレイ部２５４の演算結果が書き込まれる。また、ア
ドレスポインタが入力ポインタ２５１、出力ポインタ２
５６であった場合には、入力ポインタ２５１、出力ポイ
ンタ２５２にＡＬＵアレイ部２５４の演算結果が書き込
まれる。なお、ＡＬＵアレイ部２５４は、ハードウェア
で構成されていても良いし、ソフトウェアで構成されて
いても良い。

【００３４】出力ＳＡＭ部２５５ａは、プログラム制御
部２５７の制御コードの書き込みアドレスが出力ＳＡＭ
部２５５ａを指している場合、ＡＬＵアレイ部２５４の
演算結果を入力し、第１出力フレームメモリ２３へデー
タを供給する。出力ＳＡＭ部２５５ｂは、プログラム制
御部２５７の制御コードの書き込みアドレスが出力ＳＡ
Ｍ部２５５ｂを指している場合、ＡＬＵアレイ部２５４
の演算結果を入力し、第２出力フレームメモリ２４へデ
ータを供給する。なお、本実施形態では、出力ＳＡＭ部
を２つ持っているが、任意の画素数変換を説明するため
には、出力ＳＡＭ部は、１つであっても良いし、２つ以
上の複数持っていても良い。また、出力ＳＡＭ部２５５
ａ、および出力ＳＡＭ部２５５ｂは、ハードウェアで構
成されていても良いし、ソフトウェアで実現する場合フ
ァイルとして構成されていても良い。

【００３５】出力ポインタ２５６は、ＡＬＵアレイ部２
５４の書き込みアドレスＳ２５４ｂが出力ポインタ２５
６を指しているときに、ＡＬＵアレイ部２５４の演算結
果を入力とする出力ＳＡＭ部２５５ａ、および出力ＳＡ
Ｍ部２５５ｂを制御する。なお、出力ＳＡＭ部２５５ａ
と出力ＳＡＭ部２５５ｂ制御用の出力ポインタを別々に
持っていても良いし、同じポインタアドレスであっても
良い。また、出力ポインタ２５６は、ハードウェアのメ
モリとして構成されていても良いし、ソフトウェア上で
実現されていても良い。

【００３６】要素プロセッサＰＥは、入力ＳＡＭ部２５
２ａ，２５２ｂ、データメモリ部２５３、ＡＬＵアレイ
部２５４、出力ＳＡＭ部２５５ａ，２５５ｂの１画素に
対応したものの集合のことであり、プロセッサは、この
要素プロセッサが複数集まって構成されている。要素プ
ロセッサＰＥは、たとえばデータを１ビットずつ処理す
る１ビットプロセッサであり、ビット処理プロセッサは
ハードウェアが小さく、普通には実現できない程多数の
並列数を実現できるので、画像用の場合、要素プロセッ
サ直線配列の並列数は、映像信号の一水平走査期間の画
素数( Ｈ) に一致させている。また、要素プロセッサ間
の通信のことを左右通信（ＬＲ通信) と呼び、左右隣あ
った画素の演算等を可能にする。なお、要素プロセッサ
ＰＥは、ハードウェアで構成されていても良いし、ソフ
トウェアで実現する場合ファイルとして構成されていて
も良い。

【００３７】プログラム制御部２５７は、所定の制御コ
ードに従い、入力ＳＡＭ部２５２ａ，２５２ｂ、データ
メモリ部２５３、ＡＬＵアレイ部２５４、出力ＳＡＭ部
２５５ａ，２５５ｂを制御する。なお、プログラム制御
部２５７は、ＳＩＭＤ型画像処理プロセッサ２５の内部
に存在しており、ハードウェアで構成されていても良い
し、ソフトウェアで実現する場合には制御コードファイ
ルとして構成されていても良い。

【００３８】以下、プログラム制御部２５７の具体的な
構成および機能について、図面に関連付けて説明する。

【００３９】図２は、プログラム制御部２５７の構成例
を示すブロック図である。このプログラム制御部２５７
は、図２に示すように、プログラムコードを格納するア
プリケーションプログラム保持部２５７１と、実際にプ
ログラム制御を行うＣＰＵ２５７２と、並列画像処理プ
ロセッサを駆動させるためのコプロ命令を展開するプロ
セッサ部としてのコプロセッサブロック２５７３とを有
している。また、コプロセッサブロック２５７３は、Ｃ
ＰＵ２７５２から発行されたコプロセッサ命令を受け取
るコプロ命令受取部２５７３１と、命令を解釈する命令
展開部２５７３２と、並列プロセッサを駆動するための
演算を行う第１実行部２５７３３および第２実行部２５
７３４と、並列プロセッサを駆動する駆動データを保持
する出力データ部としての出力データ保持部２５７３５
と、アプリケーションプログラムで使用する変数アドレ
スや、演算長等を保持するアプリケーション用情報保持
部としてのアプリケーション変数データ保持部２５７３
６により構成されている。

【００４０】アプリケーションプログラム保持部２５７
１は、上述したようにプログラムコードを格納する。こ
のアプリケーションプログラム保持部２５７１は、ハー
ドウェアでメモリ構造として構成されていても良いし、
ソフトウェアで実現する場合アプリケーションコードフ
ァイルとして構成されていても良い。アプリケーション
プログラムコードは、Ｃ言語などで記述されたプログラ
ムをコンパイルすることで得られるが、主には並列プロ
セッサを制御する制御コードとＣＰＵ２５７２を制御す
るコードで構成されており、コプロセッサブロック２５
７３は、並列プロセッサを制御する制御コードだけを受
け取る。

【００４１】ＣＰＵ（ＲＩＳＣ）２５７２は、アプリケ
ーションプログラムコードを実際に処理する処理ブロッ
クであり、本実施形態の場合、係数演算やコプロセッサ
（以下、コプロという）命令を発行する等の役割を担っ
ている。ＣＰＵ２５７２は、アプリケーションプログラ
ム保持部２５７１からのコードを入力し、演算等の処理
を行い、コプロ命令をコプロセッサブロック２５７３に
出力する。なお、ＣＰＵ２５７２は、ハードウェア構造
で構成されていても良いし、ハードと等価な動きをする
ソフトウェアで構成されていても良い。

【００４２】ここで、本実施形態におけるコプロ命令に
ついて、図３、および図４に関連付けて説明する。

【００４３】図３は、ＣＰＵ２５７２からコプロセッサ
ブロック２５７３に出力されるＭＩＰＳコプロセッサ命
令(Coprocessor Instruction) の例を示す図であり、こ
の命令が発行されたときだけ、プログラム制御部２５７
にデータが入力される。

【００４４】図３のコプロ命令は、３２ビットからな
り、２６ビットから３１ビットまでの６ビットは、コー
ドＣＯＰ用領域である。このコードＣＯＰは、コプロセ
ッサ命令判別のためのコードである。また、０ビットか
ら２４ビットまでの２５ビットは、オペレーションコー
ド(OPERATION CODE)用領域である。このオペレーション
コードは、加算、減算、乗算、論理演算等の命令と、ア
ドレスやビット長が記述されたコードである。なお、２
５ビット目は、常時論理「１」にセットされている。

【００４５】図４は、本実施形態に係るオペレーション
コードの例を示す図である。

【００４６】図４（ａ）は、選択命令で使用されるオペ
レーションコードの実際例を示している。選択命令と
は、 ｉｆ（ｃｏｎｄ＝１） ｄｓｔ＝ｓｒｃ１ ｅｌｓｅ ｄｓｔ＝ｓｒｃ２ のような命令である。

【００４７】図４（ａ）のオペレーションコードにおい
て、２０ビットから２４ビットまでの５ビットがコンデ
ィションＣＯＮＤ用領域である。このコンディションＣ
ＯＮＤ用領域には、選択命令等で必要となる条件につい
て記述される。ここに書かれた値は、図２のアプリケー
ション変数データ保持部２５７３６のアドレスに相当し
ており、実際の演算では、このアドレス中に書かれてい
る事柄（データ）を使用して演算を行う。アプリケーシ
ョン変数データ保持部２５７３６には、アドレス、ビッ
ト長、左右通信情報について書かれているが、詳細につ
いては後述する。

【００４８】さらに、図４（ａ）のオペレーションコー
ドにおいて、０ビットから５ビットまでの６ビットがデ
スティネーションｄｓｔ用領域、６ビットから１１ビッ
トの６ビットが第１ソースｓｒｃ１用領域、２３ビット
から１７ビットまでの６ビットが第２ソースｓｒｃ２用
領域である。これら、デスティネーションｄｓｔ、第１
ソースｓｒｃ１、および第２ソースｓｒｃ２の各領域に
は、演算されるデータについての記述のされているアプ
リケーション変数データ保持部２５７３６のアドレスが
記入される。デスティネーションｄｓｔは、書き込みア
ドレスを指定し、第１ソースｓｒｃ１、および第２ソー
スｓｒｃ２は、読み込みアドレスが指定されることにな
る。

【００４９】図４（ｂ）は、本実施形態において、加
算、減算、乗算のような演算を行う場合に使用されるオ
ペレーションコードの実際例を示している。つまり、 ｄｓｔ＝ｓｒｃ１＋ｓｒｃ２ ｄｓｔ＝ｓｒｃ１＊ｓｒｃ２ といった演算を行う場合に、図４（ｂ）のフィールドが
使われる。このとき、２０ビットから２４ビットの５ビ
ットは、オペレーションコードＯＰＣＯＤＥ用領域であ
る。このオペレーションコードＯＰＣＯＤＥが、命令の
種類を決めるコードとなっている。

【００５０】図４（ｃ）は、本実施形態において、転
送、反転のような演算を行う場合に使用されるオペレー
ションコードの実際例を示している。つまり、 ｄｓｔ＝ｓｒｃ１ ｄｓｔ＝ｓｒｃ１の反転 といった演算を行う場合に、図４（ｃ）のフィールドが
使われる。このとき、１２ビットから１６ビットの５ビ
ットはレングスｌｅｎ用領域である。このレングスｌｅ
ｎ用領域は、転送などのビット長を指定するフィールド
であり、この値に書かれた値だけのビット転送処理が行
われる。

【００５１】なお、図４（ａ），（ｂ）での演算ビット
長は、アドレス変数データ保持部２５７３６に書かれて
いる値を使用して演算するものとする。以上のようなオ
ペレーションコードに展開することと、アプリケーショ
ン変数データ保持部２５７３６を構築することにより、
必要十分な命令を表すことができる。

【００５２】コプロセッサブロック２５７３は、ＣＰＵ
２５７２からのコプロ命令を入力し、並列プロセッサの
制御コードを生成して、図１の各制御対象ブロックに出
力する。なお、コプロセッサブロック２５７３は、ハー
ドウェア構造で構成されていても良いし、ソフトウェア
プログラムとして構成されていても良い。

【００５３】そして、上述したように、コプロセッサブ
ロック２５７３は、コプロ命令受取部２５７３１と、命
令展開部２５７３２と、第１実行部２５７３３および第
２実行部２５７３４と、出力データ保持部２５７３５
と、アプリケーション変数データ保持部２５７３６によ
り構成されている。また、図５は、コプロセッサブロッ
ク２５７３における内部の演算フローを示している。

【００５４】コプロ命令受取部２５７３１は、ＣＰＵ２
５７２からの命令を判別し、受け取ったコードを次の命
令展開部２５７３２に出力する。図５の例では、図４
（ｂ）に示すようなコードが送られてくると、コプロ命
令受取部２５７３１は命令と判断し、受け取る。このコ
ードは、次の命令デコード部２５７３２ａ、およびエン
トリーナンバー振り分け部２５７３２ｂに出力される。
具体的には、オペレーションコードＯＰＣＯＤＥが命令
デコード部２５７３２ａに供給され、デスティネーショ
ンｄｓｔ、第１ソースｓｒｃ１、第２ソースｓｒｃ２が
エントリーナンバー振り分け部２５７３２ｂに供給され
る。なお、コプロ命令受取部２５７３１は、ハードウェ
ア構造で構成されていても良いし、ソフトウェアプログ
ラムとして構成されていても良い。

【００５５】命令展開部２５７３２は、コプロ命令受取
部２５７３１で受け取ったコプロ命令コードを入力し、
命令のデコード処理を行い、オペレーションコードＯＰ
ＣＯＤＥ中に記述されているアプリケーション変数デー
タ保持部２５７３２ｂの変数データアドレスを抽出す
る。図５の例では、命令デコード部２５７３２ａがデコ
ード処理を行い、エントリーナンバー振り分け部２５７
３２ｂが変数データアドレスを抽出する。命令デコード
部２５７３２ａは、オペレーションコードＯＰＣＯＤＥ
とその後の値を見て命令を決定し、その結果を命令コー
ド用レジスタＲＥＧ１に送る。エントリーナンバー振り
分け部２５７３２ｂは、第１ソースＳＲＣ１、第２ソー
スＳＲＣ２、デスティネーションｄｓｔ、およびコンデ
ィションＣＯＮＤの値を抽出し、レジスタＲＥＧ２〜Ｒ
ＥＧ５に送る。ここでエントリーナンバーとは、アプリ
ケーション変数データ保持部２５７３６のアドレスに対
応している。なお、命令展開部２５７３２は、ハードウ
ェア構造で構成されていても良いし、ソフトウェアとし
て構成されていても良い。

【００５６】第１実行部２５７３３、および第２実行部
２５７３４は、命令展開部２５７３２で振り分けられた
エントリーナンバーから、アプリケーション変数データ
保持部２５７３６よりデータを取ってきて、演算に必要
なデータを揃える。本実施形態において、第１実行部２
５７３３と第２実行部２５７３４との２つに別れている
のは、アプリケーション変数データ保持部２５７３６の
構成が、１回の操作で２つのデータを持ってこれるよう
に構成しているためで、１回の操作で１つのデータを持
ってくる構成になっている場合には、４度の繰り返し作
業が必要となるし、１回の操作で４つのデータを持って
くる構成であれば、１回の操作で終了する。図５の例で
は、レジスタＲＥＧ２の「SRC1 NUMBER 」、レジスタＲ
ＥＧ３の「SRC2 NUMBER 」、レジスタＲＥＧ４の「DST
NUMBER」、レジスタＲＥＧ５の「 COND NUMBER」に振り
分けられたアドレスを見て、アプリケーション変数デー
タ保持部２５７３６から対応したデータを取ってくるよ
うに構成されている。

【００５７】上のアドレスがそれぞれ、SRC1 ADDRESS(s
rc1 のアドレス），SRC1 LENGTH(src1のビット長) ，SR
C1 LR(src1のLR通信情報) の集合が得られてレジスタＲ
ＥＧ６にセットされ、SRC2 ADDRESS，SRC2 LENGTH SRC
2 LRの集合が得られてレジスタＲＥＧ７にセットされ
る。また、DST ADDRESS が得られてレジスタＲＥＧ８に
セットされ、COND ADDRESS，COND LR の集合が得られて
レジスタＲＥＧ９にセットされる。ここで、NUMBERは、
アプリケーション変数データ保持部２５７３６からデー
タを読み出すアドレスを示し、ADDRESS は、並列プロセ
ッサが演算を行う実際のアドレスのことであり（たとえ
ば、図１のＡＬＵアレイ部や、データメモリ部）、LENG
THは、演算ビット長、ＬＲは、前述した要素プロセッサ
の左右間のコミュニケーションを表すデータである。さ
らに詳しい内容については、後述する。なお、第１実行
部２５７３３、第２実行部２５７３４は、ハードウェア
構造で構成されていても良いし、ソフトウェアとして構
成されていても良い。

【００５８】出力データ保持部２５７３５は、第１実行
部２５７３３、第２実行部２５７３４で得られた命令、
アドレス、ビット長、左右通信データをもとに、制御コ
ードを生成する。この制御コードは、アドレスに従い、
図１にあるような入力ＳＡＭ部２５２ａ，２５２ｂ、デ
ータメモリ部２５３、ＡＬＵアレイ部２５４、出力ＳＡ
Ｍ部２５５ａ，２５５ｂを制御する。この出力データ保
持部２５７３５は、図５の例では、実行データ出力部２
５７３５ａに対応しており、ここでプロセッサを制御す
る制御コードを作り、出力する。なお、出力データ保持
部２５７３５は、ハードウェア構造で構成されていても
良いし、ソフトウェアとして構成されていても良い。

【００５９】アプリケーション変数データ保持部２５７
３６は、アプリケーション起動時に変数データだけを最
初に格納しておく領域であり、その後は、上述したよう
に、第１実行部２５７３３、および第２実行部２５７３
４の処理により、命令に応じてアドレスからデータを抽
出する。

【００６０】図６は、本実施形態におけるアプリケーシ
ョン変数データ保持部２５７３６の構成例を示すブロッ
ク図である。また、図７は、本実施形態におけるアプリ
ケーション変数データ保持部２５７３６のアプリケーシ
ョン変数データの中身について示す図である。以下に、
図６、および図７の説明を行う。

【００６１】図６に示すアプリケーション変数データ保
持部２５７３６では、１つの書き込みと２つの別々の読
み出しを同時に行うことのできる構成を採用している。
図６のアプリケーション変数データ保持部２５７３６
は、アドレスデコーダ(Address Decoder) ＡＤ１，ＡＤ
２、アドレス指定されたビット線およびワード線により
アクセスされるメモリセルがアレイ状に配列されたメモ
リアレイＡＲＹ１，ＡＲＹ２、およびセレクタＳＬＣ
１，ＳＬＣ２を基本構成要素として有している。

【００６２】図６において、ＷＡ( write address)は、
書き込みアドレスを示しており、ここで指定されたアド
レスに書き込みデータＷＤ(write data)を書き込むよう
に構成されている。本実施形態では、読み出しを別々に
２つ行うため、１つのアドレスで２つの領域にデータが
書かれる仕組みとなり、同じデータが２つの領域に書き
込みが行われる。ここでいうアドレスとは、ＬＭＡ０，
ＬＭＡ０’、ＬＭＡ１，ＬＭＡＡ’、... 、ＬＭＡｎ，
ＬＭＡｎ’のことであり、ＬＭＡ０がアドレス０、ＬＭ
Ａ１がアドレス１、ＬＭＡｎがアドレスｎに対応してい
る。

【００６３】アドレスデコーダＡＤ１，ＡＤ２は、書き
込みアドレスＷＡをデコードし、アドレスに応じたビッ
ト線のみをアクティブにするブロックである。ソフトウ
ェアの場合は、アドレスに応じた配列に値を代入するこ
とに相当する。

【００６４】メモリアレイＡＲＹ１，ＡＲＹ２における
ＬＭＡ０，ＬＭＡ０’、ＬＭＡ１，ＬＭＡＡ’、... 、
ＬＭＡｎ，ＬＭＡｎ’は、個々のアプリケーション変数
データを示しており、それぞれの内容は図７に示してい
る。

【００６５】データの読み出しは、２つの読み出しアド
レスに対して独立に指定し、別々のデータを得ることが
できる構造となっている。本実施形態では、すべてこの
構成を基本として述べている。読み出しアドレスＲＡ
１，ＲＡ２をセレクタＳＬＣ１，ＳＬＣ２に入力し、入
力読み出しアドレスに基づいてセレクタＳＬＣ１，ＳＬ
Ｃ２で選択されたアプリケーション変数データを読み出
し、リードデータＲＤ１，ＲＤ２として出力する構造と
なっている。アプリケーション変数データＬＭＡ０，Ｌ
ＭＡ１，ＬＭＡ２，．．．，ＬＭＡｎの個数によって、
一度に読み出しができるデータが決定し、これを、４組
持っていると一度に４つのデータを読み出すことが可能
となる。

【００６６】図７において、（ａ），（ｂ），（ｃ），
（ｄ），（ｅ）は、それぞれアドレス０、アドレス１、
アドレス２、アドレスn-1,アドレスn を表しており、図
６におけるＬＭＡ０，ＬＭＡ１，ＬＭＡ２，．．．，Ｌ
ＭＡｎと等価である。

【００６７】ここでは、図７（ａ）に示すアドレス０を
例にとってデータの中身について説明するる。ビット０
からビット８までの９ビットで、演算のアドレスAddres
s[0]を表している。このアドレスが図１の入力ＳＡＭ部
２５２ａ，２５２ｂであったり、データメモリ部２５３
であったり、出力ＳＡＭ部２５５ａ，２５５ｂであった
りする。本実施形態では、Address[0]に割り当てられて
いるビット長は、９ビットであり０〜５１２までのアド
レスを割り付けることができる。また、ビット１６から
ビット２３までの８ビットで、演算長length[0] を表し
ている。本実施形態では、８ビットの長さの演算までを
実行できる。また、２４ビットから２６ビットまでの３
ビットで、左右通信（ＬＲ通信）のデータLR[0] を示し
ている。この３ビットデータは次のように分類されてい
る。

【００６８】０００: 自分自身の要素プロセッサ ００１: １つ左の要素プロセッサ(L1) ０１０: ２つ左の要素プロセッサ(L2) １００: １つ右の要素プロセッサ(R1) １１０: ２つ右の要素プロセッサ(R2)

【００６９】画像処理装置が左右の演算ができる機構に
なっているとき、この左右通信のデータは、Ｌ１のデー
タメモリ部のデータという具合に、左右の画素の処理を
行うことをできるようにする。このように、ＣＰＵ２５
７２から命令を発行する際、アプリケーション変数デー
タ保持部２５７３６のアドレスだけを送る機構にする
と、演算に必要なデータ全てを１つのワードにまとめる
ことができ、全体の処理の向上を行うことができる。

【００７０】なお、アプリケーション変数データ保持部
２５７３６は、ハードウェア構造で構成されていても良
いし、ソフトウェアの配列構造として構成されていても
良い。

【００７１】次に、上記構成による動作を、プログラム
制御部の動作を中心に説明する。

【００７２】プログラム制御部２５７のＣＰＵ２５７２
において、アプリケーションプログラム保持部２５７１
からアプリケーションプログラムコードが入力され、演
算等の処理が行われ、コプロ命令が生成されてコプロセ
ッサブロック２５７３に出力される。

【００７３】コプロセッサブロック２５７３において
は、ＣＰＵ２７５２から発行されたコプロセッサ命令が
コプロ命令受取部２５７３１により受け取られ、命令展
開部２５７３２に供給される。命令展開部２５７３２で
は、コプロ命令受取部２５７３１で受け取ったコプロ命
令コードのデコード処理が行われ、たとえばオペレーシ
ョンコードＯＰＣＯＤＥ中に記述されているアプリケー
ション変数データ保持部２５７３２ｂの変数データアド
レスが抽出される。

【００７４】次いで、第１実行部２５７３３、および第
２実行部２５７３４において、命令展開部２５７３２で
振り分けられたエントリーナンバーに係る変数データア
ドレスからアプリケーション変数データ保持部２５７３
６よりデータが読み出され、演算に必要なデータ、たと
えば命令、アドレス、ビット長、左右通信データ等が揃
えられる。そして、出力データ保持部２５７３５におい
て、第１実行部２５７３３、第２実行部２５７３４で得
られた命令、アドレス、ビット長、左右通信データをも
とに、プロセッサを制御するための制御コードが生成さ
れる。この制御コードによって、アドレスに従い、図１
にあるような入力ＳＡＭ部２５２ａ，２５２ｂ、データ
メモリ部２５３、ＡＬＵアレイ部２５４、出力ＳＡＭ部
２５５ａ，２５５ｂが制御される。

【００７５】このようなプログラム制御部２５７による
制御コードに従って所定の画像処理が行われる。すなわ
ち、たとえば水平走査アクティブ期間内に、第１入力Ｓ
ＡＭ部２５２ａ，第２入力ＳＡＭ部２５２ｂに１水平走
査線分の入力データが取り込まれ、水平走査部ブランキ
ング期間で入力ＳＡＭ部２５２ａ，２５２ｂからデータ
メモリ部２５３への転送が行われる。データメモリ部２
５３、ＡＬＵアレイ部２５４では、プログラムに応じて
演算処理が行われる。ＡＬＵアレイ部１２４における演
算処理終了後、処理結果が第１出力ＳＡＭ部２５５ａ、
第２出力ＳＡＭ部２５５ｂに転送され、水平走査アクテ
ィブ期間内に、出力ＳＡＭ部２５５ａ，２５５ｂから１
水平走査線分データが出力される。上記の処理中に、各
部はすべて並列に動作している。また、上記処理中に
は、ＬＲ通信機能により，フィルタ演算や、補間演算と
いった左右の画素の処理が行われる。

【００７６】そして、第１出力フレームメモリ２３およ
び第２出力フレームメモリ２４に、ＳＩＭＤ型画像処理
プロセッサ２５で所定の演算処理等を受けた画像処理後
の画像データが格納される。

【００７７】以上説明したように、プログラム制御部に
おいて、従来は、オペレーションコードの内容は、たと
えば図９に示すようになり、ＣＰＵが全ての変数の情報
を送るためには、複数のワードとハードウェアの場合に
はサイクル数を必要とする。たとえば、ｄｓｔ= (8bit
の src1 アドレス) + ( 5bitのsrc2アドレス）の場合、
従来の場合、図９（ａ）に示すｓｒｃ１の情報、図９
（ｂ）に示すｓｒｃ２の情報、図９（ｃ）に示すｄｓｔ
の情報、図９（ｆ）に示す加算の命令コード(Instructi
on code ) 、図９（ｅ）に示すＬＲ通信情報の５ワード
が必要となり、処理も５サイクル必要である。これに対
して、本実施形態の場合、図４（ｂ）の１ワードで命令
を送ることができ、その分、他の処理をすることが可能
となる。

【００７８】すなわち、本実施形態によれば、ＣＰＵで
プログラム制御される画像処理装置において、アドレ
ス、演算長などの演算情報を１つの領域に格納したアプ
リケーション変数データ保持部２５７３６を設けたの
で、並列プロセッサの１つの命令に要するワード数を削
減することができ、処理量を向上させることができる。
また、アプリケーション全体のプログラムサイズも小さ
くなるので、必要となるメモリ量も削減でき、ハード、
コスト両面に対して有効である。また、単一時間内に処
理できる量が増加するので、１つのシステムで多くの処
理、または複雑な処理を可能となる。

【００７９】

【発明の効果】以上説明したように、本発明によれば、
従来と比較して、命令を構成するワード数を削減するこ
とができ、プログラムメモリの領域を少なくでき、コス
トを下げることができる。また、従来と比較して、単一
時間内に処理できる量が増加するので、１つのシステム
で多くの処理、または複雑な処理を可能となる利点があ
る。

【図面の簡単な説明】

【図１】本発明に係り画像処理装置の一実施形態を示す
システム構成図である。

【図２】本発明に係るプログラム制御部の構成例を示す
ブロック図である。

【図３】本発明に係るプログラム制御部において、ＣＰ
Ｕからコプロセッサブロックに出力されるＭＩＰＳコプ
ロセッサ命令(Coprocessor Instruction) の例を示す図
である。

【図４】本実施形態に係るオペレーションコードの例を
示す図である。

【図５】本発明に係るコプロセッサブロックにおける内
部の演算フローを示す図である。

【図６】本発明に係るアプリケーション変数データ保持
部の構成例を示すブロック図である。

【図７】本実施形態におけるアプリケーション変数デー
タ保持部のアプリケーション変数データの中身について
示す図である。

【図８】ＳＩＭＤ型画像処理プロセッサを適用した従来
の画像処理装置の構成を示すブロック図である。

【図９】従来のオペレーションコードの実際例を示す図
である。

【符号の説明】

２０…画像処理装置、２１…第１入力フレームメモリ、
２２…第２入力フレームメモリ、２３…第１出力フレー
ムメモリ、２４…第２出力フレームメモリ、２５…ＳＩ
ＭＤ型画像処理プロセッサ、２５１…入力ポインタ、２
５２ａ…第１入力ＳＡＭ部、２５２ｂ…第２入力ＳＡＭ
部、２５３…データメモリ部、２５４…ＡＬＵアレイ
部、２５５ａ…第１出力ＳＡＭ部、２５５ｂ…第２出力
ＳＡＭ部、２５６…出力ポインタ、２５７…プログラム
制御部、２５７１…アプリケーションプログラム保持
部、２５７２…ＣＰＵ、２５７３…コプロセッサブロッ
ク、２５７３１…コプロ命令受取部、２５７３２…命令
展開部、２５７３３…第１実行部、２５７３４…第２実
行部、２５７３５…出力データ保持部、２５７３６…ア
プリケーション変数データ保持部。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 １次元的に多並列に配置され、制御コー
   ドに従って供給される画像データに対する所定の演算処
   理を行う複数の要素プロセッサと、アプリケーションプ
   ログラムに基づいて上記複数の要素プログラムを連動し
   て制御する制御コードを生成するプログラム制御部とを
   有する画像処理装置であって、 上記プログラム制御部は、アプリケーションプログラム
   コードに基づいた命令を発行する処理部と、 上記処理部で発行された命令を受け取り、その命令の仕
   様通りに上記要素プロセッサを制御するための制御コー
   ドを生成して出力するプロセッサ部とを有する画像処理
   装置。
2. 【請求項２】 上記処理部が発行する命令にはアプリケ
   ーションプログラムで使用するアプリケーション用情報
   を指定するためのアドレス情報を含み、 上記プロセッサ部は、 アプリケーションプログラムで使用するアプリケーショ
   ン用情報を所定のアドレスに保持するアプリケーション
   用情報保持部と、 上記処理部で発行された命令をデコードし、上記アドレ
   ス情報を抽出する命令展開部と、 上記命令展開部で抽出されたアドレス情報に基づいて、
   上記アプリケーション用情報保持部より所望のアプリケ
   ーション用情報を読み出す実行部と、 上記実行部で読み出されたアプリケーション用情報に基
   づいて上記制御コードを生成し、要素プロセッサに出力
   する出力データ部とを含む請求項１記載の画像処理装
   置。
3. 【請求項３】 上記アプリケーション用情報には、アプ
   リケーションのアドレス、演算長を少なくとも含む請求
   項２記載の画像処理装置。
4. 【請求項４】 上記要素プロセッサは、他の要素プロセ
   ッサに供給された画像データを利用して演算処理を行う
   ことが可能で、 上記アプリケーション用情報には、アプリケーションの
   アドレス、演算長、および他の要素プロセッサとの通信
   情報を少なくとも含む請求項２記載の画像処理装置。
5. 【請求項５】 上記各要素プロセッサは、画像データを
   入力するための手段を複数備えた入力シリアルアクセス
   メモリ部と、入力データ、演算結果を保持するデータメ
   モリ部と、演算を行うＡＬＵアレイ部と、出力画像デー
   タを取得するための手段を複数備えた出力シリアルアク
   セスメモリ部との一部を含む請求項１記載の画像処理装
   置。
6. 【請求項６】 制御コードに従って１次元的に多並列に
   配置された複数の要素プロセッサを連動して制御して供
   給される画像データに対する所定の演算処理を行う画像
   処理方法であって、 アプリケーションプログラムコードに基づいた命令を発
   行し、 上記発行された命令の仕様通りに上記要素プロセッサを
   制御するための上記制御コードを生成する画像処理方
   法。
7. 【請求項７】 上記発行する命令にはアプリケーション
   プログラムで使用するアプリケーション用情報を指定す
   るためのアドレス情報を含み、かつ、 アプリケーションプログラムで使用するアプリケーショ
   ン用情報を所定のアドレスに保持しておき、 上記発行された命令をデコードしてアドレス情報を抽出
   し、 上記抽出されたアドレス情報に基づいて、上記保持して
   おいた所望のアプリケーション用情報を読み出し、 上記読み出されたアプリケーション用情報に基づいて上
   記制御コードを生成する請求項６記載の画像処理方法。
8. 【請求項８】 上記アプリケーション用情報には、アプ
   リケーションのアドレス、演算長を少なくとも含む請求
   項７記載の画像処理装置。
9. 【請求項９】 上記要素プロセッサは、他の要素プロセ
   ッサに供給された画像データを利用して演算処理を行う
   ことが可能で、 上記アプリケーション用情報には、アプリケーションの
   アドレス、演算長、および他の要素プロセッサとの通信
   情報を少なくとも含む請求項７記載の画像処理方法。