JP2001236495A - 画像処理装置および画像処理方法 - Google Patents

Abstract

(57)【要約】 【課題】割り込み命令から処理実行までの期間を短期間
にすることができ、全体としての処理量も向上させるこ
とができ、また、アプリケーション開発における全体の
開発工数も短くできる画像処理装置および画像処理方法
を提供する。 【解決手段】ＣＰＵでプログラム制御される画像処理装
置において、プログラム制御部２５７に、割り込み命令
をデコードし、展開できる割り込み用命令展開部２５７
３３、命令生成部２５７３５、出力データ生成部２５７
３７を、通常の命令展開部２５７３２、命令生成部２５
７３４、出力データ生成部２５７３６に加えて設け、さ
らに通常の命令用データまたは割り込み命令用データの
いずれかを選択して、命令を実行し、要素プロセッサを
制御するための制御コードを生成する命令実行部２５７
３９に供給する出力データ選択部２５７３８を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、たとえばディジタ
ル処理システム等に適用される画像処理装置および画像
処理方法に関するものである。

【０００２】

【従来の技術】画像データに対する信号処理の分野にお
いては、１枚の画像を構成する全ての画素に対して同様
の演算処理を施すことが多い。多くのデータに対して同
様の演算処理を高速に実行するために、ＳＩＭＤ（Sing
le Instruction Multiple Data Stream 、単一命令複数
データ）型アーキテクチャが提案され、画像信号処理に
限らず広い分野で利用されている。

【０００３】ＳＩＭＤ型アーキテクチャは、演算装置を
必要な個数だけ並べて、各々の演算装置が同一の命令に
従って動作するようにした構成である。したがって、各
々の演算装置に別々のデータを与えると、それぞれのデ
ータに対する演算結果が一度に得られる。

【０００４】ＳＩＭＤ型処理装置の画像処理への適用と
しては、たとえば「Kurokawa et al.,”5.4GOPS Linear
Array Architecture DSP for Video-Format Conversio
n'',IEEE 1996/Feb. ISSCC,FP 15.7. 」に示される装置
が知られている。

【０００５】図８は、このＳＩＭＤ型画像処理プロセッ
サを適用した画像処理装置の構成を示すブロック図であ
る。この画像処理装置１０は、図８に示すように、入力
フレームメモリ１１、ＳＩＭＤ型画像処理プロセッサ１
２、および出力フレームメモリ１３を有している。ＳＩ
ＭＤ型画像処理プロセッサ１２は、入力ポインタ１２
１、入力ＳＡＭ( シリアルアクセスメモリ) 部１２２、
データメモリ部１２３、ＡＬＵアレイ部１２４、出力Ｓ
ＡＭ部１２５、出力ポインタ１２６、およびプログラム
制御部１２７により構成される。

【０００６】ＳＩＭＤ型画像処理プロセッサ１２におい
ては、入力ＳＡＭ部１２２、データメモリ部１２３、Ａ
ＬＵアレイ部１２４、および出力ＳＡＭ部１２５によ
り、全体でリニアアレイ( 直線配列) 型に多数並列化さ
れた要素プロセッサ群が構成されている。この多数の要
素プロセッサＰＥは、プログラム制御部１２７内にある
共通の一つのプログラム制御部により連動して制御( Ｓ
ＩＭＤ制御) される。プログラム制御部１２７には、プ
ログラムメモリとそのプログラムの歩進のためのシーケ
ンス制御回路などがあり、プログラムメモリにあらかじ
め書き込まれたプログラムに従って接続されている各部
分に対する各種制御信号を発生して、各部分を制御す
る。

【０００７】プログラム制御部１２７、データメモリ部
１２３、ＡＬＵアレイ部１２４をまとめてプロセッサブ
ロックとし、このプロセッサブロックを多段に構成する
ことにより、その段数に比例して処理能力を向上させる
ことができる。図８の中に示される装置は、各プロセッ
サブロック内では、ＳＩＭＤ型処理装置であるが、装置
全体としては複数のプログラムを並列に処理することの
できるＭＩＭＤ（Multiple Instruction Multiple Data
Stream,複数命令複数データ）型処理装置である。

【０００８】普通のプロセッサでは、そのハードウェア
は一般にワード処理プロセッサであり、ワードを単位と
して処理するが、図８の斜線で示した縦の細長い範囲で
示すひとつの要素プロセッサＰＥは、入力ＳＡＭ部１２
２、データメモリ部１２３、出力ＳＡＭ部１２５はメモ
リの「カラム」になっており、またＡＬＵアレイ部１２
４は１ビットＡＬＵであり、事実上フルアダー( 全加算
器) を主体にした回路になっている。そのため、普通の
プロセッサとは違ってビット処理プロセッサであり、ビ
ットを単位として処理する。普通のＣＰＵで言う８ビッ
トマシンとか１６ビットマシンという言い方に対応させ
れば１ビットマシンである。ビット処理プロセッサはハ
ードウェアが小さく、普通には実現できない程多数の並
列数を実現できるので、画像用の場合、要素プロセッサ
直線配列の並列数は、映像信号の一水平走査期間の画素
数( Ｈ) に一致させている。

【０００９】図８に示すＳＩＭＤ型画像処理プロセッサ
１２による画像処理は次のような手順で行われる。水平
走査アクティブ期間内に、入力ＳＡＭ部１２２に１水平
走査線分の入力データを取り込み、水平走査部ブランキ
ング期間で入力ＳＡＭ部１２２からデータメモリ部１２
３への転送が行われる。データメモリ部１２３、ＡＬＵ
アレイ部１２４では、プログラムに応じて演算処理が行
われる。ＡＬＵアレイ部１２４における演算処理終了
後、処理結果が出力ＳＡＭ部１２５に転送され、水平走
査アクティブ期間内に、出力ＳＡＭ部１２５から１水平
走査線分データが出力される。上記の処理中に、各部は
すべて並列に動作している。

【００１０】このような要素プロセッサ群をアレイ状に
配列した並列プロセッサで画像処理を行うためには、特
にＳＩＭＤ制御の場合、左右の要素プロセッサとの通信
機能が不可欠となる。この左右通信（今後は、ＬＲ通
信、またはＬＲと記述する）機能により，フィルタ演算
や、補間演算といった左右の画素の処理を可能としてい
る。

【００１１】

【発明が解決しようとする課題】ところで、要素プロセ
ッサＰＥをアレイ状に配列した並列プロセッサで画像処
理を実現する際、プログラム制御部の構成要素であるＣ
ＰＵはワードという単位で処理を行うが、画像に対して
行う処理と、係数計算などのＣＰＵ内の演算、他の演算
ユニットのデータを取得したりするような多様な処理を
受け持つ。また、ＣＰＵで命令単位のコードを１ワード
にまとめるような処理をした場合、ＡＬＵアレイ部で
は、１ワードの命令が複数のサイクルにわたって実行さ
れることになる。

【００１２】近年画像処理に対する要求が多くなり、必
要とされる演算量、アプリケーションも増大している。
また、入力と出力が非同期で動くアプリケーション要求
も多くなっている。このような場合に、要素プロセッサ
ＰＥをアレイ状に配列した並列プロセッサと、１ワード
の命令が複数のサイクルにわたって実行されるプログラ
ム制御部で画像処理を行う場合、非同期信号のデータ転
送等が非常に難しく、割り込み処理によって対応するこ
とになる。

【００１３】しかし、１ワードが複数のサイクルにわた
るため、割り込み処理によって行う命令を実際に行うま
での時間は、その直前の数命令によって大きく左右さ
れ、システム的に満たすアプリケーションを記述するの
は困難となる。Wait命令のような待ち命令を使って対処
することも考えられるが、プログラムが複雑となり開発
工数の問題が生じるし、待ち（Wait）時間には処理をす
ることができなくなり、単一時間の処理能力が劣るとい
う問題が生じる。

【００１４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、割り込み命令から処理実行まで
の期間を短期間にすることができ、全体としての処理量
も向上させることができ、また、アプリケーション開発
における全体の開発工数も短くできる画像処理装置およ
び画像処理方法を提供することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、１次元的に多並列に配置され、制御コー
ドに従って供給される画像データに対する所定の演算処
理を行う複数の要素プロセッサと、アプリケーションプ
ログラムに基づいて上記複数の要素プログラムを連動し
て制御する制御コードを生成するプログラム制御部とを
有する画像処理装置であって、上記プログラム制御部
は、アプリケーションプログラムコードに基づいた命令
を発行する処理部と、入力される通常の命令の仕様通り
に上記要素プロセッサを制御するための制御コードを生
成して出力する第１のデコード部と、入力される割り込
み命令の仕様通りに上記要素プロセッサを制御するため
の制御コードを生成して出力する第２のデコード部と、
上記処理部で発行された命令を受け取り、通常の命令で
あるか割り込み命令であるかを判別し、通常の命令の場
合は上記第１のデコード部に供給し、割り込み命令の場
合は上記第２のデコード部に供給する命令受け取り部
と、を備えたプロセッサ部とを有する。

【００１６】また、本発明では、上記プロセッサ部は、
上記第１のデコード部による制御コードまたは第２のデ
コード部による制御コードのうちのいずれかを選択して
上記要素プロセッサに出力する。

【００１７】また、本発明は、１次元的に多並列に配置
され、制御コードに従って供給される画像データに対す
る所定の演算処理を行う複数の要素プロセッサと、アプ
リケーションプログラムに基づいて上記複数の要素プロ
グラムを連動して制御する制御コードを生成するプログ
ラム制御部とを有する画像処理装置であって、上記プロ
グラム制御部は、アプリケーションプログラムコードに
基づいた命令を発行する処理部と、通常の命令に係る第
１のデータまたは割り込み命令に係る第２のデータのい
ずれかを受けて、通常の命令または割り込み命令を実行
し、命令の仕様通りに上記要素プロセッサを制御するた
めの制御コードを生成して出力する命令実行部と、入力
される通常の命令を、上記要素プロセッサを制御するた
めの制御命令に展開し、命令実行に必要な第１のデータ
を得る第１のデータ生成部と、入力される割り込み命令
を、上記要素プロセッサを制御するための制御命令に展
開し、命令実行に必要な第２のデータを得る第２のデー
タ生成部と、上記処理部で発行された命令を受け取り、
通常の命令であるか割り込み命令であるかを判別し、通
常の命令の場合は上記第１のデータ生成部に供給し、割
り込み命令の場合は上記第２のデータ生成部に供給する
命令受け取り部と、上記第１のデータ生成部による通常
の命令に係る第１のデータと上記第２のデータ生成部に
よる割り込み命令に係る第２のデータのうちのいずれか
を選択して、上記命令実行部に供給するデータ選択部
と、を備えたプロセッサ部とを有する。

【００１８】また、本発明では、上記プロセッサ部のデ
ータ選択部は、上記命令実行部からの命令要求を受け
て、通常の命令に係る第１のデータと割り込み命令に係
る第２のデータのうちのいずれかを選択して当該命令実
行部に出力する。

【００１９】また、本発明では、上記プロセッサ部のデ
ータ選択部は、上記第１のデータ生成部による通常の命
令に係る第１のデータと上記第２のデータ生成部による
割り込み命令に係る第２のデータとが共に供給されてい
るときは、割り込み命令に係る第２のデータを優先的に
選択して上記命令実行部に出力する。

【００２０】また、本発明では、上記第１のコード部お
よび第２のデコード部のデコード処理には、命令のデコ
ードおよび演算アドレスのデコードを含む。

【００２１】また、好適には、上記演算アドレスのデコ
ード結果には、演算アドレス、演算長を少なくとも含
む。

【００２２】また、好適には、上記要素プロセッサは、
他の要素プロセッサに供給された画像データを利用して
演算処理を行うことが可能で、上記演算アドレスのデコ
ード結果には、演算アドレス、演算長、および他の要素
プロセッサとの通信情報を少なくとも含む。

【００２３】また、本発明では、上記各要素プロセッサ
は、画像データを入力するための手段を複数備えた入力
シリアルアクセスメモリ部と、入力データ、演算結果を
保持するデータメモリ部と、演算を行うＡＬＵアレイ部
と、出力画像データを取得するための手段を複数備えた
出力シリアルアクセスメモリ部との一部を含む。

【００２４】また、本発明は、制御コードに従って１次
元的に多並列に配置された複数の要素プロセッサを連動
して制御して供給される画像データに対する所定の演算
処理を行う画像処理方法であって、アプリケーションプ
ログラムコードに基づいた命令を発行するステップと、
上記発行された命令が、通常の命令であるか割り込み命
令であるかを判別するステップと、通常の命令の場合に
は、通常の命令の仕様通りに上記要素プロセッサを制御
するための制御コードを生成するステップと、割り込み
命令の場合には、割り込み命令の仕様通りに上記要素プ
ロセッサを制御するための制御コードを生成するステッ
プとを含む。

【００２５】また、本発明では、生成した通常の命令に
係る制御コードまたは割り込み命令に係る制御コードの
うちのいずれかを選択して要素プロセッサに供給する。

【００２６】また、本発明は、制御コードに従って１次
元的に多並列に配置された複数の要素プロセッサを連動
して制御して供給される画像データに対する所定の演算
処理を行う画像処理方法であって、アプリケーションプ
ログラムコードに基づいた命令を発行するステップと、
上記発行された命令が、通常の命令であるか割り込み命
令であるかを判別するステップと、通常の命令の場合に
は、通常の命令を、上記要素プロセッサを制御するため
の制御命令に展開し、命令実行に必要な第１のデータを
得るステップと、割り込み命令の場合には、割り込み命
令を、上記要素プロセッサを制御するための制御命令に
展開し、命令実行に必要な第２のデータを得るステップ
と、通常の命令に係る第１のデータと割り込み命令に係
る第２のデータのうちいずれかを選択するステップと、
上記選択するステップで選択された第１のデータまたは
第２のデータに基づいて通常の命令または割り込み命令
を実行し、命令の仕様通りに上記要素プロセッサを制御
するための制御コードを生成するステップとを含む。

【００２７】また、本発明では、上記選択するステップ
において、命令要求を受けて、通常の命令に係る第１の
データと割り込み命令に係る第２のデータのうちのいず
れかを選択する。

【００２８】また、本発明では、上記選択するステップ
においては、通常の命令に係る第１のデータと上記第２
のデータ生成部による割り込み命令に係る第２のデータ
とが共に発生されているときは、割り込み命令に係る第
２のデータを優先的に選択する。

【００２９】本発明によれば、たとえばプログラム制御
部の処理部で、アプリケーションプログラムコードに基
づいた命令が発行され、プロセッサ部に供給される。プ
ロセッサ部では、命令受け取り部において処理部で発行
された命令が受け取られ、受け取った命令が通常の命令
であるか割り込み命令であるかの判別が行われる。そし
て、判別の結果、通常の命令の場合は第１のデコード部
に供給され、割り込み命令の場合は第２のデコード部に
供給される。第１のデコード部においては、供給された
通常の命令の仕様通りに要素プロセッサを制御するため
の制御コードが生成される。また、第２のデコード部で
は、供給される割り込み命令の仕様通りに要素プロセッ
サを制御するための制御コードが生成される。そして、
上記第１のデコード部による制御コードまたは第２のデ
コード部による制御コードのうちのいれかが選択され、
要素プロセッサに出力される。

【００３０】また、本発明によれば、たとえばプログラ
ム制御部の処理部で、アプリケーションプログラムコー
ドに基づいた命令が発行され、プロセッサ部に供給され
る。プロセッサ部では、命令受け取り部において処理部
で発行された命令が受け取られ、受け取った命令が通常
の命令であるか割り込み命令であるかの判別が行われ
る。そして、判別の結果、通常の命令の場合は第１のデ
ータ生成部に供給され、割り込み命令の場合は第２のデ
ータ生成部に供給される。第１のデータ生成部において
は、供給された通常の命令が、要素プロセッサを制御す
るための制御命令に展開され、命令実行に必要な第１の
データが得られてデータ選択部に出力される。また、第
２のデータ生成部では、供給された割り込み命令が、要
素プロセッサを制御するための制御命令に展開され、命
令実行に必要な第２のデータが得られてデータ選択部に
出力される。データ選択部においては、たとえば命令実
行部による命令要求に応じて、第１のデータ生成部によ
る通常の命令に係る第１のデータと第２のデータ生成部
による割り込み命令に係る第２のデータのうちいずれか
が選択されて、命令実行部に供給される。命令実行部で
は、通常の命令に係る第１のデータまたは割り込み命令
に係る第２のデータのいずれかを受けて、通常の命令ま
たは割り込み命令が実行されて、命令の仕様通りに要素
プロセッサを制御するための制御コードが生成され、要
素プロセッサに出力される。

【００３１】そして、本発明によれば、要素プロセッサ
をアレイ状に配列した並列プロセッサで非同期信号の画
像処理を行う場合に生じる画像データ転送等の割り込み
処理に対する問題に対し、割り込み命令から処理実行ま
での期間を短期間にすることができ、全体としての処理
量も向上させることができる。また、この問題を意識せ
ずにアプリケーション開発できるので、全体の開発工数
も短くなり有効である。

【００３２】

【発明の実施の形態】図１は、本発明に係る画像処理装
置の一実施形態を示すシステム構成図である。

【００３３】本画像処理装置２０は、第１入力フレーム
メモリ２１、第２入力フレームメモリ２２、第１出力フ
レームメモリ２３、および第２出力フレームメモリ２
４、およびＳＩＭＤ型画像処理プロセッサ２５を主構成
要素として有している。

【００３４】第１入力フレームメモリ２１および第２入
力フレームメモリ２２は、実際に画像処理を行う基とな
る画像データをフレーム単位で格納し、格納画像データ
をＳＩＭＤ型画像処理プロセッサ２５に供給する。第１
出力フレームメモリ２３および第２出力フレームメモリ
２４は、ＳＩＭＤ型画像処理プロセッサ２５で所定の演
算処理等を受けた画像処理後の画像データをフレーム単
位で格納する。

【００３５】なお、画像データのフォーマットは、コン
ピュータディスプレイのような色の３原色であるＲ
（赤）、Ｇ（緑）、Ｂ（青）に基づくＲＧＢ形式であっ
ても、ＮＴＳＣのようなテレビ信号であっても良い。ま
た、第１入力フレームメモリ２１および第２入力フレー
ムメモリ２２に格納される入力画像データ、並びに第１
出力フレームメモリ２３および第２出力フレームメモリ
２４に格納される出力画像データのサイズは、図１のよ
うな並列プロセッサ１個の場合、入力出力の両方のデー
タとも要素プロセッサ群の数までのサイズに限定され
る。

【００３６】ＳＩＭＤ型画像処理プロセッサ２５は、入
力ポインタ２５１、第１入力ＳＡＭ( シリアルアクセス
メモリ) 部２５２ａ、第２入力ＳＡＭ部２５２ｂ、デー
タメモリ部２５３、ＡＬＵアレイ部２５４、第１出力Ｓ
ＡＭ部２５５ａ、第２出力ＳＡＭ部２５５ｂ、出力ポイ
ンタ２５６、およびプログラム制御部２５７を有してい
る。また、本実施形態では、１画素に対応するそれぞれ
のブロックを合わせたものを要素プロセッサＰＥと呼
ぶ。本ＳＩＭＤ型画像処理プロセッサは、要素プロセッ
サＰＥをアレイ状に画像のサイズ分配置した要素プロセ
ッサ群より構成されている。また、本実施形態では、入
力ＳＡＭ部、出力ＳＡＭ部を２つ有する構成を示してい
るが、本発明を実現するためには、これら入力ＳＡＭ
部、出力ＳＡＭ部は、１つであっても、２つ以上の複数
個持っていても良い。そして、ＳＩＭＤ型画像処理プロ
セッサ２５は、ハードウェアで構成されていても良い
し、ソフトウェアで実現されていても良い。

【００３７】入力ポインタ２５１は、ＡＬＵアレイ部２
５４の書き込みアドレスが、入力ポインタ２５１を指し
ているときに、ＡＬＵアレイ部２５４の演算結果を受け
て入力ＳＡＭ部２５２ａ、入力ＳＡＭ部２５２ｂを制御
する。なお、入力ＳＡＭ部２５２ａと入力ＳＡＭ部２５
２ｂ制御用の入力ポインタを別々に持っていても良い
し、同じポインタアドレスであっても良い。また、入力
ポインタ２５１は、ハードウェアのメモリとして構成さ
れていても良いし、ソフトウェア上で実現されていても
良い。

【００３８】入力ＳＡＭ部２５２ａは、入力ポインタ２
５１の指示に従ってスキップ等の処理を含めて、第１入
力フレームメモリ２１に格納された画像データを所定の
位置に入力し、そのデータをデータメモリ部２５３に供
給する。入力ＳＡＭ部２５２ｂは、入力ポインタ２５１
の指示に従ってスキップ等の処理を含めて、第２入力フ
レームメモリ２２に格納された画像データを所定の位置
に入力し、そのデータをデータメモリ部２５３に供給す
る。なお、入力ＳＡＭ部２５２ａ、および入力ＳＡＭ部
２５２ｂは、ハードウェアで構成されていても良いし、
ソフトウェアのファイルとして構成されていても良い。

【００３９】データメモリ部２５３は、１要素プロセッ
サＰＥ当たり数百ビットのメモリから構成されており、
プログラム制御部２５７の制御コードに従い、入力ＳＡ
Ｍ部２５２ａ，２５２ｂからのデータを保持したり、Ａ
ＬＵアレイ部２５４が演算を行うためのデータをＡＬＵ
アレイ部２５４に送り、また、ＡＬＵアレイ部２５４の
演算結果を保持したりする。なお、データメモリ部２５
３は、ハードウェアのメモリとして構成されていても良
いし、ソフトウェアのメモリ配列として構成されていて
も良い。

【００４０】ＡＬＵアレイ部２５４は、データメモリ部
２５３からのデータを入力し、プログラム制御部２５７
で指定されたアドレスポインタに演算結果を書き込む。
アドレスポインタがデータメモリ部２５３であった場合
は、データメモリ部２５３の指定されたアドレスにＡＬ
Ｕアレイ部２５４の演算結果が書き込まれる。また、ア
ドレスポインタが入力ポインタ２５１、出力ポインタ２
５６であった場合には、入力ポインタ２５１、出力ポイ
ンタ２５２にＡＬＵアレイ部２５４の演算結果が書き込
まれる。なお、ＡＬＵアレイ部２５４は、ハードウェア
で構成されていても良いし、ソフトウェアで構成されて
いても良い。

【００４１】出力ＳＡＭ部２５５ａは、プログラム制御
部２５７の制御コードの書き込みアドレスが出力ＳＡＭ
部２５５ａを指している場合、ＡＬＵアレイ部２５４の
演算結果を入力し、第１出力フレームメモリ２３へデー
タを供給する。出力ＳＡＭ部２５５ｂは、プログラム制
御部２５７の制御コードの書き込みアドレスが出力ＳＡ
Ｍ部２５５ｂを指している場合、ＡＬＵアレイ部２５４
の演算結果を入力し、第２出力フレームメモリ２４へデ
ータを供給する。なお、本実施形態では、出力ＳＡＭ部
を２つ持っているが、任意の画素数変換を説明するため
には、出力ＳＡＭ部は、１つであっても良いし、２つ以
上の複数持っていても良い。また、出力ＳＡＭ部２５５
ａ、および出力ＳＡＭ部２５５ｂは、ハードウェアで構
成されていても良いし、ソフトウェアで実現する場合フ
ァイルとして構成されていても良い。

【００４２】出力ポインタ２５６は、ＡＬＵアレイ部２
５４の書き込みアドレスＳ２５４ｂが出力ポインタ２５
６を指しているときに、ＡＬＵアレイ部２５４の演算結
果を入力とする出力ＳＡＭ部２５５ａ、および出力ＳＡ
Ｍ部２５５ｂを制御する。なお、出力ＳＡＭ部２５５ａ
と出力ＳＡＭ部２５５ｂ制御用の出力ポインタを別々に
持っていても良いし、同じポインタアドレスであっても
良い。また、出力ポインタ２５６は、ハードウェアのメ
モリとして構成されていても良いし、ソフトウェア上で
実現されていても良い。

【００４３】要素プロセッサＰＥは、入力ＳＡＭ部２５
２ａ，２５２ｂ、データメモリ部２５３、ＡＬＵアレイ
部２５４、出力ＳＡＭ部２５５ａ，２５５ｂの１画素に
対応したものの集合のことであり、プロセッサは、この
要素プロセッサが複数集まって構成されている。要素プ
ロセッサＰＥは、たとえばデータを１ビットずつ処理す
る１ビットプロセッサであり、ビット処理プロセッサは
ハードウェアが小さく、普通には実現できない程多数の
並列数を実現できるので、画像用の場合、要素プロセッ
サ直線配列の並列数は、映像信号の一水平走査期間の画
素数( Ｈ) に一致させている。また、要素プロセッサ間
の通信のことを左右通信（ＬＲ通信) と呼び、左右隣あ
った画素の演算等を可能にする。なお、要素プロセッサ
ＰＥは、ハードウェアで構成されていても良いし、ソフ
トウェアで実現する場合ファイルとして構成されていて
も良い。

【００４４】プログラム制御部２５７は、所定の制御コ
ードに従い、入力ＳＡＭ部２５２ａ，２５２ｂ、データ
メモリ部２５３、ＡＬＵアレイ部２５４、出力ＳＡＭ部
２５５ａ，２５５ｂを制御する制御コード出力Ｓ２５７
を生成する。なお、プログラム制御部２５７は、ＳＩＭ
Ｄ型画像処理プロセッサ２５の内部に存在しており、ハ
ードウェアで構成されていても良いし、ソフトウェアで
実現する場合には制御コードファイルとして構成されて
いても良い。

【００４５】以下、プログラム制御部２５７の具体的な
構成および機能について、図面に関連付けて説明する。

【００４６】図２は、プログラム制御部２５７の構成例
を示すブロック図である。このプログラム制御部２５７
は、図２に示すように、プログラムコードを格納するア
プリケーションプログラム保持部２５７１と、実際にプ
ログラム制御を行うＣＰＵ２５７２と、並列画像処理プ
ロセッサを駆動させるためのコプロ命令を展開するプロ
セッサ部としてのコプロセッサブロック２５７３とを有
している。また、コプロセッサブロック２５７３は、Ｃ
ＰＵ２７５２から発行されたコプロセッサ命令を受け取
るコプロ命令受取部２５７３１と、コプロ命令を解釈す
る命令展開部２５７３２と、割り込み命令を展開する割
り込み命令展開部２５７３３と、コプロ命令をデコード
する命令生成部２５７３４と、割り込み命令をデコード
する命令生成部２５７３５と、コプロ命令実行に必要な
第１の出力データを生成する第１のデータ生成部として
の出力データ生成部２５７３６と、割り込み命令実行に
必要な第２の出力データを生成する第２のデータ生成部
としての出力データ生成部２５７３７と、コプロ命令と
割り込み命令のうちのどちらの命令を実行するかを決定
する出力データ選択部２５７３８と、ＡＬＵ制御コード
を生成する命令実行部２５７３９とから構成されてい
る。なお、これらの構成要素のうち、命令展開部２５７
３２、命令生成部２５７３４、出力データ生成部２５７
３６、および命令実行部２５７３９を含めて本発明に係
る第１のデコード部が構成され、割り込み命令展開部２
５７３３、命令生成部２５７３５、出力データ生成部２
５７３７、および命令実行部２５７３９を含めて本発明
に係る第２のデコード部が構成される。

【００４７】アプリケーションプログラム保持部２５７
１は、上述したようにプログラムコードを格納する。こ
のアプリケーションプログラム保持部２５７１は、ハー
ドウェアでメモリ構造として構成されていても良いし、
ソフトウェアで実現する場合アプリケーションコードフ
ァイルとして構成されていても良い。アプリケーション
プログラムコードは、Ｃ言語などで記述されたプログラ
ムをコンパイルすることで得られるが、主には並列プロ
セッサを制御する制御コードとＣＰＵ２５７２を制御す
るコードで構成されており、コプロセッサブロック２５
７３は、並列プロセッサを制御する制御コードだけを受
け取る。

【００４８】ＣＰＵ（ＲＩＳＣ）２５７２は、アプリケ
ーションプログラムコードを実際に処理する処理ブロッ
クであり、本実施形態の場合、係数演算やコプロセッサ
（以下、コプロという）命令を発行する等の役割を担っ
ている。ＣＰＵ２５７２は、アプリケーションプログラ
ム保持部２５７１からのコードを入力し、演算等の処理
を行い、コプロ命令をコプロセッサブロック２５７３に
出力する。なお、ＣＰＵ２５７２は、ハードウェア構造
で構成されていても良いし、ハードと等価な動きをする
ソフトウェアで構成されていても良い。

【００４９】ここで、本実施形態におけるコプロ命令に
ついて、図３、および図４に関連付けて説明する。

【００５０】図３は、ＣＰＵ２５７２からコプロセッサ
ブロック２５７３に出力されるＭＩＰＳコプロセッサ命
令(Coprocessor Instruction) の例を示す図であり、こ
の命令が発行されたときだけ、プログラム制御部２５７
にデータが入力される。

【００５１】図３のコプロ命令は、３２ビットからな
り、２６ビットから３１ビットまでの６ビットは、コー
ドＣＯＰ用領域である。このコードＣＯＰは、コプロセ
ッサ命令判別のためのコードである。また、０ビットか
ら２４ビットまでの２５ビットは、オペレーションコー
ド(OPERATION CODE)用領域である。このオペレーション
コードは、加算、減算、乗算、論理演算等の命令と、ア
ドレスやビット長が記述されたコードである。なお、２
５ビット目は、常時論理「１」にセットされている。

【００５２】図４は、本実施形態に係るオペレーション
コードの例を示す図である。

【００５３】図４（ａ）は、選択命令で使用されるオペ
レーションコードの実際例を示している。選択命令と
は、 ｉｆ（ｃｏｎｄ＝１） ｄｓｔ＝ｓｒｃ１ ｅｌｓｅ ｄｓｔ＝ｓｒｃ２ のような命令である。

【００５４】図４（ａ）のオペレーションコードにおい
て、２０ビットから２４ビットまでの５ビットがコンデ
ィションＣＯＮＤ用領域である。このコンディションＣ
ＯＮＤ用領域には、選択命令等で必要となる条件につい
て記述される。

【００５５】さらに、図４（ａ）のオペレーションコー
ドにおいて、０ビットから５ビットまでの６ビットがデ
スティネーションｄｓｔ用領域、６ビットから１１ビッ
トの６ビットが第１ソースｓｒｃ１用領域、２３ビット
から１７ビットまでの６ビットが第２ソースｓｒｃ２用
領域である。これら、デスティネーションｄｓｔ、第１
ソースｓｒｃ１、および第２ソースｓｒｃ２の各領域に
は、演算されるデータについての記述がされる。デステ
ィネーションｄｓｔは、書き込みアドレスを指定し、第
１ソースｓｒｃ１、および第２ソースｓｒｃ２は、読み
込みアドレス、演算長等が指定されることになる。

【００５６】図４（ｂ）は、本実施形態において、加
算、減算、乗算のような演算を行う場合に使用されるオ
ペレーションコードの実際例を示している。つまり、 ｄｓｔ＝ｓｒｃ１＋ｓｒｃ２ ｄｓｔ＝ｓｒｃ１＊ｓｒｃ２ といった演算を行う場合に、図４（ｂ）のフィールドが
使われる。このとき、２０ビットから２４ビットの５ビ
ットは、オペレーションコードＯＰＣＯＤＥ用領域であ
る。このオペレーションコードＯＰＣＯＤＥが、命令の
種類を決めるコードとなっている。

【００５７】図４（ｃ）は、本実施形態において、転
送、反転のような演算を行う場合に使用されるオペレー
ションコードの実際例を示している。つまり、 ｄｓｔ＝ｓｒｃ１ ｄｓｔ＝ｓｒｃ１の反転 といった演算を行う場合に、図４（ｃ）のフィールドが
使われる。このとき、１２ビットから１６ビットの５ビ
ットはレングスｌｅｎ用領域である。このレングスｌｅ
ｎ用領域は、転送などのビット長を指定するフィールド
であり、この領域に書かれた値だけのビット転送処理が
行われる。

【００５８】コプロセッサブロック２５７３は、ＣＰＵ
２５７２からのコプロ命令を入力し、並列プロセッサの
制御コードを生成して、図１の各制御対象ブロックに出
力する。なお、コプロセッサブロック２５７３は、ハー
ドウェア構造で構成されていても良いし、ソフトウェア
プログラムとして構成されていても良い。

【００５９】そして、上述したように、コプロセッサブ
ロック２５７３は、コプロ命令受取部２５７３１と、命
令展開部２５７３２と、割り込み命令展開部２５７３３
と、コプロ命令をデコードする命令生成部２５７３４
と、割り込み命令生成部２５７３５と、出力データ生成
部２５７３６と、出力データ生成部２５７３７と、出力
データ選択部２５７３８と、命令実行部２５７３９とか
ら構成されている。また、図５は、コプロセッサブロッ
ク２５７３における内部の演算フローを示している。以
下に、コプロセッサブロック２５７３の各部の構成およ
び機能について、図２および図５に関連付けて説明す
る。

【００６０】コプロ命令受取部２５７３１は、ＣＰＵ２
５７２からの命令を判別し、通常の命令であれば、受け
取ったコードを命令展開部２５７３２に出力し、割り込
み命令であれば、割り込み命令展開部２５７３３に出力
する。図５の例では、図４（ｂ）に示すようなコードが
送られてくると、コプロ命令受取部２５７３１が命令と
判断し、受け取る。このとき、命令受取部２５７３１
は、割り込み命令かどうかの判定を行い（ＳＴ１）、通
常の命令であれば、命令コードを取得し（ＳＴ２）、割
り込み命令であれば、割り込み命令コードを取得する
（ＳＴ３）。なお、コプロ命令受取部２５７３１は、ハ
ードウェア構造で構成されていても良いし、ソフトウェ
アプログラムとして構成されていても良い。

【００６１】命令展開部２５７３２は、コプロ命令受取
部２５７３１で受け取ったコプロ命令コードを入力し、
命令のデコード処理を行い、オペレーションコード中に
記述されているアプリケーション変数データアドレスを
抽出する。すなわち、命令展開部２５７３２は、図５に
示すように、コプロ命令のデコード処理（ＳＴ４）、お
よび演算アドレスのデコード処理（ＳＴ５）を行う。ス
テップＳＴ４の命令デコード処理は、たとえば図４
（ｂ）中のオペレーションコードＯＰＣＯＤＥとその後
の値を見て命令を決定し、命令生成部２５７３４の命令
コードを取得するための処理系に出力する処理である。
ステップＳＴ５の演算アドレスのデコード処理は、オペ
レーションコード中の第１ソースｓｒｃ１、第２ソース
ｓｒｃ２、デスティネーションｄｓｔ、およびコンディ
ションＣＯＮＤの値を抽出し、命令生成部２５７３４の
演算アドレス、演算長、ＬＲ通信の処理系に出力する。
命令展開部２５７３２は、ハードウェア構造で構成され
ていても良いし、ソフトウェアとして構成されていても
良い。

【００６２】割り込み命令展開部２５７３３は、コプロ
命令受取部２５７３１で受け取った割り込み命令コード
を入力し、命令のデコード処理を行い、オペレーション
コード中に記述されているアプリケーション変数データ
アドレスを抽出する。すなわち、割り込み命令展開部２
５７３３は、図５に示すように、割り込み命令のデコー
ド（ＳＴ６）、および演算アドレスのデコード処理（Ｓ
Ｔ７）を行う。ステップＳＴ６の割り込み命令のデコー
ド処理は、オペレーションコードＯＰＣＯＤＥとその後
の値を見て命令を決定し、命令生成部２５７３５の命令
コードを取得するための処理系に出力する処理である。
ステップＳＴ７の演算アドレスのデコード処理は、オペ
レーションコード中の第１ソースｓｒｃ１、第２ソース
ｓｒｃ２、デスティネーションｄｓｔ、およびコンディ
ションＣＯＮＤの値を抽出し、命令生成部２５７３５の
演算アドレス、演算長、ＬＲ通信の処理系に出力する。
割り込み命令展開部２５７３３は、ハードウェア構造で
構成されていても良いし、ソフトウェアとして構成され
ていても良い。

【００６３】命令生成部２５７３４は、命令展開部２５
７３２で展開された命令コードを入力して、実行命令の
形式に変換した命令コードを生成し、出力データ生成部
２５７３６に出力する。すなわち、命令生成部２５７３
４は、命令デコードされた命令コードを入力する命令コ
ードを取得するための処理（ＳＴ８）、および演算アド
レスのデコードされたものを入力し、演算アドレス、演
算長、ＬＲ通信（図１の要素プロセッサＰＥの左右間の
通信）データを取得する処理（ＳＴ９）を行う。そし
て、命令生成部２５７３４は、ステップＳＴ８で取得し
た命令コード、およびステップＳＴ９で取得した演算ア
ドレス、演算長、ＬＲ通信データを、出力データ生成部
２５７３６の命令実行に必要なコードの生成処理系に出
力する。なお、命令生成部２５７３４は、ハードウェア
構造で構成されていても良いし、ソフトウェアとして構
成されていても良い。

【００６４】命令生成部２５７３５は、割り込み命令展
開部２５７３３で展開された命令コードを入力して、実
行命令の形式に変換した命令コードを生成し、出力デー
タ生成部２５７３７に出力する。すなわち、命令生成部
２５７３５は、命令デコードされた命令コードを入力す
る命令コードを取得するための処理（ＳＴ１０）、およ
び演算アドレスのデコードされたものを入力し、演算ア
ドレス、演算長、ＬＲ通信データを取得する処理（ＳＴ
１１）を行う。そして、命令生成部２５７３５は、ステ
ップＳＴ１０で取得した命令コード、およびステップＳ
Ｔ１１で取得した演算アドレス、演算長、ＬＲ通信デー
タを、出力データ生成部２５７３７の命令実行に必要な
コードの生成処理系に出力する。なお、命令生成部２５
７３５は、ハードウェア構造で構成されていても良い
し、ソフトウェアとして構成されていても良い。

【００６５】また、本実施形態においては、命令生成部
２５７３４，２５７３５は、ともに入出力は同じコード
で対応できるため、同じ構成を取ったものを２つ並べる
ことができる。さらに、命令生成部２５７３４，２５７
３５において取得するＬＲ通信データは、３ビットで、
左右通信（ＬＲ通信）のデータLR[0] を示している。こ
の３ビットデータは次のように分類されている。

【００６６】 ０００: 自分自身の要素プロセッサ ００１: １つ左の要素プロセッサ(L1) ０１０: ２つ左の要素プロセッサ(L2) １００: １つ右の要素プロセッサ(R1) １１０: ２つ右の要素プロセッサ(R2)

【００６７】また、出力先の出力データ生成部２５７３
６，２５７３７に生成データが保持された状態のとき
は、命令生成部２５７３４，２５７３５で生成されたデ
ータも保持状態になる。

【００６８】出力データ生成部２５７３６は、命令生成
部２５７３４で取得された命令コード、および演算アド
レス、演算長、ＬＲ通信データに基づいて命令実行に必
要なパラメータなどを生成し、出力データ選択部２５７
３８に出力する。すなわち、出力データ生成部２５７３
６は、図５に示すように、ステップＳＴ１２の処理によ
り命令実行に必要なデータを揃え、出力をする。また、
命令が実行されている間は、この出力データ生成部２５
７３６に生成データを保持し、命令実行が終了し次第、
出力する構成となっている。なお、出力データ生成部２
５７３６は、ハードウェア構造で構成されていても良い
し、ソフトウェアとして構成されていても良い。

【００６９】出力データ生成部２５７３７は、命令生成
部２５７３５で取得された命令コード、および演算アド
レス、演算長、ＬＲ通信データに基づいて命令実行に必
要なパラメータなどを生成し、出力データ選択部２５７
３８に出力する。すなわち、出力データ生成部２５７３
７は、図５に示すように、ステップＳＴ１３の処理によ
り命令実行に必要なデータを揃え、出力をする。また、
命令が実行されている間は、この出力データ生成部２５
７３７に生成データを保持し、命令実行が終了し次第、
出力する構成となっている。なお、出力データ生成部２
５７３７は、ハードウェア構造で構成されていても良い
し、ソフトウェアとして構成されていても良い。

【００７０】また、本実施形態においては、出力データ
生成部２５７３６，２５７３７は、命令生成部２５７３
４，２５７３５で生成されるコードは同じであるので、
同じ構成を２つ並べたもので対応できる。

【００７１】出力データ選択部２５７３８は、命令実行
部２５７３９からの命令要求Ｓ２５７３９を見て、通常
の命令と、割り込みの命令のどちらかの命令を選択し、
命令実行部２５７３９に出力する。ここで、出力データ
選択部２５７３８は、通常の命令と割り込みの命令の両
方ともが出力データ生成部２５７３６，２５７３７から
出力データを出している場合、割り込み命令を優先的に
先に命令実行部２５７３９に通すように構成されてい
る。ただし、複数の命令で１つの命令を構成しているよ
うな場合には、通常の命令を選択し命令実行部２５７３
９に出力することもある。このような構成を取ることに
より、ＣＰＵ２５７２の段階では、前に出された命令を
追越し、割り込み命令を実行することが可能となる。す
なわち、出力データ選択部２５７３８は、図５に示すよ
うに、ステップＳＴ１４の処理により、命令の実行が終
了したフラグを見て、通常命令と割り込み命令の命令コ
ードを選択して出力する。これにより、命令実行部２５
７３９で命令が実行される。なお、出力データ選択部２
５７３９は、ハードウェア構造で構成されていても良い
し、ソフトウェアとして構成されていても良い。

【００７２】命令実行部２５７３９は、実行状態にない
ときに、出力データ選択部２５７３８より選択された命
令コードを入力して命令を実行し、並列プロセッサ制御
コードＳ２５７を生成して出力する。本実施形態では、
並列プロセッサに１ビットの演算器を持っていることを
仮定しており、命令の種類や演算長によって命令サイク
ル数が変わってくる。すなわち、命令実行部２５７３９
は、図５に示すように、ステップＳＴ１５の処理におい
て、出力コードを入力し、並列プロセッサ制御コードを
生成する。そして、ステップＳＴ１６の処理において、
命令が終了かどうかを判定する。命令が終了と判断され
れば、即座に次の命令を受け取るために、出力データ選
択部２５７３８に命令終了フラグを送る。命令が続くと
判定された場合には、ステップＳＴ１５の処理に戻り、
命令実行を繰り返す。なお、命令実行部２５７３９は、
ハードウェア構造で構成されていても良いし、ソフトウ
ェアで構成されていても良い。

【００７３】図６は、命令実行部２５７３９におけるス
テップＳＴ１６の各命令の種類と実行する演算長による
命令サイクル数について示す図である。図６に示してい
る演算サイクル数が各命令の命令実行サイクルとなり、
その回数だけ１つの命令を繰り返すことになる。以下
に、図６について詳細に説明する。

【００７４】図６（ａ）は、ＡＤＤ（加算），ＳＵＢ８
（減算），ＣＭＰ（比較）の演算サイクル数を示したも
のである。この式の中のｄｓｔ，ｓｒｃ１，ｓｒｃ２
は、 add(...) : dst = src1 + src2 sub(...) : dst = src1 - src2 cmp(...) : dst = (src1 < src2)? 1:0 を記述したものである。また、図６（ａ）において、ｌ
ｅｎ１，ｌｅｎ２は、第１ソースｓｒｃ１，第２ソース
ｓｒｃ２の演算長（たとえば８ビット）を示している。
このときの、演算サイクル数は、演算長ｌｅｎ１とｌｅ
ｎ２のうち大きい方の値に１を加えた数となる。

【００７５】図６（ｂ）は、ＭＯＶ（転送）、ＮＯＴ
（反転）、ＮＥＧ（否定）のサイクル数を示しており、
それぞれ mov(...) : dst = src not(...) : dst = (srcの反転) neg(...) : dst = (srcの値の否定） を記述したものである。図６（ｂ）において、ｌｅｎは
転送、反転、否定のビット長（演算長）を示している。
このときの演算サイクル数は、ｌｅｎの値となる。

【００７６】図６（ｃ）は、ＡＮＤ（論理積），ＯＲ
（論理和），ＸＯＲ（排他的論理和），ＸＮＯＲ（排他
的否定的論理和），ＮＡＮＤ（否定的論理積），ＮＯＲ
（否定的論理和）の各論理演算を行ったときの演算サイ
クル数を示したものである。具体的には、 and(...) : dst = src1 (and) src2 or (...) : dst = src1 (or) src2 xor(...) : dst = src1 (xor) src2 xnor(...): dst = src1 (xnor) src2 nand(...): dst = src1 (nand) src2 nor(...) : dst = src1 (nand) src2 を記述したものである。図６（ｃ）において、ｌｅｎは
転送、反転、否定のビット長（演算長）を示している。
このときの演算サイクル数は、ｌｅｎの値となる。

【００７７】図６（ｄ）は、ＭＵＬ（乗算）を行ったと
きの演算サイクル数を示している。具体的には、 mul(...) : dst = src1 * src2 を記述している。図６（ｄ）において、ｌｅｎ１，ｌｅ
ｎ２は、第１ソースｓｒｃ１，第２ソースｓｒｃ２の演
算長を表している。このときの演算サイクル数は、 (le
n1+3)+(len2/2)+len2/2 となっている。ただし、乗算の
アルゴリズム如何では、若干のサイクル数の違いはでて
くる。

【００７８】このように、命令実行は、他のブロックと
違い、複数のサイクルを使用して演算を行う。演算サイ
クル数の多い命令が続いたときに割り込み命令が起こ
る。

【００７９】命令実行部２５７３９による並列プロセッ
サ用制御コード出力Ｓ２５７は、前述したように、入力
ＳＡＭ部２５２ａ，２５２ｂ、データメモリ部２５３、
ＡＬＵアレイ部２５４、出力ＳＡＭ部２５５ａ，２５５
ｂに出力される。本実施形態では、ＳＩＭＤ制御の並列
プロセッサを用いていることから、この制御コードが全
要素プロセッサＰＥに配られることになり、全要素プロ
セッサＰＥに同じ動作をさせることが可能となる。な
お、この制御コードの出力部は、プログラム制御部２５
７の内部に存在しており、ハードウェア構造で構成され
ていても良いし、ソフトウェアとして構成されていても
良い。

【００８０】このように、ＣＰＵ２５７２から発行され
る１命令が、命令実行部において複数のサイクルになる
ような構造をもつプログラム制御部２５７では、ＣＰＵ
２５７２の割り込み処理機能を活用したプログラム制御
は、並列プロセッサで実際の演算を行うまでの時間を制
御することが難しく、割り込み要求を有効に作用させる
ことが困難となる。これに対して、本実施形態のような
構成をとると、割り込み要求に即座に対応でき、非同期
信号を扱う画像処理等では全体の処理量の向上も見込め
る結果となる。

【００８１】全体の命令処理の流れを以下に示す。図７
は、本実施形態に係る図２のプログラム制御部の進展で
命令がどうなるかを表したものである。（Ａ）〜（Ｇ）
が図２の各段階（構成要素）に対応しており、命令が
（１）から順に発行されているものとする。また、図７
においては、上から下に向かって、時間を表している。
なお、（Ａ）は図２のアプリケーションプログラム保持
部２５７１に、（Ｂ）は図２のＣＰＵ(RISC)２５７２、
（Ｃ）は図２のコプロ命令受取部２５７３１、（Ｄ）は
図２の命令生成部２５７３４，２５７３５、（Ｅ）は図
２の出力データ生成部２５７３６，２５７３７、（Ｆ）
は図２の出力データ選択部２５７３８、、（Ｇ）が図２
の命令実行部２５７３９にそれぞれ対応している。図７
では、（８）の命令発行の後、割り込み命令（ｗ−
１），（ｗ−２）が入った場合を想定している。

【００８２】図７からもわかるように、本実施形態のよ
うな構成をとると、割り込み要求に即座に対応でき、非
同期信号を扱う画像処理等では全体の処理量の向上も見
込める結果となる。

【００８３】次に、上記構成による動作を、プログラム
制御部の動作を中心に説明する。

【００８４】プログラム制御部２５７のＣＰＵ２５７２
において、アプリケーションプログラム保持部２５７１
からアプリケーションプログラムコードが入力され、演
算等の処理が行われ、コプロ命令が生成されてコプロセ
ッサブロック２５７３に出力される。

【００８５】コプロセッサブロック２５７３において
は、ＣＰＵ２７５２から発行されたコプロセッサ命令が
コプロ命令受取部２５７３１により受け取られる。コプ
ロ命令受取部２５７３１では、ＣＰＵ２５７２からの命
令が割り込み命令であるか否かの判別が行われる。判別
の結果、通常の命令であれば、受け取ったコードが命令
展開部２５７３２に出力される。一方、割り込み命令で
あれば、受け取ったコードが割り込み命令展開部２５７
３３に出力される。

【００８６】命令展開部２５７３２においては、コプロ
命令受取部２５７３１によるコプロ命令コードを受け
て、命令のデコード処理、および演算アドレスのデコー
ド処理が行われ、処理結果が命令生成部２５７３４に供
給される。また、割り込み命令展開部２５７３３におい
は、コプロ命令受取部２５７３１による割り込み命令コ
ードを受けて、命令のデコード処理、および演算アドレ
スのデコード処理が行われ、処理結果が命令生成部２５
７３５に供給される。

【００８７】命令生成部２５７３４では、命令展開部２
５７３２で展開された命令コードを受けて、実行命令の
形式に変換した命令コードが生成され、出力データ生成
部２５７３６に出力される。同様に、命令生成部２５７
３５では、割り込み命令展開部２５７３３で展開された
命令コードを受けて、実行命令の形式に変換した命令コ
ードが生成され、出力データ生成部２５７３７に出力さ
れる。

【００８８】出力データ生成部２５７３６では、命令生
成部２５７３４で取得された命令コード、および演算ア
ドレス、演算長、ＬＲ通信データに基づいて命令実行に
必要なパラメータなどが生成されて、出力データ選択部
２５７３８に出力される。同様に、出力データ生成部２
５７３７では、命令生成部２５７３５で取得された命令
コード、および演算アドレス、演算長、ＬＲ通信データ
に基づいて命令実行に必要なパラメータなどが生成され
て、出力データ選択部２５７３８に出力される。

【００８９】出力データ選択部２５７３８では、命令実
行部２５７３９からの命令要求Ｓ２５７３９を見て、通
常の命令と、割り込みの命令のどちらかの命令が選択さ
れ、命令実行部２５７３９に出力される。そして、命令
実行部２５７３９においては、実行状態にないときに、
出力データ選択部２５７３８より選択された命令コード
が入力されて命令が実行され、並列プロセッサ制御コー
ドＳ２５７が生成されて出力される。

【００９０】命令実行部２５７３９による並列プロセッ
サ用制御コード出力Ｓ２５７は、前述したように、入力
ＳＡＭ部２５２ａ，２５２ｂ、データメモリ部２５３、
ＡＬＵアレイ部２５４、出力ＳＡＭ部２５５ａ，２５５
ｂに出力される。そして、このようなプログラム制御部
２５７による制御コードに従って所定の画像処理が行わ
れる。すなわち、たとえば水平走査アクティブ期間内
に、第１入力ＳＡＭ部２５２ａ，第２入力ＳＡＭ部２５
２ｂに１水平走査線分の入力データが取り込まれ、水平
走査部ブランキング期間で入力ＳＡＭ部２５２ａ，２５
２ｂからデータメモリ部２５３への転送が行われる。デ
ータメモリ部２５３、ＡＬＵアレイ部２５４では、プロ
グラムに応じて演算処理が行われる。ＡＬＵアレイ部２
２４における演算処理終了後、処理結果が第１出力ＳＡ
Ｍ部２５５ａ、第２出力ＳＡＭ部２５５ｂに転送され、
水平走査アクティブ期間内に、出力ＳＡＭ部２５５ａ，
２５５ｂから１水平走査線分データが出力される。上記
の処理中に、各部はすべて並列に動作している。また、
上記処理中には、ＬＲ通信機能により，フィルタ演算
や、補間演算といった左右の画素の処理が行われる。

【００９１】そして、第１出力フレームメモリ２３およ
び第２出力フレームメモリ２４に、ＳＩＭＤ型画像処理
プロセッサ２５で所定の演算処理等を受けた画像処理後
の画像データが格納される。

【００９２】以上説明したように、本実施形態によれ
ば、ＣＰＵでプログラム制御される画像処理装置におい
て、プログラム制御部２５７に、割り込み命令をデコー
ドし、展開できる割り込み命令展開部２５７３３、命令
生成部２５７３５、出力データ生成部２５７３７を通常
の命令展開部２５７３２、命令生成部２５７３４、出力
データ生成部２５７３６に加えて、通常の命令用データ
または割り込み命令用データのいずれかを選択して、命
令を実行し、要素プロセッサを制御するための制御コー
ドを生成する命令実行部２５７３９に供給する出力デー
タ選択部２５７３８を設けたので、前にＣＰＵ２５７２
から発行された命令を追越し、先に命令をすることがで
き、割り込み命令で発行される命令を短時間内に実行す
ることができ、非同期信号の複雑な処理を可能となる利
点がある。

【００９３】また、割り込み命令を使うと、非同期信号
の複雑な信号の切り替わりを判断したりする必要がな
く、アプリケーション開発工数の削減をすることがで
き、また複雑な処理をするアプリケーションにも対応で
きる利点がある。

【００９４】

【発明の効果】以上説明したように、本発明によれば、
従来と比較して、ＣＰＵ等の処理部からの割り込み命令
に対する演算までに要する時間を短くできるため、非同
期信号を扱う画像処理に対して全体の処理量を向上する
ことができる。また、従来と比較して、割り込み命令を
使うと、非同期信号の複雑な信号の切り替わりを判断し
たりする必要がなく、アプリケーション開発工数の削減
をすることができ、また複雑な処理をするアプリケーシ
ョンにも対応できる利点がある。

【図面の簡単な説明】

【図１】本発明に係る画像処理装置の一実施形態を示す
システム構成図である。

【図２】本発明に係るプログラム制御部の構成例を示す
ブロック図である。

【図３】本発明に係るプログラム制御部において、ＣＰ
Ｕからコプロセッサブロックに出力されるＭＩＰＳコプ
ロセッサ命令(Coprocessor Instruction) の例を示す図
である。

【図４】本実施形態に係るオペレーションコードの例を
示す図である。

【図５】本発明に係るコプロセッサブロックにおける内
部の演算フローを示す図である。

【図６】本発明に係る命令実行部における各命令の種類
と実行する演算長による命令サイクル数について示す図
である。

【図７】本実施形態に係る図２のプログラム制御部の進
展で命令がどうなるかを表した図である。

【図８】ＳＩＭＤ型画像処理プロセッサを適用した従来
の画像処理装置の構成を示すブロック図である。

【符号の説明】

２０…画像処理装置、２１…第１入力フレームメモリ、
２２…第２入力フレームメモリ、２３…第１出力フレー
ムメモリ、２４…第２出力フレームメモリ、２５…ＳＩ
ＭＤ型画像処理プロセッサ、２５１…入力ポインタ、２
５２ａ…第１入力ＳＡＭ部、２５２ｂ…第２入力ＳＡＭ
部、２５３…データメモリ部、２５４…ＡＬＵアレイ
部、２５５ａ…第１出力ＳＡＭ部、２５５ｂ…第２出力
ＳＡＭ部、２５６…出力ポインタ、２５７…プログラム
制御部、２５７１…アプリケーションプログラム保持
部、２５７２…ＣＰＵ、２５７３…コプロセッサブロッ
ク、２５７３１…コプロ命令受取部、２５７３２…命令
展開部、２５７３３…割り込み命令展開部、２５７３４
…命令生成部、２５７３５…割り込み命令生成部、２５
７３６，２５７３７…出力データ生成部、２５７３８…
出力データ選択部、２５７３９…命令実行部。

Claims (20)

【特許請求の範囲】
1. 【請求項１】 １次元的に多並列に配置され、制御コー
   ドに従って供給される画像データに対する所定の演算処
   理を行う複数の要素プロセッサと、アプリケーションプ
   ログラムに基づいて上記複数の要素プログラムを連動し
   て制御する制御コードを生成するプログラム制御部とを
   有する画像処理装置であって、 上記プログラム制御部は、 アプリケーションプログラムコードに基づいた命令を発
   行する処理部と、 入力される通常の命令の仕様通りに上記要素プロセッサ
   を制御するための制御コードを生成して出力する第１の
   デコード部と、入力される割り込み命令の仕様通りに上
   記要素プロセッサを制御するための制御コードを生成し
   て出力する第２のデコード部と、上記処理部で発行され
   た命令を受け取り、通常の命令であるか割り込み命令で
   あるかを判別し、通常の命令の場合は上記第１のデコー
   ド部に供給し、割り込み命令の場合は上記第２のデコー
   ド部に供給する命令受け取り部と、を備えたプロセッサ
   部とを有する画像処理装置。
2. 【請求項２】 上記プロセッサ部は、上記第１のデコー
   ド部による制御コードまたは第２のデコード部による制
   御コードのうちのいずれかを選択して上記要素プロセッ
   サに出力する請求項１記載の画像処理装置。
3. 【請求項３】 上記第１のコード部および第２のデコー
   ド部のデコード処理には、命令のデコードおよび演算ア
   ドレスのデコードを含む請求項１記載の画像処理装置。
4. 【請求項４】 上記演算アドレスのデコード結果には、
   演算アドレス、演算長を少なくとも含む請求項３記載の
   画像処理装置。
5. 【請求項５】 上記要素プロセッサは、他の要素プロセ
   ッサに供給された画像データを利用して演算処理を行う
   ことが可能で、 上記演算アドレスのデコード結果には、演算アドレス、
   演算長、および他の要素プロセッサとの通信情報を少な
   くとも含む請求項３記載の画像処理装置。
6. 【請求項６】 上記各要素プロセッサは、画像データを
   入力するための手段を複数備えた入力シリアルアクセス
   メモリ部と、入力データ、演算結果を保持するデータメ
   モリ部と、演算を行うＡＬＵアレイ部と、出力画像デー
   タを取得するための手段を複数備えた出力シリアルアク
   セスメモリ部との一部を含む請求項１記載の画像処理装
   置。
7. 【請求項７】 １次元的に多並列に配置され、制御コー
   ドに従って供給される画像データに対する所定の演算処
   理を行う複数の要素プロセッサと、アプリケーションプ
   ログラムに基づいて上記複数の要素プログラムを連動し
   て制御する制御コードを生成するプログラム制御部とを
   有する画像処理装置であって、 上記プログラム制御部は、 アプリケーションプログラムコードに基づいた命令を発
   行する処理部と、 通常の命令に係る第１のデータまたは割り込み命令に係
   る第２のデータのいずれかを受けて、通常の命令または
   割り込み命令を実行し、命令の仕様通りに上記要素プロ
   セッサを制御するための制御コードを生成して出力する
   命令実行部と、入力される通常の命令を、上記要素プロ
   セッサを制御するための制御命令に展開し、命令実行に
   必要な第１のデータを得る第１のデータ生成部と、入力
   される割り込み命令を、上記要素プロセッサを制御する
   ための制御命令に展開し、命令実行に必要な第２のデー
   タを得る第２のデータ生成部と、上記処理部で発行され
   た命令を受け取り、通常の命令であるか割り込み命令で
   あるかを判別し、通常の命令の場合は上記第１のデータ
   生成部に供給し、割り込み命令の場合は上記第２のデー
   タ生成部に供給する命令受け取り部と、上記第１のデー
   タ生成部による通常の命令に係る第１のデータと上記第
   ２のデータ生成部による割り込み命令に係る第２のデー
   タのうちのいずれかを選択して、上記命令実行部に供給
   するデータ選択部と、を備えたプロセッサ部とを有する
   画像処理装置。
8. 【請求項８】 上記プロセッサ部のデータ選択部は、上
   記命令実行部からの命令要求を受けて、通常の命令に係
   る第１のデータと割り込み命令に係る第２のデータのう
   ちのいずれかを選択して当該命令実行部に出力する請求
   項７記載の画像処理装置。
9. 【請求項９】 上記プロセッサ部のデータ選択部は、上
   記第１のデータ生成部による通常の命令に係る第１のデ
   ータと上記第２のデータ生成部による割り込み命令に係
   る第２のデータとが共に供給されているときは、割り込
   み命令に係る第２のデータを優先的に選択して上記命令
   実行部に出力する請求項７記載の画像処理装置。
10. 【請求項１０】 上記プロセッサ部のデータ選択部は、
    上記第１のデータ生成部による通常の命令に係る第１の
    データと上記第２のデータ生成部による割り込み命令に
    係る第２のデータとが共に供給されているときは、割り
    込み命令に係る第２のデータを優先的に選択して上記命
    令実行部に出力する請求項８記載の画像処理装置。
11. 【請求項１１】 上記第１のコード部および第２のデコ
    ード部のデコード処理には、命令のデコードおよび演算
    アドレスのデコードを含む請求項７記載の画像処理装
    置。
12. 【請求項１２】 上記演算アドレスのデコード結果に
    は、演算アドレス、演算長を少なくとも含む請求項１１
    記載の画像処理装置。
13. 【請求項１３】 上記要素プロセッサは、他の要素プロ
    セッサに供給された画像データを利用して演算処理を行
    うことが可能で、 上記演算アドレスのデコード結果には、演算アドレス、
    演算長、および他の要素プロセッサとの通信情報を少な
    くとも含む請求項１１記載の画像処理装置。
14. 【請求項１４】 上記各要素プロセッサは、画像データ
    を入力するための手段を複数備えた入力シリアルアクセ
    スメモリ部と、入力データ、演算結果を保持するデータ
    メモリ部と、演算を行うＡＬＵアレイ部と、出力画像デ
    ータを取得するための手段を複数備えた出力シリアルア
    クセスメモリ部との一部を含む請求項７記載の画像処理
    装置。
15. 【請求項１５】 制御コードに従って１次元的に多並列
    に配置された複数の要素プロセッサを連動して制御して
    供給される画像データに対する所定の演算処理を行う画
    像処理方法であって、 アプリケーションプログラムコードに基づいた命令を発
    行するステップと、 上記発行された命令が、通常の命令であるか割り込み命
    令であるかを判別するステップと、 通常の命令の場合には、通常の命令の仕様通りに上記要
    素プロセッサを制御するための制御コードを生成するス
    テップと、 割り込み命令の場合には、割り込み命令の仕様通りに上
    記要素プロセッサを制御するための制御コードを生成す
    るステップとを含む画像処理方法。
16. 【請求項１６】 生成した通常の命令に係る制御コード
    または割り込み命令に係る制御コードのうちのいずれか
    を選択して要素プロセッサに供給する請求項１５記載の
    画像処理方法。
17. 【請求項１７】 制御コードに従って１次元的に多並列
    に配置された複数の要素プロセッサを連動して制御して
    供給される画像データに対する所定の演算処理を行う画
    像処理方法であって、 アプリケーションプログラムコードに基づいた命令を発
    行するステップと、上記発行された命令が、通常の命令
    であるか割り込み命令であるかを判別するステップと、 通常の命令の場合には、通常の命令を、上記要素プロセ
    ッサを制御するための制御命令に展開し、命令実行に必
    要な第１のデータを得るステップと、 割り込み命令の場合には、割り込み命令を、上記要素プ
    ロセッサを制御するための制御命令に展開し、命令実行
    に必要な第２のデータを得るステップと、 通常の命令に係る第１のデータと割り込み命令に係る第
    ２のデータのうちいずれかを選択するステップと、 上記選択するステップで選択された第１のデータまたは
    第２のデータに基づいて通常の命令または割り込み命令
    を実行し、命令の仕様通りに上記要素プロセッサを制御
    するための制御コードを生成するステップとを含む画像
    処理方法。
18. 【請求項１８】 上記選択するステップにおいては、命
    令要求を受けて、通常の命令に係る第１のデータと割り
    込み命令に係る第２のデータのうちいずれかを選択する
    請求項１７記載の画像処理方法。
19. 【請求項１９】 上記選択するステップにおいては、通
    常の命令に係る第１のデータと上記第２のデータ生成部
    による割り込み命令に係る第２のデータとが共に発生さ
    れているときは、割り込み命令に係る第２のデータを優
    先的に選択する請求項１７記載の画像処理装置。
20. 【請求項２０】 上記選択するステップにおいては、通
    常の命令に係る第１のデータと上記第２のデータ生成部
    による割り込み命令に係る第２のデータとが共に発生さ
    れているときは、割り込み命令に係る第２のデータを優
    先的に選択する請求項１８記載の画像処理装置。