JPS62242252A - 半導体記憶装置におけるデ−タ転送方法 - Google Patents
半導体記憶装置におけるデ−タ転送方法Info
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- JPS62242252A JPS62242252A JP61085786A JP8578686A JPS62242252A JP S62242252 A JPS62242252 A JP S62242252A JP 61085786 A JP61085786 A JP 61085786A JP 8578686 A JP8578686 A JP 8578686A JP S62242252 A JPS62242252 A JP S62242252A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000003213 activating effect Effects 0.000 claims abstract description 5
- 230000006378 damage Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000004913 activation Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 244000223014 Syzygium aromaticum Species 0.000 description 1
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- 238000013500 data storage Methods 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
この発明は、半導体記憶装置におけるデータ転送方法に
関し、特に、内部にＲＡＭ部とＳＡＭ部とを有する２ボ
ートメモリ装置におけるデータ転送方法に関するもので
ある。
関し、特に、内部にＲＡＭ部とＳＡＭ部とを有する２ボ
ートメモリ装置におけるデータ転送方法に関するもので
ある。
［従来の技術］
第３図は、ＩＥＥＥ ＪＯｔＪＲＮＡＬ ＯＦＳＱ
Ｌ 夏 Ｄ−３ＴＡＴＥ ＣＩＲＣＵＩＴＳ：Ｖ
ｏｌ、５Ｇ−１９Ｎｏ、６ ＤＥＣ，１９８４のＰ４
Ｏ１０に記載された従来の２ボートメモリ装置のＳ Ａ
Ｍ部とＲＡＭ部との接続構成を示す回路図である。図
において、１はＳＡＭ部を形成するシフ！・レジスタ、
２はシフトレジスタ１とビット！３とをつなぐトランス
ファゲート、３はビット線、４はピッ１−線、５はＲＡ
Ｍ部のメモリセル、６はセンスアンプ、７はシフトレジ
スタ１に対するダミーセルである。
Ｌ 夏 Ｄ−３ＴＡＴＥ ＣＩＲＣＵＩＴＳ：Ｖ
ｏｌ、５Ｇ−１９Ｎｏ、６ ＤＥＣ，１９８４のＰ４
Ｏ１０に記載された従来の２ボートメモリ装置のＳ Ａ
Ｍ部とＲＡＭ部との接続構成を示す回路図である。図
において、１はＳＡＭ部を形成するシフ！・レジスタ、
２はシフトレジスタ１とビット！３とをつなぐトランス
ファゲート、３はビット線、４はピッ１−線、５はＲＡ
Ｍ部のメモリセル、６はセンスアンプ、７はシフトレジ
スタ１に対するダミーセルである。
今、第３図の回路において、シフトレジスタ１からメモ
リセル５にデータを転送する場合を考える。第４図は、
そのデータ転送時の信号のタイミング図である。
リセル５にデータを転送する場合を考える。第４図は、
そのデータ転送時の信号のタイミング図である。
第３図および第４図を参照して、まず、センスアンプ６
に与えられる信号ＳＰおよび丁子の制御によって、ビッ
ト線３およびビット線４がプリチャージされる。次に信
号ＳＯＴがハイレベルになってトランスファゲート２が
オンすることにより、シフトレジスタ１のノードＮ１に
蓄えられていたデータがピッ１−線３に読出される。同
時にダミーセルフのデータがビット縁４に読出される。
に与えられる信号ＳＰおよび丁子の制御によって、ビッ
ト線３およびビット線４がプリチャージされる。次に信
号ＳＯＴがハイレベルになってトランスファゲート２が
オンすることにより、シフトレジスタ１のノードＮ１に
蓄えられていたデータがピッ１−線３に読出される。同
時にダミーセルフのデータがビット縁４に読出される。
次に信号ＴＲ（第４図には示されていない）と＠号Ｓ１
とをハイレベルにツることにより、センスアンプ６が活
性化され、ピッｌ−ＩＪｉ１３上に読出されたデータが
増幅される。その後、メモリセル５のワードＪ９ＷＬを
ハイレベルにすることにより、メモリセル５にビットＫ
Ａ３のデータが勘違まれる。
とをハイレベルにツることにより、センスアンプ６が活
性化され、ピッｌ−ＩＪｉ１３上に読出されたデータが
増幅される。その後、メモリセル５のワードＪ９ＷＬを
ハイレベルにすることにより、メモリセル５にビットＫ
Ａ３のデータが勘違まれる。
［発明が解決しようどする問題点］
従来の２ボートメモリ装置のＳＡＭ部からＲＡ〜１部へ
のデータ転送制御においては、上述のように、トランス
ファゲート２を開いて後、まずセンスアンプ６を活性化
し、その後にメモリセル５のワードｉ！ＷＬを立ち上げ
るという制御タイミングが必要である。この制御タイミ
ングは、ＲＡＭ部における通常のデータ読出および書込
の制御タイミングとは異なる特別な制御タイミングであ
るため、制御信号出力のための回路や制御方法が＃ｊ雑
になるという欠点があった。
のデータ転送制御においては、上述のように、トランス
ファゲート２を開いて後、まずセンスアンプ６を活性化
し、その後にメモリセル５のワードｉ！ＷＬを立ち上げ
るという制御タイミングが必要である。この制御タイミ
ングは、ＲＡＭ部における通常のデータ読出および書込
の制御タイミングとは異なる特別な制御タイミングであ
るため、制御信号出力のための回路や制御方法が＃ｊ雑
になるという欠点があった。
それゆえに、この発明は上記のような問題点を解消する
ためになされたもので、データの転送書込時に、制御信
号を特別なタイミングにすることなくＳＡＭ部からＲＡ
Ｍ部へデータの転送を行なえるデータ転送方法を提供す
ることを目的とする。
ためになされたもので、データの転送書込時に、制御信
号を特別なタイミングにすることなくＳＡＭ部からＲＡ
Ｍ部へデータの転送を行なえるデータ転送方法を提供す
ることを目的とする。
［問題点を解決するための手段Ｊ
この発明にかかるデータ転送方法は、■トランスファゲ
ートを開き、■次にＲＡＭ部のメモリセル部のワードラ
インを立ち上げ、■その後センスアンプを活性化する、
という手順を含むデータ転送方法である。
ートを開き、■次にＲＡＭ部のメモリセル部のワードラ
インを立ち上げ、■その後センスアンプを活性化する、
という手順を含むデータ転送方法である。
［作用］
トランスファゲートを開いて後のＩｂ１Ｊ ＩＩ手順が
、ＲＡＭ部における通常のデータ読出および書込のＩＩ
Ｉ ｔａｉｌタイミングと一致しており、ＲＡＭ部の通
常のデータ読出および書込の制御タイミング信号を利用
して転送ｌ１ＩＩＩ御をすることができる。
、ＲＡＭ部における通常のデータ読出および書込のＩＩ
Ｉ ｔａｉｌタイミングと一致しており、ＲＡＭ部の通
常のデータ読出および書込の制御タイミング信号を利用
して転送ｌ１ＩＩＩ御をすることができる。
［発明の実施例］
第１図は、この発明の一実施例にかかる半導体記憶装置
の回路の一部を示す図である。図において、８はＳＡＭ
部に含まれるデータレジスタであり、この実施例では、
ラッチ橢能を持つ回路によって構成されている。６はセ
ンスアンプ、３はビット線、４はビット線であり、３お
よび４によってビット線対が構成されている。５はＲＡ
Ｍ部のメモリセル、２°はデータレジスタ８とＲＡＭ部
とをつなぐトランスファゲートである。
の回路の一部を示す図である。図において、８はＳＡＭ
部に含まれるデータレジスタであり、この実施例では、
ラッチ橢能を持つ回路によって構成されている。６はセ
ンスアンプ、３はビット線、４はビット線であり、３お
よび４によってビット線対が構成されている。５はＲＡ
Ｍ部のメモリセル、２°はデータレジスタ８とＲＡＭ部
とをつなぐトランスファゲートである。
また、センスアンプ６へ与えられるＳＡＥはセンスアン
プ活性化信号、トランスファゲートに与えられるＴＧは
トランスファゲート制御信号、ＴＷＥは転送書込信号、
ＢＬＥＱはビット線イコライズ信号を示している。
プ活性化信号、トランスファゲートに与えられるＴＧは
トランスファゲート制御信号、ＴＷＥは転送書込信号、
ＢＬＥＱはビット線イコライズ信号を示している。
次に、’１ｌｌＩ図の回路におけるデータレジスタ８か
らメモリセル５へのデータの転送書込動作を、第２図の
タイミング図を参照して説明する。
らメモリセル５へのデータの転送書込動作を、第２図の
タイミング図を参照して説明する。
トランスファゲート制御信号ＴＧをハイレベル信号とし
て、トランスファゲート２を開き、データレジスタ８に
蓄えられているデータをトランス７７ゲート２を通して
ビット線３およびビット線４に載せる。このとき、ＲＡ
Ｍ部において、ビット線対３．４がイコライズ中である
とデータレジメタ８中のデータが破壊されてしまうので
、トランスファゲート制御信号ＴＧは、ビット線イコラ
イズ信＠ＢＬＥＱめ反転信号ＢＬＥＱと転送書込信号Ｔ
ＷＥの論理積出力とされている。
て、トランスファゲート２を開き、データレジスタ８に
蓄えられているデータをトランス７７ゲート２を通して
ビット線３およびビット線４に載せる。このとき、ＲＡ
Ｍ部において、ビット線対３．４がイコライズ中である
とデータレジメタ８中のデータが破壊されてしまうので
、トランスファゲート制御信号ＴＧは、ビット線イコラ
イズ信＠ＢＬＥＱめ反転信号ＢＬＥＱと転送書込信号Ｔ
ＷＥの論理積出力とされている。
上述のようにビット線対３．４へデータレジスタ８中の
データが載せられて後、メモリセル５のワードＩＩＷＬ
を立ち上げ、その後、センスアンプ活性化信号ＳＡＥを
ハイレベルにしてセンスアンプ６を活性化し、メモリセ
ル５内にデータを珈込む。
データが載せられて後、メモリセル５のワードＩＩＷＬ
を立ち上げ、その後、センスアンプ活性化信号ＳＡＥを
ハイレベルにしてセンスアンプ６を活性化し、メモリセ
ル５内にデータを珈込む。
なお、この実施例では、データレジスタ８自体にデータ
を保持するランチ機能、言い換えればビット線の駆動能
力が備わっているので、センスアンプ６の活性化に先立
ってメモリセル５のワード！ＩＩＷＬを立ち上げても、
メモリセル５内のデータによって書込データが破壊され
る心配はない。
を保持するランチ機能、言い換えればビット線の駆動能
力が備わっているので、センスアンプ６の活性化に先立
ってメモリセル５のワード！ＩＩＷＬを立ち上げても、
メモリセル５内のデータによって書込データが破壊され
る心配はない。
以上のように、データレジスタ８、すなわちＳＡＭ部か
らメモリセル５、すなわちＲＡＭ部へのデータ転送書込
時において、トランスファゲートを開き、ＲＡＭ部のメ
モリセルのワードｍＷＬを立ち上げ、その後にセンスア
ンプ６を活性化するようにすれば、ＲＡＭ部における通
常のデータの続出および書込の制御手順と同じ手順によ
ってデータの転送ができ、転送のための制御信号をＲＡ
Ｍ部の通常の続出および書込信号を利用することかでき
る。
らメモリセル５、すなわちＲＡＭ部へのデータ転送書込
時において、トランスファゲートを開き、ＲＡＭ部のメ
モリセルのワードｍＷＬを立ち上げ、その後にセンスア
ンプ６を活性化するようにすれば、ＲＡＭ部における通
常のデータの続出および書込の制御手順と同じ手順によ
ってデータの転送ができ、転送のための制御信号をＲＡ
Ｍ部の通常の続出および書込信号を利用することかでき
る。
上述の実施例では、センスアンプの活性化に先立ってメ
モリセルのワード線を立ち上げることに対処するために
、ＳＡＭ部のデータレジスタ８にラッチ機能を有する回
路を用いたが、これに代え、ＳＡＭ部にデータの貯蔵電
荷量の大きな回路を用いてもよい。
モリセルのワード線を立ち上げることに対処するために
、ＳＡＭ部のデータレジスタ８にラッチ機能を有する回
路を用いたが、これに代え、ＳＡＭ部にデータの貯蔵電
荷量の大きな回路を用いてもよい。
なお、上述の実施例では、２ボートのメモリ装置につい
ての実施例を示したが、３ボートのメモリ装置、４ボー
トのメモリ装置等のようなマルチボートメモリ装置や、
複数のメモリ装置間でデータを転送する場合等にも、本
発明は広く利用可能であることを指摘しておく。
ての実施例を示したが、３ボートのメモリ装置、４ボー
トのメモリ装置等のようなマルチボートメモリ装置や、
複数のメモリ装置間でデータを転送する場合等にも、本
発明は広く利用可能であることを指摘しておく。
［発明の効果］
以上のように、この発明によれば、ＲＡＭ部とＳＡＭ部
とを含み、両メモリ部がトランスファゲートを介して接
続された半導体記憶装置におけるＳＡＭ部からＲＡＭａ
ｌｌへのデータの転送書込時において、２トランスフア
ゲートを開き、次にＲＡＭ部のメモリセルのワードライ
ンを立ち上げ、その後センスアンプを活性化するという
手順をとったので、ＲＡＭ部の通常の読出および書込の
動制御手順でデータ転送の制御が実行できる。
とを含み、両メモリ部がトランスファゲートを介して接
続された半導体記憶装置におけるＳＡＭ部からＲＡＭａ
ｌｌへのデータの転送書込時において、２トランスフア
ゲートを開き、次にＲＡＭ部のメモリセルのワードライ
ンを立ち上げ、その後センスアンプを活性化するという
手順をとったので、ＲＡＭ部の通常の読出および書込の
動制御手順でデータ転送の制御が実行できる。
したがって、本発明を利用すれば、データ転送のための
特別なタイミング発生装置等の不要な半導体記憶装置を
製造することができる。
特別なタイミング発生装置等の不要な半導体記憶装置を
製造することができる。
第１図は、この発明の一実施例にかかる半導体記憶装置
の一部を示す回路図である。第２図は、第１図の回路に
おけるデータの転送書込制御タイミングを示す図である
。第３図は、従来の半導体記憶装置の一部を示す回路図
である。第４図は、第３図の回路におけるデータの転送
書込制御のためのタイミングを示す図である。 図において、２はトランスファゲート、３．４はビット
線対、５はメモリセル、６はセンスアンプ、８はデータ
レジスタ、ＷＬはメモリセルのワード線、ＳＡＥはセン
スアンプ活性化信号、ＴＧはトランスファゲート制御信
号を示す。 なお、図中、同一符号は同一または相当部分を示す。
の一部を示す回路図である。第２図は、第１図の回路に
おけるデータの転送書込制御タイミングを示す図である
。第３図は、従来の半導体記憶装置の一部を示す回路図
である。第４図は、第３図の回路におけるデータの転送
書込制御のためのタイミングを示す図である。 図において、２はトランスファゲート、３．４はビット
線対、５はメモリセル、６はセンスアンプ、８はデータ
レジスタ、ＷＬはメモリセルのワード線、ＳＡＥはセン
スアンプ活性化信号、ＴＧはトランスファゲート制御信
号を示す。 なお、図中、同一符号は同一または相当部分を示す。
Claims (3)
- （１）ランダムアクセスメモリ（以下「ＲＡＭ」という
）部とシリアルアクセスメモリ（以下「ＳＡＭ」という
）部とを含み、前記両メモリ部がトランスファゲートを
介して接続された半導体記憶装置における前記ＳＡＭ部
に記憶されたデータを前記ＲＡＭ部へ転送書込する場合
のデータ転送方法であつて、 前記トランスフアゲートを開き、 次に前記ＲＡＭ部のメモリセルのワードラインを立ち上
げ、 その後センスアンプを活性化する手順を含むことを特徴
とする、半導体記憶装置におけるデータ転送方法。 - （２）前記ＳＡＭ部は、データを記憶するためのラッチ
回路を含むデータレジスタを備えることを特徴とする、
特許請求の範囲第１項記載の半導体記憶装置におけるデ
ータ転送方法。 - （３）前記ＲＡＭ部は、ビット線対と、そのビット線対
に接続されたメモリセルと、そのビット線対をイコライ
ズするためのイコライズ手段とを含み、 前記トランスファゲートの開成は、前記ビット線をイコ
ライズするために出力されるイコライズ信号の反転信号
と、前記ＳＡＭ部からＲＡＭ部への転送書込を指示する
転送書込信号との論理積出力によつて制御されることを
特徴とする、特許請求の範囲第１項または第２項記載の
半導体記憶装置におけるデータ転送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61085786A JPS62242252A (ja) | 1986-04-14 | 1986-04-14 | 半導体記憶装置におけるデ−タ転送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61085786A JPS62242252A (ja) | 1986-04-14 | 1986-04-14 | 半導体記憶装置におけるデ−タ転送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62242252A true JPS62242252A (ja) | 1987-10-22 |
Family
ID=13868570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61085786A Pending JPS62242252A (ja) | 1986-04-14 | 1986-04-14 | 半導体記憶装置におけるデ−タ転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62242252A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481496A (en) * | 1988-06-27 | 1996-01-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method of data transfer therefor |
| US5894440A (en) * | 1988-11-29 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and data transferring structure and method therein |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720983A (en) * | 1980-07-15 | 1982-02-03 | Hitachi Ltd | Memory chip |
| JPS6089891A (ja) * | 1983-10-21 | 1985-05-20 | Nec Corp | 半導体メモリ |
-
1986
- 1986-04-14 JP JP61085786A patent/JPS62242252A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720983A (en) * | 1980-07-15 | 1982-02-03 | Hitachi Ltd | Memory chip |
| JPS6089891A (ja) * | 1983-10-21 | 1985-05-20 | Nec Corp | 半導体メモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481496A (en) * | 1988-06-27 | 1996-01-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method of data transfer therefor |
| US5894440A (en) * | 1988-11-29 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and data transferring structure and method therein |
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