JP3439404B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、独立した記憶単位
である複数のバンクによって記憶領域が構成されている
半導体記憶装置に関し、特に、幾つかのバンクでセンス
アンプを共有してメモリセルをセンスする半導体記憶装
置に関するものである。

【０００２】

【従来の技術】ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）などの半導体記憶装置では、メモリセ
ルを構成している容量を充放電させることで読み出しや
書き込みを行っている。このため、半導体記憶装置の内
部では自身に接続されているＣＰＵ（中央処理装置）や
バスの転送速度ほど高速動作させることができない。こ
うしたことから、多数のメモリセルから成るメモリセル
アレイを複数のバンクに分割して、幾つかのバンクを並
行して動作させることによって、半導体記憶装置の外部
から見たときに高速動作するように見せかけている。こ
こで、各バンクは独立して動作するため、こうしたマル
チバンク構成の半導体記憶装置は別々のメモリチップで
構成されていると考えることができる。

【０００３】以上のようなマルチバンク構成の半導体記
憶装置としては例えば特開平９−２１９０９１号公報に
開示されているものが挙げられる。この公報に開示され
ている半導体記憶装置は、外部から供給されるクロック
のエッジに同期して動作する同期式ＤＲＡＭであって、
いわゆるＳＤＲＡＭと呼ばれるものである。この公報に
も開示されているようにＳＤＲＡＭは４バンク程度の少
数バンクからなるものが一般的である。

【０００４】上述したように各バンクは独立しているた
め、複数のバンクを同時に活性化させて動作させるため
に、バンクを制御する制御回路やこれら制御回路が生成
する各種信号の信号線などをバンク毎に別々に設けて配
線している。なお、これら制御回路としては、外部から
供給されるアドレス信号をデコードする行デコーダ（Ｘ
デコーダ）及び列デコーダ（Ｙデコーダ），アドレス信
号等の各種入力信号をバッファリングするためのバッフ
ァ，メモリセルをセンスするセンスアンプ列，これらの
回路を制御するための各種タイミング信号を生成するタ
イミング制御回路などがある。

【０００５】このように制御回路や信号線をバンク毎に
設けるようにしても、バンク数が４バンク程度であれば
それほど問題とはならない。しかしながら、記憶容量の
増大や同時動作可能なバンク数を増やして高速動作させ
るために、バンク数を４バンクよりもさらに増やして１
６バンク，３２バンクなどとすると、バンク数の増加に
つれてそれだけチップサイズが増大してしまう問題を生
じる。特に、タイミング制御回路の占有面積はこれ以外
の制御回路に比べてかなり大きいため、４バンク程度で
は許容範囲内であっても１６バンク，３２バンクなどの
多バンク構成になってくるとその面積増加はかなりもの
になる。

【０００６】すなわち、タイミング制御回路は、個々の
制御信号がそれぞれ所望のタイミングで出力されるよう
に、外部から与えられるコマンドをデコードして得た信
号を適宜遅延させて各制御信号を生成している。この遅
延をつくるためにはインバータを多段に縦続接続して構
成する必要があるため、占有面積がどうしても大きくな
ってしまう。また、制御信号の中には半導体記憶装置内
の各部へ供給されるものもあるため、多段接続されたイ
ンバータの出力にはサイズの大きなトランジスタで構成
した駆動能力の大きなドライバを設ける必要があり、や
はり大きな面積を占めることになる。

【０００７】こうしたことから、バンク毎に設けられて
いる制御回路の一部を複数のバンク間で共有化させるこ
とが行われてきている。その一つに、隣接するバンク間
でセンスアンプを共有するシェアードセンスアンプ構成
を採用する半導体記憶装置がある。図６はこの種の半導
体記憶装置についてその概略構成を示したものであっ
て、多数存在するバンクのうち３個のバンク１００-0〜
１００-2に関連する部分だけを取り出して描いたもので
ある。図６において、例えばバンク１００-0がメモリセ
ルをセンスするために使用するのはセンスアンプ列１０
１-0及び１０１-01 であり、バンク１００-1がメモリセ
ルをセンスアンプするために使用するのはセンスアンプ
列１０１-01 及び１０１-12 である。

【０００８】つまり、センスアンプ列１０１-01 はバン
ク１００-0及びバンク１００-1で共有されており、セン
スアンプ列１０１-12 や図示した以外のセンスアンプ列
も同様である。こうしたバンク間の共有化を行うことで
センスアンプ列の数をほぼ半減させることができる。例
えば、各バンクの両脇にそれぞれセンスアンプ列を設け
た場合、半導体記憶装置が１６バンクで構成されていれ
ば合計３２個のセンスアンプ列が必要となる。これに対
して、シェアードセンスアンプ構成とすることで合計１
７個のセンスアンプ列を設ければ済むことになる。な
お、シェアードセンスアンプ構成の半導体記憶装置では
バンク間でセンスアンプ列を共有しているため、各バン
クが完全に独立して動作するわけではない。すなわち、
センスアンプ列を共有するバンク間で同時に活性化され
るバンクは１つに限定される。

【０００９】次に、バンクイネーブル信号１０２-0〜１
０２-2はそれぞれバンク１００-0〜１００-2を活性化さ
れるときに有効化される信号である。ここで、図示を省
略したバンクデコーダは半導体記憶装置に入力されたア
ドレス信号の上位部分にあるバンクアドレスをデコード
しており、このデコード結果でどのバンクが対象となっ
ているかが分かる。そこで、このデコード結果をバンク
毎に設けられたラッチ回路に保持するようにして、これ
らラッチ回路の出力をバンクイネーブル信号としてい
る。また、行デコーダ１０３-0〜１０３-2はそれぞれバ
ンク１００-0〜１００-2に対応しており、上記アドレス
信号に含まれる行アドレスをデコードして決まる各バン
ク内の特定のワード線を活性化させる。さらに、制御回
路１０４-0は、バンク１００-0に関連するセンスアンプ
列１０１-0，行デコーダ１０３-0等の各部を制御するも
のであって、制御回路１０４-1，１０４-2も同様であ
る。

【００１０】

【発明が解決しようとする課題】ところで、バンクの状
態としてはバンク内のメモリセルにアクセス可能な活性
化状態，活性化のためにビット線対等のプリチャージを
行っている状態，隣接するバンクが活性化されているた
めに自身のバンクを活性化してはならない状態などがあ
る。しかるに、従来の半導体記憶装置における制御回路
ではこうしたバンクの状態を何ら考慮しておらず、半導
体記憶装置外部から指定されたバンクアドレスだけに基
づいてワード線やセンスアンプ列を活性化させている。

【００１１】さらに詳述すると、マルチバンク構成の半
導体記憶装置では特定のバンクを活性化させるためのＡ
ＣＴ（ACTivate）コマンドや、特定のバンクを非活性化
させてプリチャージを行う ＰＲＥ（PREcharge）コマン
ドなどが定義されており、これらコマンドを半導体記憶
装置に適宜発行してアクセス制御を行っている。ところ
が、上述したようにバンクアドレスだけをもとにバンク
を活性化させていると次のようなことが論理的に可能と
なってしまう。

【００１２】例えば、バンク１００-0にＡＣＴコマンド
を送出して当該バンクを活性化させたのち、当該バンク
が活性化状態にあって未だＰＲＥコマンドが発行されて
いない状態であっても、隣接するバンク１００-1にＡＣ
Ｔコマンドを送出して当該バンクを活性化させることが
可能である。つまり、バンクイネーブル信号１０２-0〜
１０２-2は上述したバンクデコーダでデコードされるこ
とから同時には有効とはならず、隣接するバンクが全く
同じタイミングで活性化されることはない。しかしなが
ら、ある時間間隔をおいて隣接するバンクを次々に活性
化させることは可能である。

【００１３】こうした状態になると、後続のＡＣＴコマ
ンドで指定されたバンク１００-1のメモリセルのデータ
が破壊されてしまう問題が生じる。センスアンプの一般
的な動作は、メモリセルが接続されてビット線対を予め
（１／２）Ｖｃｃ（但し、Ｖｃｃは半導体記憶装置内部
の電源電位）にプリチャージしておき、ワード線を活性
化させたことでメモリセルのデータがビット線対に現れ
たところをセンスして増幅するようにしている。ところ
が、隣接するバンクが同時に活性化される状況下では、
例えばセンスアンプ列１０１-01 がバンク１００-0内の
メモリセルのデータを増幅中かあるいは増幅し終えた時
点で、隣接するバンク１００-1中のメモリセルから読み
出されたデータに相当する電位がバンク１００-1側のビ
ット線対に載せられてセンスアンプ列１０１-01 に出力
される。

【００１４】つまり、バンク１００-0内のメモリセルの
データに相当する電位が十分増幅されたところに、バン
ク１００-1内のメモリセルのデータに相当する微小な電
位が載ってくることになる。このため、先に活性化され
たバンク１００-0のデータが正しくセンスされるのに対
して、後から活性化されたバンク１００-1内のメモリセ
ルのデータは正しくセンスされないことになる。また、
ＤＲＡＭなどの半導体記憶装置はセンス動作によってメ
モリセルのデータが破壊される破壊読み出しであるた
め、このセンス動作に引き続いてセンスアンプの保持デ
ータに基づく再書き込み動作がメモリセルに対して行わ
れる。このため、十分に増幅されたバンク１００-0側の
データでバンク１００-1側のメモリセルへ再書き込みが
行われてしまい、結果的にバンク１００-1側のメモリセ
ルのデータが壊れてしまう。

【００１５】もっとも、シェアードセンスアンプ構成の
半導体記憶装置では、あるバンクを活性化させていると
きに当該バンクとセンスアンプを共有している隣接バン
クへのアクセスが仕様上禁止されている。したがって、
仕様を遵守してコマンドを発行している限りは上述した
ような問題が生じることはまずない。換言すれば、こう
した状況が生じるとすれば、それはバンクアドレスの指
定に誤りがあるときやコマンドの発行順序が誤っている
などコマンドの誤入力がなされた場合であって通常は起
こり得ない。しかしながら、このような単なる誤りが原
因でメモリセルのデータが破壊されてしまうのは決して
好ましいことではなく、こうしたデータ破壊からの保護
を図ることが望ましい。

【００１６】また、通常動作以外で隣接するバンクが同
時に活性化されるケースとしては例えば電源投入時が考
えられる。すなわち、電源投入時にはバンクイネーブル
信号が保持されるラッチ回路の内容が不定になるため、
センスアンプ列を共有している隣接バンクのバンクイネ
ーブル信号が同時に有効となってしまうことが有り得
る。こうした状況を想定して、電源投入中を表すパワー
オン系の信号でバンクイネーブル信号が同時に有効化さ
れることを抑えるようにはしているが、こうしたパワー
オン系の信号が電源投入に伴って送出されない場合もあ
るため、そうした場合には上述した問題がやはり生じう
る。

【００１７】このほか、複数のバンクが同時に活性化さ
れることでワード線やセンスアンプ列も同時に活性化さ
れることになるため、こうしたことに起因する消費電流
の増大といった問題も出てくる。しかも、こうした問題
は通常動作時における消費電流の増大にとどまるもので
はない。すなわち、最近の半導体記憶装置は８チップ，
１６チップなどの単位でモジュール化して使用するのが
一般的になってきている。このため、電源投入時にモジ
ュール内の各チップで消費電流が増大する事態が生じる
と、モジュールに対する電流供給量が限界を越えてしま
って電源が立ち上がらなくなるといった事態も生じてく
る。

【００１８】なお、隣接するメモリブロック間でセンス
アンプ列が競合するのを防止するようにしたシェアード
センスアンプ構成の半導体記憶装置として、例えば特開
平９−２８８８８８号公報に開示されているものが挙げ
られる。しかしながら、この公報に開示された半導体記
憶装置では、先に活性状態とされたメモリブロックを非
活性状態にしたのちに、後から活性化しようとしている
メモリブロックを活性状態にしている。このため、活性
化状態のメモリブロックをプリチャージして非活性状態
にする動作の分だけ消費電流が増大してしまうという欠
点がある。また、この半導体記憶装置では先に活性状態
とされたメモリブロックがプリチャージされるため、当
該メモリブロックに対する次のアクセスがファーストア
クセスとなってしまう。このため、ページアクセス等が
不可能であって性能向上を図ることができないといった
欠点もある。

【００１９】本発明は上記の点に鑑みてなされたもので
あり、その目的は、シェアードセンスアンプ構成の半導
体記憶装置において、活性化すべきバンクの誤まった指
定や電源投入時における不安定な状態などに起因して、
センスアンプを共有する複数のバンクが同時に活性化さ
れることを回避できる半導体記憶装置を提供することに
ある。すなわち、センスアンプを共有するバンクを同時
に活性化させないことで、メモリセルのデータが破壊さ
れるのを未然に防ぐとともに、消費電流の増大に起因し
て電源が立ち上がらないといった事態を引き起こさない
半導体記憶装置を提供することをその目的としている。

【００２０】

【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、独立して動作するバンク
内のメモリセルに保持されたデータをセンスするセンス
手段をバンク間で共有した半導体記憶装置において、外
部から供給されるバンクアドレスをデコードして、前記
バンクを指定するためのバンク選択信号を各バンクにつ
いて生成するバンクデコード手段と、バンク毎に設けら
れ、対応するバンクの活性化が指示されたときに、該活
性化すべきバンクとの間で前記センス手段を共有してい
る他のバンクのうちの何れか一つでも活性化されていれ
ば、前記活性化すべきバンクを活性化させるためのバン
クイネーブル信号を無効化して、該バンクを活性状態に
することなく非活性状態とするとともに、各バンクに共
通のタイミング信号，対応するバンクについて生成され
た前記バンク選択信号，および前記他のバンクについて
生成された前記バンクイネーブル信号に基づいて、前記
メモリセルへのアクセスに用いるバンク固有のタイミン
グ信号を生成する制御手段とを具備したことを特徴とし
ている。また、請求項２記載の発明は、請求項１記載の
発明において、外部から供給される行アドレスをデコー
ドして前記バンク内のワード線を活性化させる行デコー
ド手段が前記バンク毎に設けられ、前記行デコード手段
は、自身に対応するバンクの前記バンクイネーブル信号
が無効化されているときに、該バンク内のワード線を活
性化させないことを特徴としている。

【００２１】また、請求項３記載の発明は、請求項１又
は２記載の発明において、前記バンク内のビット線対を
プリチャージするプリチャージ手段が前記バンク毎に設
けられ、前記制御手段は、前記活性化すべきバンクの前
記バンクイネーブル信号が無効化されているときに、該
バンクに対応する前記プリチャージ手段へ前記ビット線
対のプリチャージを指示するためのプリチャージ信号を
無効化することを特徴としている。また、請求項４記載
の発明は、請求項１〜３の何れかの項記載の発明におい
て、前記バンク内のビット線対をプリチャージするため
に前記バンク毎に設けられたプリチャージ手段と前記セ
ンス手段との間を接続又は切断するスイッチ手段を有
し、前記制御手段は、前記活性化すべきバンクの前記バ
ンクイネーブル信号が無効化されているときに、該バン
クに対応する前記プリチャージ手段に接続された前記ス
イッチ手段を切断することを特徴としている。

【００２２】また、請求項５記載の発明は、請求項１〜
４の何れかの項記載の発明において、前記制御手段は、
前記活性化すべきバンクに対応した前記センス手段を活
性化させるためのセンスアンプイネーブル信号を発生さ
せる際に、該バンクの前記バンクイネーブル信号が無効
化されていれば、該バンクに対応する前記センスアンプ
イネーブル信号を無効化し、前記センス手段は、該セン
ス手段を共有しているバンクに対応する前記センスアン
プイネーブル信号の何れかが有効化されていれば活性化
されるように構成されていることを特徴としている。ま
た、請求項６記載の発明は、請求項１〜５の何れかの項
記載の発明において、前記制御手段は、前記バンクイネ
ーブル信号を無効化するための論理回路を自身の最終段
近端に設けていることを特徴としている。

【００２３】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明する。 〔構成の説明〕本実施形態では同一構成をした１６個の
バンクを備えた半導体記憶装置を例に挙げて説明を行っ
てゆく。図１は本実施形態による半導体記憶装置の構成
を示したブロック図であって、本発明の特徴部分に関連
する構成要素だけを主に示している。このため、個々の
メモリセル，列デコーダ（Ｙデコーダ），列選択スイッ
チ，Ｉ／Ｏ（入出力）線，読み出しアンプ，書き込みア
ンプ，出力バッファ，Ｉ／Ｏパッドなど、一般的なＤＲ
ＡＭが備えていて当業者に周知な構成要素については全
て図示を省略してある。

【００２４】図１では、図６に準じて１６個のバンクの
中から３個のバンクＢ０〜Ｂ２のみを抽出して示してい
るが、例えばバンクＢ２の右隣にはさらに１３個のバン
クＢ３〜Ｂ１５が存在している。まずバンクＢ０の場
合、行方向には複数のワード線ＷＬ０，…，ＷＬ０が配
線されるとともに列方向には複数のビット線対が配線さ
れる。なお、ワード線については両端のみを示すととも
に、ビット線対に関してはビット線対ＢＬ０ａ，ＢＬ０
ｂのみを示してある。次に、行デコーダ１-0はバンクイ
ネーブル信号ＢＥ０及び行アドレス信号ＲＡ（何れも詳
細は後述）に基づいてバンクの行方向のデコードを行
う。すなわち、バンクイネーブル信号ＢＥ０が“Ｈ”レ
ベル（すなわち電源電位Ｖｃｃ）となってバンクＢ０が
活性化されたときに、ワード線ＷＬ０，…，ＷＬ０の中
から行アドレス信号ＲＡで指定された何れかの１本のワ
ード線だけを活性化させる。

【００２５】次に、符号２-0a ，２-0b は何れもプリチ
ャージ回路であって、実際はビット線対毎にプリチャー
ジ回路が設けられているが、ここでは図示されているビ
ット線対ＢＬ０ａ，ＢＬ０ｂに対応したプリチャージ回
路だけを示してある。これらのうちのプリチャージ回路
２-0a は、プリチャージ信号ＰＤＬ０が“Ｈ”レベルと
なったときにビット線対ＢＬ０ａを電位（１／２）Ｖｃ
ｃにプリチャージする。なお、Ｖｃｃは半導体記憶装置
内部の電源電位であって、これ以後は「ＨＶｃｃ」（Ha
lf Vcc）と略記することがある。プリチャージ回路２-0
b も同様であって、プリチャージ信号ＰＤＬ０に従って
ビット線対ＢＬ０ｂを電位ＨＶｃｃにプリチャージす
る。

【００２６】次に、バンクＢ１及びバンクＢ２の構成も
バンクＢ０と同様であって、行デコーダ１-0には行デコ
ーダ１-1及び行デコーダ１-2がそれぞれ対応し、ワード
線ＷＬ０にはそれぞれワード線ＷＬ１及びワード線ＷＬ
２が対応し、ビット線対ＢＬ０ａ，ＢＬ０ｂにはそれぞ
れビット線対ＢＬ１ａ，ＢＬ１ｂ及びビット線対ＢＬ２
ａ，ＢＬ２ｂが対応し、プリチャージ回路２-0a ，２-0
b にはそれぞれプリチャージ回路２-1a ，２-1b 及びプ
リチャージ回路２-2a ，２-2b が対応している。また、
これらバンクではプリチャージ信号ＰＤＬ０に代えてそ
れぞれプリチャージ信号ＰＤＬ１，ＰＤＬ２が用いられ
る。

【００２７】次に、符号３-0，３-01 ，３-12 は何れも
センスアンプ列であって、１６バンクの場合にはこれら
センスアンプ列を含めて全部で１７個のセンスアンプ列
が設けられている。このうち、図中左端に位置するセン
スアンプ列３-0および図示しない右端のセンスアンプ列
はバンク間で共有されておらず、それぞれバンクＢ０，
Ｂ１５専用のものとなっている。一方、これら２つのセ
ンスアンプ列以外は、センスアンプ列３-01 ，３-12 を
含めて何れも隣接するバンク間で共有されている。何れ
のセンスアンプ列も、バンクの列方向のビット数（すな
わちビット線対の数）の“１／２”に相当する台数のセ
ンスアンプが上下方向に一列に並べられており、各バン
クの両脇に配置された２個のセンスアンプ列で各バンク
の全てのビット線対をセンスすることができる。なお、
センスアンプ列を各バンクの両脇に配してビット線対を
互い違いに両センスアンプ列へ接続しているのは、セン
スアンプ間のピッチを広げることでセンスアンプの配置
を容易にするためである。

【００２８】図１では、ビット線対やプリチャージ回路
の図示に合わせて、各センスアンプ列を構成する１台の
センスアンプ４-0，４-01 ，４-12 のみを図示してあ
る。このうち、センスアンプ４-0はバンク間で共有され
ておらず、センスアンプイネーブル信号ＳＥ０が“Ｈ”
レベルとなった場合に、バンクＢ０に属するビット線対
ＢＬ０ｂに接続されているメモリセルのデータをセンス
する。一方、センスアンプ４-01 はバンク間で共有され
ているため、バンクＢ０に属するビット線対ＢＬ０ａ，
バンクＢ１に属するビット線対ＢＬ１ａに接続された何
れかのメモリセルのデータをセンスする。

【００２９】そのために、センスアンプイネーブル信号
ＳＥ０１がバンクＢ０又はバンクＢ１中のメモリセルを
センスするのに伴って有効化される。センスアンプ４-1
2 もセンスアンプ４-01 と同様であって、バンクＢ１に
属するビット線対ＢＬ１ｂまたはバンクＢ２に属するビ
ット線対ＢＬ２ｂに接続された何れかのメモリセルのデ
ータをセンスする。そのために、センスアンプイネーブ
ル信号ＳＥ１２はバンクＢ１又はバンクＢ２中のメモリ
セルをセンスするのに伴って有効化される。なお、個々
のセンスアンプの構成としては一般的なＤＲＡＭに適用
されている各種の構成を採用することができる。

【００３０】次に、各ビット線対をセンスするセンスア
ンプと当該ビット線対をプリチャージするプリチャージ
回路との間にはスイッチが設けられている。例えば、ビ
ット線対ＢＬ０ａに対応するプリチャージ回路２-0a と
センスアンプ４-01 の間にはスイッチ５-0a が存在す
る。このスイッチ５-0a にはスイッチ制御信号ＴＧ０が
供給されており、その信号レベルが半導体記憶装置内部
の昇圧レベルに相当する電位“ＶＢｏｏｔ”であればビ
ット線対ＢＬ０ａとセンスアンプ４-01 の間を導通さ
せ、同ゲート号ＴＧ０が“Ｌ”レベルであればこれらの
間を切り離すように構成される。このほか、スイッチ制
御信号ＴＧ０はプリチャージ動作に伴って電源電位Ｖｃ
ｃにプリチャージされる。これ以外のスイッチ５-0b ，
５-1a ，５-1b ，５-2a ，５-2b もスイッチ５-0a と全
く同様の構成であって、図示したようにスイッチ制御信
号ＴＧ０〜ＴＧ２で制御される。

【００３１】バンク間で共有されているセンスアンプ列
には２個のスイッチが接続されているが、各スイッチに
供給されるスイッチ制御信号が同時に“Ｈ”レベルとな
ってこれら両スイッチが同時にオンとなることはない。
例えば、センスアンプ４-01に接続されたスイッチ５-0a
，５-1a に供給されるスイッチ制御信号ＴＧ０，ＴＧ
１が同時に電位ＶＢｏｏｔとならないように、これら信
号のレベルが制御される。このことはスイッチ制御信号
ＴＧ１，ＴＧ２などについても同様である。例えばスイ
ッチ５-0a ，５-1a はビット線対ＢＬ０ａ，ビット線対
ＢＬ１ａのうちの何れか一方を選択してセンスアンプ４
-01 に接続させている。これにより、センスアンプ列が
バンク間で共有されていても、これらバンク内のメモリ
セルから読み出された双方のデータがぶつかってしまっ
て正常にセンス動作を行えなくなる不具合が起こらない
ようにしている。

【００３２】ここで、図２は図１に示したプリチャージ
回路およびスイッチの詳細構成を関連する回路とともに
示したものであって、図１に示したプリチャージ回路２
-0a，２-1a およびスイッチ５-0a ，５-1a の近傍だけ
を抽出したものである。なお、図２において図１に示し
た構成要素と同じものには同一の符号を付してある。図
２において、ビット線ＢＬＴ０ａ，ＢＬＮ０ａはビット
線対ＢＬ０ａを構成するｔｒｕｅ／ｎｏｔのビット線で
あり、ビット線ＢＬＴ１ａ，ＢＬＮ１ａはビット線対Ｂ
Ｌ１ａを構成するｔｒｕｅ／ｎｏｔのビット線である。

【００３３】次に、スイッチ５-0a はビット線ＢＬＴ０
ａ，ＢＬＮ０ａについてそれぞれ設けられたｎチャネル
のトランジスタ（以下「ＴＲ」と略記することがある）
２１，２２で構成されている。これらＴＲ２１，ＴＲ２
２のゲート端子には図１で説明したスイッチ制御信号Ｔ
Ｇ０が供給されている。また、ＴＲ２１，ＴＲ２２のソ
ース端子およびドレイン端子のうちの一方がビット線対
ＢＬＴ０ａ，ＢＬＮ０ａにそれぞれ接続され、他方がセ
ンスアンプ４-01 のｔｒｕｅ側，ｎｏｔ側にそれぞれ接
続されている。なお、図示したようにスイッチ５-1a の
詳細回路構成はスイッチ５-0a と全く同様である。

【００３４】一方、プリチャージ回路２-0a はｎチャネ
ルのＴＲ２３〜２５で構成されており、これらトランジ
スタの全てのゲート端子にプリチャージ信号ＰＤＬ０が
供給されている。また、ＴＲ２３，２４はソース端子お
よびドレイン端子の一方がそれぞれビット線ＢＬＴ０
ａ，ＢＬＮ０ａに接続され、他方が電位ＨＶｃｃを持つ
電源電位ＨＶＣに接続されている。なお、この電源電位
ＨＶＣは半導体記憶装置内部に設けられた図示しない電
源回路が生成している。ＴＲ２３，ＴＲ２４はプリチャ
ージ信号ＰＤＬ０が“Ｈ”レベルとなったときにビット
線ＢＬＴ０ａ及びビット線ＢＬＮ０ａを電位ＨＶＣＣに
接続する。一方、ＴＲ２５は同じくプリチャージ信号Ｐ
ＤＬ０が“Ｈ”レベルとなったときにビット線ＢＬＴ０
ａ，ＢＬＮ０ａ間をショートさせる。なお、図示したよ
うにプリチャージ回路２-1a の詳細回路構成はプリチャ
ージ２-0a と全く同様である。

【００３５】次に、再び図１を参照すると、アドレス信
号ＡＤＲは半導体記憶装置外部から供給されるものであ
って、同じく外部から入力されるコマンドに応じた各種
のアドレスがそれぞれ所定のタイミングで与えられる。
行アドレスバッファ６はアドレス信号ＡＤＲに含まれて
いる行アドレス部分を行アドレス信号ＲＡとして半導体
記憶装置内の各部に供給するため、行アドレスのバッフ
ァリングを行う。

【００３６】次に、バンクデコーダ７はアドレス信号Ａ
ＤＲに含まれている４ビットのバンクアドレスをデコー
ドするものであって、当該バンクアドレスで指定された
バンクＢ０〜Ｂ１５のうちの何れかに対応してバンク選
択信号／ＢＳ０〜／ＢＳ１５のうちの何れかを有効化す
る。ここで、信号名に付与された記号“／”は信号を反
転させた負論理の信号であることを意味している。した
がって、例えば、バンクアドレスでバンクＢ１が指定さ
れたときにはバンク選択信号／ＢＳ１だけが“Ｌ”レベ
ルとなる。また、バンクデコーダ７はアドレスイネーブ
ル信号ＡＥが“Ｈ”レベルのときにだけ何れかのバンク
選択信号を有効化させ、アドレスイネーブル信号ＡＥが
“Ｌ”レベルであれば何れのバンク選択信号も無効化さ
れる。

【００３７】このほか、バンクデコーダ７はアドレス信
号ＡＤＲに含まれている４ビットのプリチャージバンク
アドレスをデコードすることで、当該プリチャージバン
クアドレスで指定されたバンクＢ０〜Ｂ１５の何れかを
プリチャージするために、バンク選択信号／ＢＳ０〜／
ＢＳ１５のうちの何れかを“Ｌ”レベルにする。なお、
実際にはバンクアドレスとプリチャージバンクアドレス
の区別はなく、行アドレス活性化信号ＲＡＡが有効にな
っているタイミングであればバンクアドレスであり、行
アドレス非活性化信号ＲＡＤが有効になっているタイミ
ングであればプリチャージバンクアドレスである。

【００３８】なお、行アドレス活性化信号ＲＡＡはバン
クを活性化するためのＡＣＴコマンドが半導体記憶装置
外部から入力されたときに有効化される信号であり、行
アドレス非活性化信号ＲＡＤはバンクをプリチャージす
るためのＰＲＥコマンドが半導体記憶装置外部から入力
されたときに有効化される信号である。ちなみに、ＡＣ
Ｔコマンドはバンクの指定および行アドレスの指定を伴
っているため、１個のＡＣＴコマンドで複数のバンクが
同時に活性化されることはなく、ＡＣＴコマンドを順次
発行することで所定の時間差をおいて異なるバンクが活
性化されることになる。

【００３９】次に、バンクイネーブル信号生成回路１０
-0〜１０-2はそれぞれバンクＢ０〜Ｂ２を活性化させる
ためのバンクイネーブル信号ＢＥ０〜ＢＥ２を生成す
る。後に詳述するように、これらバンクイネーブル信号
は、センスアンプを共有している隣接バンクが活性化さ
れているときには有効化されないような制御がなされ
る。このため図１では、例えばバンクイネーブル信号生
成回路１０-1では隣接バンクＢ０，Ｂ２に対応するバン
クイネーブル信号ＢＥ０，ＢＥ２の反転信号が入力され
るように描いてあり、それによって隣接バンクが活性化
されているときにバンクＢ１が活性化されないことが端
的に分かるようにしている。なお、以下に示すバンクイ
ネーブル信号生成回路の構成例では隣接バンクに対応す
るバンクイネーブル信号が反転されずにそのまま入力さ
れるようにしているが、反転信号を入力するか否かは適
宜決定すれば良い設計事項に過ぎない。

【００４０】次に、図３は図１に示したバンクイネーブ
ル信号生成回路の具体的構成を示したものであって、図
１に示したものと同一の構成要素，信号名については同
一の符号を付してある。図３では図１に準じてバンクイ
ネーブル信号生成回路１０-0〜１０-2だけを示してい
る。また、ここではバンクイネーブル信号生成回路１０
-1を中心に説明するため、バンクイネーブル信号生成回
路１０-1についてのみその詳細構成を図示してあるが、
バンクイネーブル信号生成回路１０-0，１０-2もバンク
イネーブル信号生成回路１０-1と同様の内部構成となっ
ている。

【００４１】最初に、バンクイネーブル信号生成回路１
０-1へ入力される信号について説明してゆく。まず、バ
ンクイネーブルセット信号ＢＥＳはバンクイネーブル信
号を有効化するための信号であって、行アドレス活性化
信号ＲＡＡが有効にされてから予め決められた時間後に
一定期間だけ活性化される。また、バンク選択信号／Ｂ
Ｓ１は、上述したように図１のバンクデコーダ７から出
力されるデコード信号である。次に、バンクイネーブル
リセット信号ＢＥＲはバンクイネーブル信号を無効化す
るための信号であって、行アドレス非活性化信号ＲＡＤ
が有効化されてから予め決められた時間後に一定期間だ
け活性化される。次に、バンクイネーブル信号ＢＥ０，
ＢＥ２はそれぞれバンクＢ０，Ｂ２に対応したバンクイ
ネーブル信号であって、バンクイネーブル信号ＢＥ１と
同様にしてバンクイネーブル信号生成回路１０-0，１０
-2で生成され、バンクイネーブル信号生成回路１０-1に
供給される。

【００４２】次に、バンクイネーブル信号生成回路１０
-1の内部構成について説明する。まず、インバータ５
１，５２は何れもバンク選択信号／ＢＳ１を反転させて
正論理に戻すためのものである。ナンド（ＮＡＮＤ）ゲ
ート５３，５４はごく一般的なセット・リセット型フリ
ップフロップ（以下「ＳＲ・ＦＦ」という）を構成して
おり、バンクＢ１に関するバンクのイネーブル／ディス
エーブル状態を保持するためのものである。なお、この
ＳＲ・ＦＦの出力はバンク活性化信号ＢＡ１であって、
従来の半導体記憶装置ではバンクイネーブル信号ＢＥ１
に代えてバンク活性化信号ＢＡ１がそのままバンクイネ
ーブル信号生成回路１０-1に相当する回路から出力され
るようになっている。また、バンクイネーブル信号生成
回路１０-0，１０-2内でバンク活性化信号ＢＡ１に相当
するＳＲ・ＦＦの出力をそれぞれバンク活性化信号ＢＡ
０，ＢＡ２（何れも図示省略）と呼ぶことにする。

【００４３】次に、ナンドゲート５５はバンクイネーブ
ルセット信号ＢＥＳが有効になったときにバンクアドレ
スでバンクＢ１が指定されていればその出力が“Ｌ”レ
ベルとなるものであって、この出力が上記ＳＲ・ＦＦに
対するセット信号となる。一方、ナンドゲート５６はバ
ンクイネーブルリセット信号ＢＥＲが有効になったとき
にプリチャージバンクアドレスでバンクＢ１が指定され
ていればその出力が“Ｌ”レベルとなるものであって、
この出力が上記ＳＲ・ＦＦに対するリセット信号とな
る。なお、活性化させようとしているバンクとプリチャ
ージさせようとしているバンクが同一であることは仕様
上有り得ないため、上記ＳＲ・ＦＦに対してセット信号
とリセット信号が同時に有効となってＳＲ・ＦＦの出力
が不定になるような状況は考慮しなくとも良い。

【００４４】次に、ノア（ＮＯＲ）ゲート５７及びナン
ドゲート５８は、バンクＢ１の両隣にあるバンクＢ０，
Ｂ２のうちの何れか一方でも活性化されている場合に、
バンクイネーブル信号ＢＥ１が有効になってバンクＢ
０，Ｂ１又はバンクＢ１，Ｂ２の双方が同時に活性化さ
れるのを阻止するための回路である。そのために、ノア
ゲート５７はバンクイネーブル信号ＢＥ０，ＢＥ２の何
れかが有効であればその出力を“Ｌ”レベルとして、バ
ンク活性化信号ＢＡ１のレベルに依らずナンドゲート５
８の出力を“Ｈ”レベルに強制する。ナンドゲート５８
は、上記ＳＲ・ＦＦがセットされていてバンク活性化信
号ＢＡ１が有効であって、両隣のバンクＢ０，Ｂ２が何
れも非活性状態のときに、インバータ５９を介してバン
クイネーブル信号ＢＥ１を“Ｈ”レベルにする。

【００４５】これ以外のバンクイネーブル信号生成回路
もバンクイネーブル信号生成回路１０-1と同様であっ
て、バンク選択信号として各バンク対応の信号が入力さ
れる点、および、バンクイネーブル信号として各バンク
の両隣に対応するバンクのものが入力される点が異なる
だけである。例えば、バンクイネーブル信号生成回路１
０-2では、バンクＢ２に対応したバンク選択信号／ＢＳ
２が入力されるとともに、バンクイネーブル生成回路１
０-1およびバンクＢ３に対応したバンクイネーブル信号
生成回路（図示省略）からそれぞれ出力されるバンクイ
ネーブル信号ＢＥ１，ＢＥ３が入力される。

【００４６】なお、バンクＢ０およびバンクＢ１５に関
しては隣接するバンクが何れも一つしか存在しない。し
たがって、バンクＢ０，Ｂ１５に対応するバンクイネー
ブル信号生成回路にはそれぞれ隣接バンクＢ１，Ｂ１４
に対応したバンクイネーブル信号ＢＥ１，ＢＥ１４だけ
が入力される。また、これらバンクＢ０，Ｂ１５に対応
したバンクイネーブル信号生成回路を構成するには、図
３に示したノアゲート５７に代えてインバータを用い、
各々が隣接しているバンクイネーブル生成回路から出力
されるバンクイネーブル信号ＢＥ１，ＢＥ１４を当該イ
ンバータの入力へ供給すれば良い。あるいは、全てのバ
ンクについてバンクイネーブル信号生成回路の構成を同
一にしたいのであれば、例えばバンクイネーブル信号Ｂ
Ｅ１をバンクイネーブル信号生成回路１０-1内のノアゲ
ート５７の双方の入力端子へ供給すれば良い。このこと
は、バンクＢ１５に対応したバンクイネーブル信号生成
回路についても同様である。

【００４７】次に、再び図１を参照すると、制御回路１
１-0〜１１-2はそれぞれバンクＢ０〜Ｂ２に対応するも
のであって、それぞれのバンクに対応する回路各部へ供
給する制御信号を内部のラッチ（図示省略）に保持す
る。例えば制御回路１１-0は、プリチャージ信号ＰＤＬ
０，センスアンプイネーブル信号ＳＥ０，スイッチ制御
信号ＴＧ０に対応してそれぞれラッチを内蔵している。
そして、バンクイネーブル信号ＢＥ０，バンク選択信号
／ＢＳ０，プリチャージリセット信号ＰＲＲ，プリチャ
ージセット信号ＰＲＳ，センスアンプイネーブルリセッ
ト信号ＳＥＲ，センスアンプイネーブルセット信号ＳＥ
Ｓに従って、プリチャージ信号ＰＤＬ０，センスアンプ
イネーブル信号ＳＥ０，スイッチ制御信号ＴＧ０を生成
する。

【００４８】さらに詳述すると、制御回路１１-0はバン
ク選択信号／ＢＳ０が“Ｌ”レベルになっていてバンク
Ｂ０が選択されているときに、プリチャージセット信号
ＰＲＳが“Ｈ”レベルとなることでプリチャージ信号Ｐ
ＤＬ０を“Ｈ”レベルにセットするとともに、プリチャ
ージ信号リセット信号ＰＲＲが“Ｈ”レベルになること
でプリチャージ信号ＰＤＬ０を“Ｌ”レベルにリセット
する。ただし、制御回路１１-0はバンクイネーブル信号
ＢＥ０が“Ｈ”レベルとなっているときのみプリチャー
ジ信号ＰＤＬ０が“Ｌ”レベルになるように制御してい
る。

【００４９】また、制御回路１１-0はバンク選択信号／
ＢＳ０が“Ｌ”レベルになっていてバンクＢ０が選択さ
れているときに、センスアンプイネーブルセット信号Ｓ
ＥＳが“Ｈ”レベルとなることでセンスアンプイネーブ
ル信号ＳＥ０を“Ｈ”レベルにセットするとともに、セ
ンスアンプイネーブルリセット信号ＳＥＲが“Ｈ”レベ
ルとなることでセンスアンプイネーブル信号ＳＥ０を
“Ｌ”レベルにリセットする。ただし、制御回路１１-0
はバンクイネーブル信号ＢＥ０が“Ｈ”レベルとなって
いるときにのみセンスアンプイネーブル信号ＳＥ０が
“Ｈ”レベルとなるように制御している。

【００５０】さらに、制御回路１１-0はバンク選択信号
／ＢＳ０が“Ｌ”レベルになっていてバンクＢ０が選択
されているときに、センスアンプイネーブル信号ＳＥ０
が“Ｈ”レベルになるのに先だってスイッチ制御信号Ｔ
Ｇ０を電位ＶＢｏｏｔに設定するとともに、センスアン
プ列３-0およびセンスアンプ列３-01 によるセンス動作
が完了してからスイッチ制御信号ＴＧ０を“Ｌ”レベル
に設定する。ただし、制御回路１１-0はバンクイネーブ
ル信号ＢＥ０が“Ｈ”レベルとなっているときにのみス
イッチ制御信号ＴＧ０が電位ＶＢｏｏｔとする。また、
制御回路１１-0は隣接バンクのバンクイネーブル信号が
“Ｈ”レベルから“Ｌ”レベルとなったとき、スイッチ
制御信号ＴＧ０を“Ｌ”レベルから電源電位Ｖｃｃに設
定する。

【００５１】制御回路１１-1〜１１-3も制御回路１１-0
と同様の構成であって、入力される信号の一部が異なる
だけである。例えば制御回路１１-1では、バンク選択信
号／ＢＳ０の代わりにバンク選択信号／ＢＳ１を用いる
点、および、バンクイネーブル信号ＢＥ０の代わりにバ
ンクイネーブル信号ＢＥ１を用いる点が相違している。
次に、オア（ＯＲ）ゲート１２-1はセンスアンプイネー
ブル信号ＳＥ０，ＳＥ１の論理和をとることでセンスア
ンプイネーブル信号ＳＥＯ１を生成する。同様に、オア
ゲート１２-2はセンスアンプイネーブル信号ＳＥ１，Ｓ
Ｅ２の論理和をとってセンスアンプイネーブル信号ＳＥ
１２を生成する。

【００５２】なお、以上説明したように、行デコーダお
よび制御回路をバンクイネーブル信号ＢＥ０〜ＢＥ２に
基づいて動作させているのは次のような理由によるもの
である。すなわち、半導体記憶装置内部で用いられてい
る各種信号のうち、特定のバンクが活性化状態にあるこ
とを示しているのはバンクイネーブル信号だけである。
つまり、バンクイネーブル信号以外の全ての信号は、次
に活性化すべきバンクを制御するためにそのレベルが切
り替わってしまうためである。

【００５３】次に、タイミング制御回路１３は行アドレ
ス活性化信号ＲＡＡまたは行アドレス非活性化信号ＲＡ
Ｄの何れかが“Ｈ”レベルである間、アドレスイネーブ
ル信号ＡＥを“Ｈ”レベルに維持する。また、タイミン
グ制御回路１３は行アドレス活性化信号ＲＡＡが“Ｈ”
レベルとなったのを契機に、バンクイネーブルセット信
号ＢＥＳ，プリチャージリセット信号ＰＲＲ，センスア
ンプイネーブルセット信号ＳＥＳを予め定められた順序
およびタイミングで生成する。さらに、タイミング制御
回路１３は行アドレス非活性化信号ＲＡＤが“Ｈ”レベ
ルとなったのを契機に、バンクイネーブルリセット信号
ＢＥＲ，プリチャージセット信号ＰＲＳ，センスアンプ
イネーブルリセット信号ＳＥＲを予め定められた順序お
よびタイミングで生成する。なお、これらのタイミング
については動作説明のところで詳しく説明する。

【００５４】以上のように、タイミング制御回路１３か
ら個々の制御回路およびバンクイネーブル信号生成回路
に対しては、バンク毎に個別に用意された制御信号を供
給するのではなく、１本化された制御信号（つまりプリ
チャージリセット信号ＰＲＲ，プリチャージセット信号
ＰＲＳ，センスアンプイネーブルセット信号ＳＥＳ，セ
ンスアンプイネーブルリセット信号ＳＥＲ，バンクイネ
ーブルセット信号ＢＥＳ，バンクイネーブルリセット信
号ＢＥＲ）を供給している。そして、どのバンクに対応
した制御回路／バンクイネーブル信号生成回路が制御信
号に従って動作すべきかをバンク選択信号／ＢＳ０〜／
ＢＳ１５で指定するようにしている。

【００５５】〔動作の説明（ＡＣＴコマンド→ＰＲＥコ
マンド）〕次に、上記構成による半導体記憶装置の動作
を説明する。まず最初に図４に示すタイミングチャート
を参照して、センスアンプ列を共有する隣接バンクに対
してＡＣＴコマンドが連続して発行されない通常動作の
場合について説明する。具体的には、バンクＢ１を活性
化させてメモリセルの読み出しを行ってから当該バンク
Ｂ１をプリチャージするまでの動作について述べる。な
お、初期状態として全てのバンクに係るバンクイネーブ
ル信号が何れも“Ｌ”レベルになっているとともに、バ
ンクＢ１内のビット線対がプリチャージされた状態にあ
ってプリチャージ信号ＰＤＬ１が“Ｈ”レベルになって
いるものとする。

【００５６】まず、バンクＢ１内の特定のワード線を指
定したＡＣＴコマンドが半導体記憶装置に入力される
と、当該指定に対応したアドレスが時刻ｔ１においてア
ドレス信号ＡＤＲとして供給されるようになる。このア
ドレス信号ＡＤＲにはバンクアドレスとしてバンクＢ１
を示す値“１”と上記ワード線に対応した行アドレスの
値が格納されている。その後、時刻ｔ２になるとＡＣＴ
コマンドに対応して行アドレス活性化信号ＲＡＡが立ち
上がって同時刻から一定期間だけ“Ｈ”レベルとなる。
これを受けてタイミング制御回路１３はアドレスイネー
ブル信号ＡＥを立ち上げて一定期間だけ“Ｈ”レベルに
する。

【００５７】その結果、バンクデコーダ７はアドレス信
号ＡＤＲに含まれているバンクアドレスの値“１”に従
ってバンク選択信号／ＢＳ１を“Ｌ”レベルにする。ま
た、行アドレスバッファ６はアドレス信号ＡＤＲに含ま
れている行アドレスを取り込み、これをバッファリング
してから行アドレス信号ＲＡとして出力する。その後、
時刻ｔ３でタイミング制御回路１３はプリチャージリセ
ット信号ＰＲＲを立ち上げて一定期間だけ“Ｈ”レベル
に保つ。

【００５８】こうしてプリチャージリセット信号ＰＲＲ
及びバンク選択信号／ＢＳ１がともに有効化されたこと
から、制御回路１１-1は内部のフリップフロップをリセ
ットする。これによって、それまで“Ｈ”レベルであっ
たプリチャージ信号ＰＤＬ１が“Ｌ”レベルになるはず
であるが、この時点では未だバンクイネーブル信号ＢＥ
１が“Ｌ”レベルであるため、プリチャージ信号ＰＤＬ
１は“Ｈ”レベルのままにされる。

【００５９】次に、時刻ｔ４でタイミング制御回路１３
はバンクイネーブルセット信号ＢＥＳを立ち上げて同時
刻から一定期間だけ“Ｈ”レベルに維持する。この時点
では、上述したようにバンク選択信号／ＢＳ１は有効化
されているため、バンクイネーブル信号生成回路１０-1
内のＳＲ・ＦＦがセットされてバンク活性化信号ＢＡ１
（図３参照）が“Ｈ”レベルとなる。また、このときに
は隣接するバンクＢ０，Ｂ２は何れも活性化されていな
いのでバンクイネーブル信号ＢＥ０，ＢＥ２はともに
“Ｌ”レベルである。したがって図３のノアゲート５７
の出力は“Ｈ”レベルであって、バンクイネーブル信号
ＢＥ１としてバンク活性化信号ＢＡ１のレベルである
“Ｈ”レベルがそのまま出力される。このため、上述し
たようにバンクイネーブル信号ＢＥ１が“Ｈ”レベルに
なったことでプリチャージ信号ＰＤＬ１が“Ｌ”レベル
となる。その結果、プリチャージ回路２-1a ，２-1b を
含めたバンクＢ１内の全てのプリチャージ回路が、それ
ぞれに対応するビット線対と切り離される。

【００６０】一方、バンクイネーブル信号ＢＥ１が
“Ｈ”レベルとなったことで、バンクイネーブル信号生
成回路１０-0ではノアゲート５７の出力が“Ｌ”レベル
となる。その結果、アンドゲート５８の出力が“Ｈ”レ
ベルに強制されてバンクイネーブル信号ＢＥ０は“Ｌ”
レベルとなる。同様の動作がバンクイネーブル信号生成
回路１０-2でも行われて、バンクイネーブル信号ＢＥ２
も“Ｌ”レベルとなる。こうしてバンクイネーブル信号
ＢＥ０，ＢＥ２が“Ｌ”レベルになると、制御回路１１
-0，１１-2はそれぞれスイッチ制御信号ＴＧ０，ＴＧ２
を電源電位Ｖｃｃから“Ｌ”レベルに落とす。

【００６１】もっとも、上述したようにバンクイネーブ
ル信号ＢＥ０，ＢＥ２は最初から“Ｌ”レベルであるこ
とを想定していたため、実際にはこれ以前からスイッチ
制御信号ＴＧ０，ＴＧ２は“Ｌ”レベルとなっている。
この結果、スイッチ５-0a ，５-0b ，５-2a ，５-2b が
何れもオフとなって、センスアンプ列３-0及びセンスア
ンプ列３-01 とバンクＢ０との間，センスアンプ列３-1
2 及びスイッチ５-2aに接続された図示しないセンスア
ンプ列とバンクＢ２との間が切り離される。

【００６２】他方、バンクイネーブル信号ＢＥ１が
“Ｈ”レベルとなったことで、制御回路１１-1は同時刻
ｔ４でスイッチ制御信号ＴＧ１を電源電位Ｖｃｃから電
位ＶＢｏｏｔまで上昇させてスイッチ５-1a およびスイ
ッチ５-1b を導通させる。また、同時刻ｔ４でバンクイ
ネーブル信号ＢＥ１が“Ｈ”レベルになったことで、行
デコーダ１-1はワード線ＷＬ１，…，ＷＬ１の中から行
アドレス信号ＲＡで指定されたワード線だけを活性化さ
せる。これによって、活性化されたワード線ＷＬ１の電
位が時刻ｔ５から立ち上がり始めて最終的には電位ＶＢ
ｏｏｔにまで電位が上昇する。

【００６３】こうしてワード線ＷＬ１の電位がが電位Ｖ
Ｂｏｏｔに立ち上がると、時刻ｔ６にてタイミング制御
回路１３はセンスアンプイネーブルセット信号ＳＥＳを
立ち上げて同時刻から一定期間だけ“Ｈ”レベルに維持
する。このときバンク選択信号／ＢＳ１およびバンクイ
ネーブル信号ＢＥ１が何れも有効化されているため、制
御回路１１-1は時刻ｔ７でセンスアンプイネーブル信号
ＳＥ１を“Ｈ”レベルにする。その結果、オアゲート１
２-1，１２-2によってセンスアンプイネーブル信号ＳＥ
０１およびＳＥ１２が何れも“Ｈ”レベルとなり、これ
ら信号で制御されるセンスアンプ列３-01 およびセンス
アンプ列３-12 が活性化される。

【００６４】これにより、これらセンスアンプ列を構成
しているセンスアンプ４-01 ，４-12 等はそれぞれビッ
ト線対ＢＬ１ａ，ＢＬ１ｂに載せられたメモリセルのデ
ータの電位を増幅して出力する。この後、図４には示し
ていないが半導体記憶装置の外部から列アドレスを指定
したコマンドが入力され、アドレス信号ＡＤＲに列アド
レスが与えられる。この結果、図示しない列デコーダが
入力された列アドレスをデコードし、ビット線対毎に設
けられた列選択スイッチ（図示省略）のうち当該列アド
レスに対応する列選択スイッチのみを導通させる。

【００６５】これにより、センスアンプ列３-01 ，３-1
2 を構成する何れかのセンスアンプの出力が選択され、
図示しないＩ／Ｏ線，データアンプ，出力バッファ，Ｉ
／Ｏパッド等を通じて半導体記憶装置外部へメモリセル
のデータが出力される。この後、時刻ｔ８でタイミング
制御回路１３がアドレスイネーブル信号ＡＥを“Ｌ”レ
ベルに戻すと、バンクデコーダ７はバンク選択信号／Ｂ
Ｓ１を無効化して“Ｌ”レベルにする。以上によって、
バンクＢ１からの読み出しシーケンスが終了したことに
なる。

【００６６】次に、以上の動作に引き続いてバンクＢ１
を非活性化するシーケンスに入る。まず、バンクＢ１を
指定したＰＲＥコマンドが半導体記憶装置に入力される
と、当該指定に対応したアドレスが時刻ｔ９でアドレス
信号ＡＤＲとして供給されるようになる。この後、時刻
ｔ１０になるとＰＲＥコマンドに対応して行アドレス非
活性化信号ＲＡＤが立ち上がって同時刻から一定期間だ
け“Ｈ”レベルとなる。これを受けてタイミング制御回
路１３がアドレスイネーブル信号ＡＥを立ち上げると、
バンクデコーダ７がアドレス信号ＡＤＲに含まれている
プリチャージバンクアドレスに従ってバンク選択信号／
ＢＳ１を“Ｌ”レベルにする。

【００６７】次に、時刻ｔ１１になると、タイミング制
御回路１３はバンクイネーブルリセット信号ＢＥＲを立
ち上げて同時刻から一定期間だけ“Ｈ”レベルに維持す
る。このとき、バンク選択信号／ＢＳ１は有効化されて
いるため、バンクイネーブル信号生成回路１０-1では内
部のＳＲ・ＦＦがリセットされてバンク活性化信号ＢＡ
１が“Ｌ”レベルとなる。このため、隣接バンクに対応
したバンクイネーブル信号ＢＥ０，ＢＥ２のレベルに依
存することなくバンクイネーブル信号ＢＥ１が“Ｌ”レ
ベルになる。これにより、制御回路１１-1はスイッチ制
御信号ＴＧ１を電位ＶＢｏｏｔから電源電位Ｖｃｃに下
げてスイッチ５-1a ，５-1b 等を非導通状態にするた
め、バンクＢ１内のビット線対とセンスアンプ列３-0
1，３-12を構成する各センスアンプとの間が切り離され
る。

【００６８】また、バンクイネーブル信号ＢＥ１が
“Ｌ”レベルとなったことで、制御回路１１-1は同時刻
ｔ１１でセンスアンプイネーブル信号ＳＥ１を“Ｌ”レ
ベルにする。このとき、センスアンプイネーブル信号Ｓ
Ｅ０，ＳＥ２は何れも“Ｌ”レベルであるため、センス
アンプイネーブル信号ＳＥ０１，ＳＥ１２が何れも
“Ｌ”レベルとなって、センスアンプ列３-01，３-12を
構成する全てのセンスアンプが非活性化状態になる。ま
た、制御回路１１-1は同時刻ｔ１１でプリチャージ信号
ＰＤＬ１を“Ｈ”レベルにするため、バンクＢ１内の例
えばプリチャージ回路２-1a ，２-1b はそれぞれビット
線対ＢＬ１ａ，ＢＬ１ｂを電位ＨＶＣＣにプリチャージ
する。

【００６９】また、バンクイネーブル信号ＢＥ１が
“Ｌ”レベルとなったことで、行デコーダ１-1は行アド
レスＲＡで指定されたワード線を非活性化させる。この
ため、時刻ｔ１２になるとそれまで活性化されていたワ
ード線ＷＬ１が電位ＶＢｏｏｔから立ち下がり始めて最
終的には“Ｌ”レベルとなる。なお、バンクイネーブル
信号ＢＥ１が“Ｌ”レベルになることで、バンクイネー
ブル信号生成回路１１-0，１１-2ではノアゲート５７の
出力が“Ｈ”レベルに戻り、ＳＲ・ＦＦの出力がそのま
まバンクイネーブル信号ＢＥ０，ＢＥ２として出力可能
な状態となる。さらに、制御回路１１-0，１１-2はバン
クイネーブル信号ＢＥ１が“Ｌ”レベルとなったこと
で、それぞれスイッチ制御信号ＴＧ０，ＴＧ２を“Ｌ”
レベルから電源電位Ｖｃｃに戻す。

【００７０】この後、時刻ｔ１３になるとタイミング制
御回路１３はセンスアンプイネーブルリセット信号ＳＥ
Ｒを立ち上げて同時刻から一定期間だけ“Ｈ”レベルに
する。このときバンク選択信号／ＢＳ１が有効化されて
いるので、制御回路１１-1はセンスアンプイネーブル信
号ＳＥ１を“Ｌ”レベルにするところであるが、上述し
たようにバンクイネーブル信号ＢＥ１が時刻ｔ１１で
“Ｌ”レベルとなっているため、センスアンプイネーブ
ル信号ＳＥ１もこの時点で既に“Ｌ”レベルとなってい
る。

【００７１】次いで、タイミング制御回路１３は時刻ｔ
１４でプリチャージセット信号ＰＲＳを立ち上げて同時
刻から一定期間だけ“Ｈ”レベルにする。これにより、
制御回路１１-1はプリチャージ信号ＰＤＬ１を立ち上げ
て“Ｈ”レベルとするところであるが、上述したように
バンクイネーブル信号ＢＥ１が時刻ｔ１１で“Ｌ”レベ
ルとなっているため、プリチャージ信号ＰＤＬ１はこの
時点で既に“Ｈ”レベルとなっている。この後、時刻ｔ
１５でタイミング制御回路１３がアドレスイネーブル信
号ＡＥを“Ｌ”レベルに戻すと、バンクデコーダ７はバ
ンク選択信号／ＢＳ１を無効化する。こうしてバンクＢ
１のプリチャージシーケンスが終了したことになる。な
お、当然ながらバンクＢ１上の読み出し対象メモリセル
に対して再書き込み動作が行われることになるが、本発
明の特徴部分とは直接の関連性がないためここでは説明
を省略する。

【００７２】〔動作の説明（ＡＣＴコマンド→ＡＣＴコ
マンド）〕次に、図５に示すタイミングチャートを参照
して、センスアンプ列を共有する隣接バンクに対してＡ
ＣＴコマンドが連続して発行される場合について説明す
る。具体的には、バンクＢ１がＡＣＴコマンドで活性化
されてからＰＲＥコマンドで非活性化されるまでの間
に、隣接するバンクＢ０に対して新たにＡＣＴコマンド
が入力された場合を想定する。なお、図５において時刻
ｔ１〜ｔ８までの信号波形は図４と全く同じになってい
る。また、図５では図４に示していた信号のうち、以下
の説明に必要とされない信号の波形の図示を適宜省略し
てある。

【００７３】この場合、先に入力されたバンクＢ１指定
のＡＣＴコマンドに引き続いてバンクＢ０内の特定の行
アドレスを指定したＡＣＴコマンドが入力される。これ
により、図４に示した時刻ｔ１〜ｔ４におけるのと同様
の動作がなされ、図４に示した時刻ｔ８〜時刻ｔ９の間
において次のような動作が行われる。なお、図４に示し
ていなかった信号について時刻ｔ８におけるレベルを説
明しておく。上述したように、バンクＢ０，Ｂ２に対し
てはコマンドが全く発行されていないため、バンク選択
信号／ＢＳ０は“Ｈ”レベルである。また、これらバン
クは何れも活性化状態でなくプリチャージされた状態で
あることを想定しているため、ワード線ＷＬ０及びセン
スアンプイネーブル信号ＳＥ０は何れも活性化されてお
らず“Ｌ”レベルのままであり、プリチャージ信号ＰＤ
Ｌ０，ＰＤＬ２は何れも“Ｈ”レベルである。

【００７４】さて、まず時刻ｔ８１においてＡＣＴコマ
ンドで指定されたアドレスがアドレス信号ＡＤＲとして
供給される。その後、時刻ｔ８２になると行アドレス活
性化信号ＲＡＡが立ち上がるとともに、タイミング制御
回路１３はアドレスイネーブル信号ＡＥを立ち上げる。
これにより、バンクデコーダ７はアドレス信号ＡＤＲに
含まれているバンクアドレスの値“０”に応じてバンク
選択信号／ＢＳ０を有効化する。また、行アドレスバッ
ファ６はアドレス信号ＡＤＲに含まれている行アドレス
をバッファリングして行アドレス信号ＲＡとして出力す
る。

【００７５】次に、時刻ｔ８３でタイミング制御回路１
３がプリチャージリセット信号ＰＲＲを立ち上げる。こ
の時点でバンク選択信号／ＢＳ０は有効化されている。
このため、隣接するバンクＢ１が活性化されていなけれ
ば、制御回路１１-0はバンクイネーブル信号ＢＥ０が立
ち上がった時点でそれまで“Ｈ”レベルであったプリチ
ャージ信号ＰＤＬ０を“Ｌ”レベルにするはずである。
しかしながら、ここでは先にバンクＢ１が活性化されて
おり、時刻ｔ４でバンクイネーブル信号ＢＥ１が立ち上
がったことで、バンクイネーブル信号生成回路１０-0で
はノアゲート５７の出力が“Ｌ”レベルとなって、バン
ク活性化信号ＢＡ１のレベルに依らず強制的にバンクイ
ネーブル信号ＢＥ０を“Ｌ”レベルとしている。このた
め、制御回路１１-0はプリチャージ信号ＰＤＬ０を
“Ｌ”レベルにせず“Ｈ”レベルのままとする。

【００７６】次に、時刻ｔ８４でタイミング制御回路１
３はバンクイネーブルセット信号ＢＥＳを立ち上げる。
この時点でもバンク選択信号／ＢＳ０は有効化されてい
るため、バンクイネーブル信号生成回路１０-0は内部の
ＳＲ・ＦＦをセットしてバンク活性化信号ＢＡ０を
“Ｈ”レベルにする。しかしながら、いま述べたように
バンク活性化信号ＢＡ０が“Ｈ”レベルとなっているに
も拘わらず、バンクイネーブル信号ＢＥ０は“Ｌ”レベ
ルのままとなる。このため、行デコーダ１-0はワード線
ＷＬ０，…，ＷＬ０の何れをも活性化させることはな
い。

【００７７】また、タイミング制御回路１３は、隣接す
るバンクＢ１が活性化されていなければスイッチ制御信
号ＴＧ０を立ち上げてスイッチ５-0a およびスイッチ５
-0bを導通状態にするはずである。しかし、ここでもバ
ンクイネーブル信号ＢＥ０が“Ｌ”レベルであるため、
タイミング制御回路１３はスイッチ制御信号ＴＧ０を活
性化させず“Ｌ”レベルのままとする。このため、図５
には特に示していないがビット線対ＢＬ０ａ，ＢＬ０ｂ
の電位に変化はなく、プリチャージされたままの状態と
なる。

【００７８】この後、時刻ｔ８６になるとタイミング制
御回路１３はセンスアンプイネーブルセット信号ＳＥＳ
を立ち上げる。この時点でもバンク選択信号／ＢＳ０は
有効化されているため、隣接するバンクＢ１が活性化さ
れていなければ、制御回路１１-0はセンスアンプイネー
ブル信号ＳＥ０を“Ｈ”レベルにするはずである。とこ
ろが、ここでもバンクイネーブル信号ＢＥ０が“Ｌ”レ
ベルとなっていることから、制御回路１１-0はセンスア
ンプイネーブル信号ＳＥ０を“Ｌ”レベルのままとす
る。このため、センスアンプ列３-0を構成する何れのセ
ンスアンプも活性化されることはない。もっとも、オア
ゲート１２-1によってセンスアンプイネーブル信号ＳＥ
０１は“Ｈ”レベルとなるため、センスアンプ列３-01
は活性化されたままであって、引き続きバンクＢ１にお
けるセンス動作に使用される。

【００７９】なお、この後に列アドレスを指定したコマ
ンドが入力されて半導体記憶装置外部への出力動作がな
されるが、バンクＢ０そのものが活性化されていないた
め出力動作は意味のないものとなる。また、通常であれ
ばセンス動作に随伴して再書き込み動作が行われるはず
であるが、バンクＢ０内のワード線ＷＬ０が何れも活性
化されていないため、メモリセルへの書き込み動作がな
されることはなく、従来のようにバンクＢ０内のメモリ
セルのデータが破壊されることはない。この後、時刻ｔ
８８でタイミング制御回路１３がアドレスイネーブル信
号ＡＥを“Ｌ”レベルに戻すことで、バンクデコーダ７
はバンク選択信号／ＢＳ０を無効化させる。ちなみに、
上述した説明ではコマンドの誤指定等でＡＣＴコマンド
が連続して入力される場合であったが、電源投入時の場
合も同様であって、隣接するバンクの個々のバンクイネ
ーブル信号生成回路においてＳＲ・ＦＦが同時にセット
されると上述したような動作となる。

【００８０】以上のように本実施形態では、活性化させ
ようとしている着目バンクとセンスアンプ列を共有して
いる隣接バンクが既に活性化されている場合、着目バン
クのバンクイネーブル信号が有効化されないようにし
て、着目バンクと隣接バンクが同時に活性化されないよ
うにしている。換言すれば、異なるバンクに対して順次
活性化の指示があった場合には、先に活性化を指示され
たバンクが優先的に活性化され、後続のバンクが活性化
されることはない。このため、コマンドの誤指定などに
起因して、隣接するバンクのワード線が同時に活性化さ
れてしまってメモリセルのデータが破壊されてしまうこ
とが無くなって、データの保全性および信頼性を向上さ
せることができる。

【００８１】また、活性化されたバンクに対応するスイ
ッチ制御信号ＴＧだけを有効化させているため、スイッ
チ制御信号ＴＧの生成を行う制御回路内の回路部分を動
作させずに済むため、その分だけ消費電流を低減させる
ことができる。同様にして、実際に活性化されたバンク
に対応するセンスアンプ列だけを活性化させているた
め、その分だけ消費電流を低減させることができる。例
えば、バンクＢ０，Ｂ１を同時に活性化させた場合には
センスアンプ列３-0，３-01，３-12が活性化されるが、
本実施形態によればセンスアンプ列３-0を活性化させず
に済む。これらによって、消費電流の増大に起因して電
源投入時に電源が立ち上がらないといったことも無くな
る。

【００８２】また、本実施形態では、行デコーダ，セン
スアンプ列及びプリチャージ回路の近端に配置されたバ
ンクイネーブル信号生成回路１０-0〜１０-2および制御
回路１１-0〜１１-2で上述した制御を行っている。ま
た、バンクイネーブル信号生成回路１０-0〜１０-2で
は、隣接バンクが活性化されているときにバンク活性化
信号ＢＡ１を無効化するための論理を当該回路の出力側
に入れている。こうした構成とすることで、行デコー
ダ，センスアンプ列及びプリチャージ回路から離れたと
ころで上述した制御を行う場合に比べてスピード的に有
利になる。

【００８３】なお、上述した説明では半導体記憶装置が
１６個のバンクで構成されることを想定していたが、バ
ンク数が任意であって良いのはもちろんである。また、
上述した説明では、隣接する２個のバンク間でセンスア
ンプ列を共有していたが、要するに複数のバンク間でセ
ンスアンプ列が共有されていれば良い。さらに、上述し
た説明では、各バンクについてセンスアンプ列を両脇に
設けていたが、本発明はこうした構成に限定的に適用さ
れるものではない。

【００８４】

【発明の効果】以上説明したように、本発明ではセンス
アンプ等のセンス手段をバンク間で共有する構成を採用
した半導体記憶装置において、バンクの活性化が指示さ
れたときに、当該バンクとセンス手段を共有している他
のバンクのうちの何れか一つでも活性化されていれば、
バンクイネーブル信号を無効化して当該バンクを活性状
態にすることなく非活性状態のままとしている。これに
より、センス手段を共有するバンクが同時に活性化され
ることはなくなり、バンクイネーブル信号の有効化に伴
って活性化される回路各部もバンク間で同時に活性化さ
れなくなってそれだけ消費電流を低減させることができ
る。しかも、既に活性化されているバンクをプリチャー
ジ状態にした後に、活性化しようとしているバンクを活
性化させるような場合に比べても消費電流を少なくする
ことができるほか、先に活性化されたバンクを活性状態
のまま保持できることからページアクセスが可能であっ
て、それだけ半導体記憶装置の性能を向上させることが
できる。

【００８５】また、請求項２記載の発明では、行デコー
ド手段が自身に対応するバンクのバンクイネーブル信号
が無効化されているときに当該バンク内のワード線を活
性化させないようにしている。これにより、間違った順
序でコマンドを発行してしまったような場合にも、セン
ス手段を共有しているバンク内のワード線が同時に活性
化されることがなくなる。このため、後から活性化され
たバンク内のメモリセルのデータが破壊されるのを防止
することが可能であって、半導体記憶装置に記憶された
データの保全性および信頼性を高められる。また、請求
項３記載の発明では、活性化しようとしているバンクの
バンクイネーブル信号が無効化されていれば、当該バン
クに対応したプリチャージ手段によるプリチャージ動作
を行わせないようにしている。これにより、本来必要と
していないプリチャージ動作を行う必要がなくなるので
消費電流の増加を抑えることができる。

【００８６】また、請求項４記載の発明では、活性化し
ようとしているバンクのバンクイネーブル信号が無効化
されていれば、当該バンクに対応したプリチャージ手段
とセンス手段の間に設けられたスイッチ手段を切断して
いる。ここで、スイッチ手段を接続させたときにおける
制御手段やスイッチ手段の電流消費は大きいためが、以
上のようにすることで動作するスイッチ手段の数を減ら
すことができるため、これら手段において大電流が消費
されるのを阻止することができる。また、請求項５記載
の発明では、活性化しようとしているバンクのバンクイ
ネーブル信号が無効化されていれば、当該バンクに対応
したセンス手段へ供給するセンスアンプイネーブル信号
を無効化するようにしている。ここで、センス手段は、
自身を共有しているバンクに対応するセンスアンプイネ
ーブル信号が何れも無効化されていれば非活性化され
る。したがって、何れか一つのバンクに対応するセンス
手段だけが活性化されることになり、複数のバンクに対
応するセンス手段が同時に活性化された場合に比較して
消費電流を減らすことができる。

【００８７】さらに、これら請求項３〜５の何れかの項
記載の発明によれば、消費電流を低減させることが可能
であることから、電源投入時の不安定さなどによって複
数のバンクが同時に活性化されたときに電源が立ち上が
らなくなるといったことも無くなる。また、請求項６記
載の発明では、バンクイネーブル信号を無効化するため
の論理回路を制御手段の最終段近端に設けるようにして
いる。これにより、行デコード手段，センス手段，プリ
チャージ手段などから離れたところでバンクイネーブル
信号の有効化／無効化を制御するように構成した場合に
比べて、スピードロスを低減させることが可能となる。

【図面の簡単な説明】

【図１】 本発明の一実施形態による半導体記憶装置
の構成を示したブロック図である。

【図２】 同実施形態による半導体記憶装置の構成要
素であるスイッチ及びプリチャージ回路の詳細構成を示
した回路図である。

【図３】 同実施形態による半導体記憶装置の構成要
素であるバンクイネーブル信号生成回路の詳細構成を示
した回路図である。

【図４】 同実施形態による半導体記憶装置の通常動
作を示したタイミングチャートである。

【図５】 同実施形態による半導体記憶装置におい
て、ＡＣＴコマンドが連続して入力されたときの動作を
示したタイミングチャートである。

【図６】 従来技術による半導体記憶装置の概略構成
を示したブロック図である。

【符号の説明】

１-0〜１-2 行デコーダ ２-0a，２-0b，２-1a，２-1b，２-2a，２-2b プリチャ
ージ回路 ３-0，３-01，３-12 センスアンプ列 ４-0，４-01，４-12 センスアンプ ５-0a，５-0b，５-1a，５-1b，５-2a，５-2b スイッチ １０-0〜１０-2 バンクイネーブル信号生成回路 １１-0〜１１-2 制御回路 １３ タイミング制御回路 ＢＥＲ バンクイネーブルリセット信号 ＢＥＳ バンクイネーブルセット信号 ＢＥ０〜ＢＥ２ バンクイネーブル信号 ＢＬ０ａ，ＢＬ０ｂ，ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，
ＢＬ２ｂ ビット線対 Ｂ０〜Ｂ２ バンク ＰＤＬ０〜ＰＤＬ２ プリチャージ信号 ＲＡＡ 行アドレス活性化信号 ＲＡＤ 行アドレス非活性化信号 ＳＥ０〜ＳＥ２ センスアンプイネーブル信号 ＴＧ０〜ＴＧ２ スイッチ制御信号 ＷＬ０〜ＷＬ２ ワード線

フロントページの続き (56)参考文献 特開 平３−241589（ＪＰ，Ａ) 特開 平11−45205（ＪＰ，Ａ) 特開 平11−162161（ＪＰ，Ａ) 特開 平９−219091（ＪＰ，Ａ) 特開 平９−288888（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/401 - 11/4099

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 独立して動作するバンク内のメモリセル
   に保持されたデータをセンスするセンス手段をバンク間
   で共有した半導体記憶装置において、外部から供給されるバンクアドレスをデコードして、前
   記バンクを指定するためのバンク選択信号を各バンクに
   ついて生成するバンクデコード手段と、 バンク毎に設けられ、対応する バンクの活性化が指示さ
   れたときに、該活性化すべきバンクとの間で前記センス
   手段を共有している他のバンクのうちの何れか一つでも
   活性化されていれば、前記活性化すべきバンクを活性化
   させるためのバンクイネーブル信号を無効化して、該バ
   ンクを活性状態にすることなく非活性状態とするととも
   に、各バンクに共通のタイミング信号，対応するバンク
   について生成された前記バンク選択信号，および前記他
   のバンクについて生成された前記バンクイネーブル信号
   に基づいて、前記メモリセルへのアクセスに用いるバン
   ク固有のタイミング信号を生成する制御手段とを具備し
   たことを特徴とする半導体記憶装置。
2. 【請求項２】 外部から供給される行アドレスをデコ
   ードして前記バンク内のワード線を活性化させる行デコ
   ード手段が前記バンク毎に設けられ、 前記行デコード手段は、自身に対応するバンクの前記バ
   ンクイネーブル信号が無効化されているときに、該バン
   ク内のワード線を活性化させないことを特徴とする請求
   項１記載の半導体記憶装置。
3. 【請求項３】 前記バンク内のビット線対をプリチャ
   ージするプリチャージ手段が前記バンク毎に設けられ、 前記制御手段は、前記活性化すべきバンクの前記バンク
   イネーブル信号が無効化されているときに、該バンクに
   対応する前記プリチャージ手段へ前記ビット線対のプリ
   チャージを指示するためのプリチャージ信号を無効化す
   ることを特徴とする請求項１又は２記載の半導体記憶装
   置。
4. 【請求項４】 前記バンク内のビット線対をプリチャ
   ージするために前記バンク毎に設けられたプリチャージ
   手段と前記センス手段との間を接続又は切断するスイッ
   チ手段を有し、 前記制御手段は、前記活性化すべきバンクの前記バンク
   イネーブル信号が無効化されているときに、該バンクに
   対応する前記プリチャージ手段に接続された前記スイッ
   チ手段を切断することを特徴とする請求項１〜３の何れ
   かの項記載の半導体記憶装置。
5. 【請求項５】 前記制御手段は、前記活性化すべきバ
   ンクに対応した前記センス手段を活性化させるためのセ
   ンスアンプイネーブル信号を発生させる際に、該バンク
   の前記バンクイネーブル信号が無効化されていれば、該
   バンクに対応する前記センスアンプイネーブル信号を無
   効化し、 前記センス手段は、該センス手段を共有しているバンク
   に対応する前記センスアンプイネーブル信号の何れかが
   有効化されていれば活性化されるように構成されている
   ことを特徴とする請求項１〜４の何れかの項記載の半導
   体記憶装置。
6. 【請求項６】 前記制御手段は、前記バンクイネーブ
   ル信号を無効化するための論理回路を自身の最終段近端
   に設けていることを特徴とする請求項１〜５の何れかの
   項記載の半導体記憶装置。