JPH04298883A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH04298883A JPH04298883A JP3086247A JP8624791A JPH04298883A JP H04298883 A JPH04298883 A JP H04298883A JP 3086247 A JP3086247 A JP 3086247A JP 8624791 A JP8624791 A JP 8624791A JP H04298883 A JPH04298883 A JP H04298883A
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- sense amplifier
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Links
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- 230000004913 activation Effects 0.000 claims description 19
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- 230000004044 response Effects 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 abstract description 6
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- 230000009467 reduction Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は複数の入出力ポートを有
する半導体記憶回路に関し、特に、メモリセルマトリク
ス１行分のメモリキャパシタにデータを同時に書き込み
可能な半導体記憶回路に関する。
する半導体記憶回路に関し、特に、メモリセルマトリク
ス１行分のメモリキャパシタにデータを同時に書き込み
可能な半導体記憶回路に関する。
【０００２】
【従来の技術】近年、シリアルアクセス可能な画像用半
導体メモリでは、大容量／多ビット化が進むにつれ多機
能化が要求されてきている。特にメモリセルマトリクス
１行分のメモリキャパシタ（以下、メモリセルと記す）
について、すでに記憶された情報をクリア、すなわち高
レベルか低レベルの同一の情報を同時に書き込む動作（
以下、フラッシュライト動作と記す）や、複数の入出力
ポートのうち必要な入出力ポートのみ書き込みを可能と
する動作（以下、ライトパービット動作と記す）は、画
像用半導体メモリでは、必須機能となりつつある。
導体メモリでは、大容量／多ビット化が進むにつれ多機
能化が要求されてきている。特にメモリセルマトリクス
１行分のメモリキャパシタ（以下、メモリセルと記す）
について、すでに記憶された情報をクリア、すなわち高
レベルか低レベルの同一の情報を同時に書き込む動作（
以下、フラッシュライト動作と記す）や、複数の入出力
ポートのうち必要な入出力ポートのみ書き込みを可能と
する動作（以下、ライトパービット動作と記す）は、画
像用半導体メモリでは、必須機能となりつつある。
【０００３】従来、複数の入出力ポートを有する半導体
メモリで、ライトパービット動作可能なフラッシュライ
ト動作を実現するための回路は、図３に示すように入出
力ポート１用の複数のディジット線対Ｄ１１，Ｄ１１（
オーハ゛ーライン）〜Ｄ１Ｎ，Ｄ１Ｎ（オーハ゛ーライ
ン）と、入出力ポート２用の複数のディジット線対Ｄ２
１，Ｄ２１（オーハ゛ーライン）〜Ｄ２Ｎ，Ｄ２Ｎ（オ
ーハ゛ーライン）と、メモリセルＣ１〜Ｃ８と、メモリ
セルデータをディジット線に供給するデータトランスフ
ァトランジスタＱ２５〜Ｑ３２と、ディジット線対の微
小電位差を増幅するセンスアンプ回路ＡＭ１〜ＡＭ４（
トランジスタ）Ｑ９〜Ｑ２４で構成されている）と、そ
のセンスアンプ回路ＡＭ１〜ＡＭ４の活性化信号を発生
するセンスアンプ制御回路３００と、フラッシュライト
データを供給するフラッシュライト共通データ線ＤＡ１
，ＤＡ１（オーハ゛ーライン），ＤＡ２，ＤＡ２（オー
ハ゛ーライン）と、フラッシュライト共通データ線のデ
ータをディジット線Ｄ１１〜Ｄ２Ｎ（オーハ゛ーライン
）に供給するフラッシュライト用データトランスファト
ランジスタＱ１〜Ｑ８で構成されている。
メモリで、ライトパービット動作可能なフラッシュライ
ト動作を実現するための回路は、図３に示すように入出
力ポート１用の複数のディジット線対Ｄ１１，Ｄ１１（
オーハ゛ーライン）〜Ｄ１Ｎ，Ｄ１Ｎ（オーハ゛ーライ
ン）と、入出力ポート２用の複数のディジット線対Ｄ２
１，Ｄ２１（オーハ゛ーライン）〜Ｄ２Ｎ，Ｄ２Ｎ（オ
ーハ゛ーライン）と、メモリセルＣ１〜Ｃ８と、メモリ
セルデータをディジット線に供給するデータトランスフ
ァトランジスタＱ２５〜Ｑ３２と、ディジット線対の微
小電位差を増幅するセンスアンプ回路ＡＭ１〜ＡＭ４（
トランジスタ）Ｑ９〜Ｑ２４で構成されている）と、そ
のセンスアンプ回路ＡＭ１〜ＡＭ４の活性化信号を発生
するセンスアンプ制御回路３００と、フラッシュライト
データを供給するフラッシュライト共通データ線ＤＡ１
，ＤＡ１（オーハ゛ーライン），ＤＡ２，ＤＡ２（オー
ハ゛ーライン）と、フラッシュライト共通データ線のデ
ータをディジット線Ｄ１１〜Ｄ２Ｎ（オーハ゛ーライン
）に供給するフラッシュライト用データトランスファト
ランジスタＱ１〜Ｑ８で構成されている。
【０００４】次に、従来例のフラッシュライト動作を入
出力ポート１のメモリセルＣ１，Ｃ２に高レベル情報を
書き込み、入出力ポート２のメモリセルＣ３，Ｃ４はラ
イトパービット動作によりフラッシュライト動作しない
場合について、図４のタイミングチャートを参照して説
明する。
出力ポート１のメモリセルＣ１，Ｃ２に高レベル情報を
書き込み、入出力ポート２のメモリセルＣ３，Ｃ４はラ
イトパービット動作によりフラッシュライト動作しない
場合について、図４のタイミングチャートを参照して説
明する。
【０００５】最初に、ディジット線対Ｄ１１，Ｄ１１（
オーハ゛ーライン）〜Ｄ１Ｎ，Ｄ１Ｎ（オーハ゛ーライ
ン）、Ｄ２１，Ｄ２１（オーハ゛ーライン）〜Ｄ２Ｎ，
Ｄ２Ｎ（オーハ゛ーライン）およびセンスアンプ活性化
信号ＳＡ１，ＳＡ２はプリチャージ動作により中間電位
Ｖ０（１／２ＶＣＣ）にしておく。またセル対極プレー
トＣＰは中間電位Ｖ０を保持している。
オーハ゛ーライン）〜Ｄ１Ｎ，Ｄ１Ｎ（オーハ゛ーライ
ン）、Ｄ２１，Ｄ２１（オーハ゛ーライン）〜Ｄ２Ｎ，
Ｄ２Ｎ（オーハ゛ーライン）およびセンスアンプ活性化
信号ＳＡ１，ＳＡ２はプリチャージ動作により中間電位
Ｖ０（１／２ＶＣＣ）にしておく。またセル対極プレー
トＣＰは中間電位Ｖ０を保持している。
【０００６】以上のプリチャージ動作の後、時刻ｔ１に
ワード線ＷＬ１を高レベルとして、トランジスタＱ２５
〜Ｑ２８をオンにし、メモリセルデータをディジット線
対Ｄ１１，Ｄ１１（オーハ゛ーライン）〜Ｄ１Ｎ，Ｄ１
Ｎ（オーハ゛ーライン）、Ｄ２１，Ｄ２１（オーハ゛ー
ライン）〜Ｄ２Ｎ，Ｄ２Ｎ（オーハ゛ーライン）にデー
タ転送する。この場合、メモリセルＣ１，Ｃ２のデータ
は低レベル、メモリセルＣ３，Ｃ４のデータは高レベル
となっているので、ディジット線Ｄ１１（オーハ゛ーラ
イン），Ｄ１Ｎ（オーハ゛ーライン）の最終電位は、中
間電位Ｖ０より数十（ｍＶ）低い電位Ｖ１に、ディジッ
ト線Ｄ２１（オーハ゛ーライン），Ｄ２Ｎ（オーハ゛ー
ライン）の最終電位は中間電位Ｖ０より数十（ｍＶ）高
い電位Ｖ２になる。次に、これらのディジット線Ｄ１１
（オーハ゛ーライン），Ｄ１Ｎ（オーハ゛ーライン），
Ｄ２１（オーハ゛ーライン），Ｄ２Ｎ（オーハ゛ーライ
ン）の最終電位が十分に確定した時刻ｔ２にフラッシュ
ライト用データトランジスタの活性化信号であるφ１を
高レベルとし、一方、活性化信号φ２はライトパービッ
ト動作により入出力ポート２のフラッシュライト動作を
停止させるために低レベルのままとする。この場合、フ
ラッシュライト共通データ線ＤＡ１，ＤＡ２は高レベル
、ＤＡ１（オーハ゛ーライン）、ＤＡ２（オーハ゛ーラ
イン）は低レベルとなっているので、入出力ポート１の
ディジット線Ｄ１１（オーハ゛ーライン），Ｄ１Ｎ（オ
ーハ゛ーライン）が高レベル、ディジット線Ｄ１１，Ｄ
１Ｎが低レベルになる。これにより、図３中の電流経路
３０１及び３０２によりセンスアンプ活性化信号ＳＡ１
，ＳＡ２が擬似的に活性化され、入出力ポート１のセン
スアンプ回路Ｑ９〜Ｑ１２，Ｑ１３〜Ｑ１６はトランジ
スタＱ１０，Ｑ１１，Ｑ１４，Ｑ１５がオンし、トラン
ジスタＱ９，Ｑ１２，Ｑ１３，Ｑ１６がオフしてフラッ
シュライトデータが確定する。
ワード線ＷＬ１を高レベルとして、トランジスタＱ２５
〜Ｑ２８をオンにし、メモリセルデータをディジット線
対Ｄ１１，Ｄ１１（オーハ゛ーライン）〜Ｄ１Ｎ，Ｄ１
Ｎ（オーハ゛ーライン）、Ｄ２１，Ｄ２１（オーハ゛ー
ライン）〜Ｄ２Ｎ，Ｄ２Ｎ（オーハ゛ーライン）にデー
タ転送する。この場合、メモリセルＣ１，Ｃ２のデータ
は低レベル、メモリセルＣ３，Ｃ４のデータは高レベル
となっているので、ディジット線Ｄ１１（オーハ゛ーラ
イン），Ｄ１Ｎ（オーハ゛ーライン）の最終電位は、中
間電位Ｖ０より数十（ｍＶ）低い電位Ｖ１に、ディジッ
ト線Ｄ２１（オーハ゛ーライン），Ｄ２Ｎ（オーハ゛ー
ライン）の最終電位は中間電位Ｖ０より数十（ｍＶ）高
い電位Ｖ２になる。次に、これらのディジット線Ｄ１１
（オーハ゛ーライン），Ｄ１Ｎ（オーハ゛ーライン），
Ｄ２１（オーハ゛ーライン），Ｄ２Ｎ（オーハ゛ーライ
ン）の最終電位が十分に確定した時刻ｔ２にフラッシュ
ライト用データトランジスタの活性化信号であるφ１を
高レベルとし、一方、活性化信号φ２はライトパービッ
ト動作により入出力ポート２のフラッシュライト動作を
停止させるために低レベルのままとする。この場合、フ
ラッシュライト共通データ線ＤＡ１，ＤＡ２は高レベル
、ＤＡ１（オーハ゛ーライン）、ＤＡ２（オーハ゛ーラ
イン）は低レベルとなっているので、入出力ポート１の
ディジット線Ｄ１１（オーハ゛ーライン），Ｄ１Ｎ（オ
ーハ゛ーライン）が高レベル、ディジット線Ｄ１１，Ｄ
１Ｎが低レベルになる。これにより、図３中の電流経路
３０１及び３０２によりセンスアンプ活性化信号ＳＡ１
，ＳＡ２が擬似的に活性化され、入出力ポート１のセン
スアンプ回路Ｑ９〜Ｑ１２，Ｑ１３〜Ｑ１６はトランジ
スタＱ１０，Ｑ１１，Ｑ１４，Ｑ１５がオンし、トラン
ジスタＱ９，Ｑ１２，Ｑ１３，Ｑ１６がオフしてフラッ
シュライトデータが確定する。
【０００７】一方、ライトパービット動作によってフラ
ッシュライト動作させない入出力ポート２においては、
上述したセンスアンプ活性化信号ＳＡ１，ＳＡ２が擬似
的に活性化し、入出力ポート２のセンスアンプ回路Ｑ１
７〜Ｑ２０，Ｑ２１〜Ｑ２４が活性化するので、ディジ
ット線対Ｄ２１，Ｄ２１（オーハ゛ーライン）及びＤ２
Ｎ，Ｄ２Ｎ（オーハ゛ーライン）間の差電位をそのまま
増幅し、ディジット線Ｄ２１（オーハ゛ーライン），Ｄ
２Ｎ（オーハ゛ーライン）は高レベルに、ディジット線
Ｄ２１，Ｄ２Ｎは低レベルにデータが確定される。
ッシュライト動作させない入出力ポート２においては、
上述したセンスアンプ活性化信号ＳＡ１，ＳＡ２が擬似
的に活性化し、入出力ポート２のセンスアンプ回路Ｑ１
７〜Ｑ２０，Ｑ２１〜Ｑ２４が活性化するので、ディジ
ット線対Ｄ２１，Ｄ２１（オーハ゛ーライン）及びＤ２
Ｎ，Ｄ２Ｎ（オーハ゛ーライン）間の差電位をそのまま
増幅し、ディジット線Ｄ２１（オーハ゛ーライン），Ｄ
２Ｎ（オーハ゛ーライン）は高レベルに、ディジット線
Ｄ２１，Ｄ２Ｎは低レベルにデータが確定される。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
記憶回路で、入出力ポート１のフラッシュライト動作を
行い、入出力ポート２はライトパービット動作によりフ
ラッシュライト動作させない場合、入出力ポート１及び
２のセンスアンプ活性化信号ＳＡ１，ＳＡ２は入出力ポ
ート１でのフラッシュライト動作に連動して活性化され
る。したがって、ライトパービット動作によりフラッシ
ュライト動作しない入出力ポート２のディジット線対間
の差電位が十分確定されない過渡状態時に、入出力ポー
ト１でフラッシュライト動作を行うと入出力ポート２の
センスアンプ回路が活性化し、入出力ポート２のディジ
ット線対上のデータが反転する可能性があるという問題
点があった。
記憶回路で、入出力ポート１のフラッシュライト動作を
行い、入出力ポート２はライトパービット動作によりフ
ラッシュライト動作させない場合、入出力ポート１及び
２のセンスアンプ活性化信号ＳＡ１，ＳＡ２は入出力ポ
ート１でのフラッシュライト動作に連動して活性化され
る。したがって、ライトパービット動作によりフラッシ
ュライト動作しない入出力ポート２のディジット線対間
の差電位が十分確定されない過渡状態時に、入出力ポー
ト１でフラッシュライト動作を行うと入出力ポート２の
センスアンプ回路が活性化し、入出力ポート２のディジ
ット線対上のデータが反転する可能性があるという問題
点があった。
【０００９】
【課題を解決するための手段】本発明の要旨は複数のメ
モリセルアレイと、複数のメモリセルアレイにそれぞれ
対応して設けられた複数の入出力ポートと、複数のメモ
リセルアレイにそれぞれ対応して設けられた複数のビッ
ト線対群と、複数のメモリセルアレイにそれぞれ対応し
て設けられ複数のビット線対群にそれぞれ接続された複
数のセンスアンプ群と、複数のビット線対群にそれぞれ
対応して設けられフラッシュライトデータの供給される
複数のフラッシュライト共通データ線と、複数の共通デ
ータ線と複数のビット線対群との間に設けられた活性化
信号に応答して選択的にオン、オフする複数のフラッシ
ュライトデータ用トランスファーゲート群とを備えた半
導体記憶回路において、上記複数のセンスアンプ群にそ
れぞれ対応して複数のセンスアンプ制御回路を設け、複
数のセンスアンプ制御回路は互いに独立して対応するセ
ンスアンプ群を活性化することである。
モリセルアレイと、複数のメモリセルアレイにそれぞれ
対応して設けられた複数の入出力ポートと、複数のメモ
リセルアレイにそれぞれ対応して設けられた複数のビッ
ト線対群と、複数のメモリセルアレイにそれぞれ対応し
て設けられ複数のビット線対群にそれぞれ接続された複
数のセンスアンプ群と、複数のビット線対群にそれぞれ
対応して設けられフラッシュライトデータの供給される
複数のフラッシュライト共通データ線と、複数の共通デ
ータ線と複数のビット線対群との間に設けられた活性化
信号に応答して選択的にオン、オフする複数のフラッシ
ュライトデータ用トランスファーゲート群とを備えた半
導体記憶回路において、上記複数のセンスアンプ群にそ
れぞれ対応して複数のセンスアンプ制御回路を設け、複
数のセンスアンプ制御回路は互いに独立して対応するセ
ンスアンプ群を活性化することである。
【００１０】
【発明の作用】複数の入出力ポートを有し、メモリセル
マトリクス１行分のメモリセルに同一データを同時に書
き込める半導体記憶回路において、ライトパービット動
作によるフラッシュライト動作時、フラッシュライト動
作させない入出力ポートのディジット線間の差電位が十
分確定されない過渡状態時に他の入出力ポートでフラッ
シュライト動作を行っても、フラッシュライト動作させ
ない入出力ポートのディジット線対データを反転しない
。
マトリクス１行分のメモリセルに同一データを同時に書
き込める半導体記憶回路において、ライトパービット動
作によるフラッシュライト動作時、フラッシュライト動
作させない入出力ポートのディジット線間の差電位が十
分確定されない過渡状態時に他の入出力ポートでフラッ
シュライト動作を行っても、フラッシュライト動作させ
ない入出力ポートのディジット線対データを反転しない
。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の一実施例を示す回路図である
。従来例の用にメモリセルマトリクス内の２つの入出力
ポートのセンスアンプ回路を同一のセンスアンプ活性化
線を介して活性化するようにセンスアンプ制御回路を配
置するのではなく、メモリセルマトリクス内に混在して
いる入出力ポート１，２の各々にセンスアンプ制御回路
１０１，１０２を備え、それらのセンスアンプ制御回路
１０１，１０２を入出力ポート間に配置することにより
、各入出力ポート１，２間を電気的に分離した状態でセ
ンスアンプ回路ＡＭ１〜ＡＭ４を活性化する構成をとる
。
説明する。図１は本発明の一実施例を示す回路図である
。従来例の用にメモリセルマトリクス内の２つの入出力
ポートのセンスアンプ回路を同一のセンスアンプ活性化
線を介して活性化するようにセンスアンプ制御回路を配
置するのではなく、メモリセルマトリクス内に混在して
いる入出力ポート１，２の各々にセンスアンプ制御回路
１０１，１０２を備え、それらのセンスアンプ制御回路
１０１，１０２を入出力ポート間に配置することにより
、各入出力ポート１，２間を電気的に分離した状態でセ
ンスアンプ回路ＡＭ１〜ＡＭ４を活性化する構成をとる
。
【００１２】以下、本実施例の構成を詳述する。本実施
例の半導体記憶回路は入出力ポート１用の複数のディジ
ット線対Ｄ１１，Ｄ１１（オーハ゛ーライン）〜Ｄ１Ｎ
，Ｄ１Ｎ（オーハ゛ーライン）と入出力ポート２用の複
数のディジット線対Ｄ２１，Ｄ２１（オーハ゛ーライン
）〜Ｄ２Ｎ，Ｄ２Ｎ（オーハ゛ーライン）と、メモリセ
ルＣ１〜Ｃ８と、メモリセルデータをディジット線に供
給するデータトランスファトランジスタＱ２５〜Ｑ３２
と、ディジット線対の微小電位差を増幅するセンスアン
プ回路ＡＭ１〜ＡＭ４（トランジスタＱ９〜Ｑ２４で構
成されている）と、そのセンスアンプ回路ＡＭ１〜ＡＭ
４の活性化信号を発生するセンスアンプ制御回路１０１
，１０２と、フラッシュライトデータを供給するフラッ
シュライト共通データ線ＤＡ１，ＤＡ１（オーハ゛ーラ
イン）及びＤＡ２，ＤＡ２（オーハ゛ーライン）と、フ
ラッシュライト共通データ線ＤＡ１〜ＤＡ２（オーハ゛
ーライン）のデータをディジット線Ｄ１１〜Ｄ２Ｎ（オ
ーハ゛ーライン）に供給するフラッシュライト用データ
トランスファトランジスタＱ１〜Ｑ８で構成されている
。
例の半導体記憶回路は入出力ポート１用の複数のディジ
ット線対Ｄ１１，Ｄ１１（オーハ゛ーライン）〜Ｄ１Ｎ
，Ｄ１Ｎ（オーハ゛ーライン）と入出力ポート２用の複
数のディジット線対Ｄ２１，Ｄ２１（オーハ゛ーライン
）〜Ｄ２Ｎ，Ｄ２Ｎ（オーハ゛ーライン）と、メモリセ
ルＣ１〜Ｃ８と、メモリセルデータをディジット線に供
給するデータトランスファトランジスタＱ２５〜Ｑ３２
と、ディジット線対の微小電位差を増幅するセンスアン
プ回路ＡＭ１〜ＡＭ４（トランジスタＱ９〜Ｑ２４で構
成されている）と、そのセンスアンプ回路ＡＭ１〜ＡＭ
４の活性化信号を発生するセンスアンプ制御回路１０１
，１０２と、フラッシュライトデータを供給するフラッ
シュライト共通データ線ＤＡ１，ＤＡ１（オーハ゛ーラ
イン）及びＤＡ２，ＤＡ２（オーハ゛ーライン）と、フ
ラッシュライト共通データ線ＤＡ１〜ＤＡ２（オーハ゛
ーライン）のデータをディジット線Ｄ１１〜Ｄ２Ｎ（オ
ーハ゛ーライン）に供給するフラッシュライト用データ
トランスファトランジスタＱ１〜Ｑ８で構成されている
。
【００１３】次に、この半導体記憶回路のフラッシュラ
イト動作を入出力ポート１のメモリセルＣ１，Ｃ２に高
レベル情報を書き込み、入出力ポート２のメモリセルＣ
３，Ｃ４はライトパービット動作によりフラッシュライ
ト動作しない場合について、図２のタイミングチャート
を参照して説明する。
イト動作を入出力ポート１のメモリセルＣ１，Ｃ２に高
レベル情報を書き込み、入出力ポート２のメモリセルＣ
３，Ｃ４はライトパービット動作によりフラッシュライ
ト動作しない場合について、図２のタイミングチャート
を参照して説明する。
【００１４】最初にディジット線対Ｄ１１，Ｄ１１（オ
ーハ゛ーライン）〜Ｄ１Ｎ，Ｄ１Ｎ（オーハ゛ーライン
）、Ｄ２１，Ｄ２１（オーハ゛ーライン）〜Ｄ２Ｎ，Ｄ
２Ｎ（オーハ゛ーライン）およびセンスアンプ活性化信
号線ＳＡ１〜ＳＡ４はプリチャージ動作により中間電位
Ｖ０にしておく。また、セル対極プレートＣＰは中間電
位Ｖ０を保持させる。
ーハ゛ーライン）〜Ｄ１Ｎ，Ｄ１Ｎ（オーハ゛ーライン
）、Ｄ２１，Ｄ２１（オーハ゛ーライン）〜Ｄ２Ｎ，Ｄ
２Ｎ（オーハ゛ーライン）およびセンスアンプ活性化信
号線ＳＡ１〜ＳＡ４はプリチャージ動作により中間電位
Ｖ０にしておく。また、セル対極プレートＣＰは中間電
位Ｖ０を保持させる。
【００１５】以上のプリチャージ動作の後、時刻ｔ１に
ワード線ＷＬ１を高レベルとしてトランジスタＱ２５〜
Ｑ２８をオンにして、メモリセルデータをディジット線
対Ｄ１１，Ｄ１１（オーハ゛ーライン）〜Ｄ１Ｎ，Ｄ１
Ｎ（オーハ゛ーライン）、Ｄ２１，Ｄ２１（オーハ゛ー
ライン）〜Ｄ２Ｎ，Ｄ２Ｎ（オーハ゛ーライン）にデー
タを読み出す。この場合メモリセルＣ１，Ｃ２のデータ
は低レベル、メモリセルＣ３，Ｃ４のデータは高レベル
となっているので、ディジット線Ｄ１１（オーハ゛ーラ
イン），Ｄ１Ｎ（オーハ゛ーライン）の最終電位は中間
電位Ｖ０より数十（ｍＶ）低い電位Ｖ１、ディジット線
Ｄ２１（オーハ゛ーライン），Ｄ２Ｎ（オーハ゛ーライ
ン）の最終電位は中間電位Ｖ０より数十（ｍＶ）高い電
位Ｖ２になる。次にこのディジット線Ｄ１１（オーハ゛
ーライン），Ｄ１Ｎ（オーハ゛ーライン），Ｄ２１（オ
ーハ゛ーライン），Ｄ２Ｎ（オーハ゛ーライン）の最終
電位が十分に確定していない過渡状態（時刻ｔ１’）に
フラッシュライト用データトランスファトランジスタの
活性化信号であるφ１を高レベルとし、ライトパービッ
ト動作により入出力ポート２はフラッシュライト動作さ
せないので活性化信号φ２は低レベルのままとする。
ワード線ＷＬ１を高レベルとしてトランジスタＱ２５〜
Ｑ２８をオンにして、メモリセルデータをディジット線
対Ｄ１１，Ｄ１１（オーハ゛ーライン）〜Ｄ１Ｎ，Ｄ１
Ｎ（オーハ゛ーライン）、Ｄ２１，Ｄ２１（オーハ゛ー
ライン）〜Ｄ２Ｎ，Ｄ２Ｎ（オーハ゛ーライン）にデー
タを読み出す。この場合メモリセルＣ１，Ｃ２のデータ
は低レベル、メモリセルＣ３，Ｃ４のデータは高レベル
となっているので、ディジット線Ｄ１１（オーハ゛ーラ
イン），Ｄ１Ｎ（オーハ゛ーライン）の最終電位は中間
電位Ｖ０より数十（ｍＶ）低い電位Ｖ１、ディジット線
Ｄ２１（オーハ゛ーライン），Ｄ２Ｎ（オーハ゛ーライ
ン）の最終電位は中間電位Ｖ０より数十（ｍＶ）高い電
位Ｖ２になる。次にこのディジット線Ｄ１１（オーハ゛
ーライン），Ｄ１Ｎ（オーハ゛ーライン），Ｄ２１（オ
ーハ゛ーライン），Ｄ２Ｎ（オーハ゛ーライン）の最終
電位が十分に確定していない過渡状態（時刻ｔ１’）に
フラッシュライト用データトランスファトランジスタの
活性化信号であるφ１を高レベルとし、ライトパービッ
ト動作により入出力ポート２はフラッシュライト動作さ
せないので活性化信号φ２は低レベルのままとする。
【００１６】この場合、フラッシュライト共通データ線
ＤＡ１，ＤＡ２は高レベル、ＤＡ１（オーハ゛ーライン
），ＤＡ２（オーハ゛ーライン）は低レベルとなってい
るので、入出力ポート１のディジット線Ｄ１１（オーハ
゛ーライン），Ｄ１Ｎ（オーハ゛ーライン）が高レベル
、ディジット線Ｄ１１，Ｄ１Ｎが低レベルになる。これ
により、図１中の電流経路１０３及び１０４によりセン
スアンプ活性化信号ＳＡ１，ＳＡ２が擬似的に活性化し
、入出力ポート１のセンスアンプ回路Ｑ９〜Ｑ１２，Ｑ
１３〜Ｑ１６は、トランジスタＱ１０，Ｑ１１，Ｑ１４
，Ｑ１５がオンし、トランジスタＱ９，Ｑ１２，Ｑ１３
，Ｑ１６がオフしてフラッシュライトデータが確定する
。
ＤＡ１，ＤＡ２は高レベル、ＤＡ１（オーハ゛ーライン
），ＤＡ２（オーハ゛ーライン）は低レベルとなってい
るので、入出力ポート１のディジット線Ｄ１１（オーハ
゛ーライン），Ｄ１Ｎ（オーハ゛ーライン）が高レベル
、ディジット線Ｄ１１，Ｄ１Ｎが低レベルになる。これ
により、図１中の電流経路１０３及び１０４によりセン
スアンプ活性化信号ＳＡ１，ＳＡ２が擬似的に活性化し
、入出力ポート１のセンスアンプ回路Ｑ９〜Ｑ１２，Ｑ
１３〜Ｑ１６は、トランジスタＱ１０，Ｑ１１，Ｑ１４
，Ｑ１５がオンし、トランジスタＱ９，Ｑ１２，Ｑ１３
，Ｑ１６がオフしてフラッシュライトデータが確定する
。
【００１７】一方、ライトパービット動作によってフラ
ッシュライト動作させない入出力ポート２においては、
ディジット線Ｄ２１（オーハ゛ーライン），Ｄ２Ｎ（オ
ーハ゛ーライン）の最終電位が十分に確定してない過渡
状態にあるので、センスアンプ回路ＡＭ３〜ＡＭ４は活
性化させない。したがってセンスアンプ活性化信号ＳＡ
３，ＳＡ４は中間電位Ｖ０を保持させる。次にディジッ
ト線Ｄ２１（オーハ゛ーライン），Ｄ２Ｎ（オーハ゛ー
ライン）の最終電位が十分に確定した時刻ｔ２に、入出
力ポート２のセンスアンプ活性化信号ＳＡ３，ＳＡ４を
活性化し、ディジット線対Ｄ２１，Ｄ２１（オーハ゛ー
ライン）及びＤ２Ｎ，Ｄ２Ｎ（オーハ゛ーライン）間の
差電位を増幅し、ディジット線Ｄ２１（オーハ゛ーライ
ン）、Ｄ２Ｎ（オーハ゛ーライン）は高レベル、ディジ
ット線Ｄ２１，Ｄ２Ｎは低レベルにデータを確定させる
。
ッシュライト動作させない入出力ポート２においては、
ディジット線Ｄ２１（オーハ゛ーライン），Ｄ２Ｎ（オ
ーハ゛ーライン）の最終電位が十分に確定してない過渡
状態にあるので、センスアンプ回路ＡＭ３〜ＡＭ４は活
性化させない。したがってセンスアンプ活性化信号ＳＡ
３，ＳＡ４は中間電位Ｖ０を保持させる。次にディジッ
ト線Ｄ２１（オーハ゛ーライン），Ｄ２Ｎ（オーハ゛ー
ライン）の最終電位が十分に確定した時刻ｔ２に、入出
力ポート２のセンスアンプ活性化信号ＳＡ３，ＳＡ４を
活性化し、ディジット線対Ｄ２１，Ｄ２１（オーハ゛ー
ライン）及びＤ２Ｎ，Ｄ２Ｎ（オーハ゛ーライン）間の
差電位を増幅し、ディジット線Ｄ２１（オーハ゛ーライ
ン）、Ｄ２Ｎ（オーハ゛ーライン）は高レベル、ディジ
ット線Ｄ２１，Ｄ２Ｎは低レベルにデータを確定させる
。
【００１８】
【発明の効果】以上説明したように本発明は、メモリセ
ルマトリクス内に混在している入出力ポートの各々にセ
ンスアンプ制御回路を備え、それらのセンスアンプ制御
回路を入出力ポート間に配置して各入出力ポートに対応
するセンスアンプ回路を互いに電気的に分離し、活性化
させることにより、フラッシュライト動作させない入出
力ポートのディジット線対の差電位のレベルに関係なく
、フラッシュライト動作できる効果を有する。
ルマトリクス内に混在している入出力ポートの各々にセ
ンスアンプ制御回路を備え、それらのセンスアンプ制御
回路を入出力ポート間に配置して各入出力ポートに対応
するセンスアンプ回路を互いに電気的に分離し、活性化
させることにより、フラッシュライト動作させない入出
力ポートのディジット線対の差電位のレベルに関係なく
、フラッシュライト動作できる効果を有する。
【００１９】また、センスアンプ制御回路を入出力ポー
ト間に配置することにより、論理回路部分を共用でき、
チップサイズの縮小につながる。
ト間に配置することにより、論理回路部分を共用でき、
チップサイズの縮小につながる。
【図１】本発明の一実施例の構成を示す回路図である。
【図２】一実施例の回路動作を示すタイミングチャート
である。
である。
【図３】従来例の構成を示す回路図である。
【図４】従来例の回路動作を示すタイミングチャートで
ある。
ある。
Ｑ１〜Ｑ８ フラッシュライト用データトランスファ
トランジスタ Ｑ９〜Ｑ２４ センスアンプ回路 Ｑ２５〜Ｑ３２ データトランスファトランジスタＣ
１〜Ｃ８ メモリキャパシタ Ｄ１１，Ｄ１１（オーハ゛ーライン）〜Ｄ１Ｎ，Ｄ１Ｎ
（オーハ゛ーライン）、Ｄ２１，Ｄ２１（オーハ゛ーラ
イン）〜Ｄ２Ｎ，Ｄ２Ｎ（オーハ゛ーライン） ディ
ジット線ＤＡ１，ＤＡ１（オーハ゛ーライン），ＤＡ２
，ＤＡ２（オーハ゛ーライン） フラッシュライト
共通データ線 φ１，φ２ フラッシュライト用データトランスファ
トランジスタの活性化信号 ＳＡ１〜ＳＡ４ センスアンプ活性化信号ＷＬ１〜
ＷＬ２ ワード線 ＣＰ セル対極プレート ＡＭ１〜ＡＭ４ センスアンプ
トランジスタ Ｑ９〜Ｑ２４ センスアンプ回路 Ｑ２５〜Ｑ３２ データトランスファトランジスタＣ
１〜Ｃ８ メモリキャパシタ Ｄ１１，Ｄ１１（オーハ゛ーライン）〜Ｄ１Ｎ，Ｄ１Ｎ
（オーハ゛ーライン）、Ｄ２１，Ｄ２１（オーハ゛ーラ
イン）〜Ｄ２Ｎ，Ｄ２Ｎ（オーハ゛ーライン） ディ
ジット線ＤＡ１，ＤＡ１（オーハ゛ーライン），ＤＡ２
，ＤＡ２（オーハ゛ーライン） フラッシュライト
共通データ線 φ１，φ２ フラッシュライト用データトランスファ
トランジスタの活性化信号 ＳＡ１〜ＳＡ４ センスアンプ活性化信号ＷＬ１〜
ＷＬ２ ワード線 ＣＰ セル対極プレート ＡＭ１〜ＡＭ４ センスアンプ
Claims (3)
- 【請求項１】 複数のメモリセルアレイと、複数のメ
モリセルアレイにそれぞれ対応して設けられた複数の入
出力ポートと、複数のメモリセルアレイにそれぞれ対応
して設けられた複数のビット線対群と、複数のメモリセ
ルアレイにそれぞれ対応して設けられ複数のビット線対
群にそれぞれ接続された複数のセンスアンプ群と、複数
のビット線対群にそれぞれ対応して設けられフラッシュ
ライトデータの供給される複数のフラッシュライト共通
データ線と、複数の共通データ線と複数のビット線対群
との間に設けられた活性化信号に応答して選択的にオン
、オフする複数のフラッシュライトデータ用トランスフ
ァーゲート群とを備えた半導体記憶回路において、上記
複数のセンスアンプ群にそれぞれ対応して複数のセンス
アンプ制御回路を設け、複数のセンスアンプ制御回路は
互いに独立して対応するセンスアンプ群を活性化するこ
とを特徴とする半導体記憶回路。 - 【請求項２】 上記センスアンプ制御回路は対応する
センスアンプ群の間に配置された請求項１記載の半導体
記憶回路。 - 【請求項３】 上記複数のセンスアンプ制御回路のう
ち、対応するビット線対がフラッシュライト共通データ
線に接続されているセンスアンプ制御回路が対応するセ
ンスアンプ群を活性化し、その後、残りのセンスアンプ
制御回路が対応するセンスアンプ群を活性化する請求項
２記載の半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086247A JPH04298883A (ja) | 1991-03-26 | 1991-03-26 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086247A JPH04298883A (ja) | 1991-03-26 | 1991-03-26 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04298883A true JPH04298883A (ja) | 1992-10-22 |
Family
ID=13881488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3086247A Pending JPH04298883A (ja) | 1991-03-26 | 1991-03-26 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04298883A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198193A (ja) * | 1987-06-04 | 1989-04-17 | Nec Corp | メモリ集積回路 |
-
1991
- 1991-03-26 JP JP3086247A patent/JPH04298883A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198193A (ja) * | 1987-06-04 | 1989-04-17 | Nec Corp | メモリ集積回路 |
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