JPH0230118B2 - - Google Patents
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- JPH0230118B2 JPH0230118B2 JP58180857A JP18085783A JPH0230118B2 JP H0230118 B2 JPH0230118 B2 JP H0230118B2 JP 58180857 A JP58180857 A JP 58180857A JP 18085783 A JP18085783 A JP 18085783A JP H0230118 B2 JPH0230118 B2 JP H0230118B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- memory cell
- drain
- potential
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000005516 engineering process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、一般にメモリ回路、特にFETメ
モリ回路に関するものである。
モリ回路に関するものである。
電源がメモリ回路に投入された場合、予め規定
された２進状態をとることができる潜像メモリ回
路が従来知られている。バイポーラトランジスタ
技術を使用する従来のメモリ回路は、例えば米国
特許第3662351号明細書、米国特許第3801967号明
細書及び米国特許第3820086号明細書に開示され
ている。潜像メモリ回路の他の技術は、潜像メモ
リ動作を得るためにFET装置及びCCDの両方を
使用するものが記載されている米国特許第
3755793号明細書に開示されている。
された２進状態をとることができる潜像メモリ回
路が従来知られている。バイポーラトランジスタ
技術を使用する従来のメモリ回路は、例えば米国
特許第3662351号明細書、米国特許第3801967号明
細書及び米国特許第3820086号明細書に開示され
ている。潜像メモリ回路の他の技術は、潜像メモ
リ動作を得るためにFET装置及びCCDの両方を
使用するものが記載されている米国特許第
3755793号明細書に開示されている。
単一の導電形FETトランジスタ技術を使用す
る潜像メモリ動作を達成する他の技術は、読出
し／書込み動作及び読出し専用メモリ動作を達成
するように基本的交叉結合形RAMセルにFET装
置が選択的に加えられる米国特許第3798621号明
細書に開示されている。
る潜像メモリ動作を達成する他の技術は、読出
し／書込み動作及び読出し専用メモリ動作を達成
するように基本的交叉結合形RAMセルにFET装
置が選択的に加えられる米国特許第3798621号明
細書に開示されている。
〔発明の要約〕
この発明の目的は、相補MOSFET技術を実現
するのに適しており、従来技術よりも簡単な回路
構成を有する改良された潜像メモリセルを提供す
ることにある。
するのに適しており、従来技術よりも簡単な回路
構成を有する改良された潜像メモリセルを提供す
ることにある。
電源が回路に投入された場合、予測できる初期
記憶状態を有し、初期投入期間後、対称的な方法
で２進１又は０のいずれかを記憶する動作を行な
う非対称RAM回路が開示されている。したがつ
て、初期の予め記憶されている情報の組は、２進
１又は０のいずれかを選択的に表わすために製造
時に各個々のメモリセルの配置によつて、このよ
うなセルからなるメモリアレイに永久的に提供さ
れることができる。これは、上部メモリセルは、
その配置によつて第１の状態を有し、下部メモリ
セルは、その相対的に逆の配置によつて第２の逆
状態を有する図に示されている。メモリアレイに
電源が投入された場合、上部メモリセルは下部メ
モリセルとは逆の２進状態を有する。その後、各
セルは、通常の読出し／書込みメモリ（RAM）
動作モードで１及び０を記憶するためにそれぞれ
スイツチングされることができる。
記憶状態を有し、初期投入期間後、対称的な方法
で２進１又は０のいずれかを記憶する動作を行な
う非対称RAM回路が開示されている。したがつ
て、初期の予め記憶されている情報の組は、２進
１又は０のいずれかを選択的に表わすために製造
時に各個々のメモリセルの配置によつて、このよ
うなセルからなるメモリアレイに永久的に提供さ
れることができる。これは、上部メモリセルは、
その配置によつて第１の状態を有し、下部メモリ
セルは、その相対的に逆の配置によつて第２の逆
状態を有する図に示されている。メモリアレイに
電源が投入された場合、上部メモリセルは下部メ
モリセルとは逆の２進状態を有する。その後、各
セルは、通常の読出し／書込みメモリ（RAM）
動作モードで１及び０を記憶するためにそれぞれ
スイツチングされることができる。
図に示されているように、各メモリセルは、イ
ンバータに構成された４つのFET素子を備えて
いる。第１のインバータは、Ｎチヤネルのデプレ
ツシヨン形FET負荷素子T1及びＮチヤネルのエ
ンハンスメント形FET素子を含んでいる。第２
のインバータは、Ｐチヤネル及びＮチヤネルの相
補MOSトランジスタT3及びT4を含んでいる。第
１のノードＱとトランジスタT3及びT4のゲート
間並びに第２のノードとトランジスタT2のゲ
ート間に示されている交叉結合接続によつて、こ
の回路は、第１のノードＱ又は第２のノードの
いずれかを高電位にすることによつて２進１又は
０のいずれかを記憶することができる。このセル
回路へのドレイン電圧VDが接地電位GNDの０ボ
ルトから高電位のVDボルトへ切換えられた場合、
ノードＱは最初に充電を開始し、Ｎチヤネルのデ
プレツシヨン形負荷FET素子T1のスレツシヨル
ド電圧（−2.0V）はＰチヤネルのエンハンスメ
ント形FET素子T3のスレツシヨルド電圧（−
1.0V）よりも負になる。第１のノードＱの電位
がＮチヤネルのエンハンスメント形FET素子T4
のスレツシヨルド電圧（＋1.0V）以上に上昇す
ると、素子T4は導通し始め、第２のノードの
電位が上昇しないようにする。
ンバータに構成された４つのFET素子を備えて
いる。第１のインバータは、Ｎチヤネルのデプレ
ツシヨン形FET負荷素子T1及びＮチヤネルのエ
ンハンスメント形FET素子を含んでいる。第２
のインバータは、Ｐチヤネル及びＮチヤネルの相
補MOSトランジスタT3及びT4を含んでいる。第
１のノードＱとトランジスタT3及びT4のゲート
間並びに第２のノードとトランジスタT2のゲ
ート間に示されている交叉結合接続によつて、こ
の回路は、第１のノードＱ又は第２のノードの
いずれかを高電位にすることによつて２進１又は
０のいずれかを記憶することができる。このセル
回路へのドレイン電圧VDが接地電位GNDの０ボ
ルトから高電位のVDボルトへ切換えられた場合、
ノードＱは最初に充電を開始し、Ｎチヤネルのデ
プレツシヨン形負荷FET素子T1のスレツシヨル
ド電圧（−2.0V）はＰチヤネルのエンハンスメ
ント形FET素子T3のスレツシヨルド電圧（−
1.0V）よりも負になる。第１のノードＱの電位
がＮチヤネルのエンハンスメント形FET素子T4
のスレツシヨルド電圧（＋1.0V）以上に上昇す
ると、素子T4は導通し始め、第２のノードの
電位が上昇しないようにする。
したがつて、電圧VDが０ボルトからVDボルト
に切換えられた後、第１のノードＱはVD、すな
わちアツプレベルの２進１に上昇し、第２のノー
ドは接地電位、即ちダウンレベルの２進０に放
電される。第２のノードのダウンレベルは、素
子T2を非導通状態に保ち、このセル回路は、こ
の回路のための潜像動作を与えるこのラツチ状態
に留まる。この回路に別の２進状態を記憶するた
めに第１又は第２のノードに正電位又は接地電位
を選択的に印加することによつてRAM回路とし
てこの回路が作動されるまでこの状態のままであ
る。
に切換えられた後、第１のノードＱはVD、すな
わちアツプレベルの２進１に上昇し、第２のノー
ドは接地電位、即ちダウンレベルの２進０に放
電される。第２のノードのダウンレベルは、素
子T2を非導通状態に保ち、このセル回路は、こ
の回路のための潜像動作を与えるこのラツチ状態
に留まる。この回路に別の２進状態を記憶するた
めに第１又は第２のノードに正電位又は接地電位
を選択的に印加することによつてRAM回路とし
てこの回路が作動されるまでこの状態のままであ
る。
２つの潜像メモリセルが図に示されている。各
メモリセルは、パルスドレイン電圧VDと第１の
ノードＱの間に接続されたドレイン／ソース路及
び前期第１のノードＱに接続されたゲートを有す
るＮチヤネルのデプレツシヨン形負荷FET素子
T1と、前期第１のノードＱと接地電位の間に接
続されたドレイン／ソース路及び第２のノード
に接続されたゲートを有する第１のＮチヤネルの
エンハンスメント形FET素子T2と、前期パルス
ドレイン電圧VDと前期第２のノードの間に接
続されたゲートを有するＰチヤネルのエンハンス
メント形FET素子T3と、前期第２のノードと
前期接地電位の間に接続されたドレイン／ソース
路及び前期第１のノードＱに接続されたゲートを
有する第２のＮチヤネルのエンハンスメント形
FET素子T4とを備えている。
メモリセルは、パルスドレイン電圧VDと第１の
ノードＱの間に接続されたドレイン／ソース路及
び前期第１のノードＱに接続されたゲートを有す
るＮチヤネルのデプレツシヨン形負荷FET素子
T1と、前期第１のノードＱと接地電位の間に接
続されたドレイン／ソース路及び第２のノード
に接続されたゲートを有する第１のＮチヤネルの
エンハンスメント形FET素子T2と、前期パルス
ドレイン電圧VDと前期第２のノードの間に接
続されたゲートを有するＰチヤネルのエンハンス
メント形FET素子T3と、前期第２のノードと
前期接地電位の間に接続されたドレイン／ソース
路及び前期第１のノードＱに接続されたゲートを
有する第２のＮチヤネルのエンハンスメント形
FET素子T4とを備えている。
正のパルスドレイン電圧VDが印加される場合、
第１のノードＱは第２のノードよりも高速に充
電され、この回路のための潜像メモリ動作を行
う。素子T1〜T4からなるメモリセルの状態は、
そのセルに接続されているワード線をオンさせ、
ビツト線BL及びの第１のノードＱ及び第２ノ
ードにおける相対電位を感知することによつて
従来の方法で読出されることができる。図の上部
メモリセル１は下部メモリセル２とは逆に配置さ
れている。したがつて、２つのセルは反対の初期
２進状態を有する。
第１のノードＱは第２のノードよりも高速に充
電され、この回路のための潜像メモリ動作を行
う。素子T1〜T4からなるメモリセルの状態は、
そのセルに接続されているワード線をオンさせ、
ビツト線BL及びの第１のノードＱ及び第２ノ
ードにおける相対電位を感知することによつて
従来の方法で読出されることができる。図の上部
メモリセル１は下部メモリセル２とは逆に配置さ
れている。したがつて、２つのセルは反対の初期
２進状態を有する。
その後、メモリセルはRAM回路として対称的
に作動する。例えば、図の上部メモリセル１は、
そのセルのための次の書込み動作まで、メモリセ
ルに選択された２進状態を記憶するためにビツト
線BLから第１のノードＱへ又はビツト線から
第２のノードへ正電位又は接地電位を選択的に
印加することで書込まれることができる。
に作動する。例えば、図の上部メモリセル１は、
そのセルのための次の書込み動作まで、メモリセ
ルに選択された２進状態を記憶するためにビツト
線BLから第１のノードＱへ又はビツト線から
第２のノードへ正電位又は接地電位を選択的に
印加することで書込まれることができる。
図は、第１のビツト線BL及び第２のビツト線
BL並びに上部メモリセル１である第１のセル及
び下部メモリセル２である第２のセルを有する複
数のメモリセルを含む潜像読出し専用メモリ及び
読出し／書込みメモリ回路を示している。メモリ
セルの各々は、複数のワード線に対応する線のワ
ード線信号によつて、第１のビツト線BL及び第
２のビツト線に切換えが可能であるように接
続される。回路の各ワード線は、任意のビツト線
BL及びの所定の対に対して複数のメモリセル
のうち唯一のメモリセルに接続される。FET素
子T1，T2，T3及びT4からなる上部メモリセル１
は、第１のワード線トランジスタを通して第１の
ビツトBLに接続されている第１のノードＱ及び
第２のワード線トランジスタを通して第２のビツ
ト線に接続されている第２のノードを有す
るので、上部メモリセル１は、パルスドレイン電
圧VDが初めに正になる場合、第１の２進状態の
潜像メモリ動作を行なう。FET素子T1，T2，T3
及びT4からなる下部メモリセル２は、第２のワ
ード線トランジスタを通して第２のビツト線
に選択的に接続されている第１のノードＱ及び第
１のワード線トランジスタを通して第１のビツト
線BLに選択的に接続されている第２のノード
を有するもので、パルスドレイン電VDが初めに
正になる場合、第２の２進状態の潜像メモリ動作
を行う。第１のノードＱを第１のビツト線に
接続し、かつ第２のノードを第２のビツト線
BLに接続する上部メモリセル１の場合のワード
線は、第２のノードの第１のビツト線に接
続し、第１のノードＱを第２のビツト線に接
続している下部メモリセル２の場合のワード線と
は異なるワード線である。図の上メモリセル１及
び下部メモリセル２のVD端子に印加されるパル
スドレイン電圧VDを発生するために簡単な
CMOSインバータが使用される。
BL並びに上部メモリセル１である第１のセル及
び下部メモリセル２である第２のセルを有する複
数のメモリセルを含む潜像読出し専用メモリ及び
読出し／書込みメモリ回路を示している。メモリ
セルの各々は、複数のワード線に対応する線のワ
ード線信号によつて、第１のビツト線BL及び第
２のビツト線に切換えが可能であるように接
続される。回路の各ワード線は、任意のビツト線
BL及びの所定の対に対して複数のメモリセル
のうち唯一のメモリセルに接続される。FET素
子T1，T2，T3及びT4からなる上部メモリセル１
は、第１のワード線トランジスタを通して第１の
ビツトBLに接続されている第１のノードＱ及び
第２のワード線トランジスタを通して第２のビツ
ト線に接続されている第２のノードを有す
るので、上部メモリセル１は、パルスドレイン電
圧VDが初めに正になる場合、第１の２進状態の
潜像メモリ動作を行なう。FET素子T1，T2，T3
及びT4からなる下部メモリセル２は、第２のワ
ード線トランジスタを通して第２のビツト線
に選択的に接続されている第１のノードＱ及び第
１のワード線トランジスタを通して第１のビツト
線BLに選択的に接続されている第２のノード
を有するもので、パルスドレイン電VDが初めに
正になる場合、第２の２進状態の潜像メモリ動作
を行う。第１のノードＱを第１のビツト線に
接続し、かつ第２のノードを第２のビツト線
BLに接続する上部メモリセル１の場合のワード
線は、第２のノードの第１のビツト線に接
続し、第１のノードＱを第２のビツト線に接
続している下部メモリセル２の場合のワード線と
は異なるワード線である。図の上メモリセル１及
び下部メモリセル２のVD端子に印加されるパル
スドレイン電圧VDを発生するために簡単な
CMOSインバータが使用される。
パルスドレイン電圧VDが初めに印加されると、
メモリセル１の第１のノードＱは第２のノード
よりも高電位であり、従つてメモリセル１に接続
されているワード線がオンされると、第１のビツ
ト線BLは第２のビツト線BLが感知する電位より
も高電位に感知する。第１及び第２のビツト線
BL及びに接続されている感知増幅器で、メモ
リセル１に永久的に記憶されている２進１として
感知される。対応して、メモリセル２のワード線
トランジスタに接続されている別のワード線がオ
ンされると、メモリセル２の第２のノードの低
電位に対するメモリセル２の第１のノードのＱの
高電位が、第２のビツト線の高電位及び第１
のビツト線BLの低電位として感知される。感知
増幅器は、永久的に記憶されているメモリセル２
の２進状態を２進０値として感知する。初期のタ
ーンオン状態がメモリセル１及び２に対して達成
された後、各メモリセルは、特定のメモリセルに
対応するワード線を選択的にオンにすることによ
つて読出し／書き込みモードに独立して切換えら
れることができ、第１及び第２のビツト線BL，
BLの相対電位をワード線で選択されたメモリセ
ルが第１または第２の２進状態をとるようにされ
る。例えば、、読出し／書込みモードでは、メモ
リセル１に接続されているワード線トランジスタ
をオンにし、第１のビツト線BLの電位を第２の
ビツト線のビツト線電位よりも比較的低くな
るようにバイアスすることによつて上部メモリセ
ル１に２進０状態に書込むことができる。これに
よつて、FET素子T3及びT4のゲートは比較的低
電位に強いられ、それによつて第１のビツト線
BLの低電位に対応して第２のノードを比較的
高電位であるように強いる。これに対応して、第
２のノードの比較的高電位はFET素子T2をオ
ンさせ、それによつて、第１のビツト線BLの低
電位に対応して第１のノードＱの電位を低電位に
する。したがつて、上部メモリセルのFET素子
T1，T2T3及びT4の交叉結合された相互接続は、
第１及び第２ビツト線BL，に接続されたたワ
ード線トランジスタを通して印加された第１及び
第２のビツト線、BL，の相対電位をラツチす
る。上部メモリセル１に接続されているワード線
は、電位が減少され、第１及び第２のビツト線
BL，に対に接続された他のセルの状態に関係
なく、上述の書込み状態が上部メモリセル１にラ
ツチされる。下部メモリセルの場合の読出し／書
込み動作同様に行なわれる。
メモリセル１の第１のノードＱは第２のノード
よりも高電位であり、従つてメモリセル１に接続
されているワード線がオンされると、第１のビツ
ト線BLは第２のビツト線BLが感知する電位より
も高電位に感知する。第１及び第２のビツト線
BL及びに接続されている感知増幅器で、メモ
リセル１に永久的に記憶されている２進１として
感知される。対応して、メモリセル２のワード線
トランジスタに接続されている別のワード線がオ
ンされると、メモリセル２の第２のノードの低
電位に対するメモリセル２の第１のノードのＱの
高電位が、第２のビツト線の高電位及び第１
のビツト線BLの低電位として感知される。感知
増幅器は、永久的に記憶されているメモリセル２
の２進状態を２進０値として感知する。初期のタ
ーンオン状態がメモリセル１及び２に対して達成
された後、各メモリセルは、特定のメモリセルに
対応するワード線を選択的にオンにすることによ
つて読出し／書き込みモードに独立して切換えら
れることができ、第１及び第２のビツト線BL，
BLの相対電位をワード線で選択されたメモリセ
ルが第１または第２の２進状態をとるようにされ
る。例えば、、読出し／書込みモードでは、メモ
リセル１に接続されているワード線トランジスタ
をオンにし、第１のビツト線BLの電位を第２の
ビツト線のビツト線電位よりも比較的低くな
るようにバイアスすることによつて上部メモリセ
ル１に２進０状態に書込むことができる。これに
よつて、FET素子T3及びT4のゲートは比較的低
電位に強いられ、それによつて第１のビツト線
BLの低電位に対応して第２のノードを比較的
高電位であるように強いる。これに対応して、第
２のノードの比較的高電位はFET素子T2をオ
ンさせ、それによつて、第１のビツト線BLの低
電位に対応して第１のノードＱの電位を低電位に
する。したがつて、上部メモリセルのFET素子
T1，T2T3及びT4の交叉結合された相互接続は、
第１及び第２ビツト線BL，に接続されたたワ
ード線トランジスタを通して印加された第１及び
第２のビツト線、BL，の相対電位をラツチす
る。上部メモリセル１に接続されているワード線
は、電位が減少され、第１及び第２のビツト線
BL，に対に接続された他のセルの状態に関係
なく、上述の書込み状態が上部メモリセル１にラ
ツチされる。下部メモリセルの場合の読出し／書
込み動作同様に行なわれる。
所望のROM機能は、製造時に上部メモリセル
１及び下部メモリセル２をアレイに配置すること
によつて構成される。初期に電源を投入後、この
アレイはROM又はRAMとして使用される。こ
のアレイは、２、3ns間、ドレイン電圧VDを接地
電位してVDボルトに上昇させるリセツトパルス
で、規則的な機能動作中いつでもROMモードに
リセツトされる。これは、この素子が使用されて
いる装置の動作中に、同一のアレイからRAM／
ROM機能を与える。
１及び下部メモリセル２をアレイに配置すること
によつて構成される。初期に電源を投入後、この
アレイはROM又はRAMとして使用される。こ
のアレイは、２、3ns間、ドレイン電圧VDを接地
電位してVDボルトに上昇させるリセツトパルス
で、規則的な機能動作中いつでもROMモードに
リセツトされる。これは、この素子が使用されて
いる装置の動作中に、同一のアレイからRAM／
ROM機能を与える。
この簡単な回路構成により、ROMを適用した
場合の潜像メモリ動作を可能にし、さらにRAM
動作の場合のダイナミツク２進情報の記憶を可能
にする。開示された回路は、従来の技術の回路よ
りも簡単な構成である。
場合の潜像メモリ動作を可能にし、さらにRAM
動作の場合のダイナミツク２進情報の記憶を可能
にする。開示された回路は、従来の技術の回路よ
りも簡単な構成である。
図は、２つの潜像RAMセルのメモリ回路であ
る。 １，２……メモリセル、３……リセツトパル
ス、VD……パルスドレイン電圧、T1……Ｎチヤ
ネルのデプレツシヨン形負荷FET素子、T2……
第１のＮチヤネルのエンハンスメント形FET素
子、T3……Ｐチヤネルのエンハンスメント形
FET素子、T4……Ｎチヤネルのエンハンスメン
ト形FET素子、Ｑ……第１のノード、……第
２のノード、BL……第１のビツト線、……第
２のビツト線、WL……ワード線。
る。 １，２……メモリセル、３……リセツトパル
ス、VD……パルスドレイン電圧、T1……Ｎチヤ
ネルのデプレツシヨン形負荷FET素子、T2……
第１のＮチヤネルのエンハンスメント形FET素
子、T3……Ｐチヤネルのエンハンスメント形
FET素子、T4……Ｎチヤネルのエンハンスメン
ト形FET素子、Ｑ……第１のノード、……第
２のノード、BL……第１のビツト線、……第
２のビツト線、WL……ワード線。
Claims (1)
- 【特許請求の範囲】 １ パルスドレイン電圧と第１のノードの間に接
続されたドレイン／ソース路及び前期第１のノー
ドに接続されたゲートを有するＮチヤネルのデプ
レツシヨン形負荷FET素子と、 前期第１のノードと接地電位の間に接続された
ドレイン／ソース路及び第２のノードに接続され
たゲートを有する第１のＮチヤネルのエンハンス
メント形FET素子と、 前期パルスドレイン電圧と前期第２のノードの
間に接続されたドレイン／ソース路及び前期第１
のノードに接続されたゲートを有するＰチヤネル
のエンハンスメント形FET素子と、 前期第２のノードと前期接地電位の間に接続さ
れたソース／ドレイン路及び前期第１のノードに
接続されたゲートを有する第２のＮチヤネルのエ
ンハンスメント形FET素子とを備え、 前期パルスドレイン電圧が印加された場合、前
期第１のノードは前記第２のノードよりも高速に
充電されて潜像メモリ動作を行い、選択された２
進状態をダイナミツクに記憶するために前期第１
又は前期第２のノードに正電位または接地電位を
選択的に印加することでRAMとしての動作を行
うようにしたことを特徴とするメモリ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US454314 | 1982-12-29 | ||
| US06/454,314 US4418401A (en) | 1982-12-29 | 1982-12-29 | Latent image ram cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59124094A JPS59124094A (ja) | 1984-07-18 |
| JPH0230118B2 true JPH0230118B2 (ja) | 1990-07-04 |
Family
ID=23804138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58180857A Granted JPS59124094A (ja) | 1982-12-29 | 1983-09-30 | メモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4418401A (ja) |
| EP (1) | EP0114210B1 (ja) |
| JP (1) | JPS59124094A (ja) |
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Patent Citations (1)
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Also Published As
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| EP0114210B1 (en) | 1988-09-07 |
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