KR100268244B1 - 액정표시장치의 구동을 제어하는 쉬프트 레지스터 - Google Patents

액정표시장치의 구동을 제어하는 쉬프트 레지스터 Download PDF

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Abstract

목적 : 본 발명은 입력데이터를 클럭신호의 반 클럭씩 쉬프트 시켜 출력하는 액정표시장치의 구동을 제어하는 쉬프트 레지스터를 제공한다.
구성 : 본 발명은 클럭신호를 수신하여 클럭신호를 반 분주하여 분주클럭을 출력하는 분주부, 입력단, 클럭단 및 출력단을 가진 다수의 쉬프터들로 구성되어 각각의 클럭단들은 분주클럭에 공통으로 연결되고 다수의 쉬프터들은 종속 접속되고 다수의 쉬프터들 중 첫번째 쉬프터의 입력단은 입력데이터에 연결되어 입력데이터를 분주클럭의 반클럭씩 쉬프트 시켜 분주클럭의 반클럭씩 마다 순차적으로 출력하는 쉬프터출력부 및 클럭신호, 분주클럭, 다수의 쉬프터들 중 홀수번째 쉬프터의 출력 및 그 다음의 짝수번째 쉬프터의 출력을 수신하여 클럭신호 및 분주클럭의 논리값에 따라 홀수번째 쉬프터의 출력을 클럭신호의 반클럭씩 마다 선택하여 제1 및 제2출력신호를 출력하고 짝수번째 쉬프터의 출력을 클럭신호의 반클럭씩 마다 선택하여 제3 및 제4출력신호를 출력하는 다수의 선택부들로 구성된 선택출력부로 구성된다.
효과 : 쉬프트 단을 감소시킬 수 있고, 동작 속도를 증가시킬 수 있으며, 이로 인해 제조 원가를 절감시킬 수 있다.

Description

액정표시장치의 구동을 제어하는 쉬프트 레지스터
본 발명은 액정표시장치의 구동을 제어하는 쉬프트 레지스터에 관한 것으로, 특히 입력데이터를 클럭신호에 대해 각각 쉬프트 시켜 입력데이터를 순차적으로 출력하는 액정표시장치의 구동을 제어하는 쉬프트 레지스터에 관한 것이다.
티에프티 엘시디(Thin Film Transistor Liquid Crystal Display:TFT LCD) 또는 에스티엔(Supertwisted Nematic:STN) 엘시디 등의 평판 디스플레이 장치를 구동하기 위한 구동회로 등에 있어서, 입력데이터를 순차적으로 이동시켜 출력하는 액정표시장치의 구동을 제어하는 쉬프트 레지스터(Shift Register)가 필요하다.
예를들어 평판 디스플레이 장치의 구동회로 중 박막트랜지스터들의 게이트에 입력되는 스캔라인을 출력하는 구동회로는 스캔라인이 240 라인을 가지면 240 개의 각 스캔라인을 순차적으로 선택하기 위하여 240 개의 비트를 가진 240 개의 쉬프트 단을 갖는 쉬프트 레지스트가 필요하다.
도7은 종래의 4비트 액정표시장치의 구동을 제어하는 쉬프트 레지스터의 블록도이다.
종래의 액정표시장치의 구동을 제어하는 쉬프트 레지스터는 매스터(Master)와 슬레이브(Slave)로 구성되어 입력단(D), 클럭단(CK) 및 출력단(Q)을 갖는 4개의 디플립플롭(Delayed Flip-Flop:FF)들과 각 디플립플롭(FF)들의 출력단들(Q)을 수신하여 구동능력을 증가시키기 위한 4 개의 출력버퍼(10)들로 구성된다. 각각의 디플립플롭(FF)들의 입력단(D)은 전단의 디플립플롭(FF)의 출력단(Q)에 연결되고, 첫 번째 디플립플롭(FF)의 입력단(D)은 입력데이터(Vin)에 연결되고, 각각의 디플립플롭(FF)들의 클럭단(CK)은 클럭신호(CLK)에 공통으로 연결된다.
도8은 도7의 4비트 액정표시장치의 구동을 제어하는 쉬프트 레지스터의 동작 파형도이다.
도8의 동작 파형도에 도시된 바와같이 액정표시장치의 구동을 제어하는 쉬프트 레지스터에 입력되는 신호는 클럭신호(CLK)와 입력데이터(Vin)이고 입력데이터(Vin)는 t0에서 t1 구간에서 만 하이 논리값을 갖으며, 액정표시장치의 구동을 제어하는 쉬프트 레지스터의 각 디플립플롭(FF)들은 클럭신호(CLK)의 상승부분(Rising Edge)에서 동작한다고 하면 첫 번째 디플립플롭(FF)의 출력(Q)은 입력데이터(Vin)를 클럭신호(CLK)의 한 클럭 쉬프트 시켜 t1에서 t2 동안에 하이 논리값을 갖는다. 마찬가지로 나머지 디플립플롭(FF)들은 각각 전단의 출력단(Q)을 입력단(D)으로 수신하여 각각 클럭신호(CLK)의 한 클럭씩 쉬프트 시켜 출력한다.
따라서 4비트 쉬프트 레지스터의 경우 입력데이터(Vin)를 순차적으로 이동시켜 4비트, 즉 4개의 쉬프트 단으로 구성된 쉬프트 된 출력을 얻기 위하여 해당하는 비트수 만큼의 4개의 디플립플롭(FF)들과 4개의 출력버퍼(BUF)들이 필요하다.
종래의 액정표시장치의 구동을 제어하는 쉬프트 레지스터는 입력데이터를 한 비트씩 쉬프트 시키기 위해 클럭신호의 한 클럭이 필요하고, 한 비트를 쉬프트 시키기 위한 한 쉬프트 단은 하나의 디플립플롭들과 출력버퍼들이 필요하므로 많은 비트의 쉬프트 된 출력을 얻기 위하여 많은 수의 디플립플롭들과 출력버퍼들이 요구되는 문제점을 가지고 있다. 특히 디스플레이 장치의 구동회로 중 스캔라인을 출력하는 구동회로는 스캔라인 수 만큼의 디플립플롭과 출력버퍼로 구성된 쉬프트 단들이 요구되며 각 디플립플롭들 및 출력버퍼를 구현하기 위해 많은 수의 트랜지스터들이 필요하므로 쉬프트 레지스터의 비트수가 크면 클수록 많은 수의 트랜지스터가 요구되며 그로 인해 제조 원가가 높아지는 문제점을 가지고 있다.
본 발명의 목적은 입력데이터를 클럭신호의 반 클럭씩 쉬프트 시켜 출력하므로써 쉬프트 단을 감소시킬 수 있고, 동작 속도를 증가시킬 수 있으며, 이로 인해 제조 원가를 절감시킬 수 있는 액정표시장치의 구동을 제어하는 쉬프트 레지스터를제공하는 데 있다.
상기의 목적들을 달성하기 위하여 본 발명의 액정표시장치의 구동을 제어하는 쉬프트 레지스터는 클럭신호를 수신하여 클럭신호를 반 분주하여 분주클럭을 출력하는 분주부, 입력단, 클럭단 및 출력단을 가진 다수의 쉬프터들로 구성되어 각각의 클럭단들은 분주클럭에 공통으로 연결되고 다수의 쉬프터들은 종속 접속되고 다수의 쉬프터들 중 첫번째 쉬프터의 입력단은 입력데이터에 연결되어 입력데이터를 분주클럭의 반클럭씩 쉬프트 시켜 분주클럭의 반클럭씩 마다 순차적으로 출력하는 쉬프터출력부 및 클럭신호, 분주클럭, 다수의 쉬프터들 중 홀수번째 쉬프터의 출력 및 그 다음의 짝수번째 쉬프터의 출력을 수신하여 클럭신호 및 분주클럭의 논리값에 따라 홀수번째 쉬프터의 출력을 클럭신호의 반클럭씩 마다 선택하여 제1 및 제2출력신호를 출력하고 짝수번째 쉬프터의 출력을 클럭신호의 반클럭씩 마다 선택하여 제3 및 제4출력신호를 출력하는 다수의 선택부들로 구성된 선택출력부를 구비한 것을 특징으로 한다. 쉬프터는 분주클럭을 수신하여 분주클럭을 반전시키는 반전부, 제1드레인/소스, 게이트 및 제2드레인/소스를 갖는 제1 및 제2트랜지스터로 구성되어 제1트랜지스터의 게이트는 입력단에 연결되고 제1트랜지스터의 제2드레인/소스는 제1전압에 연결되고 제1트랜지스터의 제1드레인/소스는 제2트랜지스터의 제2드레인/소스와 연결되어 제1신호를 출력하고 제2트랜지스터의 제1드레인/소스와 게이트는 분주클럭에 공통으로 연결되어 입력단으로 입력되는 신호가 하이 논리값을 가지면 제1트랜지스터는 온 되어 제1신호는 로우 논리값을 출력하고 입력단으로 입력되는 신호가 로우 논리값을 갖고 분주클럭이 하이 논리값을 가질 때 제1신호는 하이 논리값을 출력하는 제1인버터 및 제1드레인/소스, 게이트 및 제2드레인/소스를 갖는 제3 및 제4트랜지스터로 구성되어 제3트랜지스터의 게이트는 제1신호에 연결되고 제1트랜지스터의 제2드레인/소스는 제1전압에 연결되고 제3트랜지스터의 제1드레인/소스는 제4트랜지스터의 제2드레인/소스와 연결되어 제2신호를 출력하고 제4트랜지스터의 제1드레인/소스와 게이트는 반전된 분주클럭에 공통으로 연결되어 제1신호가 하이 논리값을 가지면 제3트랜지스터는 온 되어 제2신호는 로우 논리값을 출력하고 제1신호가 로우 논리값을 갖고 반전된 분주클럭이 하이 논리값을 가질 때 제2신호는 하이 논리값을 출력하는 제2인버터를 구비한 것을 특징으로 한다.
쉬프터는 한 단자가 제1신호에 연결되고 다른 단자가 제1전압에 연결된 제1캐패시터를 더 구비하거나 제1드레인/소스, 게이트 및 제2드레인/소스로 구성되어 게이트는 분주클럭에 연결되고 제2드레인/소스는 입력단에 연결된 제5트랜지스터 및 한 단자가 제2신호에 연결되고 다른 단자가 제5트랜지스터의 제1드레인/소스와 공통으로 연결되어 출력단으로 출력하는 제2캐패시터를 더 구비한 것을 특징으로 한다.
선택부는 클럭신호 및 분주클럭을 수신하여 클럭신호와 분주클럭의 논리값에 따라 다수의 출력들 중 한 출력만 하이 논리값을 갖도록 하는 디코더 및 홀수번째 쉬프터의 출력 및 그 다음의 짝수번째 쉬프터의 출력을 수신하여 디코더의 최하위비트의 출력이 하이 논리값을 가질 때 홀수번째 쉬프터의 출력을 선택하여 활성화된 제1출력신호를 출력하고, 디코더의 최하위비트 다음의 첫번째 상위비트의 출력이 하이 논리값을 가질 때 홀수번째 쉬프터의 출력을 선택하여 활성화된 제2출력신호를 출력하고 디코더의 최하위비트 다음의 두번째 상위비트의 출력이 하이 논리값을 가질 때 짝수번째 쉬프터의 출력을 선택하여 활성화된 제3출력신호를 출력하고 디코더의 최상위비트의 출력이 하이 논리값을 가질 때 짝수번째 쉬프터의 출력을 선택하여 활성화된 제4출력신호를 출력하는 출력버퍼부를 구비한 것을 특징으로 한다.
출력버퍼부는 입력단, 출력단 및 제어단을 가진 제1, 제2, 제3 및 제4스위치들 및 제1, 제2, 제3 및 제4스위치들의 각각의 출력들을 수신하여 수신된 각각의 출력들의 구동능력을 증가시켜 제1, 제2, 제3 및 제4출력신호를 출력하는 버퍼들을구비하며, 제1, 제2, 제3 및 제4스위치들의 각각의 제어단은 디코더의 최하위비트 출력으로부터 최상위비트 출력과 각각 연결되고 제1 및 제2스위치들의 각각의 입력단은 홀수번째 쉬프터의 출력과 공통으로 연결되고 제3 및 제4스위치들의 각각의 입력단은 짝수번째 쉬프터의 출력과 공통으로 연결된 것을 특징으로 한다.
제1도는 본 발명의 액정표시장치의 구동을 제어하는 쉬프트 레지스터의 블록도,
제2도는 제1도의 쉬프트 레지스터의 쉬프터의 실시예의 블럭도,
제3도는 제2도의 쉬프터의 다른 실시예의 블록도,
제4도는 제1도의 선택부의 실시예의 블록도,
제5도는 제4도의 출력버퍼부의 다른 실시예의 블록도,
제6도는 본 발명의 4비트 쉬프트 레지스터의 동작 파형도,
제7도는 종래의 4비트 액정표시장치의 구동을 제어하는 쉬프트 레지스터의 블록도,
제8도는 제7도의 4비트 쉬프트 레지스터의 동작 파형도이다.
이하, 첨부된 도면을 참조하여 본 발명의 액정표시장치의 구동을 제어하는 쉬프트 레지스터를 상세히 설명하고자 한다.
도1은 본 발명의 액정표시장치의 구동을 제어하는 쉬프트 레지스터의 블록도이다.
본 발명의 액정표시장치의 구동을 제어하는 쉬프트 레지스터는 클럭신호(CLK)를 수신하여 클럭신호(CLK)를 반 분주하여 분주클럭(CLK/2)을 출력하는 분주부(TFF), 입력단(I), 클럭단(CK) 및 출력단(O)을 가진 다수의 쉬프터(110)들(SR1∼SRn)로 구성되어 각각의 클럭단(CK)들은 분주클럭(CLK/2)에 공통으로 연결되고 다수의 쉬프터들(SR1∼SRn)은 전단의 쉬프터(110)의 출력단(O)의 출력이 다음단의 쉬프터(110)의 입력단(I)으로 입력되도록 종속 접속(cascade)되고 다수의 쉬프터들(SR1∼SRn) 중 첫번째 쉬프터(SR1)의 입력단(I)은 입력데이터(Vin)에 연결되어 입력데이터(Vin)를 분주클럭(CLK/2)의 반클럭씩 쉬프트 시켜 분주클럭(CLK/2)의 반클럭씩 마다 순차적으로 출력하는 쉬프터출력부(100) 및 클럭신호(CLK), 분주클럭(CLK/2), 다수의 쉬프터들(SR1∼SRn) 중 홀수번째 쉬프터(SRi-1)의 출력 및 그 다음의 짝수번째 쉬프터(SRi)의 출력을 수신하여 클럭신호(CLK) 및 분주클럭(CLK/2)의 논리값에 따라 홀수번째 쉬프터(SRi-1)의 출력을 클럭신호(CLK)의 반클럭씩 마다 선택하여 제1 및 제2출력신호(VO2i-3,VO2i-2)를 출력하고 짝수번째 쉬프터(SRi)의 출력을 클럭신호(CLK)의 반클럭씩 마다 선택하여 제3 및 제4출력신호(VO2i-1,VO2i)를 출력하는 다수의 선택부(210)들로 구성된 선택출력부(200)로 구성된다.
분주부(TFF)는 토글 플립플롭(Toggle Flip-Flop)으로 구성되다.
도2는 도1의 액정표시장치의 구동을 제어하는 쉬프트 레지스터의 쉬프터출력부의 각 쉬프터의 실시예의 블럭도이다.
쉬프터출력부(100)의 각 쉬프터(110)는 분주클럭(CLK/2)을 수신하여 분주클럭(CLK/2)을 반전시키는 반전부(INV), 제1인버터(111) 및 제2인버터(112)로 구성된다.
제1인버터(111)는 제1드레인/소스, 게이트 및 제2드레인/소스를 갖는 제1 및 제2트랜지스터(Q1,Q2)로 구성되며, 제1트랜지스터(Q1)의 게이트는 입력단(I)으로 입력되는 신호에 연결되고, 제1트랜지스터(Q1)의 제2드레인/소스는 제1전압(Vss)인접지전압에 연결되고, 제1트랜지스터(Q1)의 제1드레인/소스는 제2트랜지스터(Q2)의 제2드레인/소스와 연결되어 제1신호(A1)를 출력하고, 제2트랜지스터(Q2)의 제1드레인/소스와 게이트는 분주클럭(CLK/2)에 공통으로 연결되어 입력단(I)으로 입력되는 신호가 하이 논리값을 가지면 제1트랜지스터(Q1)는 온 되어 제1신호(A1)는 로우 논리값을 출력하고, 입력단(I)으로 입력되는 신호가 로우 논리값을 갖고 분주클럭(CLK/2)이 하이 논리값을 가질 때 제1신호(A1)는 하이 논리값을 출력한다.
제2인버터(112)는 제1드레인/소스, 게이트 및 제2드레인/소스를 갖는 제3 및 제4트랜지스터(Q3,Q4)로 구성되며, 제3트랜지스터(Q3)의 게이트는 제1신호(A1)에 연결되고, 제3트랜지스터(Q3)의 제2드레인/소스는 제1전압(Vss)에 연결되고, 제3트랜지스터(Q3)의 제1드레인/소스는 제4트랜지스터(Q4)의 제2드레인/소스와 연결된 제2신호(A2)를 출력단(O)으로 출력하고, 제4트랜지스터(Q4)의 제1드레인/소스와 게이트는 반전된 분주클럭(CLKB/2)에 공통으로 연결되어 제1신호(A1)가 하이 논리값을 가지면 제3트랜지스터(Q3)는 온 되어 제2신호(A2)는 로우 논리값을 출력하고 제1신호(A1)가 로우 논리값을 갖고 반전된 분주클럭(CLKB/2)이 하이 논리값을 가질 때 제2신호(A2)는 하이 논리값을 출력한다.
각각의 쉬프터(110)들은 한 단자가 제1신호(A1)에 연결되고 다른 단자가 제1전압(Vss)에 연결된 제1캐패시터(C1)를 더 구비할 수 있으며, 제1 및 제2트랜지스터(Q1,Q2)들이 모두 오프되어 제1인버터(111) 출력인 제1신호(A1)가 플로팅(Floating) 되더라도 제1캐패시터(C1)에 제1신호(A1)의 전상태를 충전시켜 제1신호(A1)가 안정된 상태를 유지하고 이로인해 제2인버터(112)의 출력인 제2신호(A2)도 안정된 상태를 유지할 수 있다.
도3은 도2의 쉬프터의 다른 실시예의 블록도이다.
도3의 쉬프터(110)는 도2의 쉬프터(110)의 구성과 동일하나, 다만 제2인버터(112)의 출력인 제2신호(A2)를 출력단(O)으로 바로 출력하지 않고 출력단(O)으로 제2신호(A2) 보다 더 높은 전압을 갖는 신호를 출력할 수 있도록 승압부(113)를 더 구비할 수 있다. 승압부(113)는 제1드레인/소스, 게이트 및 제2드레인/소스로 구성되어 게이트는 분주클럭(CLK/2)에 연결되고 제2드레인/소스는 입력단(I)에 연결된 제5트랜지스터(Q5) 및 한 단자가 제2신호(A2)에 연결되고 다른 단자가 제5트랜지스터(Q5)의 제1드레인/소스와 공통으로 연결되어 출력단(O)으로 출력하는 제2캐패시터(C2)로 구성된다.
도4는 도1의 선택출력부의 각 선택부의 실시예의 블록도이다.
선택출력부(200)의 각 선택부(210)는 클럭신호(CLK) 및 분주클럭(CLK/2)을 수신하여 클럭신호(CLK)와 분주클럭(CLK/2)의 논리값에 따라 다수의 출력들(D0∼D3) 중 한 출력만 하이 논리값을 갖도록 하는 디코더(220) 및 홀수번째 쉬프터(SRi-1)의 출력(Vdi-1) 및 그 다음의 짝수번째 쉬프터(SRi)의 출력(Vdi)을 수신하여 디코더(220)의 최하위비트의 출력(D0)이 하이 논리값을 가질 때 홀수번째 쉬프터(SRi-1)의 출력(Vdi-1)을 선택하여 활성화된 제1출력신호(VO2i-3)를 출력하고, 디코더(220)의 최하위비트 다음의 첫번째 상위비트의 출력(D1)이 하이 논리값을 가질 때 홀수번째 쉬프터(SRi-1)의 출력(Vdi-1)을 선택하여 활성화된 제2출력신호(VO2i-2)를 출력하고, 디코더(220)의 최하위비트 다음의 두번째 상위비트의 출력(D2)이 하이 논리값을 가질 때 짝수번째 쉬프터(SRi)의 출력(Vdi)을 선택하여 활성화된 제3출력신호(VO2i-1)를 출력하고, 디코더(220)의 최상위비트의 출력(D3)이 하이 논리값을 가질 때 짝수번째 쉬프터(SRi)의 출력(Vdi)을 선택하여 활성화된 제4출력신호(VO2i)를 출력하는 출력버퍼부(230)로 구성된다.
도4의 출력버퍼부(230)는 입력단(IN), 출력단(OT) 및 제어단(C)을 가진 제1, 제2, 제3 및 제4스위치들(SW0∼SW3) 및 제1, 제2, 제3 및 제4스위치들(SW0∼SW3)의 각각의 출력(OT)들을 수신하여 수신된 각각의 출력들의 구동능력을 증가시켜 제1, 제2, 제3 및 제4출력신호들(VO2i-3,VO2i-2,VO2i-1,VO2i)을 출력하는 버퍼(BUF)들로 구성되며, 제1, 제2, 제3 및 제4스위치들(SW0∼SW3)의 각각의 제어단(C)은 디코더(220)의 최하위비트 출력(D0)으로부터 최상위비트 출력(D3)과 각각 연결되고 제1 및 제2스위치들(SW0,SW1)의 각각의 입력단(IN)은 홀수번째 쉬프터(SRi-1)의 출력(Vdi-1)과 공통으로 연결되고 제3 및 제4스위치들(SW2,SW3)의 각각의 입력단(IN)은 짝수번째 쉬프터(SRi)의 출력(Vdi)과 공통으로 연결된다.
도5는 도4의 출력버퍼부의 다른 실시예의 블록도이다.
도5의 출력버퍼부(230)는 제1, 제2, 제3 및 제4반전버퍼들(231,232,233,234)로 구성된다.
제1반전버퍼(231)는 제1드레인/소스, 게이트 및 제2드레인/소스를 갖는 제6 및 제7트랜지스터들(Q6,Q7)로 구성되어 제6트랜지스터(Q6)의 게이트는 홀수번째 쉬프터(SRi-1)의 출력(Vdi-1)에 연결되고, 제6트랜지스터(Q6)의 제1드레인/소스는 디코더(220)의 최하위비트 출력(D0)에 연결되고, 제6트랜지스터(Q6)의 제2드레인/소스는 제7트랜지스터(Q7)의 제1드레인/소스와 연결되어 제1출력신호(VO2i-3)를 출력하고, 제7트랜지스터(Q7)의 게이트는 디코더(220)의 첫번째 상위비트 출력(D1)에 연결되고, 제7트랜지스터(Q7)의 제2드레인/소스는 제1전압(Vss)에 연결된다.
제2반전버퍼(232)는 제1드레인/소스, 게이트 및 제2드레인/소스를 갖는 제8 및 제9트랜지스터들(Q8,Q9)로 구성되어 제8트랜지스터(Q8)의 게이트는 홀수번째 쉬프터(SRi-1)의 출력(Vdi-1)에 연결되고, 제8트랜지스터(Q8)의 제1드레인/소스는 디코더(220)의 첫번째 상위비트 출력(D1)에 연결되고, 제8트랜지스터(Q8)의 제2드레인/소스는 제9트랜지스터(Q9)의 제1드레인/소스와 연결되어 제2출력신호(VO2i-2)를 출력하고, 제9트랜지스터(Q9)의 게이트는 디코더(220)의 두번째 상위비트 출력(D2)에 연결되고, 제9트랜지스터(Q9)의 제2드레인/소스는 제1전압(Vss)에 연결된다.
제3반전버퍼(233)는 제1드레인/소스, 게이트 및 제2드레인/소스를 갖는 제10 및 제11트랜지스터들(Q10,Q11)로 구성되어 제10트랜지스터(Q10)의 게이트는 짝수번째 쉬프터(SRi)의 출력(Vdi)에 연결되고, 제10트랜지스터(Q10)의 제1드레인/소스는디코더(220)의 두번째 상위비트 출력(D2)에 연결되고, 제10트랜지스터(Q10)의 제2드레인/소스는 제11트랜지스터(Q11)의 제1드레인/소스와 연결되어 제3출력신호(VO2i-1)를 출력하고, 제11트랜지스터(Q11)의 게이트는 디코더(220)의 최상위비트 출력(D3)에 연결되고, 제11트랜지스터(Q11)의 제2드레인/소스는 제1전압(Vss)에 연결된다.
제4반전버퍼(234)는 제1드레인/소스, 게이트 및 제2드레인/소스를 갖는 제12 및 제13트랜지스터들(Q12,Q13)로 구성되어 제12트랜지스터(Q12)의 게이트는 짝수번째 쉬프터(SRi)의 출력(Vdi)에 연결되고, 제12트랜지스터(Q12)의 제1드레인/소스는디코더(220)의 최상위비트 출력(D3)에 연결되고, 제12트랜지스터(Q12)의 제2드레인/소스는 제13트랜지스터(Q13)의 제1드레인/소스와 연결되어 제4출력신호(VO2i)를 출력하고, 제13트랜지스터(Q13)의 게이트는 디코더(220)의 최하위비트 출력(D0)에 연결되고, 제13트랜지스터(Q13)의 제2드레인/소스는 제1전압(Vss)에 연결된다.
상기의 구성에 따른 본 발명인 액정표시장치의 구동을 제어하는 쉬프트 레지스터의 동작은 다음과 같다.
도2의 쉬프터(110)의 제1인버터(111)는 입력단(I)에 입력되는 신호가 하이 논리값을 가지면 제1트랜지스터(Q1)는 온 되어 제1신호(A1)는 로우 논리값을 출력하고, 입력단(I)에 입력되는 신호가 로우 논리값을 가지면 분주클럭(CLK/2)의 논리값에 따라 제2트랜지스터(Q2)가 온 되면 제1신호(A1)는 하이 논리값을 갖고 제2트랜지스터(Q2)가 오프이면 제1신호(A1)는 제1캐패시터(C1)에 의해 전상태의 논리값을 갖는다. 상기와 같은 방법으로 쉬프터(110)의 제2인버터(112)는 동일하게 동작된다. 따라서 도2의 쉬프터(110)는 입력단(I)에 입력되는 신호를 분주클럭(CLK/2)의 반주기, 즉 클럭신호(CLK)에 대해 한 클럭 만큼 쉬프트 시켜 출력한다.
도3은 도2의 쉬프터(110)의 출력인 제2신호(A2)에 승압부(113)를 연결한 것으로 승압부(113)의 제2캐패시터(C2)에 의해 출력단(O)으로 출력되는 펄스의 최대전압은 분주클럭(CLK/2) 펄스의 최대 전압과 입력단(I)으로 입력되는 신호 펄스의 최대 전압을 합한 전압을 가지므로 쉬프터(110)의 출력단(O)의 출력신호가 트랜지스터의 게이트로 입력되는 경우 해당 트랜지스터의 동작속도는 증가된다.
도4의 선택부(210)의 디코더(220)는 클럭신호(CLK)와 분주클럭(CLK/2)의 논리값에 따라 다수의 출력들(D0∼D3) 중 한 출력만 하이 논리값을 갖도록 한다. 즉, 분주클럭(CLK/2)과 클럭신호(CLK)의 논리값이 2진수 00 이면 디코더(220)의 최하위비트 출력(D0)만 하이 논리값을 출력하고, 나머지 출력들(D1,D2,D3)은 로우 논리값을 출력한다. 분주클럭(CLK/2)과 클럭신호(CLK)의 논리값이 2진수 01 이면 디코더(220)의 첫번째 상위비트 출력(D1)만 하이 논리값을 출력하고 2진수 10 이면두번째 상위비트 출력(D2)만 하이 논리값을 출력하고 2진수 11 이면 최상위비트 출력(D3)만 하이 논리값을 출력한다.
도4의 출력버퍼부(230)는 디코더(220)의 최하위비트 출력(D0)만 하이 논리값을 가지면 제1스위치(SW0)는 온 되어 클럭신호(CLK)의 한 주기 동안 만 하이 논리값을 갖는 홀수번째 쉬프터(SRi-1)의 출력(Vdi-1)을 선택하므로 제1스위치(SW0)의 출력과 연결된 버퍼(BUF)의 출력인 제1출력신호(VO2i-3)는 디코더(220)의 최하위비트 출력(D0)이 하이 논리값을 갖고 홀수번째 쉬프터(SRi-1)의 출력(Vdi-1)이 하이 논리값을 가질때만 하이 논리값을 출력한다. 상기와 같은 방법에 의하여 제2출력신호(VO2i-2)는 디코더(220)의 첫번째 상위비트 출력(D1)이 하이 논리값을 갖고 홀수번째 쉬프터(SRi-1)의 출력(Vdi-1)이 하이 논리값을 가질때만 하이 논리값을 출력하고, 제3출력신호(VO2i-1)는 디코더(220)의 두번째 상위비트 출력(D2)이 하이 논리값을 갖고 짝수번째 쉬프터(SRi)의 출력(Vdi)이 하이 논리값을 가질때만 하이 논리값을 출력하고, 제4출력신호(VO2i)는 디코더(220)의 최상위비트 출력(D3)이 하이 논리값을 갖고 짝수번째 쉬프터(SRi)의 출력(Vdi)이 하이 논리값을 가질때만 하이논리값을 출력한다.
따라서 제2출력신호(VO2i-2)는 제1출력신호(VO2i-3)를 클럭신호(CLK)의 반클럭 만큼 쉬프트 되고, 제3출력신호(VO2i-1)는 제2출력신호(VO2i-2)를 클럭신호(CLK)의 반클럭 만큼 쉬프트 되고, 제4출력신호(VO2i)는 제3출력신호(VO2i-1)를 클럭신호(CLK)의 반클럭 만큼 쉬프트 된다.
도5의 출력버퍼부(230)는 도4의 출력버퍼부의 다른 실시예로 도4의 스위치와 구동능력을 증가시키기 위한 버퍼(BUF) 대신에 두 개의 트랜지스터들로 구성된 각 반전버퍼들(231,232,233,234)에 의해 각 트랜지스터의 게이트 넓이(Width)를 알맞게 하여 충분한 구동능력을 갖도록 할 수 있다.
도5의 제1반전버퍼(231)의 출력인 제1출력신호(VO2i-3)는 디코더(220)의 최하위비트 출력(D0)이 하이 논리값을 갖고 홀수번째 쉬프터(SRi-1)의 출력(Vdi-1)이 하이 논리값을 가질때 제6트랜지스터(Q6)는 온 되어 하이 논리값을 출력하고, 디코더(220)의 첫번째 상위비트 출력(D1)이 하이 논리값을 가지면 제7트랜지스터(Q7)는 온 되어 제1출력신호(VO2i-3)는 로우 논리값을 출력한다. 상기와 같은 방법에 의하여 디코더(220)의 첫번째 상위비트 출력(D1)이 하이 논리값을 갖고 홀수번째 쉬프터(SRi-1)의 출력(Vdi-1)이 하이 논리값을 가질 때 제8트랜지스터(Q8)는 온 되어 제2반전버퍼(232)의 출력인 제2출력신호(VO2i-2)는 하이 논리값을 출력하고 두번째 상위비트 출력(D2)이 하이 논리값을 가지면 제9트랜지스터(Q9)는 온 되어 제2출력신호(VO2i-2)는 로우 논리값을 출력하고, 두번째 상위비트 출력(D2)이 하이 논리값을 갖고 짝수번째 쉬프터(SRi)의 출력(Vdi)이 하이 논리값을 가질 때 제3반전버퍼(233)의 출력인 제3출력신호(VO2i-1)는 하이 논리값을 출력하고 디코더(220)의 최상위비트 출력(D3)이 하이 논리값을 가지면 로우 논리값을 출력하고, 디코더(220)의 최상위비트 출력(D3)이 하이 논리값을 갖고 짝수번째 쉬프터(SRi)의 출력(Vdi)이 하이 논리값을 가질 때 제4반전버퍼(234)의 출력인 제4출력신호(VO2i)는 하이 논리값을 출력하고 최하위비트 출력(D0)이 하이 논리값을 가지면 로우 논리값을 출력한다.
따라서 도5의 출력버퍼부(230)는 도4의 출력버퍼부와 동일하게 제2출력신호(VO2i-2)는 제1출력신호(VO2i-3)를 클럭신호(CLK)의 반클럭 만큼 쉬프트 되고, 제3출력신호(VO2i-1)는 제2출력신호(VO2i-2)를 클럭신호(CLK)의 반클럭 만큼 쉬프트 되고, 제4출력신호(VO2i)는 제3출력신호(VO2i-1)를 클럭신호(CLK)의 반클럭 만큼 쉬프트 된다.
도1의 본 발명의 액정표시장치의 구동을 제어하는 쉬프트 레지스터의 쉬프터출력부(100)의 다수의 쉬프터들(SR1∼SRn)에 의하여 쉬프터들(SR1∼SRn) 각각의 출력들(Vd1∼Vdn)은 순차적으로 입력데이터(Vin)를 분주클럭(CLK/2)의 반주기 마다,즉 클럭신호(CLK)의 한 클럭 마다 쉬프트 시켜 출력한다. 선택출력부(200)의 다수의 선택부(210)들에 의하여 선택부(210)들 각각의 출력들(VO2i-3,VO2i-2,VO2i-1,VO2i)인 제1출력신호(VO2i-3)는 홀수번째 쉬프터(SRi-1)의 출력을 클럭신호(CLK)의 반클럭만큼 쉬프트 된 출력이고, 제2출력신호(VO2i-2)는 제1출력신호(VO2i-3)를 클럭신호(CLK)의 반클럭 만큼 쉬프트 된 출력이고, 제3출력신호(VO2i-1)는 제2출력신호(VO2i-2)를 클럭신호(CLK)의 반클럭 만큼 쉬프트 된 출력이고, 제4출력신호(VO2i)는 제3출력신호(VO2i-1)를 클럭신호(CLK)의 반클럭 만큼 쉬프트 된 출력이다.
따라서 본 발명의 쉬프트 레지스터는 입력데이터(Vin)를 클럭신호(CLK)의 반클럭 마다 쉬프트 시켜 순차적으로 쉬프트 된 데이터를 출력하므로 도7의 종래의 액정표시장치의 구동을 제어하는 쉬프트 레지스터에 비해 쉬프트 단을 감소시킬 수 있고, 동작 속도를 증가시킬 수 있다.
도6은 4비트 쉬프트 레지스트의 동작 파형도이다.
도6의 4비트 쉬프트 레지스트를 구현하기 위하여 도1의 쉬프트 레지스트에 있어 쉬프터출력부(100)는 2개의 쉬프터들(SR1,SR2)이 필요하고, 선택출력부(200)는 1개의 선택부(210)가 필요하다.
상기의 구성에 따른 4비트 쉬프트 레지스터의 동작은 다음과 같다.
분주클럭(CLK/2)은 분주부(TFF)인 토글 플립플롭에 의하여 클럭신호(CLK)를 반 분주한 클럭이다. 쉬프터출력부(100)의 첫 번째 시프터(SR1)는 입력데이터(Vin)를 분주클럭(CLK/2)의 반주기, 즉 클럭신호(CLK)에 대해 한 클럭을 쉬프트 시켜 첫번째 시프터(SR1)의 출력(Vd1)은 t1시간에서 t3시간 동안 하이 논리값을 갖고, 두 번째 시프터(SR2)는 두 번째 시프터(SR2)의 출력(Vd1)을 분주클럭(CLK/2)의 반주기, 즉 클럭신호(CLK)에 대해 한 클럭을 쉬프트 시켜 두 번째 시프터(SR2)의 출력(Vd2)은 t3시간에서 t5시간 동안 하이 논리값을 갖는다.
디코더(220)와 출력버퍼부(230)로 구성된 선택부(210)의 디코더(220) 출력들(D0∼D3) 중 최하위비트 출력(D0)은 분주클럭(CLK/2)과 클럭신호(CLK)의 논리값이 2진수로 00 일 때 하이 논리값을 갖고, 첫번째 상위비트 출력(D1)은 분주클럭(CLK/2)과 클럭신호(CLK)의 논리값이 2진수로 01 일 때 하이 논리값을 갖고, 두번째 상위비트 출력(D2)은 분주클럭(CLK/2)과 클럭신호(CLK)의 논리값이 2진수로 10 일 때 하이 논리값을 갖고, 최상위비트 출력(D3)은 분주클럭(CLK/2)과 클럭신호(CLK)의 논리값이 2진수로 11 일 때 하이 논리값을 갖는다. 출력버퍼부(230)의 제1출력신호(VO1)는 디코더(220)의 최하위비트 출력(D0)이 하이 논리값을 갖고 첫 번째 쉬프터(SR1)의 출력(Vd1)이 하이 논리값을 가질 때 하이 논리값을 가지므로 제1출력신호(VO1)는 t1시간에서 t2시간 동안 하이 논리값을 갖고, 제2출력신호(VO2)는 디코더(220)의 첫번째 상위비트 출력(D1)이 하이 논리값을 갖고 첫 번째 쉬프터(SR1)의 출력(Vd1)이 하이 논리값을 가질 때 하이 논리값을 가지므로 제2출력신호(VO2)는 t2시간에서 t3시간 동안 하이 논리값을 갖고, 제3출력신호(VO3)는 디코더(220)의 두번째 상위비트 출력(D2)이 하이 논리값을 갖고 두 번째 쉬프터(SR2)의 출력(Vd2)이 하이 논리값을 가질 때 하이 논리값을 가지므로 제3출력신호(VO3)는 t3시간에서 t4시간 동안 하이 논리값을 갖고, 제4출력신호(VO4)는 디코더(220)의 최상위비트 출력(D3)이 하이 논리값을 갖고 두 번째 쉬프터(SR2)의 출력(Vd2)이 하이 논리값을 가질 때 하이 논리값을 가지므로 제4출력신호(VO4)는 t4시간에서 t5시간 동안 하이 논리값을 갖는다. 따라서 4비트 쉬프트 레지스터는 입력데이터(Vin)를 클럭신호(CLK)의 반클럭 마다 쉬프트 시켜 순차적으로 쉬프트 된 출력들(VO1∼VO4)을 출력한다.
본 발명의 액정표시장치의 구동을 제어하는 쉬프트 레지스터는 입력데이터를 클럭신호의 반 클럭씩 쉬프트 시켜 출력하므로써 쉬프트 단을 감소시킬 수 있고, 동작 속도를 증가시킬 수 있으며, 이로 인해 제조 원가를 절감시킬 수 있다.

Claims (8)

  1. 입력데이터 및 클럭신호를 수신하여 상기의 입력데이터를 클럭신호에 대해 쉬프트 시켜 상기의 입력데이터를 순차적으로 출력하여 액정표시장치의 구동을 제어하는 쉬프트 레지스터에 있어서, 상기의 클럭신호를 수신하여 상기의 클럭신호를 반 분주하여 분주클럭을 출력하는 분주수단; 입력단, 클럭단 및 출력단을 가진 다수의 쉬프터들로 구성되어 각각의 클럭단들은 상기의 분주클럭에 공통으로 연결되고, 상기의 다수의 쉬프터들은 종속 접속되고, 다수의 쉬프터들 중 첫번째 쉬프터의 입력단은 상기의 입력데이터에 연결되어 상기의 입력데이터를 상기의 분주클럭의 반클럭씩 쉬프트 시켜 상기의 분주클럭의 반클럭씩 마다 순차적으로 출력하는 쉬프터출력수단; 및 상기의 클럭신호, 분주클럭, 상기의 다수의 쉬프터들 중 홀수번째 쉬프터의 출력 및 그 다음의 짝수번째 쉬프터의 출력을 수신하여 상기의 클럭신호 및 분주클럭의 논리값에 따라 상기의 홀수번째 쉬프터의 출력을 상기의 클럭신호의 반클럭씩마다 선택하여 제1 및 제2출력신호를 출력하고, 상기의 짝수번째 쉬프터의 출력을 상기의 클럭신호의 반클럭씩 마다 선택하여 제3 및 제4출력신호를 출력하는 다수의 선택부들로 구성된 선택출력수단을 구비한 것을 특징으로 하는 액정표시장치의 구동을 제어하는 쉬프트 레지스터.
  2. 제1항에 있어서, 상기의 분주수단은 토글 플립플롭으로 구성된 것을 특징으로 하는 액정표시장치의 구동을 제어하는 쉬프트 레지스터.
  3. 제1항에 있어서, 상기의 쉬프터는 상기의 분주클럭을 수신하여 상기의 분주클럭을 반전시키는 반전수단; 제1드레인/소스, 게이트 및 제2드레인/소스를 갖는 제1 및 제2트랜지스터로 구성되어 상기의 제1트랜지스터의 게이트는 상기의 입력단에 연결되고, 상기의 제1트랜지스터의 제2드레인/소스는 제1전압에 연결되고, 상기의 제1트랜지스터의 제1드레인/소스는 상기의 제2트랜지스터의 제2드레인/소스와 연결되어 제1신호를 출력하고, 상기의 제2트랜지스터의 제1드레인/소스와 게이트는 상기의 분주클럭에 공통으로 연결되어 상기의 입력단으로 입력되는 신호가 하이 논리값을 가지면 상기의 제1트랜지스터는 온 되어 상기의 제1신호는 로우 논리값을 출력하고, 상기의 입력단으로 입력되는 신호가 로우 논리값을 갖고 상기의 분주클럭이 하이 논리값을 가질 때 상기의 제1신호는 하이 논리값을 출력하는 제1인버터; 및 제1드레인/소스, 게이트 및 제2드레인/소스를 갖는 제3 및 제4트랜지스터로 구성되어 상기의 제3트랜지스터의 게이트는 상기의 제1신호에 연결되고, 상기의 제1트랜지스터의 제2드레인/소스는 상기의 제1전압에 연결되고, 상기의 제1트랜지스터의 제1드레인/소스는 상기의 제2트랜지스터의 제2드레인/소스와 연결되어 제2신호를 출력하고, 상기의 제2트랜지스터의 제1드레인/소스와 게이트는 상기의 반전된 분주클럭에 공통으로 연결되어 상기의 제1신호가 하이 논리값을 가지면 상기의 제3트랜지스터는 온 되어 상기의 제2신호는 로우 논리값을 출력하고, 상기의 제1신호가 로우 논리값을 갖고 상기의 반전된 분주클럭이 하이 논리값을 가질 때 상기의 제2신호는 하이 논리값을 출력하는 제2인버터를 구비한 것을 특징으로 하는 액정표시장치의 구동을 제어하는 쉬프트 레지스터.
  4. 제3항에 있어서, 상기의 쉬프터는 한 단자가 상기의 제1신호에 연결되고 다른 단자가 상기의 제1전압에 연결된 제1캐패시터를 더 구비한 것을 특징으로 하는 액정표시장치의 구동을 제어하는 쉬프트 레지스터.
  5. 제3항에 있어서, 상기의 쉬프터는 제1드레인/소스, 게이트 및 제2드레인/소스로 구성되어 상기의 게이트는 상기의 분주클럭에 연결되고, 상기의 제2드레인/소스는 상기의 입력단에 연결된 제5트랜지스터; 및 한 단자가 상기의 제2신호에 연결되고 다른 단자가 상기의 제5트랜지스터의 제1드레인/소스와 공통으로 연결되어 상기의 출력단으로 출력하는 제2캐패시터를 더 구비한 것을 특징으로 하는 액정표시장치의 구동을 제어하는 쉬프트 레지스터.
  6. 제1항에 있어서, 상기의 선택부는 상기의 클럭신호 및 분주클럭을 수신하여 상기의 클럭신호와 분주클럭의 논리값에 따라 다수의 출력들 중 한 출력만 하이 논리값을 갖도록 하는 디코더수단; 및 상기의 홀수번째 쉬프터의 출력 및 그 다음의 짝수번째 쉬프터의 출력을 수신하여 상기의 디코더수단의 최하위비트의 출력이 하이 논리값을 가질 때 상기의 홀수번째 쉬프터의 출력을 선택하여 활성화된 제1출력신호를 출력하고, 상기의 디코더수단의 최하위비트 다음의 첫번째 상위비트의 출력이 하이 논리값을 가질 때 상기의 홀수번째 쉬프터의 출력을 선택하여 활성화된 제2출력신호를 출력하고, 상기의 디코더수단의 최하위비트 다음의 두번째 상위비트의 출력이 하이 논리값을 가질 때 상기의 짝수번째 쉬프터의 출력을 선택하여 활성화된 제3출력신호를 출력하고, 상기의 디코더수단의 최상위비트의 출력이 하이 논리값을 가질 때 상기의 짝수번째 쉬프터의 출력을 선택하여 활성화된 제4출력신호를 출력하는 출력버퍼수단을 구비한 것을 특징으로 하는 액정표시장치의 구동을 제어하는 쉬프트 레지스터.
  7. 제6항에 있어서, 상기의 출력버퍼수단은 입력단, 출력단 및 제어단을 가진 제1, 제2, 제3 및 제4스위칭수단들; 및 상기의 제1, 제2, 제3 및 제4스위칭수단들의 각각의 출력들을 수신하여 수신된 각각의 출력들의 구동능력을 증가시켜 제1, 제2, 제3 및 제4출력신호를 출력하는 버퍼들을 구비하며, 상기의 제1, 제2, 제3 및 제4스위칭수단들의 각각의 제어단은 상기의 디코더수단의 최하위비트 출력으로부터 최상위비트 출력과 각각 연결되고, 상기의 제1 및 제2스위칭수단들의 각각의 입력단은 상기의 홀수번째 쉬프터의 출력과 공통으로 연결되고, 상기의 제3 및 제4스위칭수단들의 각각의 입력단은 상기의 짝수번째 쉬프터의 출력과 공통으로 연결된 것을 특징으로 하는 액정표시장치의 구동을 제어하는 쉬프트 레지스터.
  8. 제6항에 있어서, 상기의 출력버퍼수단은 제1드레인/소스, 게이트 및 제2드레인/소스를 갖는 제6 및 제7트랜지스터들로 구성되어 상기의 제6트랜지스터의 게이트는 상기의 홀수번째 쉬프터의 출력에 연결되고, 상기의 제6트랜지스터의 제1드레인/소스는 상기의 디코더수단의 최하위비트 출력에 연결되고, 상기의 제6트랜지스터의 제2드레인/소스는 상기의 제7트랜지스터의 제1드레인/소스와 연결되어 제1출력신호를 출력하고, 상기의 제7트랜지스터의 게이트는 상기의 디코더수단의 첫번째 상위비트 출력에 연결되고, 상기의 제7트랜지스터의 제2드레인/소스는 제1전압에 연결된 제1반전버퍼; 제1드레인/소스, 게이트 및 제2드레인/소스를 갖는 제8 및 제9트랜지스터들로 구성되어 상기의 제8트랜지스터의 게이트는 상기의 홀수번째 쉬프터의 출력에 연결되고, 상기의 제8트랜지스터의 제1드레인/소스는 상기의 디코더수단의 첫번째 상위비트 출력에 연결되고, 상기의 제8트랜지스터의 제2드레인/소스는 상기의 제9트랜지스터의 제1드레인/소스와 연결되어 제2출력신호를 출력하고, 상기의 제9트랜지스터의 게이트는 상기의 디코더수단의 두번째 상위비트 출력에 연결되고, 상기의 제9트랜지스터의 제2드레인/소스는 제1전압에 연결된 제2반전버퍼; 제1드레인/소스, 게이트 및 제2드레인/소스를 갖는 제10 및 제11트랜지스터들로 구성되어 상기의 제10트랜지스터의 게이트는 상기의 짝수번째 쉬프터의 출력에 연결되고, 상기의 제10트랜지스터의 제1드레인/소스는 상기의 디코더수단의 두번째 상위비트 출력에 연결되고, 상기의 제10트랜지스터의 제2드레인/소스는 상기의 제11트랜지스터의 제1드레인/소스와 연결되어 제3출력신호를 출력하고, 상기의 제11트랜지스터의 게이트는 상기의 디코더수단의 최상위비트 출력에 연결되고, 상기의 제11트랜지스터의 제2드레인/소스는 제1전압에 연결된 제3반전버퍼; 및 제1드레인/소스, 게이트 및 제2드레인/소스를 갖는 제12 및 제13트랜지스터들로 구성되어 상기의 제12트랜지스터의 게이트는 상기의 짝수번째 쉬프터의 출력에 연결되고, 상기의 제12트랜지스터의 제1드레인/소스는 상기의 디코더수단의 최상위비트 출력에 연결되고, 상기의 제12트랜지스터의 제2드레인/소스는 상기의 제13트랜지스터의 제1드레인/소스와 연결되어 제4출력신호를 출력하고, 상기의 제13트랜지스터의 게이트는 상기의 디코더수단의 최하위비트 출력에 연결되고, 상기의 제13트랜지스터의 제2드레인/소스는 제1전압에 연결된 제4반전버퍼를 구비한 것을 특징으로 하는 액정표시장치의 구동을 제어하는 쉬프트 레지스터.
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