TWI299170B - Synchronous semiconductor memory device - Google Patents

Description

1299170 • > 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種同步半導體記憶體裝置；且更特定言 之，本發明係關於一種使用一劃分時脈來減少晶片尺寸及 電流消耗的同步半導體記憶體裝置。 【先前技術】 一半導體記憶體裝置中之一内部電麼產生器係一電路， 其用於接收一外部電壓及一接地電壓，進而產生具有各種 位準之一内部電壓。歸因於該内部電壓產生器，可能減少 該半導體記憶體裝置之電功率消耗且改良該半導體記憶體 裝置之效能。 圖1係描述一習知半導體記憶體裝置之一方塊圖。 如圖所示，該習知半導體記憶體裝置包含一指令解碼器 10 内部電壓產生控制器20、及一第一内部電壓產生器 30及一第二内部電壓產生器4〇。 該指令解碼器1 〇接收且解碼一指令訊號CMD及一記憶庫 位址訊號BA，進而輸出主動訊號raCTP及CACTP及一預 充電訊號RPCGBP。 主動訊號RACTP及CACTP及一預充電訊號RPCGBP所輸 入之該内部電壓產生控制器2〇產生一内部電壓致能訊號 VINT_ACT。 該第一内部電壓產生器3 〇及該第二内部電壓產生器4〇共 同接收一内部參考電壓ref_vint，從而分別產生一第一 内部電壓VINT1及一第二内部電壓vINT2。此處，可回應 107829.doc 1299170 < Η 於該内部電塵致能訊號VINT一ACT及一偏麼vbias而分別 致能該第一内部電壓產生器30及該第二内部電壓產生器 40 〇 該第一内部電塵VINT1S於一主動模式，且該第二内部 電壓VINT2用於一待用模式。 圖2係描述圖！所示之第一内部電壓產生器3〇的一示意性 電路圖。 如圖2所示，回應於該内部電壓致能訊號VINT—act致能 該第一内部電壓產生器30,進而產生該第一内部電壓 VINT1，該内部電壓VINT1具有一對應於該參考電壓 REF—VINT之一電壓位準的預定電壓位準。 圖3係展示圖1所示之第二内部電壓產生器4〇的一示意性 電路圖。 回應於該偏壓VBIAS致能該第二内部電壓產生器4〇，進 而產生该第二内部電壓VINT2，該第二内部電壓VINT2具 有一對應於該參考電壓REF-VINT之電壓位準的預定電壓 位準通吊，除了諸如測試模式的特定情形之外，幾乎總 疋致能第二内部電壓產生器4〇以產生該第二内部電壓 VINT2 〇 圖4係描述圖1所示之内部電壓產生控制器2〇的一方塊 圖。 參看圖4，内部電壓產生控制器2〇包含一列主動控制器 21、一行主動控制器22、一列預充電控制器23及一致能訊 號產生器24。該等三個控制器21至23偵測該半導體記憶體 107829.doc 1299170 t ? 衷置之:操作模式，且該致能訊號產生器24邏輯上組合分 別自忒等二個控制器21至23輸出的一列主動控制器訊號 R A Γ"'' ΊΓ、 y ^ 、一行主動控制器訊號CA-ACT及一預充電控制 K號RP—ACT，進而輸出内部電壓致能訊號VINT一ACT。 此處，將該半導體記憶體裝置之操作 動模式、讀/寫模式及預充電模式。在主動模式/ = 一列位址選定—字線，且感應並放大該字線所連接之單元

^儲存的資料。在讀/g模式下，自由列位址選定之該 1Γ元、定對應—行位址之—確^單元。然後，輸出該確 定單元中所儲存之資料，或將—外部資料儲存於該確定單 π中。最後’在預充電模式下，預充電位元線以準備下一 操作。 此外’ 4主動模式及該預充電模式被稱作—列操作模 式，且该項/寫模式被稱作一行操作模式。

詳細地，該列主動控制器21接收該列主動訊號RACTU 輸出該列主動控制訊號R A _ A c τ，以向__記憶體核心提供 該主動模式所需之-内部電Μ。該行主動控制器22接收該 行主動訊號CACTP及-時脈訊號CLK且輸出該行主動控制 訊號C A _ A C T ’以向該記憶體核心提供該讀/寫模式所需之 預充電訊號 以向該記憶 此處，當輸 一内部電壓。該列預充電控制器23接收該 RPCGBP且輸出該預充電控制訊號Rp act， 體核心供應該預充電模式所需之一内部|壓 入該記憶庫位址、該行位址及一杆入 汉订彳日令且使其與該時脈訊 號CLK同步時，產生該行主動訊號CACTp。 107829.doc 1299170 » i 此外，該致能訊號產生器24含有一 NOR閘極NRO及一反 相器IV3。當激活該列主動控制訊號RA—ACT、該行主動 控制訊號CA—ACT及該預充電控制訊號RP_ACT中的至少 一者時，致能訊號產生器24致能内部電壓致能訊號 VINT_ACT。 另一方面，當列主動控制訊號RA—ACT、行主動控制訊 號CA—ACT及預充電控制訊號RP_ACT均不被激活時，該 内部電壓致能訊號VINT_ACT被去活。 > 結果，回應於自内部電壓產生控制器20所提供之致能的 内部電壓致能訊號VINT_ACT，第一内部電壓產生器30在 主動模式、讀/寫模式及預充電模式期間產生第一内部電 壓 VINT1。 圖5係展示圖4所示之行主動控制器22的一方塊圖。 如圖5所述，該行主動控制器22包括複數個移位暫存器 及一行主動控制訊號產生器22 A。該等移位暫存器串聯連 > 接，且每一移位暫存器藉由與該時脈訊號CLK同步而將行 主動號C ACTP傳輸至一鄰近之移位暫存器。 行主動控制訊號產生器22A包括一 NOR閘極NR1及一反 相器IV4 ’以邏輯上組合行主動訊號caCTP及該等移位暫 存器之輸出L1至L7，進而輸出行主動控制訊號CA-ACT。 圖6係說明圖5所示之行主動控制器22之一操作的一時序 圖。 如圖6所示，在回應於一讀/寫指令而將該行主動訊號 CACTP激活為一邏輯位準‘ H，之後，該行主動控制訊號 107829.doc 、公 1299170

CA CT變成邏輯高，且當最後之移位暫存器之輸出p變 成邏輯低時，該行主動控制訊號CA一ACT變成邏輯低。 即’該等移位暫存器之數量判定該行主動控制訊號 CA—ACT之激活長度0 ) 同時，根據一 CAS延遲及一叢發長度判定行主動控制器 22所包括之該等移位暫存器之數量。在圖6中，該延 遲係3個時脈且該叢發長度係4個時脈，且因此所需之移位 暫存器數量為7。 圖7係描述一般情形下的行主動控制器22之一方塊圖。 b當該叢發長度為A且該CAS延遲為6時，移位暫存器之數 ϊΜ變為A+B，A&B係正整數。若增加了八及^，則行主 動控制器22所包括之移位暫存器之數量财、須增加。因為 每一移位暫存器與該時脈訊號CLK同步，所以其消耗大量 電流。因此’隨著該等移位暫存器之數量增加，亦增加了 該内部電壓產生器之電流消耗。

。同時’獲得該行主動控制訊號ca—Μ需要與該時脈訊 號同步之麵位暫存器，該行主動控制訊號cA—ACT 不管操作頻率之變化而具有對應於該CAS延遲及該叢發長

度的一激活持續時問。田A 、1因此’邊仃主動控制器22必須包含 同步於該時脈訊號CLK之該等移位暫存器。 此外’當邊等移位暫存 、 3仔為之數里增加時，該晶片尺寸亦 增力ϋ。 【發明内容】 因此，本發明之一目標# @彳& 知係&供一種用於減少一晶片尺寸 107829.doc 1299170 * 及操作f流量的同步+導體記憶體裝置。 康本t月之一態樣，提供一種同步半導體記憶體裝 八八L括·一操作控制器，其回應於一行位址及一行指 唬輸出行主動感應脈衝；回應於該行主動感應脈衝 而被激活之1位暫存器控制器，其以N劃分-時脈訊 唬’進而輸出一劃分時脈訊號，㈣一大於2之正整數，·與 4劃分時脈訊號同步之複數個串聯的移位暫存器，其中每 •:移位暫存器將該行主動感應脈衝傳輸至下一移位暫存 為，及一仃主動控制訊號產生器，其邏輯上組合該等移位 暫存态之輸出，進而產生一行主動控制訊號。 【實施方式】 在下文中，將參看附隨圖式詳細描述根據本發明之一同 步半導體記憶體裝置。 圖8係展示根據本發明之一較佳實施例之同步半導體記 憶體裝置之一行主動控制器的一方塊圖。 如圖所示，本發明之該行主動控制器包括一操作控制器 400、一移位暫存器控制器1〇〇、複數個移位暫存器2⑼及 一行主動控制訊號產生器300。 該操作控制器400接收一行位址ca及對應於該行位址c a 之一私令訊號CMD，且輸出一行主動感應脈衝cACTp。 回、應於該行主動感應脈衝CACTp而啟動之該移位暫存器 控制器1〇〇以一正整數劃分一時脈訊號CLK，進而輸出: 劃分時脈訊號CLKi。此外，回應於一行主動控制訊號 CA—ACT之去活使該移位暫存器控制器去能。 • II - 107829.doc 1299170 \ ♦ 串聯連接且與該劃分時脈訊號CLK1同步之移位暫存器 2〇〇將該行主動感應脈衝CACTP傳輸至下一移位暫存器。 根據一叢發長度BL及一 CAS延遲CL·判定移位暫存器2〇〇之 數量。 行主動控制訊號產生器300邏輯上組合移位暫存器2〇〇之 輸出L1至L4以產生行主動控制訊號CA-ACT。如圖8所 示，該行主動控制訊號產生器3〇〇包括用於接收移位暫存 器200之該等輸出L1至L4的一 NOR閘極NR3，及使該n〇R 閘極NR3之一輸出反相的一反相器IV5。 圖9係描述了圖8所示之該等移位暫存器2〇〇之每一者之 一不意性電路圖。 如圖所示，移位暫存器200之每一者包括兩個傳輸閘τι 及T2，及分別具有兩及相器之兩個鎖存器。該第一傳輸閘 T1回應於該劃分時脈訊號CLK1之一邏輯低位準傳輸經由 其輸入端子D輸入之行主動感應脈衝CACTp。具有該等反 相器IV6及IV7之該第一鎖存器鎖存該第一傳輸閘τι之輸 出。該'第二傳輸閘丁2回應於該劃分時脈訊號CLK1之一邏 輯高位準傳輸該第一鎖存器之輸出。具有該等反相器以8 及IV9之該第二鎖存器鎖存該第二傳輸閘T2之輸出，且將 其輸出至一輸出端子Q。 圖10Α至圖10C係描述圖8所示之移位暫存器控制器ι〇〇 的示意性電路圖。 如圖所示，移位暫存器控制器1〇〇包括一時脈劃分器 110、一致能控制器12〇及一劃分時脈產生器13〇。 107829.doc • 12 · 1299170

如圖10A所不’用於劃分該時脈訊號clk之該時脈劃分 器110具有：兩個傳輸閘T3及T4、分別具有兩個反相器之 兩個鎖存器及—反相請14。該第三傳輸㈣回應於-邏 輯低位準之時脈訊號CLK傳輸_其輸人料接收之一訊 號。具有該等反相器ινΐ()ΑΙνι1之該第三鎖存器鎖存該第 二傳輸閘T3之輸出。該第四傳輸閘T4回應於—邏輯高位準 之糾脈訊號CLK傳輸該第三鎖存器之輸出。具有該等反 相器ΠΠ2及IV13之該第四鎖存器鎖存該第四傳輸閘^之輸 出。該反相器IV14使該第四鎖存器之一輸出以以反相， 且將該經反相之輸出傳輸至該第三傳輸閘Τ3。 參看圖1GB ’該致能控制器12㈣應於行主動感應脈衝 CACTP及行主動控制訊號CA—Α„產生一致能訊號腿。該 致能控制器120含有一脈衝產生器121、兩個1>]^〇!5電晶體 mpuMP2、—NM0S電晶體MN1、具有兩個反相器m5 及口^之一第五鎖存器及具有反相器以^及^^之一緩衝 器。 忒脈衝產生器121感應行主動控制訊號CA-ACT之一下降 邊緣，進而回應於行主動控制訊號CA—ACT之去活而產生 一脈衝。其第一端子連接至一電源電壓VdD之該第一 PMOS電晶體MP1接收該脈衝產生器121之輸出。其第一端 子連接至δ玄第一 PMOS電晶體MP1之一第二端子的該第二 PMOS電晶體ΜΡ2經由其閘接收行主動感應脈衝CACTP。 連接於邊苐二PMOS電晶體ΜΡ2之一第二端子與一接地電 壓VSS之間的該NMOS電晶體ΜΝ1經由其閘接收行主動感 107829.doc •13- 1299170

I 應脈衝CACTP。 此外，該第五鎖存器鎖存該第二PMOS電晶體MP2及該 第一 NMOS電晶體MN1之一共同節點上的一訊號。具有該 4反相器IV17及IV1 8之該緩衝器緩衝鎖存於該第五鎖存器 中之訊號，進而輸出該致能訊號EN。 此外，如圖10C所述，該劃分時脈產生器13〇包含一第五 傳輸閘Τ5。對應該致能訊號εν，接通該第五傳輸閘Τ5， 輸出該劃分訊號CLK1。 圖11及圖12係說明圖8所示之該行主動控制器之一操作 的時序圖。 該操作控制器400接收該行位址CA及對應於該行位址cA 之該指令訊號CMD以輸出行主動感應脈衝CACTP。回應於 行主動感應脈衝CACTP而啟動之移位暫存器控制器丨〇〇劃 分该時脈訊號CLK，進而產生劃分時脈訊號CLK1。在圖 11及圖12之情況下，以2劃分該時脈訊號clk。 此外，彼此串聯連接之該等移位暫存器200藉由與一劃 分時脈訊號CLK1同步而將行主動感應脈衝CACTP傳輸至 下一移位暫存器。該行主動控制訊號產生器3〇〇邏輯上組 合該等移位暫存器200之輸出l 1至L4以產生行主動控制訊 號CA-ACT。當輸出該等移位暫存器2〇〇之輸出^至“ 時，激活行主動控制訊號CA一ACT。一内部電壓產生器回 應於行主動控制訊號CA—ACT產生將提供至該半導體記憶 體裝置之一核心區域的一内部電壓Vint。 忒移位暫存器控制器！ 〇〇接收行主動控制反饋訊號 107829.doc •14- 1299170 t CA—ACT且在行主動控制訊號CA—ACT之下降邊緣處停止 輸出劃分時脈訊號CLK1。即，該移位暫存器控制器1〇〇回 應於行主動感應脈衝CACTP輸出劃分時脈訊號CLK1，且 田行主動控制訊號CA-ACT去活時，停止輸出劃分時脈訊 万虎C L K1。 藉由該CAS延遲及該叢發長度判定該行主動控制訊號 CA 一 ACT之激活長度。當該CAS延遲為3個時脈且該叢發長 度為4個時脈時，如圖丨丨所示，必須激活行主動控制訊號 以―ACT持續7個時脈。為激活行主動控制訊號ca_act持 只7個時脈，圖丨所示之習知半導體記憶體裝置使用7個移 位暫存器。然而，使用劃分時脈訊號CLK1，本發明僅用4 個移位暫存器來實施。 因此，藉由減少用於產生行主動控制訊號CA一ac丁之移 位暫存器之數量，本發明可減少晶片尺寸及電流消耗量。 因此，本發明減少半導體記憶體裝置之一操作電流。 在圖12中展示當CAS延遲為3個時脈，該叢發長度為糊 時脈且該劃分時脈具有肖時脈訊號clk相反之相位時本發 明之操作。如圖12所#，當劃分時脈訊號CLK具有盘時脈 訊號CLK相反之相位時，適當地操作本發明。… 圖1 3係展示根據本發明一— 器的方塊圖。 月之第—貝施例之—行主動控制 與圖8相比，圖13所示之該行主動控制器以*劃分時脈气 號cue。因此，僅兩個移位暫存器包括於該行主動控制器 中以產生行主動控制訊號CA—act。即，當該CM延遲為3 107829.doc 1299170 t 個時脈且該叢發長度為4個時脈時，具有兩個移位暫存器 之灯主動控制器產生具有對應於7個時脈之激活長度的行 主動控制訊號CA_ACT。 本發明藉由在行主動控制器中使用一劃分時脈顯著減少 晶片尺寸及操作電流消耗量。 本申請案含有與2〇()5年6㈣日在韓國專利局所申請之 韓國專利申請案第2005_58713號相關之主旨，其全部内容 以引用之方式併入本文中。 雖然相對於該等特定實施例已描述了本發明，但是熟習 此項技術者將顯而易見在不偏離如下申請專利範圍所界定 之本七明之精神及範疇的情況下，可作出各種改變及修 改0 【圖式簡單說明】 圖1係描述一習知半導體記憶體裝置的一方塊圖； 圖2係描述圖i所示之一第一内部電壓產生器的一示咅性 電路圖； ~ 圖3係展示圖旧示之一第二内部電塵產生器的—示意性 電路圖； " 圖4係描述圖丨所示之一内部電壓產生控制器的一方塊 圖； 圖5係展示圖4所示之一行主動控制器的一方塊圖； 圖6係說明圖5所示之該行主動控制器22之一操作的一時 序圖； ' 圖7係描述一般情況下之該行主動控制器的一方塊圖； 107829.doc 1299170 圖8係展示根據本發明之一較佳實施例之同步半導體記 憶體裝置之一行主動控制器的—方塊圖； 圖9係描述圖8所示之移位暫存器之每一者的一示意性電 路圖； 控制器100 圖10A至圖10C係描述圖8所示之移位暫存器 之示意性電路圖； / 圖11及圖12係說明圖8所示之該行主 的一時序圖；及 動控制 器之一操作 圖13係展示根據本發明之一 器的一方塊圖。 弟一實施例之一— 行主動控制 【主要元件符號說明】 10 指令解碼器 20 内部電壓產生控制器 21 列主動控制器 22 行主動控制器 22A 行主動控制訊號產生器 23 列預充電控制器 24 致能訊號產生器 30 第一内部電壓產生器 40 第二内部電壓產生器 100 移位暫存器控制器 110 時脈劃分器 120 致能控制器 121 脈衝產生器 107829.doc -17- 1299170 130 劃分時脈產生器 200 移位暫存器 300 行主動控制訊號產生器 400 操作控制器

107829.doc -18-

Claims (1)

1. • 1!9%%&7409魏專利申請案 • 中文申請專利範圍替換本(97年4月） -一—…―—_ 十、申請專利範圍： [g篆I;曰修正键頁 1· 一種同步半導體記憶體裝置，其包含： -操作控制器，其用於回應於一行位址及一行指令訊 號以輸出一行主動感應脈衝； 回應於該行主動感應脈衝而被啟動t 一移位暫存器控 制器，其用於以N劃分一時脈訊號進而輸出一劃分時^ 訊號’ N為一大於1之正整數； 串聯連接且與該劃分時脈訊號同步之複數個移位暫存 φ 器，其中每一移位暫存器將該行主動感應脈衝傳輸至下 一移位暫存器；及 一行主動控制訊號產生器，其邏輯上組合該等移位暫 存器之輸出進而產生一行主動控制訊號。 2·如請求項1之同步半導體記憶體裝置，其中該等移位暫 存器之數量係藉由一 CAS延遲及一叢發長度判定。 3·如請求項2之同步半導體記憶體裝置，其中該移位暫存 器控制器回應於該行主動控制訊號之一去活而不被激 ~ 活。 4.如請求項3之同步半導體記憶體裝置，其中該移位暫存 器控制器包括·· 一時脈劃分器，其用於劃分該時脈訊號； 一用於輸出一致能訊號之致能控制器，該致能訊號回 應於該行主動感應脈衝而被激活且回應於該行主動控制 Λ说之去活而不被激活；及 一劃分時脈產生器，其用於回應於該致能訊號輸出該 107829-970416.doc 1299170 ---------·— ------------- --- 劃分時脈訊號。 k £辩靡j 5 · 如請求項4夕π止_ 、 冋^半導體記憶體裝置，其中該時脈劃分 裔以2或4劃分該時脈訊號。 月求項4之同步半導體記憶體裝置，其中該時脈劃分 器具有： 第傳輪問’其用於回應於該時脈訊號之一第一邏 肖位2傳輸經由其輸人端子接收之一訊號； • 第鎖存器’其用於鎖存經由該第一傳輸閘傳輸之 該訊號； 口第一傳輸閘，其用於回應於該時脈訊號之一第二邏 輯4準傳輸鎖存於該第_鎖存器中之該訊號； - 第一鎖存器，其用於鎖存經由該第二傳輸閘傳輸之 該訊號；及 -反相器’其用於使鎖存於該第二鎖存器中之該訊號 反相，其中該反相訊號輸入至該第一傳輸閘。 鲁7·㈣求項6之同步半導體記憶體裝置，丨中該致能控制 器具有： 一脈衝產生器，其用於回應於該行主動控制訊號之該 失活產生一脈衝； * 一第-PMOS電晶體，其第一端子連接至一電源電塵 端子且其閘極接收自該脈衝產生器輸出之該脈衝； 一第二PMOS電晶體，其第一端子連接至該第一 pM〇s 電晶體之-第二端子且其間極接收該行主動感應脈衡； 一 NMOS電晶體，其連接於該第二PM〇s電晶體之一第 107829-970416.doc -2 - 1299170 — ' 丨年月日修正替換頁 i 9? λ ι 7 」 二端子與一接地電壓端子之間且經由其閘極接收該行主 動感應脈衝； 一第二鎖存器，其鎖存自該第二PMOS電晶體及該 NMOS電晶體之一共同節點輸出的一訊號；及 一緩衝器，其用於緩衝鎖存於該第三鎖存器中之該訊 號’進而輪出該致能訊號。 8.如請求項7之同步半導體記憶體裝置，其中該劃分時脈 0 產生器包括一回應於該致能訊號而被致能之傳輸閘，其 用於向該等移位暫存器提供鎖存於該第二鎖存器中之該 訊號作為該劃分時脈訊號。 9·如請求項1之同步半導體記憶體裝置，其進一步包含一 、 内部電壓產生器，其用於在該行主動控制訊號之激活期 - 間將一内部電壓輸出至該半導體裝置之一核心區域。 10·如請求項9之同步半導體記憶體裝置，其中該行主動控 制訊號產生器包括： • 一 NOR閘極，其用於接收該等移位暫存器之該等輪 出；及 一反相器，其用於使該NOR閘極之一輸出反相，進而 將β亥行主動控制訊號輸出至該内部電壓產生器。 11·如請求項ι之同步半導體記憶體裝置，其中該等移位暫 存器之每一者包含： 一第一傳輸閘，其用於回應於該劃分時脈訊號之一第 一邏輯位準傳輸經由其輸入端子所接收之一訊號； 一第一鎖存器，其用於鎖存自該第一傳輸閘傳輸之該 107829-970416.doc T^) QQ1 Π f\ __ — 丨 \J - .年，¾ Hh 則_ B7, 4^.....L..'.^...-....,.J * 訊號； 一第二傳輸閘，其用於回應於該劃分時脈訊號之一第 二邏輯位準傳輸由該第一鎖存器鎖存之該訊號；及 一第二鎖存器，其用於鎖存自該第二傳輸閘傳輸之該 訊號。

   107829-970416.doc -4- 1299^047409歆專利+請案 中文圖式替換頁(97年4月） ___一^一一一 年月日修正替换頁

   CACTP L(flH)

   U 〜Lro tK>- CA ACT IV NR2 圖7 (相關技術)

   107829-970416.doc 12 9 9J〇7A74G9lk專利申請案 中文圖式替換頁(97年4月）

   97. IV6 IV8

   圖9 107829-970416.doc