TW507215B - Synchronous semiconductor memory device - Google Patents

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clock signal
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Kazunori Maeda
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Description

507215 廣泛地使 憶體裝置 憶體裝置 外，用以 記憶體裝 ，DUTs ) 半導體記 制。是故 率提高， 專利公開 憶體之結 一方塊圖 有上標橫 /CAS1」 選通，此 /CAS1 訊 以輸入至 種同步型半導體記憶裝置，特別是 裝置’例如：利用一組互補式脈衝 同步型動態隨機存取記憶體（動態 五、發明說明（i) 【發明背景】 發明領域 本發明係有關於一 有關於一種半導體記憶 訊號進行讀取及寫入的 RAM，DRAM ) ° 相關技術之描述 同步型記憶體裝置 作速度。由於半導體記 因此用以進行半導體記 間亦有變長的趨勢。此 系統通常包含無法符合 (devices under test 更明確地說，可使用於 之時脈頻率將會受到限 吞己憶體裝置内之操作頻 圖1A至1C顯示日本 露之一動態隨機存取記 動態隨機存取記憶體之 及「/CAS1」分別代表 別是，「/RAS1」及「 址選通與一特定行位址 開啟之狀態。/RAS1及 及輸入缓衝區82、83， 用於提昇記憶體裝置之操 之記憶容量明顯地變大， 之老化測試所需之測試時 進行老化測試之老化測試 置或測試中裝置 之高操作速度的震盪器。 憶體裝置之動態老化測試 ’需要一些手段使半導體 以縮短測試時間。 公報第11 —213696號所揭 構及操作時序圖。圖1A為 。在圖示中，「/RAS1」 線之RAS1及CAS1符號。特 訊號分別代表一特定列位 二位址選通在其低階時為 號係經由N型傳送閘組81 動態隨機存取記憶體。一 507215 五、發明說明（2) 位址密碼鑰匙倉透過^獻址密碼鑰趣偵測電路8 ^ 態隨機存取記憶體。此動態隨機存取記憶體依/rAS 1及/ CAS 1訊號控制其記憶體陣列。此動態隨機存取記憶體之操 作模式則依位址密碼鑰匙，設定成正常操作模式與測試模 式之任一種。 在正常操作模式中，位址密碼鑰匙偵測電路8 9會輸入 一低階訊號至一P型傳送閘組84及一N型傳送閘組81。/ RAS1訊號會透過輸入緩衝區82、P型傳送閘84及一列位址 解碼器85 ’輸入至一記憶體控制電路87。而/CAS1訊號則 會透過輸入緩衝區8 3、P型傳送閘8 4及一行位址解碼器 8 6，輸入至記憶體控制電路8 7中。 在測試模式中，位址密碼鑰匙偵測電路8 9會輸入一高 階訊號至P型傳送閘組84及N型傳送閘組81。/RAS1及/ CAS1訊號會透過N型傳送閘81，輸入至一邏輯電路88。 圖1B為顯示此邏輯電路88之結構之一電路圖。此邏輯 電路88根據/RAS1及/CAS1訊號，透過一互斥反或 (exclusive N0R )閘 90 (以下簡稱ExNOR 閘）產生一 / RAS2訊號。依據此一 /RAS2訊號，邏輯電路88再透過一延 遲電路91產生一/CAS2訊號。而此/RAS2及/CAS2訊號則 會分別透過列位址解碼器8 5及行位址解碼器8 6，輸入至記 憶體陣列控制電路87。 圖1C為顯示此邏輯電路8 8之操作過程之一時序圖。/ RAS1及/CAS1之週期為2//s。/RAS1訊號之升降相對於/ CAS1訊號之升降，滯後一段預定時間長度。/raS2訊號則
第6頁 507215 五、發明說明（3) 追蹤一具有此預定時間長 路91則延遲/RAS2輸入訊 RAS2及/CAS2訊號之週期 前述文獻所提及之内 使用之用以縮短其内部時 測試時間之技術。在此項 隨機存取記憶體的讀取速 化測試系統即需要一可配 將讀取資料與通過/失敗 料進行比對。這將會造成 而提高動態隨機存取記憶 度之脈衝寬度之波形。而延 號20ns以產生/CAS2訊號。 為 1 U s。 容，乃是一習用老化測試系 脈週期，以減少動態老化測 技術中’若是測試模式中的 度為正常模式中的二倍，則 合此二倍讀取速度之電路， (PASS/FAIL)衡量用之寫 動態老化測試裝置之成本， 體之成本。 遲電 統所 試之 動態 此老 以便 入資 ϋ因 _ 發明 鑒於前述之習知技術之問題，本發明之一目的係為提 供一種同步型半導體記憶裝置，其於測試模式中具有二倍 於正常模式之操作速度，以簡化半導體記憶裝置之動態老 化測試之通過/失敗之衡量過程。 本發明提供一種同步型半導體記憶裝置，包含：一記 憶體單元陣列，包含複數組記憶體單元，而每組記憶體單 元包括m個用以儲存資料之m個位元之m個記憶體單元；〆 模式選擇部，用以選擇此記憶裝置之一正常操作模式或一 測試模式；一時脈訊號產生器，用以接收一組包含第一及 第二時脈訊號之互補式訊號，俾以在正常操作模式中產生 第二及第四時脈訊號，此第三時脈訊號具有實質上與第一
第7頁 du/215 五、發明巍明（4) ' •脈訊號之下降時間同步 具有實質上盥第一▲升起時間，而第四時脈訊號 此時脈訊號產生器會在、、目彳峙 ^呀間 ^ ^ 士 Θ在測试核式中，產生一具有頻率擊供 於苐一 S^T脈訊號之第五時脈 · ^ 口 路，用以名1：赍捣Γ 號，一碩取/寫入控制電 憶體單元之一‘％ / Γ 應第一枯脈訊唬，以控制記 2, r ^ 項取/寫入操作，而此讀取/寫入控制電路 係在測試模式中，用ιν π處μ ^ ^ $市j m路 單元之一^音 第五時脈訊號，以控制記憶體 項取/寫入操作；複數個資料閂鎖，每個資料n =之配置係皆對應至該m個位元之一，纟正常操作模貝式制 :丄母一資料閂鎖係對應至第三及第四時脈訊號，便以盥 f二f脈訊號同步之方式，閃鎖自記憶體單元♦之一對^ 單元頌取之資料，並以與第四時脈訊號同步之方式， 此閂鎖=取資料；以及一旁路電路，用以回應第五時脈訊 號使传此讀取資料在測試模式時，繞過此資料閂鎖。 根f本發明之同步型半導體記憶裝置，在測試模式 中此貝取/寫入控制電路係以與雙倍訊號同步之方式操 作’而此旁路電路會在讀取操作時隔開此閂鎖。此方式將 可使測試模式之操作速度加倍，而不需提高老化測試裝置 之操作頻率。 & 關於本發明上述及相關之目的、特性及優點，在參考 下列内容及本發明實例之附圖說明後，將可更清楚明瞭。 【較佳實施例之說明】 以下’本發明之同步型半導體記憶裝置將以本發明之
第8頁 507215 五、發明說明（5) 實施例配合圖示做一詳細之說明。參見圖2 ,本發明一實 施例之一同步型半導體記憶裝置（標記為號碼「丨〇」）包 含一時脈訊號產生器11、一控制訊號產生器（另一時脈訊 號產生器）1 2及包含一讀取/寫入控制電路之一控制部 20。控制訊號產生器12包含反相器21至23、反及（NAND ) * 閘24及25以及一或（OR )閘26。此同步型半導體記憶裝置 接收一組寫入及讀取操作所需之互補式時脈訊號：CLK訊 號101及CLKB訊號102，以及一模式切換訊號：TESTM訊號 1 〇 3，此訊號具有一用以決定此記憶體裝置之操作模式之 訊號水平。 脈訊號產生器11會依據CLK訊號101產生一第一内部時 _ 脈訊號ICLK訊號104，並將其傳送至或閘26之第一輸入 端。其亦能依據CLKB訊號1〇2產生一第二内部訊號：ICLKB 訊號105，並將其傳送至反及閘24及25之第一輸入端。此 TESTM訊號103係透過反相器21輸入至反及閘24之第二輸入 端’以及反及閘25之第二輸入端。此反及閘24會透過反相 器22輸出一控制訊號：ICLKBK訊號106。此反及閘25則會 透過反相器23輸入一控制訊號·· ic LKBT訊號107至或閘26 之第二輸入端。此或閘26會合成ICLK訊號104及ICLKBT訊 號1 07為一雙頻訊號108，並將其傳送至控制部2〇之時脈輸 _ 入端。與此作為操作時脈之雙頻訊號丨q 8同步，控制部2 〇 將控制此同步型半導體記憶裝置之所有操作。 參見圖3，圖2之時脈訊號產生器Η之一第一例子，包 含輸入部1 3及1 4，此二部為具有相同電路結構之一組功能
第9頁 507215 五、發明說明（6) ，一 電路。此CLK訊號101係輸入至輸入部η之一輸入終端 201，以及輸入至輸入部14之一輸入終端2〇2。而CLKB訊號 1 〇 2則係輸入至輸入部1 3之一輸入終端2 〇 2，以及輸入部1 4 之一輸入終端201。ICLK訊號104係自輸入部13之輸出終端 203輸出。ICLKB訊號1 05則自輸入部η之輸出終端2〇3輸 出0 參見圖4 ’圖中顯示為圖3所顯示之輸入部Η之一具體 例子（其結構與輸入部1類似），包含p通道M〇s電晶體Qpl 及Qp2 ’N通這MOS電晶體Qnl及Qn2，以及一脈衝訊號產生 器1 5。此MOS電晶體Qpl及QP2之源極皆連接至一電湄供廊 線VCC，，其閑極則皆連接至電晶體Qpl…。電』= 體Qnl之汲極係連接調幅嚣電晶體QP1之汲極，而其閘極則 連接至輸入部13或14之輸入終端202。 MOS電晶體Qn2之汲極係連接至M〇s電晶體Qp2之汲極及 脈衝訊號產生器15之輸入終端204，而其閘極則連接至輸 入部13或14之輸入終端201。脈衝訊號產生器15之輸出終 端205，係連接至輸入部13或14之輸出終端2〇3。而M〇s電 晶體Qnl及Qn2之源極則皆連接至接地電位。
參見圖5，圖中顯示圖3之脈衝訊號產生器π之一具體 例子，包含反相器27及28、一反及閘29以及一具有奇^個 串聯反相器之一延遲單元30。反相器27自脈衝訊號產生 器15之輸入終端204接收一 a訊號111，並傳送_B訊號112 to反及閘29之一第一输入及延遲單元3〇之輸入終端"。延 遲單元3 0則傳送一 C訊號113至反及閘29之第二輸入。反及
507215 五、發明說明（7) 閘2 9傳送一 D訊號11 4至反相器2 8，而反相器2 8則會傳送一 E訊號115至脈衝訊號產生器15之輸出終端2〇5。 ^ 參見圖6，圖中顯示圖3之輸入部丨3之操作過程之一時 序圖。CLK訊號1〇1為一具有週期「τ」之時脈訊號。CLKB 訊號102為CLK訊號1〇1之互補式訊號。如圖3至5所示，當 訊號101為低階時，輸入部13會使MOS電晶體Qnl、Qpl及 Qp2開啟’而MOS電晶體Qn2關閉，因此位於反相器27之輸 入的A訊號111，於圖5中會升為一高階。反之，當CLK訊號 101為一高階時，MOS電晶體Qnl、Qpl及Qp2會關閉，而MOS 電晶體Qn2則會開啟，因此使A訊號111為一低階。 根據MOS電晶體Qni、qpi及QP2之作用，A訊號111在 CLK訊號101升起之一段延遲時間ti後下降，此一延遲時間 與一單一邏輯閘相關。因此，反相器27輸出之B訊號112會 在A訊號111下降之一段延遲時間t2後升起，此延遲時間一 單一邏輯閘相關。由於延遲單元30之作用，在B訊號112升 起之一段延遲時間td之後，延遲單元30輸出之C訊號113會 下降’此延遲時間與反相器之n級有關。D訊號114係B訊號 112與C訊號113之反及（NAND)，為具有一低階之單擊 (one — shot )脈衝，且具有一寬度為td之脈衝。反相器 28輸出之E訊號11 5，在D訊號114下降之一延遲時間12後升 起，此延遲時間與一單一邏輯閘有關。 參見圖7，圖中顯示圖1之時脈訊號產生器π之操作過 程之一時序圖。在CLK訊號101升起後之一段預定時間後， 時脈訊號產生器11會產生一單擊脈衝以作為ICLK訊號
第11頁 507215 五、發明說明（8) 104。其亦於CLKB訊號102升起之一段預定時間後，產生一 具有高階之單擊脈衝以作為ICLKB訊號105。 TESTM訊號103在正常操作模式中，會設定成一低階； 而於測試模式中，則會設定成一高階。在正常操作模式 中，ICLKB訊號1 05會通過反及閘24以及反相器22以作為 ICLKBK訊號106 ;而ICLKBT訊號107則維持在一低階。在測 試模式中，ICLKBK訊號1 06係維持於一低階；而ICLKB訊號 105則會通過反及閘25以及反相器23，以作為ICLKBT訊 號。 雙頻訊號1 08係為ICLK訊號1 04與ICLKBT訊號1 07之 『或（OR)』訊號，且具有寬度為Id之脈衝。雙頻訊號 1 0 8在操作模式中，每一「τ」週期具有單一次單擊脈 衝，而在測試模式中，每「T /2」週期具有單一次單擊脈 衝0 參見圖8 ’圖中顯示圖2之同步型丰導r體印愔奘罾之一 讀取電路之一例。讀…（概括地C二【:複 數個（m個）資料閂鎖17及由作為旁路電路之一判定電路 制之m個選擇電路18。讀取資料係由記憶體單元陣列 之一組記憶體單元透過A資料匯流排116，提供至此讀 取電_，並由此讀取電路6〇透過Bf料流排ιΐ7向外傳 貧料匯流排與B資料匯流排皆包含皿個訊號線，這些 ::線，別對應至資料位元號碼’包括自最下位位元之第 餘入=至最上位位元之第m位元^。判定電路19包含 輸入ExNOR閘。
第12頁 507215
母對應至A為料匯流排之位元b 1至bm的訊號線，皆 連接至一相對應資料閂鎖電路丨7之資料輸入，以及判定電 路19内之ExNOR閘之一對應輸入。所有m資料閂鎖17於其第 一時脈輸^接收ICLKBK訊號106，而於其第二時脈輸入接 收ICLK訊號104。每一m資料閂鎖17之資料輸出皆連接一對 應選擇電路18之A輸入。所有m選擇電路18於其3輸入接收 TESTMafl號103，以作為選擇控制訊號之一輪入。選擇電路 18中相對於資料第m位元之b輸入，係連接至判定電路19中 之ExNOR閘之輸出。選擇電路18對應至位元b瓜_ι至^ 輸入’則皆接地。選擇電路18對應至位元^至bl之¥輸出 終端，則各自連接至位於B資料匯流排11 7之個別訊號線之 _ 上0 參見圖9，圖中顯示圖8所示之選擇電路18之一例，此 選擇電路包含P通道M0S電晶體QP5及Qp6、N通道M0S電晶體 Qn5及Qn6以及一反相器32。
選擇電路18之S輸入係連接至反相器32之輸入、M0S電 晶體Qp5之閘極，以及M0S電晶體Qn6之閘極。選擇電路18 之A輸入係連接至M0S電晶體Qn5之汲極，及M0S電晶體QP5 之源極。選擇電路18之B輸入係連接至M0S電晶體Qn6之汲 極，以及M0S電晶體Qp6之源極。反相器32之輸出係連接至 M0S電晶體Qn5之閘極，以及M0S電晶體Qp6之閘極。M0S電 晶體Qn5之源極、M0S電晶體Qp5之汲極、M0S電晶體Qn6之 源極及M0S電晶體〇!)6之汲極，皆連接至選擇電路18之Y輸 出終端。
第13頁 507215
五、發明說明（10) 當傳送至S輸入終端之訊號為一低階時，選擇電路18 會使MOS電晶體Qn5及Qp5開啟，而MOS電晶體Qn6及Qp6關 閉’藉此建立A輸入終端與γ輸出終端間之連接。當傳送至 S輸入終端之訊號為一高階，m〇s電晶體Qn5及Qp5會關閉， 而M0S電晶體Qn6及Qp6則會開啟，以建立b輸入終端與γ 出終端間之連接。 ^
舉例來說，在一同步型DRAM之一寫入操作中（此同步 型DRAM在本實施例中係作為一半導體記憶裝置之一例）， 自此同步型DRAM外輸入之寫入資料，會立即與操作時脈同 步地儲存於記憶體單元中。在此同步型DRAM之一讀取操作 中，自記憶體單元讀取之讀取資料，會在與操作時脈同步 之，個時脈後，閂鎖及傳送至⑽趟外部。當灯1訊號1〇^ 設定為一高階、以雙倍頻率之操作時脈進行老化測試〜時 (註：雙倍於當TESTM訊號1〇3設定為一低階時之正常操作 模式之頻率），同步型半導體記憶裝置會在測試模式進 其讀取及寫入操作。 自記憶體單元之讀取資料會透過A資料匯流排丨丨6，輪 入資料問鎖17及判定電路19中。在正常操作模式中，瓜個 貧料閂鎖17會與ICLK訊號104及ICLKBK訊號1〇6同步閂鎖讀 取資料，並在數個時脈後將其傳送至選擇電路18 輸入 終端。選擇電路18會傳送讀取資料之所有位元1)111至1)1至6 資料匯流排11 7。 在測試模式中，判定電路19會根據讀取資料，將判定 結果傳送至對應於資料第m位元bm之選择電路18。對應於
第14頁 507215 五、發明說明（11) ..... — …… . 資料第ΙΠ位元bm之選擇電路18會將判定結果，傳送至6 匯流排m之對應於知位元^之訊號線。對應於資料位元 bm—1至bl之選擇電路18，會將B資料匯流排117上之個別 訊號線轉換至一低階。 以下，將以具有圖8之讀取電路之同步型半導體記憶 裝置，所進行之老化測試做一說明。老化測試系統會將所 有位元，以連續，，〇"或"丨，，之資料寫入記憶體單元中。接 著，老化測試系統會將TESTM訊號1 03轉換至一高階，藉此 使同步型半導體記憶裝置以測試模式操作。之後，同^型 半導體記憶裝置會自記憶體單元讀取資料，並檢驗B資料 匯流排117上第m位元bm的數值。 若是所有讀取資料之位元皆具有相同之數值，則B資 料匯流排11 7之第m位元b m之值會設定為「1」。若是讀取 資料之位元具有不同之數值，B資料匯流排117之第m位元 bm之值會設定為「0」。當B資料匯流排117之第m位元bm之 值會設定為「1」時，老化測試系統會做出「通過」之判 定，而當B資料匯流排11 7之第in位凡b in之值會設定為「〇」 時，則會做出「失敗」之判定。 此處需注意的是，判定電路1 9可包含位於ExNOR閘與A 資料匯流排11 6之間的開關與反相器。 A資料匯流排11 6之訊號線係連接至個別開關之第一輸 入，以及個別反相器之輸入。反相器之輸出皆連接至個別 開關之第二輸入。接著，ExNOR閘之輸入會連接至個別開 關之輸出。
五、發明說明（12) 根據記憶體裝置外 或第二輸入與其輸出形成遠接，、之指示，開關允許其第一 入資料，相符合。在此’以與一預期值，亦即，寫 改善老化測試之可靠声舍 任何預期值皆可作為用以 4, F又〈冩入資料。 根據上述之實施例，此 寫入操作、讀取操作、比較及;:記憶裝置在執行 作為其控制電路之操㈣ * j作時’係以雙倍頻率 式時，讀取電路會繞門二判=路判定為-測試模 作速度加倍。 二閂鎖。此將可使測試模式之操 參見圖10，圖中顯元. 第二具體例子，包含ί:圖2於所二之時脈訊號產生器11之 s Λ λ 單 輸入部’而不是二個輸入部13 。口2、: 3，訊號產生器11 Α包含Ρ通道MC)S電晶體Qp 1及 P、k迢MOS電晶體Qnl及Qn2，以及二個脈衝產生器“ 和i b 0 、MOS電晶體qpi之汲極與閘極，及M〇s電晶體之汲極 白連接至脈衝訊號產生器15之輸入終端2〇4。M〇s電晶體 Qf2之汲極與MOS電晶體Qn2之汲極，則皆連接至脈衝產生 器16之輸入終端2〇4。脈衝訊號產生器15會自其輸出終端 205傳送the ICLKB訊號1〇2。脈衝產生器16會自其輸出終 端205傳送ICLK訊號1 04。在此情況下，可使此電路尺寸縮 小 〇 本發明已用較佳實施例加以說明。然而，本發明之同 步型半導體記憶裝置並不限於上述之實施例之結構。利用 上述實施例之結構加以修改或變更所獲得之同步型半導體
第16頁 507215 五、發明說明（13) 記憶裝置，亦屬於本發明之範圍之内 第17頁 507215 圖式簡單說明 圖1A至1C為一習用動態RAM結構圖及操作時序圖； 圖2為本發明一實施例之一同步型半導體記憶裝置之 一電路圖。 圖3為一方塊圖，顯示圖1之時脈訊號產生器11之第一 個例子； 圖4為一電路圖，顯示圖2之輸入部3及4之一具體實 例； 圖5為一電路圖，顯示圖3之脈衝產生器15之一具體實 例； 圖6為一訊號時序圖，顯示圖2之輸入部13之操作過 程； 圖7為一訊號時序圖，顯示圖2之時脈訊號產生器11之 操作過程； 圖8為一方塊圖，顯示圖2之一同步型半導體記憶裝置 之讀取電路之一例； 圖9為一電路圖，顯示圖8之選擇電路8之一例；以及 圖10為一方塊圖，顯示圖2之時脈訊號產生器11之第 二具體實例。 符號說明 10 同步型半導體記憶裝置 1 0 1 C L K訊號 102 CLKB 訊號 103 TESTM 訊號
第18頁 507215 圖式簡單說明 104 ICLK 訊號 105 ICLKB 訊號 106 ICLKBK 訊號 107 ICLKBT 訊號 I 0 8雙頻訊號 II 時脈訊號產生器 III A訊號 11 2 B訊號 113 C訊號 11 4 D訊號 11 5 E訊號 11 6 A資料匯流排 11 7 B資料匯流排 11 A 時脈訊號產生器 12 控制訊號產生器 1 3、1 4 輸入部 1 5、1 6 脈衝產生器 17 資料閂鎖 18 選擇電路 19 判定電路 20 控制部 201至205輸入終端 21至23 反相器 24、25反及閘
第19頁 507215 圖式簡單說明 26 或閘 2Ί、 28反相器 29 反及閘 30 延遲單元 32 反相器 50 記憶體單元陣列 60 讀取電路 81 N型傳送閘 82 ^ 8 3輸入緩衝區 84 P型傳送閘 85 列位址解碼器 86 行位址解碼器 87 控制電路 88 邏輯電路 89 位址密碼鑰匙偵測電路 90 互斥反或閘 91 延遲電路
Qn2、Qn5、Qn6 N通道M0S電晶體 Qp2、Qp5、Qp6 P通道M0S電晶體
第20頁

Claims (1)

  1. ^07215 申請專利範圍 1 ·—種同步型半導體記憶裝置，包含·· 一記憶體單元陣列，包含複數組記憶 把t思體單元包括m個用以儲存資料之m個位，該每組 元； L之記憶體單 一模式選擇部 式或一測試模式； 用以選擇該記憶裝置之 正常操作模 第一及第二時 式中產生第三 上與該第一時 四時脈訊號具 之升起時間， 具有頻率雙倍 一時脈訊號產生器’用以接收一組包含 氏f號之互補式訊號，俾以在該正常操作模 及第四訏脈訊號，該第三時脈訊號具有實 ^=號之下降時間同步之升起時間’而該第
    貝上與该第一時脈訊號之升起時間同步 該吟脈訊號產生器會在測試模式中，產生— 於該第一時脈訊號之第五時脈訊號； 用以在該正常操作模式中回 記憶體單元之一讀取/窵入 路係在測試模式中，用^回 記憶體單元之一讀取/寫入 一讀取/寫入控制電路， 應該第一時脈訊號，以控制該 操作’而該讀取/寫入控制電 應該第五時脈訊號，以控制該 操作； 後數個t料問鎖，每個資料閃鎖係為對應至如個位
    而配置，在正常操作模式該每-資料閃鎖會回 應該第三及第四時脈訊號’便以與第三時脈訊號同步之方 式，閂鎖自該記憶體單元中之一對應單元讀取之資料，並 以與第四時脈訊號同步之方式，傳送該閃鎖讀取資料；以 及
    507215 六、申請專利範圍 欠一旁路電路，用以回應該第五時脈訊號，使得該 貝料在測試模式時，繞過該資料閂鎖。 2_ .如申請專利範園第1項之同步型半導體記憶裝置，复 中，該旁路電路包含一互斥反或閘，此互斥反 ς 應至該m個位元個輸入端。 -间有對 3.如申請專利範圍第2項之同步型半導體記憶裝 中，該旁路電路更包含複數個選擇 〜夏，其 為對應至該資料閃鎖之一而配置擇選：電路係 中，使其對應之該資料問鎖之輸出通過。知作模式 4·如申請專利範圍第3項之同步型 含至少-個反相器，配置於該記憶體裝置，更包 或閘之一對應輸入端之間。 "" 70 一與該互斥反 第22頁
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