KR20010107787A - 동기형반도체메모리장치 - Google Patents

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Abstract

동기형 DRAM은 정상동작모드에서 독출데이터를 래치하고 특정시간에 독출데이터를 출력하기 위한 래치회로(17)를 가진다. 클럭신호발생기(11 및 12)는 테스트모드에서 사용되는 더블주파수클럭신호뿐만 아니라 정상작동모드에서 사용되는 한 쌍의 작동클럭을 발생시킨다. 바이패스회로(19)는 DRAM의 버인테스트를 하는 동안 래치회로(17)를 바이패스시키고, 독출데이터는 테스트모드인 동안에 두 배의 비율로 DRAM으로부터 출력된다.

Description

동기형반도체메모리장치{Synchronous semiconductor memory device}
본 발명은 동기형반도체메모리장치에 관한 것으로, 보다 상세하게는, 한 쌍의 상보적인 클럭신호에 기초하여 독출과 기록(read and write)의 작동이 수행될 수 있는 동기형다이내믹RAM과 같은 동기형반도체메모리장치에 관한 것이다.
동기형반도체메모리장치는 메모리장치의 작동속력을 증가시키기 위하여 사용이 증가하고 있다. 반도체메모리장치는 메모리용량에 있어서도 가속도적으로 증가하고 있기 때문에, 반도체메모리장치를 다이내믹번인시험(dynamic burn-in test)함으로써 보다 긴 테스트 시간이 필요하게 된다. 또한, 번인 테스트에 사용되는 번인테스트의 시스템은 일반적으로 메모리장치나 DUT(devices under test)의 고작동속력을 충족시킬 수 없는 각 오실레이터를 구비한다. 보다 상세히 말하면, 반도체메모리장치의 다이내믹번인테스트에 사용될 수 있는 클럭 주파수가 제한된다. 따라서, 테스트 시간의 감축을 위하여 번인테스트를 하는 동안 반도체메모리장치에 사용되는 작동 주파수를 증가시키는 연구가 필요하다.
도 1(a) 내지 1(c)는 일본 공개특허공보 평11-213696에 개시된 다이내믹RAM(DRAM)의 구성과 작동 타이밍의 차트를 나타낸다. 도 1(a)는 다이내믹RAM의 블록도이다. 도면에 있어서, 예를 들면, /RAS1 및 /CAS1은 각각 탑-바가 부기된(top-barred) RAS1 및 탑-바가 부기된(top-barred) CAS1을 나타낸다. 보다 상세히 말하면, /RAS1 및 CAS1의 신호는 특정한 행어드레스 스트로브(row address strobe) 및 특정한 열어드레스 스트로브(column address strobe)를 나타내며, 모두 로우 레벨(low level)에서 능동적이다. /RAS1신호 및 /CAS1신호는 n형 트랜스퍼 게이트(n-type transfer gate pair;81) 및 입력버퍼(input buffer;82 및 83)를 통하여 다이내믹RAM에 입력된다. 어드레스키(address key)는 어드레스키검출회로(address key detection circuit;89)를 통하여 다이내믹RAM으로 입력된다. 다이내믹RAM은 /RAS1 및 /CAS1의 신호에 의하여 그 메모리 어레이를 제어한다. 다이내믹RAM의 작동모드는 어드레스키에 의하여 정상작동모드나 테스트모드 중의 하나로 설정된다.
정상동작모드의 경우, 어드레스키검출회로(89)는 로우 레벨의 신호를 p형 트랜스퍼 게이트(84) 및 n형 트랜스퍼 게이트(81)에 입력한다. /RAS1신호는 입력버퍼(82), p형 트랜스퍼 게이트(84) 및 행어드레스디코더(row address decoder;85)를 통하여 메모리어레이제어회로(memory array control circuit;87)에 입력된다. /CAS1신호는 입력버퍼(83), p형 트랜스퍼 게이트(84) 및 열어드레스디코더(column address decoder;86)를 통하여 메모리어레이제어회로(memory array control circuit;87)에 입력된다.
상기 테스트 방법에 있어서, 어드레스키검출회로(89)는 하이 레벨의 신호를 p형 트랜스퍼 게이트(84)와 n형 트랜스퍼 게이트(81)에 입력한다. /RAS1 및 /CAS1의 신호는 n형 트랜스퍼 게이트(81)를 통하여 논리회로(88)에 입력된다.
도 1(b)는 논리회로(88)의 구성을 나타내는 회로도이다. /RAS1 및 /CAS1의 신호에 기초하여 논리회로(88)는 익스클루시브NOR게이트(이하 ExNOR게이트라 한다.)통하여 /RAS2의 신호를 발생시킨다. 상기 /RAS2의 신호로부터 논리회로(88)는 지연회로(91)를 통하여 /CAS2의 신호를 발생시킨다. /RAS2 및 /CAS2의 신호는 행어드레스디코더(85)와 열어드레스디코더(86)를 각각 통하여 메모리어레이제어회로(87)로 입력된다.
도 1(c)는 논리회로(88)의 작동을 나타내는 타이밍 차트이다. /RAS1 및 /CAS1의 신호는 2㎲의 주기를 가진다. /RAS1신호의 상승과 하강은 /CAS1신호의 상승과 하강보다 소정의 시간지연을 각각 가진다. /RAS2신호는 소정 시간의 펄스폭을 가진 파형을 가진다. 지연회로(91)는 입력 /RAS2신호를 20ns 지연시켜 /CAS2신호를 발생시킨다. /RAS2 및 /CAS2의 신호는 1㎲의 주기를 가진다.
전술한 공보에 설명된 기술은 종래의 번인 테스트시스템(burn-in test system)을 이용하여 내부적으로 클럭(clock)의 주기를 감소시켜 다이내믹 번인 테스트의 테스트 시간을 감소시키기는 것이다. 상기 기술에 있어서, 테스트 모드에 있는 다이내믹RAM의 독출속력이 정상작동모드의 두 배로 되면, 번인 테스트시스템은 독출데이터(read data)를 비교하여 PASS/FAIL를 판단하기 위하여, 기록데이터(write data)에 대하여 2 배의 독출속력을 만족시킬 수 있는 회로가 필요하다. 이것은 다이내믹 번인 테스트장치의 비용을 증가시켜 다이내믹RAM의 비용을 증가시킨다.
종래 기술에 있어서 전술한 문제를 해결하기 위하여, 본 발명의 목적은 정상모드의 작동속력에 대하여 비교할 때 두 배인 테스트모드의 작동속력을 가짐으로써 반도체메모리장치의 다이내믹 번인 테스트에 있어서 PASS/FAIL의 판단을 용이하게 하는 동기형반도체메모리장치를 제공하는 것이다.
도 1(a) 내지 도 1(c)는 종래 다이내믹 RAM의 구성과 동작 타이밍의 차트를 나타내는 다이어그램;
도 2는 본 발명의 실시예에 따른 동기형반도체메모리장치에 대한 회로의 다이어그램;
도 3은 도 1에 있어서, 클럭신호발생기(11)의 제1 예를 나타내는 블록도;
도 4는 도 2에 있어서, 입력부(3)의 구체적인 실시예를 나타내는 회로의 다이어그램;
도 5는 도 3에 있어서, 펄스신호발생기(15)의 구체적인 실시예를 나타내는 회로의 다이어그램;
도 6은 도 2에 있어서, 입력부(13)의 작동을 나타내는 신호의 타이밍 차트;
도 7은 도 2에 있어서, 클럭신호발생기(11)의 작동을 나타내는 신호의 타이밍 차트;
도 8은 도 2에 있어서, 동기형반도체메모리장치에 대한 독출회로의 실시예를 나타내는 블록도;
도 9는 도 8에 있어서, 선택회로의 실시예를 나타내는 회로의 다이어그램; 및
도 10은 도 2에 있어서, 클럭신호발생기(11)의 구체적인 제2 실시예를 나타내는 블럭도이다.
*도면의 주요부분에 대한 부호의 설명
11:클럭신호발생기
12:제어신호발생기
13, 14:입력부
15, 16:펄스발생기
17:데이터래치회로
18:선택회로
19:판정회로
20:제어부
21, 22, 23:인버터
24, 25:NAND게이트
26:OR게이트
본 발명은 다수 그룹의 메모리셀을 구비하고, 상기 각 그룹은 데이터의 m개의 비트를 저장하기 위한 m개의 메모리셀을 구비한 메모리셀어레이;
제1 및 제2 클럭신호를 포함하는 한 쌍의 상보신호(相補信號)를 수신하여 정상작동모드에서 제3 및 제4 클럭신호를 발생시키고, 상기 제3 클럭신호는 상기 제1 클럭신호의 하강시간에 실질적으로 동기하여 상승시간을 가지고, 상기 제4 클럭신호는 상기 제1 클럭신호의 상승시간에 실질적으로 동기하여 상승시간을 가지고, 상기 제1 클럭신호 주파수의 두 배인 주파수를 가진 제5 클럭신호를 테스트모드에서 발생시키는 클럭발생기;
상기 정상작동모드에서 상기 제1 클럭신호에 응답하여 상기 메모리셀에 대해 독출/기록동작을 제어하고, 상기 테스트모드에서 상기 제5 클럭신호에 응답하여 상기 메모리셀에 대한 독출/기록작동을 제어하는 독출/기록제어회로;
상기 m개의 비트들 중의 대응하는 하나에 대해 각각 위치하고, 상기 정상작동모드에서 상기 제3 및 제4 클럭신호에 각각 응답함으로써 상기 제3 클럭신호에 동기하여 상기 메모리셀들 중의 대응하는 하나로부터 독출데이터를 래치하고 상기 래치된 독출데이터를 상기 제4 클럭신호에 동기하여 전달하는 다수의 데이터래치회로; 및
상기 제5 클럭신호에 응답하여 상기 테스트모드인 동안에 상기 독출데이터가 하여금 상기 데이터래치회로(17)를 바이패스(bypass)하도록 하는 바이패스회로를 포함하는 동기형반도체메모리장치를 제공한다.
본 발명의 동기형반도체메모리장치에 의하면, 독출/기록제어회로는 더블신호에 동기하여 작동하고 바이패스회로(bypass circuit)는 테스트모드에서 독출작동 중에 있는 래치를 바이패스시킨다. 이렇게 함으로써, 버인테스트장치의 작동주파수를 증가시키지 않고 테스트모드의 작동속력을 두 배로 증가시킬 수 있다.
본 발명의 상기 및 다른 목적, 구성과 효과는 첨부된 도면을 참조하면서 이하의 설명에서 명확해질 것이다.
이하 본 발명의 실시예와 첨부된 도면들을 참조하여 본 발명의 동기형반도체메모리장치를 상세히 설명한다. 도 2를 참조하면, 일반적으로 10으로 나타낸 본 발명의 실시예에 따른 동기형반도체메모리장치는 클럭신호발생기(11), 제어신호발생기(또 다른 클럭신호발생기;12) 및 독출/기록제어회로를 갖는 제어부(20)를 구비한다. 제어신호발생기(12)는 인버터(21 내지 23), NAND게이트(24 및 25) 및 OR게이트(26)를 구비한다. 동기형반도체메모리장치는 독출과 기록작동에 필요한 한 쌍의 상보클럭신호(complementary clock signal)인 CLK신호(101)와 CLKB신호(102), 및 메모리장치의 작동모드를 결정하는 신호 레벨을 가진 모드스위칭신호인 TESTM신호(103)를 수신한다. 클럭신호발생기(11)는 CLK신호(101)애 기초하여 제1 내부클럭신호(first internal clock signal)인 ICLK신호(104)를 발생시키고, 그것을 OR게이트(26)의 제1 입력에 전달한다. 그것은 또한 CLKB신호(102)에 기초하여 제2 내부신호인 ICLKB(105)를 발생시키고, 그것을 NAND게이트(24 및 25)의 제1 입력에 전달한다. TESTM신호(103)는 인버터(21)를 통하여 NAND게이트(24)의 제2 입력에 입력되고, 또한, NAND게이트(25)의 제2 입력에 입력된다. NAND게이트(24)는 인버터(22)를 통하여 제어신호인 ICLKBK신호(106)를 출력한다. NAND게이트(25)는 인버터(23)를 통하여 제어신호인 ICLKBT신호(107)를 OR게이트(26)의 제2 입력에 입력한다. OR게이트(26)는 ICLK신호(104)와 ICLKBT신호(107)를 더블주파수신호(108)로 동기시켜 제어부(20)의 클럭입력으로 전달한다. 작동클럭으로 사용되는 더블주파수신호(108)에 동기하여, 제어부(20)는 동기형반도체메모리장치의 모든 작동을 제어한다.
도 3을 참조하면, 도 2의 클럭신호발생기(11)의 제1 예는 동일한 회로구성을 갖는 한 쌍의 기능적인 회로 블럭인 입력부(13 및 14)를 구비한다. CLK신호(101)는 입력부(13)의 입력단자(201) 및 입력부(14)의 입력단자(202)에 입력된다. CLKB신호(102)는 입력부(13)의 입력단자(202) 및 입력부(14)의 입력단자(201)에 입력된다. ICLK신호(104)는 입력부(13)의 출력단자(203)로부터 출력된다. ICLKB신호(105)는 입력부(14)의 출력단자(203)로부터 출력된다.
도 4를 참조하면, 입력부(14)의 구성과 동일한 것으로서 도 3에 나타낸 입력부(13)의 구체적인 예는 P채널MOS트랜지스터(Qp1 및 Qp2), N채널MOS트랜지스터(Qn1 및 Qn2), 및 펄스신호발생기(15)를 구비한다. 상기 MOS트랜지스터(Qp1 및 Qp2)의 소스는 전력공급선(VCC)에 접속되고, 게이트는 MOS트랜지스터(Qp1)의 드레인에 접속된다. 상기 MOS트랜지스터(Qn1)의 드레인은 모듈레이터 트랜지스터(Qp1)의 드레인에 접속되고, 게이트는 입력부(13이나 14)의 입력단자(202)에 접속된다. 상기 MOS트랜지스터(Qn2)의 드레인은 MOS트랜지스터(Qp2)의 드레인 및 펄스신호발생기(15)의 입력단자(204)에 접속되고, 게이트는 입력부(13이나 14)의 입력단자(201)에 접속된다.
펄스신호발생기(15)의 출력단자(205)는 입력부(13이나 14)의 출력단자(203)에 접속된다. 상기 MOS트랜지스터(Qn1 및 Qn2)의 소스는 접지된다.
도 5를 참조하면, 도 3에 나타낸 펄스신호발생기(15)의 구체적인 예는 인버터(27 및 28), NAND게이트(29), 및 홀수(n개)의 캐스케이드(cascade)를 가진 지연유닛(30)을 구비한다. 인버터(27)는 펄스신호발생기(15)의 입력단자(204)로부터 A신호(111)를 수신하여, NAND게이트(29)의 제1 입력 및 지연유닛(30)의 입력단자에 B신호를 전달한다. 지연유닛(30)은 NAND게이트(29)의 제2 입력에 C신호(113)를 전달한다. NAND게이트(29)는 펄스신호발생기(15)의 출력단자(205)에 E신호(115)를 전달하는 인버터(28)에 D신호를 전달한다.
도 6은 도 3에 나타낸 입력부(13)의 작동을 설명하는 타이밍차트를 나타낸다. CLK신호(101)는 T주기를 가지는 클럭신호이다. CLKB신호(102)는 CLK신호(101)의 반전신호(complementary signal)이다. 도 3 내지 도 5에 나타낸 바와 같이, CLK신호(101)가 로우 레벨인 동안, 입력부(13)는 MOS트랜지스터(Qn1, Qp1 및 Qp2)로 하여금 도통하도록(turn on) 하고 MOS트랜지스터(Qn2)로 하여금 차단되도록(turn off) 함으로써 도 5의 인버터(27)의 입력에 있는 A신호(111)는 하이 레벨로 상승한다. 한편, CLK신호(101)가 하이 레벨인 동안, MOS트랜지스터(Qn1, Qp1 및 Qp2)는 차단(turn off)되고 MOS트랜지스터(Qn2)는 도통함(turn on)으로써 A신호(111)는 로우 레벨로 된다.
A신호(111)의 하강은 MOS트랜지스터(Qn1, Qp1 및 Qp2)의 작동에 따라 CLK신호(101)의 상승에 비하여 로직게이트(single logic gate) 한 개 분의 지연시간(t1)을 가진다. 따라서, B신호(112)의 상승은 인버터(27)를 경유하기 때문에 A신호(111)의 하강에 비하여 로직게이트 한 개 분의 지연시간(t2)을 가진다. C신호(113)의 하강은 지연유닛(30)을 경유하기 때문에 B신호(112)의 상승에 비하여 인버터의 n단계 분의 지연시간(td)을 가진다. B신호(112)와 C신호(113)의 NAND인 D신호(114)는 로우 레벨과 td의 펄스폭을 가진 단펄스(one-shot pulse)이다. E신호(115)의 상승은 인버터(28)를 경유하기 때문에 D신호(114)의 하강에 비하여 로직게이트 한 개 분의 지연시간(t2)을 가진다.
도 7은 도 1의 클럭신호발생기(11)에 대한 작동을 나타내는 타이밍차트를 나타낸다. CLK신호(101)의 상승 후 소정의 시간이 지난 다음에 클럭신호발생기(11)는 ICLK신호(104)로서 단펄스(one-shot pulse)를 발생시킨다. 그것은 또한 CLKB신호(102)의 상승 후 소정의 시간이 지난 다음에 ICLKB신호(105)로서 하이 레벨을 가진 단펄스(one-shot pulse)를 발생시킨다.
TESTM신호(103)는 정상작동모드에서 로우 레벨로 설정되고, 테스트모드에서는 하이 레벨로 설정된다. 정상작동모드에서, ICLKB신호(105)는 ICLKBK신호(106)로서 NAND게이트(24) 및 인버터(22)를 통과하며, ICLKBT신호(107)는 로우 레벨로 유지된다. 테스트모드에서, ICLKBK신호(106)는 로우 레벨로 유지되며, ICLKB신호(105)는 ICLKBT신호로서 NAND게이트(25) 및 인버터(23)를 통과한다.
더블주파수신호(108)는 ICLK신호(104) 및 ICLKBT신호(107)의 OR신호이고, td의 펄스폭을 가진다. 더블주파수신호(108)는 정상작동모드에서 T주기마다, 그리고 테스트모드에서 1/2T주기마다 하나의 단펄스를 가진다.
도 8은 도 2의 동기형반도체메모리장치에 있는 독출회로의 예를 나타낸다. 일반적으로 60번으로 나타낸 독출회로는 m개의 데이터래치회로(17), 및 바이패스회로(bypass circuit)를 가진 판정회로(19)에 의하여 제어되는 m개의 선택회로(selecting circuit;18)를 구비한다. 독출데이터는 메모리셀어레이(50)의메모리셀의 그룹으로부터 A데이터버스(116)를 통하여 독출회로(60)로 공급되고, 독출회로(60)로부터 B데이터버스(117)를 통하여 전달된다. 각 A데이터버스와 B데이터버스는 데이터의 최하위비트로 되는 제1 비트의 비트(b1)로부터 최상위비트로 되는 제m 비트의 비트(bm)에 대응하는 m개의 신호선을 구비한다. 판정회로(19)는 m개의 ExNOR게이트를 구비한다.
A데이터버스(116)의 비트(b1)에 대응하는 각 신호선은 대응하는 데이터래치회로(17)의 데이터입력, 및 판정회로(19)에 있는 대응하는 ExNOR게이트의 입력에 접속된다. m개의 데이터래치회로(17)의 전부는, 제1 클럭입력에서 ICLKBK신호(106)를 수신하고, 제2 클럭입력에서 ICLK신호(104)를 수신한다. m개의 데이터래치회로(17)의 각 데이터출력은 대응하는 선택회로(18)의 A입력에 접속된다. m개의 선택회로(18)의 모두는, 선택제어신호용의 입력으로 역할을 하는 S입력에서 TESTM신호(103)를 수신한다. 데이터의 제m 비트(bm)에 대응하는 선택회로(18)의 B입력은 판정회로(19)의 ExNOR게이트의 출력에 접속된다. 비트(bm-1 내지 b1)에 대응하는 선택회로(18)의 B입력은 접지된다.
도 9를 참조하면, 도 8에 나타낸 선택회로(18)의 예는 P채널MOS트랜지스터(Qp5 및 Qp6), N채널MOS트랜지스터(Qn5 및 Qn6), 및 인버터(32)를 구비한다.
선택회로(18)의 S입력은 인버터(32)의 입력, MOS트랜지스터(Qp5)의 게이트, 및 MOS트랜지스터(Qp6)의 게이트에 접속된다. 선택회로(18)의 A입력은 MOS트랜지스터(Qn5)의 드레인과 MOS트랜지스터(Qp5)의 소스에 접속된다. 선택회로(18)의 B입력은 MOS트랜지스터(Qn6)의 드레인과 MOS트랜지스터(Qp6)의 소스에 접속된다. 인버터(32)의 출력은 MOS트랜지스터(Qn5)의 게이트 및 MOS트랜지스터(Qp6)의 소스에 접속된다. MOS트랜지스터(Qn5)의 소스, MOS트랜지스터(Qp5)의 드레인, MOS트랜지스터(Qn6)의 소스, 및 MOS트랜지스터(Qp6)의 드레인은 모두 선택회로(18)의 Y출력단자에 접속된다.
S입력단자에 주어진 신호가 로우 레벨로 되면, 선택회로(18)는 MOS트랜지스터(Qn5 및 Qp5)로 하여금 도통하도록 하고 MOS트랜지스터(Qn6 및 Qp6)로 하여금 차단되도록 함으로써, A입력단자와 Y출력단자 사이에 접속이 이루어진다. S입력단자에 주어진 신호가 하이 레벨인 경우, MOS트랜지스터(Qn5 및 Qp5)는 차단되고 MOS트랜지스터(Qn6 및 Qp6)는 도통됨으로써, B입력단자와 Y출력단자 사이에 접속이 이루어진다.
예를 들면, 본 실시예의 반도체메모리장치의 예로서 갖추어진 동기DRAM의 기록작동에 있어서, 동기DRAM의 외부로부터 입력된 기록데이터는 작동클럭에 동기하여 바로 메모리셀에 저장된다. 동기DRAM의 독출작동에 있어서, 동작클럭에 동기하여 몇 클럭 후에 메모리셀로부터 독출되는 독출데이터는 래치되고 DRAM의 외부로 전달된다. 동기형반도체메모리장치는, TESTM신호(103)가 로우 레벨로 설정된 정상작동모드와 비교하여 TESTM신호(103)가 하이 레벨로 설정되는 테스트모드에서, 작동클럭의 주파수를 두 배로 하여 번인테스트에 있어서 독출과 기록작동을 수행한다.
메모리셀로부터의 독출데이터는 A데이터버스(116)를 통하여데이터래치회로(17)와 판독회로(19)에 입력된다. 정상작동모두에서, m개의 데이터래치회로(17)는 ICLK신호(104)와 ICLKBK신호(106)에 동기하여 독출데이터를 래치하고 그것을 몇 클럭 후에 선택회로(18)의 A입력단자로 전달한다. 선택회로(18)는 B데이터버스(117)의 독출데이터의 모든 비트(bm 내지 b1)를 전달한다.
테스트모두에서, 판정회로(19)는 독출데이터에 기초하여 판단결과를 데이터의 제m 비트에 대응하는 선택회로(18)에 전달한다. 데이터의 제m 비트(bm)에 대응하는 선택회로(18)는 판단결과를 제m 비트(bm)에 대응하는 B데이터버스(117)의 신호선으로 전달한다. 데이터의 비트(bm-1 내지 b1)에 대응하는 선택회로(18)는 B데이터버스(117)의 각 신호선을 로우 레벨로 전환시킨다.
이하, 도 8의 독출회로를 가진 동기형반도체메모리장치에서 행해지는 버인테스트에 대하여 설명한다. 버인테스트의 시스템은 메모리셀의 전체적인 비트에 연속적인 "0"이나 "1"의 데이터를 기록한다. 다음, 버인테스트의 시스템은 TESTM신호(103)를 하이 레벨로 전환시킴으로써, 동기형반도체메모리장치가 테스트모드로 설정한다. 다음, 동기형반도체메모리장치는 메모리셀로부터 데이터를 독출하고 B데이터버스(117) 상의 제m 비트(bm)의 값을 검사한다.
독출데이터의 모든 비트가 동일한 값을 갖는 경우, B데이터버스(117)의 제m 비트(bm)의 값은 "1"로 된다. 독출데이터의 비트가 다른 값을 갖는 경우, B데이터버스(117)의 제m 비트(bm)의 값은 "0"으로 된다. B데이터버스(117)의 제m 비트(bm)의 값은 "1"로 되는 경우, 버인테스트의 시스템은 "PASS"를 판정하고, B데이터버스(117)의 제m 비트(bm)의 값은 "0"으로 되는 경우, 버인테스트의 시스템은 "FAIL"로 판정한다.
판정회로(19)는 ExNOR게이트의 입력과 A데이터버스(116)의 각 신호선 사이에 삽입된 스위치와 인버터를 구비할 수도 있다.
A데이터버스(116)의 신호선은 각 스위치의 제1 입력 및 각 인버터의 입력에 접속된다. 인버터의 출력은 각 스위치의 제2 입력에 접속된다. 다음, ExNOR게이트의 입력은 각 스위치의 출력에 접속된다.
메모리장치의 외부로부터 공급된 지시에 기초하여, 기대값, 즉, 기록데이터에 대응하도록 스위치는 제1 및 제2 입력중의 하나가 그들의 출력에 접속되도록 한다. 이 경우, 임의의 기대값은 버인테스트의 신뢰성이 향상된 기록데이터로 사용될 수 있다.
상기한 실시예에 의하면, 기록작동, 독출작동, 및 비교와 판단작동을 수행하는 동안 동기형반도체메모리장치는 더블주파수신호를 제어회로의 작동클럭으로 사용한다. 판정회로가 테스트모드를 판정할 때 독출회로는 래치회로를 바이패스(bypass)시킨다. 이것은 테스트모두에서 작동속력을 두 배로 증가시킬 수 있다.
도 10을 참조하면, 도 2에 나타낸 클럭신호발생기(11)의 제2 구체적인 예는 두 개의 입력부(13 및 14) 대신에 하나의 신호입력부를 구비한다. 클럭신호발생기(11)는 P채널MOS트랜지스터(Qp1 및 Qp2), N채널MOS트랜지스터(Qn1 및 Qn2), 및 두 개의 펄스발생기(15 및 16)를 구비한다.
MOS트랜지스터(Qp1)의 드레인과 게이트 및 MOS트랜지스터(Qn1)의 드레인은펄스신호발생기(15)의 입력단자(204)에 접속된다. MOS트랜지스터(Qp2)의 드레인 및 MOS트랜지스터(Qn2)의 드레인은 펄스신호발생기(16)의 입력단자에 접속된다. 펄스신호발생기(15)는 출력단자(205)로부터 ICLKB(105)를 전달한다. 펄스신호발생기(16)는 출력단자(205)로부터 ICLK신호(104)를 전달한다. 이 경우, 회로의 스케일은 감소될 수 있다.
본 발명은 그의 바람직한 실시예와 관련하여 설명하였다. 그러나, 본 발명에 따른 동기형반도체메모리장치는 상기한 실시예의 구성에 제한되지 않는다. 상기의 구성으로부터 다양한 수정과 변경을 통하여 얻어진 동기형반도체메모리장치도 본 발명의 범위에 포함된다.
상술한 바와 같이, 정상모드의 작동속력에 대하여 비교할 때 두 배인 테스트모드의 작동속력을 가짐으로써 반도체메모리장치의 다이내믹 번인 테스트에 있어서 PASS/FAIL의 판단을 용이하게 하는 동기형반도체메모리장치를 제공할 수 있다.

Claims (4)

  1. 다수 그룹의 메모리셀을 구비하고, 상기 각 그룹은 데이터의 m개의 비트를 저장하기 위한 m개의 메모리셀을 구비한 메모리셀어레이(50);
    제1 및 제2 클럭신호를 포함하는 한 쌍의 상보신호(相補信號)를 수신하여 정상작동모드에서 제3 및 제4 클럭신호를 발생시키고, 상기 제3 클럭신호는 상기 제1 클럭신호의 하강시간에 실질적으로 동기하여 상승시간을 가지고, 상기 제4 클럭신호는 상기 제1 클럭신호의 상승시간에 실질적으로 동기하여 상승시간을 가지고, 상기 제1 클럭신호 주파수의 두 배인 주파수를 가진 제5 클럭신호를 테스트모드에서 발생시키는 클럭발생기(11 및 12);
    상기 정상작동모드에서 상기 제1 클럭신호에 응답하여 상기 메모리셀에 대해 독출/기록동작을 제어하고, 상기 테스트모드에서 상기 제5 클럭신호에 응답하여 상기 메모리셀에 대한 독출/기록작동을 제어하는 독출/기록제어회로(20);
    상기 m개의 비트들 중의 대응하는 하나에 대해 각각 위치하고, 상기 정상작동모드에서 상기 제3 및 제4 클럭신호에 각각 응답함으로써 상기 제3 클럭신호에 동기하여 상기 메모리셀들 중의 대응하는 하나로부터 독출데이터를 래치하고 상기 래치된 독출데이터를 상기 제4 클럭신호에 동기하여 전달하는 다수의 데이터래치회로(17); 및
    상기 제5 클럭신호에 응답하여 상기 테스트모드인 동안에 상기 독출데이터가 하여금 상기 데이터래치회로(17)를 바이패스(bypass)하도록 하는 바이패스회로(19)를 포함하는 것을 특징으로 하는 동기형반도체메모리장치.
  2. 제1항에 있어서, 상기 바이패스회로(19)는 상기 m비트에 대응하여 m개의 입력을 갖는 익스클루시브NOR게이트를 구비하는 것을 특징으로 하는 동기형반도체메모리장치.
  3. 제2항에 있어서, 상기 바이패스회로(19)는 상기 데이터래치회로(17)들 중의 대응하는 하나에 대해 각각 위치되고 상기 정상작동모드에서 상기 데이터래치회로(17)들 중의 상기 대응하는 하나의 출력을 통과시키는 다수의 선택회로를 더 포함하는 것을 특징으로 하는 동기형반도체메모리장치.
  4. 제3항에 있어서, 상기 메모리셀들 중의 하나와 상기 익스클루시브NOR게이트의 대응하는 입력 사이에 적어도 한 개의 인버터를 더 구비하는 것을 특징으로 하는 동기형반도체메모리장치.
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