DE19834415B4

DE19834415B4 - Halbleiterspeichervorrichtung

Info

Publication number: DE19834415B4
Application number: DE19834415A
Authority: DE
Inventors: Yoshifumi Okamura
Original assignee: Elpida Memory Inc
Current assignee: Longitude Semiconductor SARL
Priority date: 1997-07-31
Filing date: 1998-07-30
Publication date: 2005-06-30
Anticipated expiration: 2018-07-31
Also published as: JPH1153259A; KR100314414B1; KR19990014311A; JP3186657B2; DE19834415A1; US6011745A

Abstract

Halbleiterspeichervorrichtung mit:
einer Anzahl von Bankspeichern,
einer gemeinsamen Datenübermittlungsleitung zum Übermitteln der Daten der Anzahl von Bankspeichern,
einer Halteschaltung zum Halten der Daten der gemeinsamen Datenübermittlungsleitung,
einer Bankauswahlschaltung zum automatischen Aktivieren des entsprechenden Bankspeichers, wenn für eine spezielle Adresse der Umkehrpunkt zum Schalten zum Bankspeicher erfaßt wird, und
einer Anzahl von Halteschaltungen zum Halten von Daten des Bankspeichers der eigenen Bank und zum Übermitteln der Daten an die gemeinsame Datenübermittlungsleitung, wenn der Bankspeicher ausgewählt ist, und zum Halten des Datums der gemeinsamen Datenübermittlungsleitung, wenn der Bankspeicher nicht ausgewählt ist.

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung und insbesondere ein Bankschaltungssteuersystem in einer mit Bänken ausgestatteten Halbleiterspeichervorrichtung.
Da in den letzten Jahren die Geschwindigkeit von Mikroprozessoreinheiten (MPU) ansteigt, hat sich der Bedarf für schnellere Halbleiterspeichervorrichtungen erhöht, und verschiedene Hochgeschwindigkeitsspeicher wurden vorgeschlagen. Unter diesen gibt es ein synchrones DRAM (Dynamic Random Access Memory; Dynamischer Freizugriffsspeicher), ein DRAM, das den externen Takt synchronisiert, und es gibt Fälle, bei denen ein Aufbau mit innerer Pipeline als Mittel zur Erzielung von Hochgeschwindigkeitsbetrieb eingesetzt wird (japanische offengelegte Patentanmeldung Nr. 6-766566; "Halbleiterspeichervorrichtung").
Als Maßnahme zum Erhöhen der Geschwindigkeit gibt es die Möglichkeit, eine Anzahl von Speicherzellfeldern zu verwenden, wobei die Speicherzellfelder intern aufgeteilt sind und Bänke genannt werden, und durch Steuern jeder Bank unabhängig wird die Vorladezeit innerhalb der Zellfelder scheinbar eliminiert. Nebenbei bemerkt gibt es den Fall, in dem Bänke durch Erfassen einer speziellen Adresse zur Steuerung geschaltet werden, und in diesem Fall wird eine spezielle Adresse, die ein Umkehrpunkt der Bankschaltung wird, als Bankschaltungsadresstabelle direkt nach dem Programmbeginn eingestellt, und die Adresse wird überwacht, während das Programm abläuft, und wenn die Bankschaltungsadresse erfaßt wird, wird die entsprechende Bank automatisch freigegeben (vgl. japanische offengelegte Patentanmeldung Nr. 1-140253; "Bankspeicherschaltungssteuersystem").

Gewöhnlich ist diese Art von Halbleiterspeichervorrichtungen wie in 1 dargestellt aufgebaut. Unter Bezugnahme auf 1 umfaßt diese Halbleiterspeichervorrichtung:
eine Bankauswahlschaltung 100, in die Adresssignale und Lesebefehlssignale eingegeben werden und von der Bankauswahlsignale ϕA und ϕB ausgegeben werden,
erste und zweite Speicherzellen 1, 2,
einen Datenverstärker L zum Aktivieren der Daten der Speicherzelle 1 durch ein Datenverstärkeraktivierungssignal RPALA,
einen Inverter INV11 zum Eingeben des Datenverstärkeraktivierungssignals RPANA,
ein Übertragungstor TG11 mit einem N-Transistor, dessen Gate das Datenverstärkeraktivierungssignal RPLALA erhält, und mit einem P-Transistor, dessen Gate die Ausgabe des Inverters INV11 erhält, wobei die Source des relevanten Transistors mit dem Ausgang des Datenverstärkers 11 verbunden ist und das Drain mit einer Datenleitung EA,
eine Halteschaltung 21 mit einem Inverter INV21, dessen Eingang mit der Datenleitung DA verbunden ist, und einem Inverter INV31, der als Eingabe die Ausgabe des Inverters INV21 erhält und dessen Ausgang mit der Datenleitung DA verbunden ist,
einen Inverter INV41 zum Eingeben des Bankauswahlsignals ϕA,
ein Übertragungstor TG21 mit einem N-Transistor, dessen Gate das Bankauswahlsignal ϕA empfängt, und einem P-Transistor, dessen Gate die Ausgabe des Inverters INV41 erhält,
wobei die Sources der relevanten Transistoren mit dem Aus gang des Inverters 21 verbunden sind und die Drains mit einer Datenleitung RWBUS,
ein Inverter INV12, dem ein Datenverstärkeraktivierungssignal RPALB eingeben wird,
ein Übertragungstor TG12 mit einem N-Transistor, an dessen Gate das Datenverstärkeraktivierungssignal RPALB eingegeben wird, und einem P-Transistor, dessen Gate die Ausgabe des Inverters INV12 erhält, wobei die Sources der relevanten Transistoren mit dem Ausgang des Datenverstärkers 12 verbunden sind und die Drains mit einer Datenleitung DB,
eine Halteschaltung 22 mit einem Inverter INV22, der die Datenleitung DB als Eingang verwendet, und einem Inverter INV32, der die Ausgabe des Inverters INV22 als Eingabe erhält und am Ausgang mit der Datenleitung DA verbunden ist,
ein Inverter 42 zum Eingeben eines Bankauswahlsignals ϕB,
ein Übertragungstor TG22 mit einem N-Transistor, an dessen Gate das Bankauswahlsignal ϕB eingegeben wird, und einem P-Transistor, an dessen Gate die Ausgabe des Inverters INV42 eingegeben wird, wobei die Sources der relevanten Transistoren mit dem Ausgang des Inverters 22 verbunden sind und die Drains mit der Datenleitung RWBUS,
eine Halteschaltung 30 aus einem Inverter INV301, der die Datenleitung RWBUS als Eingabe verwendet, und einem Inverter INV302, der die Ausgabe des Inverters INV301 als Eingabe erhält und mit seinem Eingang mit der Datenleitung RWBUS verbunden ist, und
eine Halteschaltung 40 zum Halten des Datums auf der Datenleitung RWBUS durch ein Haltesignal RLAT.

Die Inverter 31, 32 der Halteschaltungen 21 und 22 haben eine Puffergröße, die die Daten auf den Datenleitungen DA und DB halten kann, wenn die Datenverstärkeraktivierungssignale RPALA, RPALB auf dem "niedrigen" Pegel sind und die Übertragungstore TG11, TG12, ausgeschaltet sind, und wenn die Datenverstärkeraktivierungssignale RPALA, RPALB auf den "hohen" Pegel kommen, und die Übertragungstore TG11, TG12 eingeschaltet werden, können die Inverter INV21, 22 einfach in Übereinstimmung mit der Ausgabe der Datenverstärker geschaltet werden.

Der Inverter 302 der Halteschaltung 30 hat eine Puffergröße, die die Daten auf der Datenleitung RWBUS halten kann, wenn alle Bankauswahlsignale in einem inaktiven Zustand sind, die Bankauswahlsignale ϕA, ϕB im "niedrigen" Zustand sind und die Übertragungstore TG21, 22 ausgeschaltet sind und die Daten auf der Datenleitung RWBUS einfach in Übereinstimmung mit der Ausgabe des Inverters INV21 oder INV22 schalten kann, wenn eine Bank ausgewählt ist, eins der Bankauswahlsignale ϕA, ϕB auf "hoch" ist und eins der Übertragungstore TG21, TG22 ausgeschaltet ist.

Unter Bezugnahme auf das Zeitsteuerungssignaldiagramm der 2 wird das Bankschaltungssteuersystem der 1 erläutert.

Ein vorher in Übereinstimmung mit den relevanten Bänken eingestellter Adressensatz wird detektiert, und das Programm fängt an zu laufen. In 2 ist das Bank-A-Auswahlsignal ϕA auf "hoch", um zu ermöglichen daß die Bank A direkt nach Beginn des Lesevorgangs freigegeben ist. Durch das Bank-A-Auswahlsignal ϕA↑ (Aufbau) wird das Übertragungstor TG21 eingeschaltet, und auf die Datenleitung RWBUS, die die vorher gelesenen Daten hält, werden die Daten DA' entsprechend der Datenleitung DA übermittelt. In diesem Fall ist das Datenverstärkeraktivierungssignal RPALA auf "niedrig", und in der Halteschaltung 21 werden die Daten DAOLD von dem vorhergehenden Datenverstärker gehalten bleiben, und an die Datenleitung RWBUS wird das entsprechende Datum DAOLD' übermittelt.

Anschließend wird das Datenverstärkungsaktivierungssignal RPALA zu "hoch", und sobald der Datenverstärker 11 akti viert ist, wird das Übertragungstor TG11 eingeschaltet, und das Speicherzelldatum DA1 wird auf die Datenleitung DA übermittelt. Das Datum DA1 wird als DA1' an die Datenleitung RWBUS übermittelt.

Wenn dann das Leseverstärkungsaktivierungssignal RPALA zu "niedrig" wird, wird das Datum DA1 in der Halteschaltung 21 gehalten. Zu diesem Zeitpunkt, bei dem das Datum DA1' in der Datenleitung RWBUS bestätigt ist, wird das Haltesignal RLAT zu "hoch", und das Datum auf der Datenleitung RWBUS wird in der Halteschaltung 40 gehalten.

In entsprechender Weise wird bei Empfang von "hoch" im nächsten Zyklus tCK von RPALA nach "hoch" des ersten RPALA das Datum DA2 von der Speicherzelle übermittelt, und das Datum wird als DA'' an die Datenleitung RWBUS über den Inverter INV21 übertragen, und mit "niedrig" des Datenverstärkeraktivierungssignals RPALA wird das Datum DA2 in der Halteschaltung 21 gehalten.

Wenn im nächsten Zyklus der Lesevorgang beginnt und eine andere Bank B freigegeben wird, wird das Bank-A-Auswahlsignal zu "niedrig", und das Bank-B-Auswahlsignal ϕB wird zu "hoch". Durch das Bank-A-Auswahlsignal ϕA, das zu "niedrig" wird, wird das Übertragungstor TG21 ausgeschaltet, aber über die Halteschaltung 30 hält die Datenleitung RWBUS das Datum DA'' in Übereinstimmung mit der Datenleitung DA.

Dann wird das Bank-B-Auswahlsignal ϕB zu "hoch", das Übertragungstor TG22 wird eingeschaltet, und das Datum DB', das der Datenleitung DB entspricht, wird zur Datenleitung RWBUS übertragen.

In diesem Fall ist das Datenverstärkeraktivierungssignal RPALB auf "niedrig", und zur Halteschaltung 22 wird das Datum DBOLD von der vorhergehenden Datenverstärkung gehalten verbleiben, und zur Datenleitung RWBUS wird das dementsprechende Datum DBOLD' übermittelt. Anschließend wird das Datenverstärkungsaktivierungssignal RPALB zu "hoch", und sobald der Datenverstärker 12 aktiviert ist, wird das Übertragungstor TG12 eingeschaltet, und das Speicherzelldatum DB1 wird zur Datenleitung DB übertragen. Dieses Datum DB1 wird zur Datenleitung RWBUS als DB1' durch den Inverter INV22 übertragen.

Wenn dann das Leseverstärkeraktivierungssignal RPALB zu "niedrig" wird, wird das Datum DB1 in der Halteschaltung 22 gehalten. Wenn das Datum DB1' auf der Datenleitung RWBUS bestätigt ist, wird das Haltesignal RLAT zu "hoch", und das Datum auf der Datenleitung RWBUS wird in der Halteschaltung 40 gehalten.

Wenn bei der oben beschriebenen bekannten Halbleiterspeichervorrichtung ein Lesevorgang an unterschiedlichen Bänken fortgesetzt beim Lesevorgang auftritt, beispielsweise, wenn der Lesevorgang der Bank B nach dem Lesevorgang der Bank A durchgeführt wird, sind die Übertragungstore TG21 und TG22 beider Bänke gleichzeitig eingeschaltet, wobei die Daten auf der Datenleitung RWBUS miteinander kollidieren und die Daten auf der Datenleitung RWBUS zerstört werden oder ein Durchgangsstrom etc. auftritt, und das Bank-A-Auswahlsignal ϕA wird zu "niedrig", und nachdem das Übertragungstor TG21 ausgeschaltet ist, wird das Bank-B-Auswahlsignal ϕB zu "hoch" und das Übertragungstor TG22 muß eingeschaltet werden.

Wenn die Zeit, bevor das Bank-B-Auswahlsignal ϕB zu "hoch" wird, nachdem das Bank-A-Auswahlsignal ϕA zu "niedrig" geworden ist, mit "Tmargin" bezeichnet wird, muß in der bekannten Halbleiterspeichervorrichtung Tmargin größer sein als Null.

Wenn die Bank B aktiviert wird und das Bankauswahlsignal ϕB zu "hoch" wird, hält die Halteschaltung 22 weiterhin das vorherige Datum DBOLD von dem Datenverstärker, und zur Datenleitung RWBUS wird das entsprechende Datum DBOLD' übermittelt, und das Datum DA2 vom vorherigen Zyklus wird neu geschrieben, und dann geht RPALB auf "hoch", und das reguläre Datum DB1 wird ausgegeben.

Nun soll der Zeitpunkt, bei dem das Datum DBOLD zur Datenleitung RWBUS ausgegeben wird, "Tdelay" genannt werden. Tdelay hängt von der Zeit ab, zu der das Datenverstärkeraktivierungssignal zu "hoch" wird, nachdem die Bank freigegeben ist.

Um zu verhindern, daß die Anfangsdatenausgabe der Bank B verzögert wird, ist in diesem Fall eine Spanne erforderlich, bevor das Datenverstärkeraktivierungssignal RAPLB zu "hoch" wird, nachdem das Bank-B-Auswahlsignal ϕB hoch geworden ist, was das "hoch" des Auswahlsignals ϕB mit Bezug auf das "hoch" des anfänglichen Datenverstärkeraktivierungssignals RAPLB verzögert, und das Zuweisen von Tdelay auf "0" bedeutet, die Verzögerung des anfänglichen Datums der Bank B und führt zu einer Verschlechterung der Charakteristika.

Wenn das Bankauswahlsignal ϕB mit Bezug auf das "hoch" des anfänglichen Datenverstärkeraktivierungssignals RAPLB beschleunigt wird, wird das Anfangsdatum der Bank B durch das Signal RPALB auf "hoch" ausgegeben, und keine Verzögerung der Daten tritt auf.

Da jedoch Tdelay > 0 wird das Bank-A-Enddatum DA " auf der Datenleitung RWBUS durch DBOLD' gehalten, und hinsichtlich des originalen tCK für die Datenhaltezeit wird es zu T = tCK-Tdelay. Wenn die Zykluszeit die Geschwindigkeit erhöht, wird folglich die Haltezeit für das Enddatum der Bank A verkürzt, und die Spanne mit dem Halten der Halteschaltung 40 kann nicht geschaffen werden.

Wenn das "hoch" des Bankauswahlsignals ϕB verzögert wird, verzögert sich somit die Ausgabe des Anfangsdatums der Bank B, und wenn das "hoch" des Banksauswahlsignals ϕB beschleunigt wird, wird die Haltezeit des Enddatums der Bank A verkürzt, und das Datum kann beim Hochfrequenzbetrieb nicht gehalten werden. Somit wird das Ansteigen (Aufbauen) des Bankschaltsignals bei der Bankfreigabe ausgeführt, während die Datenverstärkung der eigenen Bank aktiviert wird, nachdem das vorhergehende Datum auf der Datenleitung RWBUS durch die Halteschaltung 40 gehalten wurde, und das Abfallen (Folgen) des Bankschaltsignals bei der Bankdeaktivierung muß ausgeführt werden, wenn das Freigabesignal der anderen Bank zu "hoch" wird, nachdem das Datum der eigenen Bank bestätigt ist, wodurch sich ein Problem ergibt, das schwierig ist, die Bankschaltabfolge einzustellen.

Miyano, S. et al.: A 1,6 Gbyte/s Date Transfer Rate 8 Mb Embedded DRAM; IEEE Journal of Solid-State Circuits, Vol. 30, No. 11, November 1995, S. 1281 bis 1285 offenbart eine Halbleiterspeichervorrichtung einer ähnlichen Art, mit einem Anschluss von Speicherteilen an eine gemeinsame Datenübertragungsleitung unter Zwischenschalten von Halteschaltungen.

Es ist eine Aufgabe der Erfindung, eine Halbleiterspeichervorrichtung zu schaffen, die das Enddatum der vorherigen Bank während der Zykluszeit tCK selbst dann hält, wenn die Bank während des Lesevorgangs geschaltet wird, das Datum auf der Datenleitung RWBUS halten kann und die Geschwindigkeit des Lesevorgangs erhöhen kann und gleichzeitig den Entwurf der Zeitabfolge für das Ansteigen/Abfallen des Bankauswahlsignals vereinfacht.

Zur Lösung dieser Aufgabe umfaßt die erfindungsgemäße Halbleiterspeichervorrichtung eine Anzahl von Bankspeichern, eine gemeinsame Datenübermittlungsleitung zum Übermitteln der Daten einer Anzahl der Bankspeicher, eine Halteschaltung zum Halten des Datums auf der gemeinsamen Datenübermittlungsleitung, eine Bankauswahlschaltung zum automatischen Aktivieren des entsprechenden Bankspeichers, wenn für eine spezielle Adresse der Umkehrpunkt zum Schalten zum Bankspeicher erfaßt wird, und eine Anzahl von Halteschaltungen zum Halten von Daten der Bankspeicher der eigenen Bank und zum Übermitteln der Daten an die gemeinsame Datenübermittlungsleitung, wenn der Bankspeicher ausgewählt ist, und zum Halten von Daten der gemeinsamen Datenübermittlungsleitung, wenn der Bankspeicher nicht ausgewählt ist.

Die Halteschaltung hält die Daten der Bank auf der anderen ausgewählten Seite, wenn der Bankspeicher nicht ausgewählt ist, und zumindest ein Datum, das an die Halteschaltung jeder Speicherbank in der Halteschaltung gehalten wird, wird über die gemeinsame Datenübermittlungsleitung übermittelt.

Vorzugsweise werden erfindungsgemäß zusätzlich in einer Anzahl von Halteschaltungen zumindest zwei oder mehr Halteschaltungen ausgewählt, und die Daten haben eine Zeitabfolge zur Übertragung an die gemeinsame Datenübermittlungsleitung, und die Aktivierungszeitfolge einer Bank überlappt mit der Deaktivierungszeitfolge in der Adressdekoder/Adresshalteschaltung.

In der vorliegenden Erfindung umfaßt die Halbleiterspeichervorrichtung eine Anzahl von Bankspeichern (beispielsweise Ziffern 1.2 in 1), eine gemeinsame Datenübermittlungsleitung zum Übermitteln der Daten einer Anzahl von Bankspeichern (beispielsweise RWBUS in 1), eine Halteschaltung (beispielsweise Ziffern 30, 40 in 1) zum Halten des Datums auf der gemeinsamen Datenübermittlungsleitung, eine Bankauswahlschaltung (beispielsweise Nr. 100 in 1) zum automatischen Freigeben des entsprechenden Bankspeichers, wenn für eine spezielle Adresse der Umkehrpunkt zum Schalten zu dem Bankspeicher erfaßt wird, und eine Anzahl von Halteschaltungen (beispielsweise Ziffern 21, 22 in 1) zum Halten der Daten des Bankspeichers der eigenen Bank und zum Übermitteln der Daten an die gemeinsame Übermittlungsleitung RWBUS in 1 über ein Übertragungstor (beispielsweise TG21, TG22 in 1), beispielsweise, wenn der Bankspeicher ausgewählt ist, und zum Halten von Daten der gemeinsamen Datenübermittlungsleitung über das Übertragungstor (beispielsweise TG501, TG502 in 1), das beispielsweise eingeschaltet gehalten wird, wenn der Bankspeicher nicht ausgewählt ist.

Wenn in dieser Erfindung die eigenen Bank ausgewählt ist, wird die Ausgabe des Datenverstärkers der eigenen Bank eingegeben und gehalten, und das Datum entsprechend der Ausgabe des Datenverstärkers wird zu der gemeinsamen Datenübermittlungsleitung (RWBUS in 1) übertragen, und wenn die eigene Bank nicht ausgewählt ist, wird das Enddatum der vorhergehenden Bank während der Zykluszeit tCK durch Halten der Daten auf der gemeinsamen Datenübermittlungsleitung RWBUS gehalten, selbst wenn die Bank während des Lesevorgangs geschaltet wird, und die Daten auf der gemeinsamen Datenübermittlungsleitung (RWBUS) können gehalten werden, was einer Erhöhung der Geschwindigkeit des Lesevorgangs ermöglicht. Das heißt, wenn verschiedene Bänke kontinuierlich im Lesevorgang gelesen werden, beispielsweise wird nach dem Lesen der Bank A der Lesevorgang für die Bank B fortgesetzt ausgeführt, und selbst wenn die Übertragungstore beider Bänke (TG21, TG22 in 1) gleichzeitig eingeschaltet sind, ist jedes der Daten identisch, und sie kollidieren nicht miteinander auf der gemeinsamen Datenübermittlungsleitung (RWBUS).

Gemäß der oben beschriebenen Erfindung werden durch Halten der Daten von dem Datenverstärker der eigenen Bank, wenn die eigene Bank aktiviert ist, durch Übermitteln der Daten zur Datenleitung RWBUS und durch Halten der Daten auf der Datenleitung RWBUS, wenn die Bank deaktiviert ist, die Enddaten der vorhergehenden Bank während der Zykluszeit tCK gehalten, selbst wenn die Bank während des Lesevorgangs geschaltet wird, und die Daten auf der Datenleitung RWBUS können gehalten werden, und eine Erhöhung der Geschwindigkeit des Lesevorgangs ist ermöglicht.

Erfindungsgemäß ist die Anstiegszeit des Freigabesignals, wenn die Bank freigegeben wird, die Zeitspanne, wenn der Datenverstärker der eigenen Bank aktiviert wird, nachdem die Daten auf der Datenleitung RWBUS durch die Halteschaltung der eigenen Bank gehalten werden, und die Abfallzeit des Freigabesignals, wenn die Bank deaktiviert wird, kann die Zeitspanne sein, wenn der Datenverstärker der anderen Bank aktiviert wird, nachdem das Enddatum des Datenverstärkens der eigenen Bank gehalten wird, und somit kann der Entwurf für die Anstiegs-/Abstiegszeitfolge des Bankauswahlsignals vereinfacht werden.

1 ist ein Blockdiagramm des Schaltungsaufbaus in konventioneller Technik,

2 ist ein Signalverlaufsdiagramm zur Erläuterung des Betriebs der konventionellen Technik,

3 ist der Schaltungsaufbau eines Ausführungsbeispiels der Erfindung, und

4 ist ein Signalverlaufsdiagramm zur Erläuterung des Betriebs des Ausführungsbeispiels der Erfindung.

Bezugnehmend auf die Zeichnungen werden bevorzugte Ausführungsbeispiele der Erfindung im folgenden im Detail beschrieben.

In 3 sind gleiche oder ähnliche Elemente wie in 1 mit denselben Bezugszeichen versehen.

Bezugnehmend auf 3 sind in der Halbleiterspeichervorrichtung dieses Ausführungsbeispiels ein Inverter INV501, ein Übertragungstor TG501, ein Inverter INV502 und ein Übertragungstor TG502 zusätzlich zu der konventionellen Halbleiterspeichervorrichtung der 1 vorgesehen.
Der Inverter INV501 ist mit der Datenleitung RWBUS verbunden, und das Datum wird in den Inverter INV501 von der Datenleitung RWBUS eingegeben. Das Übertragungstor TG501 hat einen N-Typ-Transistor und einen P-Typ-Transistor. Das Übertragungstor TG501 empfängt die Ausgabe des Inverters INV41 am Gate des N-Transistors und das Bank-A-Auswahlsignal ϕA am Gate seines P-Transistors. Die Sources des N- und des P-Transistors sind mit dem Ausgang des Inverters INV501 verbunden und ihre Drains mit der Datenleitung DA.
Der Inverter INV502 ist mit der Datenleitung RWBUS verbunden, und Daten werden dem Inverter INV502 von der Datenleitung RWBUS eingegeben. Das Übertragungstor TG502 hat einen N-Typ-Transistor und einen P-Typ-Transistor. Das Übertragungstor TG502 erhält die Ausgabe des Inverters INV42 am Gate seines N-Transistors und das Bank-B-Auswahlsignal ϕB am Gate seines P-Transistors. Die Sources des N- und des P-Transistors sind mit dem Ausgang des Inverters INV502 verbunden und ihre Drains mit der Datenleitung DB.
Bezugnehmend auf die 3 und 4 wird der Betrieb dieses Ausführungsbeispiels beschrieben.
Bevor der Lesevorgang begonnen hat, sind beide Bänke deaktiviert, und beide Bankauswahlsignale ϕA und ϕB sind "niedrig", und beide Übertragungstore TG501, 502 sind eingeschaltet. Dadurch wird an die Datenleitung DA, DB das vorher gelesene Datum DOLD übermittelt.
Eine spezielle Adresse wird erfaßt, und der Programmablauf wird begonnen, und da gemäß 1 die Bank A freigegeben wird, direkt nachdem der Lesevorgang beginnt, wenn das Bank-A-Auswahlsignal ϕA "hoch" wird, wird das Übertragungstor TG21 eingeschaltet, und gleichzeitig wird das Übertragungstor TG501 ausgeschaltet, das Datum DOLD wird in der Halteschaltung 21 gehalten, und das Datum wird an die Datenleitung RWBUS ausgegeben; da aber das Datum dasselbe ist wie das Datum auf der Datenleitung RWBUS, wird das Datum auf der Datenleitung RWBUS nicht geändert.
Anschließend geht das Datenverstärkeraktivierungssignal RPALA zu "hoch", der Datenverstärker 11 wird aktiviert, und gleichzeitig wird das Übertragungstor TG11 eingeschaltet, das Speicherzelldatum DA1 wird auf die Datenleitung DA übertragen. Das Datum DA1 wird zur Datenleitung RWBUS als DA1' über den Inverter INV21 übertragen. Wenn dann das Leseverstärkeraktivierungssignal RPALA zu "niedrig" wird, wird das Datum DA1 in der Halteschaltung 21 gehalten.
Da die andere Bank B deaktiviert ist und das Bank-B-Auswahlsignal ϕB auf "niedrig" ist, wird das Übertragungstor TG502 eingeschaltet, und das Datum DA1' auf der Datenleitung RWBUS wird an die Datenleitung DB als Datum DA1 übertragen.
Das Datum DA1' auf der Datenleitung RWBUS wird in der Halteschaltung 40 gehalten, wenn das Haltesignal RLAT auf "hoch" ist.
Wenn ein "hoch" des nächsten Zyklus RPALA tCK nach dem Hoch des anfänglichen RPALA empfangen wird, wird das Datum DA2 der Speicherzelle übermittelt, und das Datum wird als DA2' an die Datenleitung RWBUS über INV21 übertragen, und das Datum DA2' auf der Datenleitung RWBUS wird zur Datenleitung DB als Datum DA übertragen. Wenn das Datenverstärkerakti vierungssignal RPALA auf "niedrig" ist, wird das Datum DA2 in der Halteschaltung 21 gehalten, und im nächsten Zyklus beginnt der Lesevorgang der Bank B, und die andere Bank B wird aktiviert, das Bank-A-Auswahlsignal ϕA wird zu "niedrig", und das Bank-B-Auswahlsignal ϕB wird zu "hoch".
Wenn das Bankauswahlsignal ϕA zu "niedrig" wird, wird das Übertragungstor TG21 ausgeschaltet, und das Übertragungstor TG501 wird eingeschaltet. Wenn das Bank-B-Auswahlsignal ϕB zu "hoch" wird, wird das Übertragungstor TG502 ausgeschaltet, und das Datum DA2 wird in der Halteschaltung 22 gehalten, und gleichzeitig wird das Übertragungstor TG22 eingeschaltet, und das Datum DB' entsprechend der Datenleitung DB wird zur Datenleitung RWBUS übertragen. In diesem Fall ist das Datenverstärkeraktivierungssignal RPALB auf "niedrig", und das Datum DA2 wird in der Halteschaltung 22 gehalten. Folglich ist das Datum das gleiche Datum wie auf der Datenleitung RWBUS, und das Datum auf der Datenleitung RWBUS wird nicht geändert, und DA2' wird gehalten. Anschließend geht das Datenverstärkeraktivierungssignal auf "hoch", und sobald der Datenverstärker 12 aktiviert ist, wird das Übertragungstor TG12 eingeschaltet und das Speicherzelldatum DB1 wird zur Datenleitung DA übertragen. Dieses Datum DB1 wird zur Datenleitung RWBUS als DB1' über den Inverter INV22 übertragen, und das Übertragungstor TG501 ist eingeschaltet, da das Bank A-Auswahlsignal ϕA auf "niedrig" ist, und das Datum DB1' auf der Datenleitung RWBUS wird zur Datenleitung DA als Datum DB1 übertragen.
Wenn dann das Leseverstärkeraktivierungssignal RPALB zu "niedrig" wird, wird das Datum DB1 in der Halteschaltung 22 gehalten. Zum Zeitpunkt, bei dem das Datum DB1' auf der Datenleitung RWBUS bestätigt ist, wird das Haltesignal RLAT zu "hoch", und das Datum auf der Datenleitung RWBUS wird in der Halteschaltung 40 gehalten.
Das heißt, wenn die Bank deaktiviert wird, ist die Datenleitung RWBUS mit den Datenleitungen DA, DB über den Inverter INV501 oder INV502 verbunden, und sobald die Bank aktiviert ist, wird das vorhergehende Datum gehalten, bis das reguläre Datum ausgegeben wird, durch Halten desselben Datums wie auf der Datenleitung RWBUS.
Wenn bei der Halbleiterspeichervorrichtung dieses Ausführungsbeispiels ein Lesen unterschiedlicher Bänke kontinuierlich beim Lesevorgang durchgeführt wird, beispielsweise wenn der Lesevorgang der Bank B fortgesetzt nach dem Lesevorgang der Bank A durchgeführt wird, sind die Daten auf jeder Leitung die gleichen und kollidieren nicht miteinander, selbst wenn die Übertragungstore TG21 und TG22 beider Bänke gleichzeitig eingeschaltet sind.
Das bedeutet, daß bei der Halbleiterspeichervorrichtung dieses Ausführungsbeispiels Tmargin 0 oder kleiner sein kann (siehe 2), und daß es kein Problem gibt, selbst wenn die Anstiegs- und Abfallzeitabläufe der Bankauswahlsignale überlappen.
Wenn die Bank B aktiviert ist und das Bankauswahlsignal ϕB "zu hoch" wird, wird das in der Halteschaltung 22 gehaltene Datum auf die Datenleitung RWBUS übertragen, da jedoch das Datum das gleiche wie auf der Datenleitung RWBUS ist, wird das Datum DA2 des vorhergehenden Zyklus gehalten, und anschließend wenn RPALB zu "hoch" wird, wird das nächste Datum DB1 ausgegeben. Das heißt, selbst wenn die Bank B gelesen wird, wenn die Bank A gelesen ist, wird das Enddatum DA2 der Bank-A auf der Datenleitung RWBUS während der Zykluszeit tCK gehalten.
Auch in diesem Ausführungsbeispiel ist eine Spanne erforderlich, bevor das Datenverstärkeraktivierungssignal zu "hoch" wird, nachdem das Bankauswahlsignal "hoch" geworden ist, um eine Verzögerung der Ausgabe des Anfangsdatum der Bank B zu verhindern. Selbst wenn jedoch das Bank-B-Auswahlsignal "hoch" mit Bezug auf das anfängliche Datenverstärkeraktivierungssignal "hoch" beschleunigt wird, werden die Daten auf der Datenleitung RWBUS nicht geschaltet, wenn das vorhergehende Datum auf der Datenleitung RWBUS an die Halteschaltung übertragen wird, und die Zykluszeit tCK kann gehalten werden.
In dem obenstehenden Beispiel bezog sich die Beschreibung auf den Fall zweier Datenbänke, die gleichen Prinzipien gelten aber auch, wenn drei oder mehr Bänke vorhanden sind.
Dieselben Wirkungen wie bei zwei Bänken können im Fall von drei oder mehr Bänken erreicht werden durch Vorbereiten einer Halteschaltung zum Halten des Datums der Datenleitung RWBUS für jede Bank, wenn die Bank deaktiviert ist, die die Daten des Datenverstärkers der eigenen Bank hält und die Daten auf die Datenleitung RWBUS übermittelt, wenn die Bank aktiviert wird.

Claims

Halbleiterspeichervorrichtung mit: einer Anzahl von Bankspeichern, einer gemeinsamen Datenübermittlungsleitung zum Übermitteln der Daten der Anzahl von Bankspeichern, einer Halteschaltung zum Halten der Daten der gemeinsamen Datenübermittlungsleitung, einer Bankauswahlschaltung zum automatischen Aktivieren des entsprechenden Bankspeichers, wenn für eine spezielle Adresse der Umkehrpunkt zum Schalten zum Bankspeicher erfaßt wird, und einer Anzahl von Halteschaltungen zum Halten von Daten des Bankspeichers der eigenen Bank und zum Übermitteln der Daten an die gemeinsame Datenübermittlungsleitung, wenn der Bankspeicher ausgewählt ist, und zum Halten des Datums der gemeinsamen Datenübermittlungsleitung, wenn der Bankspeicher nicht ausgewählt ist.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Halteschaltung das Datum der Bank auf der anderen ausgewählten Seite speichert, wenn der Bankspeicher nicht ausgewählt ist.
Halbleiterspeicher nach Anspruch 1, wobei zumindest ein Datum der Daten, die zu der Halteschaltung jeder Speicherbank in der Halteschaltung übertragen wird, auf die gemeinsame Datenübermittlungsleitung übermittelt wird.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei zumindest zwei oder mehr Halteschaltungen in einer Anzahl von Halteschaltungen ausgewählt werden und das Datum einen Zeitablauf hat, der an die gemeinsame Datenübermittlungsleitung zu übertragen ist.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Freigabezeitabfolge einer Bank mit der Deaktivierungszeitabfolge der Adressdekoder/Adresshalteschaltung überlappt.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei selbst wenn die Bank während eines Lesevorgangs umgeschaltet wird, das letzte Datum der vorhergehenden Bank während der Zykluszeit gehalten wird und das Datum der gemeinsamen Datenübermittlungleitung gehalten wird.