-
Hintergrund der Erfindung
-
1. Gebiet der Erfindung
-
Die
vorliegende Erfindung bezieht sich auf ein Übertragungssystem, eine Empfängerschaltung zur
Verwendung im Übertragungssystem
und auf eine Halbleiterspeichereinrichtung, für welche das Signalübertragungssystem
verwendet wird, insbesondere auf ein Übertragungssystem, bei dem
ein PRD-Verfahren (Teilantwort-Ermittlungsverfahren), eine Empfängerschaltung
zur Verwendung im Signalübertragungssystem
und eine Halbleiterspeichereinrichtung, für welche das Signalübertragungssystem angewandt
wird, verwendet wird.
-
2. Beschreibung des Standes der Technik
-
In
den vergangenen Jahren wurde mit Fortschritten in der Halbleitertechnologie
die Geschwindigkeit von Prozessoren (MPUs: Mikroprozessoreinheiten)
dramatisch vergrößert. Die
Leistung von Halbleiterspeichereinrichtung, beispielsweise von DRAMs
(Speicher mit dynamischem wahlfreien Zugriff) wurde ebenfalls bis
zu einem gewissen Ausmaß hinsichtlich
der Geschwindigkeit verbessert, jedoch verglichen mit dem Anstieg
der Prozessorgeschwindigkeit ist das Ungleichgewicht ständig angewachsen.
-
Anders
ausgedrückt
hat der Prozessor eine Leistung, welche hinsichtlich der Geschwindigkeit dramatisch
gesteigert wurde, während
DRAM-Leistungsverbesserungen
hauptsächlich
hinsichtlich der Speicherkapazität
dramatisch waren. Die DRAM-Geschwindigkeitsverbesserungen waren
nicht so dramatisch wie der Anstieg der Speicherkapazität, wobei
als Ergebnis davon die Lücke
zwischen der Geschwindigkeit von DRAMs und der von Prozessoren erweitert
wurde und diese Geschwindigkeitslücke zu einem Flaschenhals beim
Erhöhen
der Systemleistung (Computerleistung) in den vergangenen Jahren wurde.
Da außerdem
die Chipgrößen ansteigen,
bildet die Geschwindigkeit von Signalübertragungen zwischen Ein richtungen
und zwischen Bestandteilsschaltungen innerhalb eines LSI-Chips (Halbleiterspeicher)
einen Hauptbegrenzungsfaktor bei der Chipleistung.
-
Wenn
diese Situation weiter geht, kann eine Situation auftreten, wo die
Gesamtsystemgeschwindigkeit trotz vergrößerter Prozessorgeschwindigkeit nicht
vergrößert werden
kann, was unter Umständen zu
einer Stagnation der Informationsindustrie führt. Es besteht daher die wachsende
Notwendigkeit, die Geschwindigkeit von Halbleiterspeichereinrichtungen
zu steigern, insbesondere die Datenübertragungsgeschwindigkeit
in Halbleiterspeichereinrichtungen.
-
Der
Stand der Technik und die Probleme in Verbindung mit dem Stand der
Technik werden später
ausführlich
mit Hilfe der Zeichnungen beschrieben.
-
Überblick über die
Erfindung
-
Eine
primäre
Aufgabe der vorliegenden Erfindung besteht darin, die Gesamtgeschwindigkeit von
Halbleiterspeichereinrichtungen zu verbessern, indem stetiges (saumloses)
Spaltenlesen ermöglicht wird,
während
nicht nur die Lese-, sondern auch die Schreibgeschwindigkeit vergrößert wird.
-
Die
Erfindung ist durch den Patentanspruch 1 definiert.
-
Gemäß der vorliegenden
Erfindung wird ein Signalübertragungssystem
bereitgestellt, um Daten über
eine Signalübertragungsleitung
zu übertragen, ohne
Vorladen der Signalübertragungsleitung
für jedes
Bit zu erfordern, indem die Intersymbol-Interferenzkomponente, welche
durch vorhergehende Daten eingeführt
wird, beseitigt wird, wobei die Signalübertragungsleitung mehrere
schaltbare Signalübertragungsleitungen
aufweist, welche in einer abzweigenden Struktur oder einer hierarchischen
Struktur organisiert sind, zumindest eine Zieleinheit, von welcher
Daten zu lesen sind, mit jeder der mehreren Signalübertragungsleitungen
verbunden ist, und eine Leseschaltung, welche eine Schaltung aufweist,
um die Intersymbol-Interferenzkomponente
zu beseitigen, mit der Signalübertragungsleitung
verbunden ist, und die Intersymbol-Interferenzkomponenten-Beseitigungsschaltung
ein Rauschen reduziert, welches eingeführt wird, wenn die Signalübertragungsleitung zwischen
den mehreren Signalübertragungsleitungen
umgeschaltet wird, um dadurch einen sanften Intersymbol-Interferenzkomponenten-Beseitigungsbetrieb
zu liefern, wenn die Signalleitung umgeschaltet wird.
-
Die
Antwortzeit der Signalübertragungsleitung
kann als in etwa gleich oder länger
als die Länge eines übertragenen
Symbols festgelegt sein. Wenn stetige Daten von der gleichen Signalleitung übertragen
werden, braucht ein Vorladen der Signalübertragungsleitung für jedes
Bit nicht durchgeführt
werden, und, während
einer Periode, welche dem Schalten der Übertragungsleitung vorhergeht,
und während
einer Periode, wenn stetige Datenübertragung nicht durchgeführt wird,
können
einige der mehreren Signalübertragungsleitungen
auf einen vorher festgelegten Spannungspegel vorgeladen sein. Wenn
die Signalübertragungsleitung
von einer ersten Signalübertragungsleitung
zu einer zweiten Signalübertragungsleitung
umgeschaltet wird, kann die zweite Signalübertragungsleitung, welche
anschließend
ausgewählt
wird, auf einen vorher festgelegten Spannungspegel vorgeladen sein,
bevor die Signalübertragungsleitung
umgeschaltet wird.
-
Die
Leseschaltung kann eine Schaltung sein, bei der ein Teilantwort-Ermittlungsverfahren
verwendet wird, und die Leseschaltung, welche das Teilantwort-Ermittlungsverfahren
verwendet, kann die Intersymbol-Interferenzkomponenten-Beseitigung korrigieren,
wenn die Signalübertragungsleitung
umgeschaltet wird, indem der Eingangskapazitätswert variiert wird. Die Leseschaltung,
bei der das Teilantwort-Ermittlungsverfahren verwendet wird, kann
eine Intersymbol-Interferenz-Schätzeinheit
aufweisen, um die Intersymbol-Interferenz von einem vorher empfangenen
Signal zu schätzen;
und eine Entscheidungseinheit, um eine logische Entscheidung über ein
aktuell empfangenes Signal zu treffen, indem die geschätzte Intersymbol-Interferenz
von dem aktuell empfangenen Signal subtrahiert wird. Die Leseschaltung,
bei der das Teilantwort-Ermittlungsverfahren verwendet wird, kann
einen ersten und einen zweiten Teilantwort-Ermittlungsverstärker aufweisen,
welche parallel zueinander angeordnet sind, wobei der erste Teilantwortverstärker einen
Intersymbol-Interferenz-Schätzbetrieb
durchführen
kann, während
der zweite Teilantwort-Ermittlungsverstärker einen Datenentscheidungsbetrieb
durchführt,
und, im nächsten
Zeitpunkt einen Datenentscheidungsbetrieb durchführen kann, während der
zweite Teilantwort-Ermittlungsverstärker einen Intersymbol-Interferenz-Schätzbetrieb
durchführt.
-
Die
Signalübertragungsleitung
kann als komplementäre
Busse ausgebildet sein, und die Leseschaltung kann als ein komplementärer Busverstärker ausgebildet
sein. Die Leseschaltung braucht lediglich zu arbeiten, wenn Daten über die
Signalübertragungsleitung übertragen
werden. Wenn die Signalübertragungsleitung
umgeschaltet wird, können ein
erstes Ansteuerauswahlsignal zum Auswählen einer Ansteuerung auf
einer aktivierten Signalübertragungsleitung,
auf der aktuell Daten übertragen werden,
und ein zweites Ansteuerauswahlsignal zum Auswählen einer Ansteuerung auf
einer Signalübertragungsleitung,
welche aktuell inaktiv ist und von der erwartet wird, nach dem Umschalten
aktiv zu sein, als ein gemeinsames Ansteuerauswahlsignal erzeugt
werden, und die inaktive Signalübertragungsleitung
kann während
einer Periode vorgeladen werden, welche den letzten Zyklus des Zustands
aufweist, bei dem Daten in einer willkürlichen Ansteuerung auf der
inaktiven Signalübertragungsleitung, welche
simultan ausgewählt
wird, wenn eine Ansteuerung auf der aktivierten Signalübertragungsleitung ausgewählt wird,
auf der inaktiven Signalübertragungsleitung übertragen
werden können.
Das gemeinsame Ansteuerauswahlsignal kann außerdem gemeinsam zu den mehreren
Signalübertragungsleitungen
abweichend von der Signalübertragungsleitung
geliefert werden, von der erwartet wird, am nächsten aktiviert zu sein.
-
Ein
Zeitgabesignal zum Ausführen
des Umschalten der Signalübertragungsleitung
kann extern erzeugt werden und auf eine Schaltschaltung für jede Signalübertragungsleitung
verteilt werden, oder in dem Zeitpunkt vor dem letzten einen Zyklus
der Verstärkung
einer aktuell aktivierten Signalübertragungsleitung
geliefert werden. Bevor die Signalübertragungsleitung eine inaktive
Signalübertragungsleitung
umschaltet, kann eine inaktive Signalübertragungsleitung in einer
Richtung vorgeladen werden, um das Rauschen zu reduzieren, welches
eine Wirkung auf den Intersymbol-Interferenzkomponenten-Beseitigungsbetrieb
hat, der nachfolgend in der Leseschaltung durchgeführt wird,
oder kann auf einen Spannungspegel innerhalb eines Bereichs von plus
oder minus einer vorher festgelegten Spannung im Bereich einer Spannung
bei einer Hälfte
von entweder einer maximalen Lese- oder Schreibamplitude der Signalübertragungsleitung
vorgeladen werden, wobei die vorher festgelegte Spannung kleiner
ist als eine Transistorschwellenwertspannung.
-
Gemäß der vorliegenden
Erfindung wird außerdem
ein Signalübertragungssystem
bereitgestellt, um Daten über
eine Signalübertragungsleitung
zu übertragen,
ohne das Vorladen der Signalübertragungsleitung
für jedes
Bit zu erfordern, indem eine Intersymbol-Interferenzkomponente beseitigt
wird, welche durch vorhergehende Daten eingeführt wird, wobei die Signalübertragungsleitung
mehrere umschaltbare Übertragungsleitungen
aufweist, und, wenn die Signalübertragungsleitung
von einer ersten Übertragungsleitung
auf eine zweite Übertragungsleitung umgeschaltet
wird, die zweite Übertragungsleitung, die
als nächste
auszuwählen
ist, auf einen vorher festgelegten Pegel vorgeladen wird, bevor
die Signalübertragungsleitung
umgeschaltet wird, um die Datenübertragung
fortzusetzen.
-
Das
Signalübertragungssystem
kann eine Status-Latch-Schaltung aufweisen, um zumindest zwei Zustande
zu halten, welche aus einem 'aktuellen' Zustand bestehen,
welche einen Bus aktuell in einem aktiven Zustand zeigt, und einem 'nächsten' Zustand, der einen Bus zeigt, der als
nächstes
auszuwählen
und zu aktivieren ist, oder vier Zustände zu halten, welche aus dem
aktuellen Zustand, dem nächsten
Zustand, dem Bereitschaftszustand, der einen Bus in einem Bereitschaftszustand
zeigt, und einem vorherigen Zustand, der einen Bus, der gerade deaktiviert
ist, zeigt, aufweist. Die Zieleinheit kann ein Abtastverstärker sein,
um Daten von einer Speicherzelle zu lesen, und die Leseschaltung
kann ein Datenbusverstärker
sein, der eine Intersymbol-Interferenzkomponenten-Beseitigungsfunktion
hat.
-
Der
Abtastverstärker
zum Lesen von Daten von der Speicherzelle kann auch selbst als Ansteuerschaltung
für den
Datenbus arbeiten. Die Halbleiterspeichereinrichtung kann ein Speicher
mit wahlfreiem Zugriff sein. Von dem Abtastverstärker können die Daten zunächst auf
einen lokalen Datenbus über ein
ausgewähltes
Spalten-Gate übertragen
werden, und dann auf einen globalen Datenbus über einen lokalen Datenbusschalter,
der den lokalen Datenbus auswählt,
und die Daten können
durch einen komplementären
Datenbusverstärker
verstärkt
werden, der eine Intersymbol-Interferenzkomponenten-Beseitigungsfunktion
hat, wodurch die Datenübertragung ohne
Unterbrechung durchgeführt
wird, ohne Datenbusvorladen während
der Datenübertragung
durchzuführen.
-
Außerdem ist
gemäß der vorliegenden
Erfindung eine Halbleiterspeichervorrichtung vorgesehen, welche
mehrere Blöcke
aufweist, wobei die Halbleiterspeichereinrichtung eine Zustands-Latch-Schaltung
hat, um zumindest zwei Zustände
zu halten, welche aus einem aktuellen Zustand bestehen, der einen
Bus zeigt, der aktuell im aktiven Zustand ist, und einem nächsten Zustand,
der einen Bus zeigt, der als nächstes
auszuwählen
und zu aktivieren ist, oder vier Zuständen, welche aus dem aktuellen
Zustand, dem nächsten
Zustand, einem Bereitschaftszustand, der einen Bus in einem Bereitschaftszustand
zeigt, und einem vorherigen Zustand, der einen Bus zeigt, der gerade
aktiviert wurde.
-
Jeder
der Blöcke
kann durch die vier Zustande zyklisch laufen, wobei der Zustand
vom Bereitschaftszustand in den nächsten Zustand in den aktuellen
Zustand in den vorherigen Zustand und dann zurück in den Bereitschaftszustand
geändert
wird. Der Block kann im Bereitschaftszustand sein, wobei eine Signaleingabe
zum Anheben einer Wortleitung innerhalb des Blocks freigegeben werden
kann; wenn der Block im nächsten
Zustand ist, kann der Block in einem Zustand sein, wobei er bereit
ist, Daten von einem Einheitenziel oder einem Abtastverstärker auf
den Bus zu lesen, oder bereit ist, Daten in die Zieleinheit oder
den Abtastverstärker
zu schreiben, ohne die Wortleitung anzuheben oder einen Abtastverstärker, der
zumindest an dem Ende der nächsten
Statusperiode aktiviert ist; wenn der Block im aktuellen Zustand
ist, können
die Daten gelesen werden oder sie können in den Block geschrieben werden;
und wenn der Block im vorherigen Zustand ist, können die Daten umgeschrieben
werden, und dann kann die Wortleitung abgesenkt werden und die Bitleitung
vorgeladen werden.
-
Wenn
ein Datenschreibbetrieb durchgeführt wird,
kann ein Schalter, der einen Abtastverstärker mit einer Bitleitung verbindet,
in der Nähe
des Endes der Periode ausgeschaltet werden, wenn der Block im nächsten Zustand
ist, und während
der Ausschaltezustand während
des aktuellen Zustands beibehalten wird, kann ein Datenschreib-Abtastverstärker, der mit
einem Datenbus verbunden ist, Daten in den Abtastverstärker schreiben,
der mit einer Speicherzelle verbunden ist, wo die Daten zu schreiben
sind; wenn ein Übergang
vom aktuellen Zustand in den vorherigen Zustand ausgeführt wird,
kann der Schalter, der den Abtastverstärker mit der Bitleitung verbindet,
eingeschaltet werden, und, während
eines Bereichs der Periode des vorherigen Zustands können die
Daten, welche im Abtastverstärker
gehalten werden, in die Speicherzelle über die Bitleitung geschrieben
werden, wonach eine Wortleitung abgesenkt wird, der Abtastverstärker kann
deaktiviert werden, und die Bitleitung kann vorgeladen werden, wobei
der Block dann in den Bereitschaftszustand eintritt. Ein externer
Zugriff kann auf die Speicherzellenmatrizen des Blocks während der
Periode nicht zugelassen werden, wenn der Block im vorherigen Zustand
ist.
-
Die
Status-Latch-Schaltung kann für
jeden Block vorgesehen sein. Die Halbleiterspeichereinrichtung kann
außerdem
eine Betriebssignal-Erzeugungsschaltung
aufweisen, um einige von Betriebssignalen zu erzeugen, zur Verwendung
innerhalb von jedem der Blöcke
von Zustandssignalen, welche von der Zustands-Latch-Schaltung für jeden
der Blöcke ausgegeben
wird. Die Betriebssignal-Erzeugungsschaltung
kann ein Reihenadress-Latch-Signal erzeugen, wobei ein Zustandssignal
verwendet wird, welches den nächsten
Zustand zeigt, von den Zustandssignalen, welche von der Zustands-Latch-Schaltung
für jeden
der Blöcke
ausgegeben werden.
-
Gemäß der vorliegenden
Erfindung wird außerdem
eine Halbleiterspeichereinrichtung bereitgestellt, welche mehrere
Blöcke
aufweist, wobei jeder der Reihenblöcke einen lokalen Datenbus
hat, der selektiv über
einen Auswahlschalter gesteuert wird, um eine Verbindung zu einem
globalen Datenbus bei einem hierarchischen oberen Pegel herzustellen, und
eine Periode ist vorgesehen, während
der zumindest zwei der mehreren Reihenblöcke im gleichen Zeitpunkt aktiv
sind, und, wenn der lokale Datenbus zwischen den Reihenblöcken umgeschaltet
wird, welche in der gleichen Zeit während der Periode aktiviert
sind, die Daten auf dem globalen Datenbus, welche vom lokalen Datenbus übertragen
werden, stetig gelesen werden.
-
Die
Halbleiterspeichereinrichtung kann so aufgebaut sein, dass eine
Speicherzelle oder ein Abtastverstärker zum Lesen der Daten in
der Speicherzelle Daten auf den lokalen Datenbus durch eine Reihenauswahlleitung
und ein Spaltenauswahlsignal überträgt; ein
lokaler Bus gemäß einem
Reihenblock-Auswahlsignal
ausgewählt
wird; zumindest ein lokaler Datenbus mit dem globalen Datenbus verbunden
ist; und unter Verwendung eines komplementären Teilantwort-Ermittlungsbusverstärkers, der
mit globalen Datenbus verbunden ist, eine Intersymbol-Interferenzkomponente
auf dem globalen Datenbus beseitigt wird, wodurch das Datenlesen
mit hoher Geschwindigkeit bereitgestellt wird.
-
Die
Halbleiterspeichereinrichtung kann eine Schaltung aufweisen, welche,
nachdem das Umschalten von einem ersten lokalen Datenbus auf einen
zweiten lokalen Datenbus durchgeführt ist, den ausgewählten Zustand
der Reihenauswahlleitung im Reihenblock, welcher den ersten lokalen
Datenbus hat, eine vorgeschriebene Zeitdauer hält, womit das lokale Datenbusschalten
zwischen mehreren aktivierten Reihenblöcken ermöglicht wird. Die Halbleiterspeichereinrichtung
kann außerdem
einen Decoder und eine Reihenauswahl-Leitungshaltungsschaltung aufweisen,
welche eine Reihenadresse im Decoder gemäß einem Reihenadress-Speichersignal, welches
jedem Block gegeben wird, speichert, wählt eine bezeichnete Reihensauswahlleitung
innerhalb des Blocks aus und hält
die Reihenauswahlleitung in ihrem ausgewählten Zustand eine vorgeschriebene Zeitdauer
oder bis ein Signal, um den Decoder zu initialisieren, zugeführt wird.
-
Der
Decoder und die Reihenauswahl-Leitungshalteschaltung können Adressleitungen
mit dem Decoder und den Reihenauswahl-Leitungshalteschaltungen anteilig
nutzen, welche für
andere Blöcke
vorgesehen sind, können
das Adresssignal speichern und die bezeichnete Reihenauswahlleitung
im Block auswählen,
für den
das Reihenadress-Speichersignal, welches jeden der Blöcke gegeben
wird, gültig
ist, und können
verhindern, dass die Reihenauswahlleitungen in andere Blöcke übergehen,
für welche
das Reihenadress-Speichersignal nicht gültig ist. Der Decoder und die
Reihenauswahl-Leitungshalteschaltung können eine dynamische logische Schaltung
und eine Schalteinheit aufweisen, um die Aktivierung der logischen
Schaltung zu steuern, und, wenn die Reihenadresse an einem Eingang
der logischen Schaltung zugeführt
wird und die Schalteinheit eingeschaltet ist, der Übergang
eines Datendecoder-Ausgangsabschnitts freigegeben wird, und, wenn
die Schalteinheit ausgeschaltet ist, der Übergang des Decoderausgangsabschnitts
verhindert wird, um den Zustand der Reihenauswahlschaltung zu halten.
Der Decoder und die Reihenauswahl-Leitungshalteschaltung können den
Zustand der Reihenauswahlleitung für eine endliche Zeitdauer halten.
-
Der
Decoder und die Reihenauswahl-Leitungshalteschaltung können eine
Schaltung aufweisen, welche für
jeden Block vorgesehen ist, um die Adresse, welche dem Decoder für jeden
Block zuzuführen
ist, zu halten, und können
den Zustand der Reihenauswahlleitung halten, indem die Adresse für jeden
Block gehalten wird. Die Reihenauswahlleitung kann eine Wortleitung
in einer Speicherzellenmatrix sein.
-
Gemäß der vorliegenden
Erfindung wird ein Signalübertragungssystem
für eine
Halbleiterspeichereinrichtung bereitgestellt, um Daten von einem Schreibverstärker über einen
Datenbus in einen Abtastverstärker
zu schreiben, wobei, wenn geschrieben wird, zumindest während eines
Bereichs einer Periode, wenn ein Auswahlsignal zum Verbinden des Datenbusses
mit dem Abtastverstärker
geliefert wird, eine Bitleitung, welche mit dem Abtastverstärker zur Verstärkung verbunden
ist, vom Abtastverstärker
getrennt wird, um dadurch zuzulassen, dass Information auf dem Datenbus
mit hoher Geschwindigkeit in den Abtastverstärker übertragen wird.
-
Der
Datenbus und der Abtastverstärker
können über ein
Spalten-Gate verbunden sein, welches durch das Auswahlsignal gesteuert
wird. Während des
Schreibens kann, nachdem Daten zum Abtastverstärker übertragen werden, um darin
geschrieben zu werden, die Bitleitung, welche vom Abtastverstärker getrennt
ist, mit dem Abtastverstärker
wieder verbunden werden, die Daten, welche in den Abtastverstärker geschrieben
sind, können
zum Schreiben in die Speicherzelle übertragen werden, welche durch die
Speicherzellen-Auswahlleitung von den Speicherzellen ausgewählt wurde,
welche mit der Bitleitung verbunden sind, und danach kann die Speicherzellen-Auswahlleitung
inaktiviert werden, wodurch Daten in der Speicherzelle gespeichert
werden.
-
Außerdem wird
gemäß der vorliegenden
Erfindung eine Halbleiterspeichereinrichtung vorgesehen, bei der
Daten von einem Schreibverstärker
in einen Abtastverstärker über einen
Datenbus geschrieben werden, wobei, wenn geschrieben wird, zumindest
während
eines Bereichs einer Periode, wenn ein Auswahlsignal zum Verbinden
des Datenbusses mit dem Abtastverstärker geliefert wird, eine Bitleitung, welche
mit dem Abtastverstärker
zur Verstärkung verbunden
ist, vom Abtastverstärker
getrennt wird, wodurch erlaubt wird, dass Information auf dem Datenbus
mit hoher Geschwindigkeit in den Abtastverstärker übertragen wird.
-
Die
Bitleitungstrennung kann in einer Weise durchgeführt werden, dass, während einer
Periode, wenn Schreibzyklen fortlaufend mit mehreren Abtastverstärkern innerhalb
des gleichen Blocks durchgeführt
werden, welche nacheinander ausgewählt werden, die mehreren Abtastverstärker von
ihren verknüpften
Bitleitungen getrennt verbleiben, und, wenn das fortlaufende Schreiben
innerhalb des gleichen Blocks abgeschlossen ist, die getrennten
Bitleitungen wiederum mit ihren verknüpften Abtastverstärkern verbunden
werden. Während
des Schreibens kann, nachdem Daten zum Abtastverstärker, um
darin geschrieben zu werden, übertragen
werden, die Bitleitung, welche vom Abtastverstärker getrennt wurde, wiederum
mit dem Abtastverstärker
verbunden werden, die Daten, welche in den Abtastverstärker geschrieben
werden, können
zum Schreiben in die Speicherzelle übertragen werden, welche durch die
Speicherzellen-Auswahlleitung unter Speicherzellen ausgewählt wurde,
welche mit der Bitleitung verbunden sind, und danach kann die Speicherzellen-Auswahlleitung
inaktiviert werden, um dadurch Daten in der Speicherzelle zu speichern.
-
Der
Abtastverstärker
kann als CMOS-Komplementär-Verstärker ausgebildet
sein, und die beiden N-Kanal-MOS-Transistoren können als ein Spaltenauswahl-Gate
verwendet werden, welches mit den Komplementär-Bussen verbunden ist, wobei
das Verhältnis
der P-Kanal-MOS-Transistoren des Abtastverstärkers zu den N-Kanal-MOS-Transistoren des
Spaltenauswahl-Gates so klein gemacht werden kann, dass Daten auf
die Seite einer niedrigen Spannung der Komplementär-Busse
geschrieben werden.
-
Der
Datenbus und der Abtastverstärker
können über ein
Spalten-Gate verbunden sein, welches durch das Auswahlsignal gesteuert
wird. Wenn von einem Reihenblock auf einen anderen umgeschaltet wird,
werden die lokalen Datenbusse im Block, wo das Schreiben beendet
sein kann, vorgeladen, um ein fehlerhaftes Schreiben in den Schreibbeendigungsblock
zu verhindern. Zumindest während
des Schreibens in den Abtastverstärker kann ein Maximalwert von
Daten auf Seiten der hohen Spannung des Datenbusses niedriger als
eine Quellenspannung des P-Kanal-MOS-Transistors des Abtastverstärkers in
einem aktivierten Zustand oder einer maximalen Spannung des Datenbusses
in einem Lesezustand, und höher
als eine Hälfte
der Maximalspannung festgelegt sein. Der Maximalwert der Daten auf Seiten
der hohen Spannung des Datenbusses, welche eine Endstufenansteuerung
im Schreibverstärker
ausgibt, kann auf eine vorher festgelegte Spannung in der Nähe des Abtastverstärkers unabhängig vom
Ausgangspegel des Schreibverstärkers
geklemmt werden.
-
Nach
dem Aktivieren eines ausgewählten Reihenblocks
kann der Datenbus vorgeladen werden, bevor Daten auf den ersten
Abtastverstärker
geschrieben werden und nachdem das Schreiben der Daten in den letzten
Abtastverstärker
durchgeführt ist.
Das Datenbusvorladen vor dem Liefern des Auswahlsignals kann zumindest
während
der Periode nicht notwendig sein, wenn fortlaufende Schreibzyklen
durchgeführt
werden. Die Halbleiterspeichereinrichtung kann einen Speicherabtastverstärker aufweisen,
und die Verbindung zwischen dem Abtastverstärker und der Bitleitung kann
durch ein Bitleitungs-Übertragungs-Gate
mit einem Steuersignal gesteuert werden, welches an das Bitleitungs-Übertragungs-Gate
angelegt wird und welches schnell zur Trennung und langsam zur Verbindung
betrieben wird.
-
Das
Steuersignal, welches an das Bitleitungs-Übertragungs-Gate angelegt wird,
kann so ausgebildet sein, dass die Bitleitung langsam oder stufenartig
ansteigt, um die Umkehrung von Daten zu verhindern, welche im Abtastverstärker gespeichert sind.
Das Steuersignal, welches an das Bitleitungs-Übertragungs-Gate angelegt wird,
kann so erzeugt werden, dass es über
eine Verzögerungseinheit
verzögert
wird, so dass das Steuersignal langsam ansteigt, oder es kann durch
eine Schaltung erzeugt werden, welche mehrere Schalttransistoren aufweist,
deren Sourcen mit unterschiedlichen Spannungen gekoppelt sind oder
deren Gates mit unterschiedlichen Steuerspannungen beliefert werden,
so dass das Steuersignal stufenartig ansteigt.
-
Die
Impulsbreite eines Leseauswahlsignals zum Auswählen der Verbindung zwischen
der Zieleinheit und dem Datenbus zum Datenlesen kann kürzer gemacht
werden als die Impulsbreite eines Schreibauswahlsignals zum Auswählen der
Verbindung zwischen der Zieleinheit und dem Datenbus zum Datenschreiben.
Während
der stetigen Zyklusperiode kann, ob Zyklen gelesen oder geschrieben werden,
das Datenbusvorladen zumindest für
aktivierte Busse nicht notwendig werden. In irgendeinem Datenbuszustand
mit Ausnahme von stetigen Lese- und Schreibzyklusperioden kann ein
Lesevorladepegel auf einen anderen Pegel als ein Schreibvorladepegel
eingestellt werden.
-
Zusätzlich ist
gemäß der vorliegenden
Erfindung eine Empfängerschaltung
vorgesehen, welche in einem Signalübertragungssystem verwendet
wird, welches Daten über
komplementäre
Busse überträgt und die
Daten ermittelt, indem eine Intersymbol-Interferenzkomponente beseitigt
wird, welche über
vorhergehende Daten eingeführt
wird, und wobei das Schalten von einer ersten Übertragungsleitung auf eine
zweite Übertragungsleitung,
welche mit der gleichen Empfängerschaltung
verbunden ist, während einer
Signalübertragung
stattfindet, welche einen Differenzverstärker aufweist; eine Verstärkervorladeschaltung,
welche an einem Eingangsanschluss des Differenzverstärkers vorgesehen
ist; und eine Funktion, welche an einem Eingangsanschluss des Differenzverstärkers vorgesehen
ist, um den Wert einer Kapazität
in der Empfängerschaltung
für Perioden von
n Bits jeweils vor und nach dem Umschalten von der ersten Übertragungsleitung
auf die zweite Übertragungsleitung
zu ändern,
wodurch Rauschen aufgrund einer Übertragungsleitungs-Spannungspegeländerung
reduziert wird, welches durch das Umschalten von der ersten Übertragungsleitung
auf die zweite Übertragungsleitung
verursacht wird.
-
Die
Empfängerschaltung
kann einen Differenzverstärker
aufweisen, der einen ersten und einen zweiten Gate-Empfangs-Komplementäranschluss hat;
eine Verstärkervorladeschaltung,
welche jeweils am ersten und zweiten Eingangsanschluss des Differenzverstärkers vorgesehen
ist, um den Differenzverstärker
vorzuladen; und drei Arten an Kondensatoren, welche aus einem ersten,
zweiten und dritten Kondensator bestehen, welche am ersten und zweiten
Eingangsanschluss des Differenzverstärkers vorgesehen sind, wobei
der erste und zweite Eingangsanschluss des Differenzverstärkers mit
den komplementären
Bussen über
den ersten und den zweiten Kondensator gekoppelt sein können, wobei
der erste Kondensator mit einem von den komplementären Bussen
gekoppelt ist und der zweite Kondensator selektiv über eine
Schalteinheit mit einem oder dem anderen der komplementären Busse
gekoppelt ist, und der dritte Kondensator mit einer Schalteinheit
verbunden sein kann, um Kapazitätswerte
bei den ersten und zweiten Eingängen
des Differenzverstärkers für Perioden
von n Bits jeweils vor und nach dem Umschalten von der ersten Übertragungsleitung
auf die zweite Übertragungsleitung
zu ändern.
-
Während eines
Betriebs, um die Intersymbol-Interferenzkomponente zu schätzen, kann
der zweite Kondensator mit dem Bus gegenüber dem Bus gekoppelt sein,
mit dem der erste Kondensator, der mit dem gleichen differentiellen
Eingangsanschluss verbunden ist, gekoppelt ist, und, während eines
Datenentscheidungsbetriebs kann der zweite Kondensator mit dem gleichen
Bus gekoppelt sein, der mit dem ersten Kondensator gekoppelt ist,
der mit dem gleichen differentiellen Eingangsanschluss verbunden
ist. Wenn der Kapazitätswert
des ersten Kondensators mit C10, der Kapazitätswert des zweiten Kondensators
C20 und der Kapazitätswert
des dritten Kondensators mit C30 bezeichnet wird, können die
Kapazitätswerte
des ersten und zweiten Kondensators so gewählt werden, um im Wesentlichen
die Gleichung zu erfüllen
C10/(C10 – C20)
= (1 + exp(–T/τ)/2, und
außerdem
die Gleichung C30 = {α(C10 – C20)·(C10 +
C20)}/{(2 – α)C10 + αC20}, wobei τ die Zeitkonstante
des Busses ist, T die Periode eines Bits oder die Zeit ist, wo Ein-Bit-Daten auf dem Bus
auftreten, und α das
Verhältnis
der Kapazitätsänderung
aufgrund der Übertragungsleitungsschaltung ist.
Wenn das Übertragungsleitungsschalten
von einem ersten lokalen Datenbus zu einem zweiten lokalen Datenbus
zur Verbindung mit einem globalen Datenbus auftritt, kann das Verhältnis α der Kapazitätsänderung
aufgrund des Übertragungsleitungsschaltens
die Gleichung erfüllen: α = CLBD/(CGDB
+ CLDB), wobei CGDB die Kapazität
des globalen Datenbusses und CLDB die Kapazität des lokalen Datenbusses ist.
-
Ein
Intersymbol-Interferenzkomponenten-Schätzbetrieb kann während der
Periode von n Bits vor dem Schalten von der ersten Übertragungsleitung
auf die zweite Übertragungsleitung
durchgeführt
werden, und ein Datenentscheidungsbetrieb kann während der Periode von n Bits
nach dem Schalten von der ersten Übertragungsleitung auf die zweite Übertragungsleitung
durchgeführt
werden. Spannungspegel können
zwischen der ersten Übertragungsleitung
und der zweiten Übertragungsleitung verschieden
sein.
-
Die
Daten können
durch Betreiben des Empfängers
in einer Weise gelesen werden, dass während einer Bitzeit, wenn der
erste Empfängerschaltungsblock
einen Intersymbol-Interferenzkomponenten-Schätzbetrieb durchführt, der
zweite Empfängerschaltungsblock
einen Datenentscheidungsbetrieb durchführen kann, und, während der
nächsten
Bitzeit der erste Empfängerschaltungsblock
einen Datenentscheidungsbetrieb durchführen kann, während der
zweite Empfängerschaltungsblock
einen Intersymbol-Interferenzkomponenten-Schätzbetrieb durchführt. Die
Funktion zum Ändern
des Kapazitätswerts
im Empfänger
braucht lediglich im ersten Empfängerschaltungsblock
vorgesehen sein, der, auf einer Übertragungsleitung,
wo das Übertragungsleitungs-Umschalten
auftritt, den Intersymbol-Interferenzkomponenten-Schätzbetrieb
während
der Periode von n Bits vor dem Übertragungsleitungs-Umschalten
und dem Datenentscheidungsbetrieb während der Periode von n Bits
nach dem Übertragungsleitungs-Umschalten
durchführt.
-
Der
zweite Empfängerschaltungsblock
kann das Intersymbol-Interferenzkomponenten-Schätzen während einer
ungeradzahlig nummerierten Bitzeit durchführen, und der dritte Kondensator
und die Schalteinheit zum Steuern der Verbindung des dritten Kondensators
sind von dem zweiten Empfängerschaltungsblock
weggelassen. Die Empfängerschaltung
kann mit einem Ausgangssignal von einer Betätigungsimpuls-Erzeugungsschaltung
beliefert werden, welche den mehreren Empfängerschaltungen gemeinsam ist.
Die Empfängerschaltung
kann ein Busverstärker
für einen
dynamischen Speicher mit wahlfreiem Zugriff sein, welcher einen
Aufbau hat, dass das Übertragungsleitungs-Umschalten
von einem ersten lokalen Datenbus zu einem zweiten lokalen Datenbus
zur Verbindung mit einem globalen Datenbus durchgeführt wird.
-
Kurzbeschreibung der Zeichnungen
-
Die
vorliegende Erfindung wird besser aus der Beschreibung der bevorzugten
Ausführungsformen
verstanden, welche unten mit Hilfe der beiliegenden Zeichnungen
angegeben wird, wobei:
-
1 ein
Blockdiagramm ist, welches ein Beispiel einer Halbleiterspeichereinrichtung
in schematischer Form nach dem Stand der Technik ist;
-
2 ein
Schaltungsdiagramm ist, welches ein Beispiel eines Abtastverstärkers in
der Halbleiterspeichereinrichtung von 1 zeigt;
-
3 ein
Schaltungsdiagramm ist, welches ein Beispiel eines Datenbusverstärkers in
der Halbleiterspeichereinrichtung von 1 zeigt;
-
4 ein
Schaltungsdiagramm ist, welches ein Beispiel einer Datenbus-Kurzschluss-/Vorladeschaltung
in der Halbleiterspeichereinrichtung von 1 zeigt;
-
5 ein
Schwingungsformdiagramm ist, um ein Beispiel einer Datenlesesequenz
in der Halbleiterspeichereinrichtung von 1 zu erläutern;
-
6A und 6B Diagramme
sind, um den Betrieb eines PRD-Komplementär-Verstärkers als
ein Beispiel nach dem Stand der Technik zu erläutern;
-
7A und 7B Diagramme
sind, um Leseoperationen beim Stand der Technik und bei bekannten
Halbleiterspeichereinrichtungen zu erläutern;
-
8 ein
Blockdiagramm ist, welches in schematischer Form ein Beispiel einer
Halbleiterspeichereinrichtung zeigt, für welches ein PRD-Datenbussystem
des verwandten Standes der Technik angewandt wird;
-
9 ein
Diagramm ist, welches ein Beispiel eines Busverstärkers in
der Halbleiterspeichereinrichtung von 8 zeigt;
-
10 ein
Schaltungsdiagramm ist, welches ein Beispiel eines PRD-Verstärkeraufbaus
im Busverstärker
von 9 zeigt;
-
11 ein
Schaltungsdiagramm ist, welches ein Beispiel eines Multiplexers
im Busverstärker
von 9 zeigt;
-
12 ein
Diagramm ist, welches ein Beispiel des Busses und Busverstärker-Betriebsschwingungsformen
in der Halbleiterspeichereinrichtung von 8 zeigt;
-
13 ein
Diagramm ist, welches konzeptartig eine hierarchische Busstruktur
als eine erste Ausführungsform
des Signalübertragungssystems zeigt,
für welches
die vorliegende Erfindung angewandt wird;
-
14 ein
Diagramm ist, welches als Konzept eine Abzweigbusstruktur als zweite
Ausführungsform
des Signalübertragungssystems
zeigt, für welches
die vorliegende Erfindung angewandt wird;
-
15 ein
Diagramm ist, welches in vereinfachter Form ein Beispiel eines PRD-Datenbusverstärkers in
einem Signalübertragungssystem
des Standes der Technik zeigt;
-
16 ein
Diagramm ist, welches ein Beispiel von Betriebsschwingungsformen
im Signalübertragungssystem
zeigt, um das Problem in Verbindung mit der Anwendung des Datenbusverstärkers von 15 zu
erläutern;
-
17 ein
Diagramm ist, um ein weiteres Beispiel von Betriebsschwingungsformen
im Signalübertragungssystem
zu zeigen, um das Problem in Verbindung mit der Anwendung des Datenbusverstärkers von 15 zu
erläutern;
-
18 ein
Diagramm ist, um in vereinfachter Form ein Beispiel des PRD-Datenbusverstärkers im Signalübertragungssystem
der vorliegenden Erfindung zu zeigen;
-
19 ein
Diagramm ist, welches ein Beispiel von Betriebsschwingungsformen
im Signalübertragungssystem
zeigt, bei dem der Datenbusverstärker
von 18 verwendet wird;
-
20 ein
Blockdiagramm ist, welches ein Beispiel der Organisation einer Halbleiterspeichereinrichtung
zeigt, für
welche die vorliegende Erfindung angewandt wird;
-
21 ein
Diagramm ist, welches als Konzept eine hierarchische Busstruktur
als dritte Ausführungsform
des Signalübertragungssystems
zeigt, für welches
die vorliegende Erfindung angewandt wird;
-
22 ein
Diagramm ist, welches als Konzept eine Abzweigbusstruktur als vierte
Ausführungsform
des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird;
-
23 ein
Diagramm ist, welches in vereinfachter Form ein weiteres Beispiel
des PRD-Datenbusverstärkers
im Signalübertragungssystem
der vorliegenden Erfindung zeigt;
-
24 ein
Diagramm ist, welches einen PRD-Komparator im Datenbusverstärker von 23 zeigt;
-
25 ein
Diagramm ist, welches ein Beispiel von Betriebsschwingungsformen
im Signalübertragungssystem
zeigt, bei dem der Datenbusverstärker
von 23 verwendet wird;
-
26 ein
Schwingungsformdiagramm ist, um einen charakteristischen Betrieb
im Signalübertragungssystem
zu erläutern,
bei dem der Datenbusverstärker
von 23 verwendet wird;
-
27 ein
Diagramm ist, welches als Konzept eine hierarchische Busstruktur
als modifiziertes Beispiel der dritten Ausführungsform zeigt, welche in 21 gezeigt
ist;
-
28 ein
Diagramm ist, welches in vereinfachter Form einen PRD-Datenbusverstärker als fünfte Ausführungsform
des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird;
-
29 ein
Diagramm ist, welches einen PRD-Komparator im Datenbusverstärker von 28 zeigt;
-
30 ein Diagramm ist, um ein Beispiel des Betriebs
des Datenbusverstärkers
von 28 zu erläutern;
-
31 ein Diagramm ist, welches ein modifiziertes
Beispiel des Datenbusverstärkers
von 28 zeigt;
-
32 ein Schwingungsformdiagramm ist, um ein Beispiel
des Betriebs des Datenbusverstärkers
von 31 zu erläutern;
-
33 ein Schaltungsdiagramm ist, welches ein Beispiel
eines Schreibverstärkers
in der Halbleiterspeichereinrichtung zeigt, für welche die vorliegende Erfindung
angewandt wird;
-
34 ein Schaltungsdiagramm ist, welches ein weiteres
Beispiel des Schreibverstärkers
in der Halbleiterspeichereinrichtung zeigt, für welche die vorliegende Erfindung
angewandt wird;
-
35 ein Diagramm ist, welches als Konzept eine
hierarchische Busstruktur als sechste Ausführungsform des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird;
-
36 ein Blockdiagramm ist, welches ein Beispiel
der Organisation einer Halbleiterspeichereinrichtung als siebte
Ausführungsform
des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird;
-
37 ein Diagramm ist, welches ein Beispiel von
Betriebsschwingungsformen in der Halbleiterspeichereinrichtung von 36 zeigt;
-
38 ein Blockdiagramm ist, welches ein Beispiel
der Organisation eines Reihenblocks in der Halbleiterspeichereinrichtung
von 36 zeigt;
-
39 ein Schwingungsformdiagramm ist, um ein Beispiel
einer Betriebssequenz in 38 zu erläutern;
-
40 ein Blockdiagramm ist, welches ein Beispiel
der Organisation einer Halbleiterspeichereinrichtung als achte Ausführungsform
des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird;
-
41 ein Blockdiagramm ist, welches eine Latch-Schaltung
bei der achten Ausführungsform von 40 zeigt;
-
42 ein Blockschaltungsdiagramm ist, welches ein
Beispiel der Latch-Schaltung
von 41 zeigt;
-
43 ein Schwingungsformschaltungsdiagramm ist,
welches ein Beispiel des Betriebs der Latch-Schaltung von 42 zeigt;
-
44 ein Blockdiagramm ist, welches in vergrößerter Form
ein Beispiel der Organisation eines Reihenblocks bei der achten
Ausführungsform von 40 zeigt;
-
45 ein Schwingungsformdiagramm ist, um ein Beispiel
einer Betriebssequenz in der Halbleiterspeichereinrichtung der achten
Ausführungsform zu
erläutern,
welche in 40 gezeigt ist:
-
46 und 47 Diagramme
sind, welche Betriebszustände
der Halbleiterspeichereinrichtung der achten Ausführungsform,
welche in 40 gezeigt ist, zeigt;
-
48 ein Blockdiagramm ist, welches ein Beispiel
des Aufbaus eines Hauptwortdecoders in einer Halbleiterspeichereinrichtung
als neunte Ausführungsform
des Signalübertragungssystems
zeigt, für welches
die vorliegende Erfindung angewandt wird;
-
49 ein Blockdiagramm ist, welches ein Beispiel
des Aufbaus einer Subwort-Vordecodier-Adress-Latch-Schaltung in
der Halbleiterspeichereinrichtung als neunte Ausführungsform
des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird;
-
50 ein Diagramm ist, welches als Konzept eine
hierarchische Busstruktur als zehnte Ausführungsform des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird;
-
51 ein Diagramm ist, welches ein Beispiel von
Betriebsschwingungsformen im Signalübertragungssystem von 50 zeigt;
-
52 ein Schaltungsdiagramm ist, welches ein Beispiel
des Aufbaus einer Buspegel-Einstellschaltung als elfte Ausführungsform
des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird;
-
53 ein Diagramm ist, um den Betrieb der Buspegel-Einstellschaltung
von 52 zu erläutern;
-
54 ein Diagramm ist, welches ein Beispiel der
hierarchischen Busstruktur zeigt, um das Buskonzept eines lückenlosen
Schreibbetriebs gemäß der vorliegenden
Erfindung zu erläutern;
-
55 ein Diagramm ist, welches ein Beispiel der
Abzweigbusstruktur zeigt, um das Basiskonzept des lückenlosen
Schreibbetriebs gemäß der vorliegenden
Erfindung zu erläutern;
-
56 ein Blockdiagramm ist, welches ein Beispiel
der Organisation einer Halbleiterspeichereinrichtung als zwölfte Ausführungsform
des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird;
-
57, 58, 59, 60, 61 und 62 Diagramme
sind, um eine Schreibbetriebssequenz in der Halbleiterspeichereinrichtung von 56 zu zeigen;
-
63 ein Schaltungsdiagramm ist, welches ein Beispiel
einer Schaltung zeigt, um die Anstiegsgeschwindigkeit einer Bitleitung
zu verlangsamen, welche bei der Halbleiterspeichereinrichtung von 56 angewendet werden kann;
-
64 ein Schaltungsdiagramm ist, welches ein Beispiel
einer Schaltung zeigt, um zu bewirken, dass die Bitleitung stufenartig
ansteigt, welche bei der Halbleiterspeichereinrichtung von 56 angewandt werden kann;
-
65 ein Diagramm ist, welches Signalpegel zeigt,
welche in der Schaltung von 64 verwendet
werden;
-
66 ein Schaltungsdiagramm ist, welches ein weiteres
Beispiel der Schaltung zeigt, um zu bewirken, dass die Bitleitung
stufenartig ansteigt, welche bei der Halbleiterspeichereinrichtung
von 56 angewandt werden kann;
-
67A, 67B und 67C Diagramme sind, die zeigen, wie die Bitleitung
gemäß den Schaltungen
von 63, 64 bzw. 66 ansteigt;
-
68 ein Schwingungsformdiagramm ist, welches ein
Beispiel des Schreibbetriebs in der Halbleiterspeichereinrichtung
von 56 zeigt;
-
69 ein Diagramm ist, um die Beziehung zwischen
Abtastverstärker-Transistoren und
Spalten-Transfer-Gate-Transistoren zu erläutern, welche bei der Halbleiterspeichereinrichtung
von 56 anwendbar sind;
-
70 ein Diagramm ist, um ein Beispiel des Betriebs
einer Halbleiterspeichereinrichtung als dreizehnte Ausführungsform
des Signalübertragungssystems
zu erläutern,
für welches
die vorliegende Erfindung angewandt wird;
-
71 ein Diagramm ist, um ein Beispiel des Betriebs
einer Halbleiterspeichereinrichtung als vierzehnte Ausführungsform
des Signalübertragungssystems
zu erläutern,
für welches
die vorliegende Erfindung angewandt wird;
-
72 ein Blockdiagramm ist, welches ein Beispiel
der Organisation einer Halbleiterspeichereinrichtung als fünfzehnte
Ausführungsform
des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird;
-
73 und 74 Diagramme
sind, welche ein Beispiel des Schreibbetriebs in der Halbleiterspeichereinrichtung
der fünfzehnten
Ausführungsform
zeigen, welche in 72 gezeigt ist;
-
75 ein Blockdiagramm ist, welches ein Beispiel
der Organisation einer Halbleiterspeichereinrichtung als sechzehnte
Ausführungsform
des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird;
-
76 ein Schaltungsdiagramm ist, welches ein Beispiel
einer Spaltenauswahl-Signalerzeugungsschaltung in einer Halbleiterspeichereinrichtung
als siebzehnte Ausführungsform
des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird; und
-
77 ein Diagramm ist, welches lokale Datenbus-Vorladepegel
in einer Halbleiterspeichereinrichtung als achtzehnte Ausführungsform
des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird.
-
Beschreibung der bevorzugten Ausführungsformen
-
Bevor
die bevorzugten Ausführungsformen der
vorliegenden Erfindung beschrieben werden, werden Halbleiterspeichereinrichtungen
nach dem Stand der Technik und Probleme in Verbindung mit den Halbleiterspeichereinrichtungen
unter Bezug auf die Zeichnungen beschrieben.
-
1 ist
ein Blockdiagramm, welches in schematischer Form ein Beispiel einer
Halbleiterspeichereinrichtung nach dem Stand der Technik zeigt (eine
Halbleiterspeichereinrichtung, welche Vorladeoperationen erfordert).
In 1 ist das Bezugszeichen eine Speicherzellenmatrix, 2 ist
ein Wortdecoder (Wortdecodermatrix), 3 ist ein Abtastverstärker (Abtastverstärkermatrix), 4 ist
ein lokaler Datenbus, 5 ist ein globaler Datenbus, 106 ist
ein Datenbusverstärker, 7 ist
eine lokale Datenbus- Vorladeschaltung, 8 ist
eine globale Datenbus-Vorladeschaltung, 9 ist ein lokaler
Busschalter und 10 ist ein Schreibverstärker.
-
Wie
in 1 gezeigt weist die bekannte Halbleiterspeichereinrichtung
(Speicherzellenmatrixabschnitt eines DRAMS) mehrere Speicherzellenmatrizen 1,
Wortdecoder (Wortdecodermatrizen) 2, Abtastverstärker (Abtastverstärkermatrizen) 3,
lokale Datenbusse 4, und globale Datenbusse 5 auf.
Die bekannte Halbleiterspeichereinrichtung weist außerdem Datenbusverstärker 106 auf,
um Daten auf den globalen Datenbussen 5 zu verstärken, wenn
Daten gelesen werden, lokale Datenbus-Vorladeschaltungen 7,
um die lokalen Datenbusse 4 vorzuladen, globale Datenbus-Vorladeschaltungen 8,
um die globalen Datenbusse 5 vorzuladen, lokale Busschalter 9, um
die Verbindungen zwischen den globalen Datenbussen (GDB, /GDB) 5 und
den lokalen Datenbussen (LDB, /LDB) 4 zu steuern, und Schreibverstärker 10, um
Daten in die Speicherzellen zu schreiben.
-
2 ist
ein Schaltungsdiagramm, welches ein Beispiel des Abtastverstärkers 3 in
der Halbleiterspeichereinrichtung von 1 zeigt.
-
Wie
in 2 gezeigt ist, weist der Abtastverstärker 3 einen
Latch-Abtastverstärker 31,
ein Spaltentransfer-Gate 32, eine Bitleitungs-Kurzschluss/Vorladeschaltung 33,
und ein Bitleitungs-Transfer-Gate 34 auf. Hier bezeichnen
die Bezugszeichen BL und /BL komplementäre Bitleitungen, LDB und /LDB
bezeichnen komplementäre
lokale Datenbusse, und CL bezeichnet eine Spaltenauswahlleitung.
-
3 ist
ein Schaltungsdiagramm, welches ein Beispiel des Datenbusverstärkers in
der Halbleiterspeichereinrichtung von 1 zeigt,
und 4 ist ein Schaltungsdiagramm, welches ein Beispiel
der Datenbus-Kurzschluss/Vorladeschaltung
(globale Datenbus-Vorladeschaltung 8 oder lokale Datenbus-Vorladeschaltung 7)
in der Halbleiterspeichereinrichtung von 1 zeigt.
-
Wie
in 3 und 4 gezeigt ist, sind der Datenbusverstärker 106 und
die globale Datenbus-Vorladeschaltung 8 (lokale Datenbus-Vorladeschaltung 7)
jeweils mit mehreren P-Kanal-MOS-Transistoren (PMOS-Transistoren)
und N-Kanal-MOS-Transistoren
(NMOS-Transistoren) aufgebaut. Hier zeigen die Bezugszeichen DB
und /DB die komplementären
Datenbusse (komplementäre
globale Datenbusse GDB und /GDB, oder komplementäre lokale Datenbusse LDB und
/LDB), PRE und /PRE bezeichnen komplementäre Vorladesteuersignale, Vpr
bezeichnet eine Vorladereferenzspannung, und ES bezeichnet ein Freigabesignal.
Außerdem bezeichnet
das Bezugszeichen Vii eine Hochpegel-Versorgungsspannung (Vcc) und
Vss bezeichnet eine Niedrigpegel-Versorgungsspannung.
-
5 ist
ein Schwingungsformdiagramm, um ein Beispiel einer Datenlesesequenz
(Burst-Lesesequenz) in der Halbleiterspeichereinrichtung von 1 zu
erläutern. 5 zeigt
den Fall, wo das Ausgangssignal hoch ist "H" (Daten "1"), wenn der Busverstärker 106 gesperrt
ist. Das Burst-Lesen, welches hier erwähnt wird, ist ein Datenleseverfahren, welches
beispielsweise für
synchrone DRAMs (SDRAMs) verwendet wird, bei dem Daten in den Speicherzellen,
welche mit der gleichen Wortleitung verbunden sind, in einem Zeitpunkt
ohne eine Unterbrechung gelesen werden.
-
Wie
in 5 gezeigt ist, werden für den Burst-Datenlesebetrieb
bei der bekannten Halbleiterspeichereinrichtung, wenn die Halbleiterspeichereinrichtung
so aufgebaut ist, dass die komplementären Datenbusse DB, /DB und
die komplementären
Bitleitungen BL, /BL (BL0, /BL0 bis BL3, /BL3), beispielsweise die
Bitleitungen BL, /BL und die Datenbusse DB, /DB zunächst auf
einen vorher festgelegten Pegel (Vorladereferenzspannung Vpr) für eine vorher festgelegte
Vorladeperiode (Tpr) vorgeladen werden; insbesondere wird jede komplementäre Bitleitung oder
jeder komplementäre
Datenbus auf das gleiche Potential wie das des anderen des komplementären Paars
vorgeladen.
-
Wie
weiter in 4 und 5 gezeigt
ist, tritt bei dem Datenlesebetrieb, wenn Daten auf dem Bitleitungspaar
BL, /BL (BL0, /BL0 bis BL3, /BL3) erscheinen, eine Differenzspannung
auf dem Bitleitungspaar BL, /BL auf, die anfangs auf das gleiche Potential
vorgeladen wurde, und, nachdem diese Spannung differentiell bis
zu einem Grad durch den Abtastverstärker 3 verstärkt ist
(Latch-Abtastverstärker 31),
wird das Spalten-Transfer-Gate 32, welches der ausgewählten Spaltenadresse
entspricht, geöffnet,
(eingeschaltet). Das heißt,
durch sequentielles Anlegen von Spaltenauswahlsignalen CL0 bis CL3 wird
das Potential auf jedem der Bitleitungspaare BL0, /BL0 bis BL3,
/BL3 zum lokalen Datenbuspaar DB, /DB (LDB, /LDB) 4 übertragen,
welches anfangs auf das gleiche Potential vorgeladen wurde. Die Spannungsdifferenz
wird dann über
den lokalen Datenbusschalter 9 zum globalen Datenbuspaar
DB, /DB (GDB, /GDB) 5 übertragen,
welches anfangs auf das gleiche Potential vorgeladen wurde, wird
durch den globalen Datenbusverstärker
(Datenbusverstärker 106)
verstärkt
und als Lesedaten über
einen Puffer, einen weiteren Verstärker usw. ausgegeben.
-
Wenn
die nächsten
Daten gelesen werden, wobei der Abtastverstärker 3 aktiviert bleibt,
werden die lokalen Datenbusse (gepaart) 4 und die globalen Datenbusse
(gepaart) 5 vorgeladen, um das System zu initialisieren.
Danach wird das Spalten-Transfer-Gate 32 geöffnet, und
die resultierende Differenzspannung wird zu den lokalen Datenbussen 4 und den
globalen Datenbussen 5 übertragen,
durch den globalen Datenbusverstärker 106 verstärkt und
als Lesedaten in der gleichen Weise wie oben beschrieben ausgegeben.
-
Für einen
Datenschreibbetrieb werden dagegen üblicherweise das globale Datenbuspaar
GDB, /GDB (5) und das lokale Datenbuspaar LDB, /LDB (4),
schon vorgeladen, und in diesem Zustand steuert der Schreibverstärker 10,
der durch das Schreibsignal aktiviert wurde, das globale Datenbuspaar
an; das heißt,
der Schreibverstärker 10 steuert
völlig
die globalen Datenbusse GDB und /GDB (DB und /DB) 5 an,
da beispielsweise einen nach oben bis zur Versorgungsspannung Vii
(Vcc), welche den hohen Pegel aufweist, und den anderen nach unten
zur Versorgungsspannung Vss, die den niedrigen Pegel aufweist, gemäß den Daten "1" oder "0",
die zu schreiben sind. Die Information ("1" oder "0") auf dem globalen Datenbuspaar wird
zum lokalen Datenbuspaar LDB, /LDB (DB, /DB) über den ausgewählten lokalen Datenbusschalter 9 übertragen, üblicherweise,
ohne einen Pegelverlust zu verursachen, und die lokalen Datenbusse
LDB und /LDB werden völlig
angesteuert, beispielsweise einer bis zur Versorgungsspannung Vii,
welche den hohen Pegel aufweist, und der andere hinunter bis zur
Versorgungsspannung Vss, welche den niedrigen Pegel aufweist, gemäß den Daten "1" oder "0".
-
Die
Information ("1" oder "0") auf dem lokalen Datenbuspaar wird
dann zum ausgewählten
Abtastverstärker 3 über das
Spalten-Transfer-Gate 32 übertragen, welches gemäß der Spaltenadresse
ausgewählt
wird. Aktuell ist der Aufbau derart, dass eine Anzahl von Datenbus/Abtastverstärkerverhältnissen (Kapazitätsverhältnisse
und Transistor-Gm-Verhältnisse) über das
Spalten-Transfer-Gate 32 erfüllt wird, und die Inversion
des Abtastverstärkers
(Datenschreiben) gemäß der Information
auf dem Datenbus stattfindet. Als Ergebnis werden die komplementären Bitleitungen,
welche mit dem Abtastverstärker
verbunden sind, invertiert, und die Daten werden in die Speicherzelle
geschrieben, welche mit den Bitleitungen verbunden und durch die
Wortleitung ausgewählt ist.
-
Von
dem Standpunkt aus, die Datenlesegeschwindigkeit zu verbessern,
schlug der jetzige Erfinder et. al der
japanischen ungeprüften Patentveröffentlichung
Nr. 9-262507 ein Hochgeschwindigkeits-Datenlesesystem
vor, bei dem die Notwendigkeit beseitigt wird, während stetiger Spaltenleseperioden
vorzuladen, indem ein Teilantwort-Ermittlungsverfahren (PRD) für Datenübertragungen
auf Datenbussen verwendet wird.
-
PRD
ist ein Schnittstellensystem für
Hochgeschwindigkeits-Chip-zu-Chip-Datenübertragung, welche durch den
jetzigen Erfinder et al erfunden wurde. Für PRD wird beispielsweise bezuggenommen
auf H. Tamura, M. Saito, K. Gotoh, S. Wakayama, J. Ogawa, Y. Kato,
M. Taguchi, T. Imamura, "Partial
Response Detection Technique for Driver Power Reduction in High-Speed
Memory-to Processor Communications" 197, IEEE International Solid-State Conference,
ISSC97/SESSION 20/CLOCKING AND I/0/PAPER SA 20.7, Seiten 342–343.
-
Um
PRD kurz zu beschreiben, wird, wenn versucht wird, auf einer bandbegrenzten Übertragungsleitung
ein Signal einer Bandbreite zu übertragen,
die größer ist
als die der Übertragungsleitung, das
Signal wegen der Intersymbol-Interferenzkomponente
des Signals durchschlagen. Das PRD-Verfahren ist ein Verfahren,
um das ursprüngliche
Signal von dem durchgeschlagenen Signal wiederzuentwickeln (d. h.,
korrekte Daten vom durchgeschlagenen Signal zu regenerieren), indem
die Intersymbol-Interferenzkomponente beseitigt (geschätzt) wird.
Da das PRD-Verfahren nicht nur die Intersymbol-Interferenzkomponente
beseitigt, sondern auch einen Referenzpegel während des Prozesses der Intersymbol-Interferenzschätzung selbst
bildet, wird es möglich,
Daten zu übertragen,
ohne die Übertragungsleitung
vorzuladen, was ein verborgenes Merkmal des PRD-Verfahrens ist.
Daher wird die Charakteristik, die es ermöglicht, dass Daten übertragen
werden, ohne ein Vorladen erforderlich zu machen, verwendet, Datenbus-Vorladezeiten
von Datenlesezyklen zu entfernen.
-
Wenn
das PRD-Verfahren verwendet wird, wird, wenn Daten im vorherigen
Zyklus auf der Übertragungsleitung
verbleiben, zugelassen, dass ein bestimmter Grad von Daten sich überlappt,
solange die nächsten
Daten an dem Empfangsende ankommen, nachdem die vorherigen Daten
ankommen. Das heißt,
wenn dieses Merkmal für
einen Speicherbus genutzt wird, wird ein bestimmter Grad an Überlappung
von Spaltentransfer-Gate-Auswahl ebenfalls zugelassen. Außerdem reduziert
das PRD-Verfahren die Busamplitude und kann theoretisch die Notwendigkeit
beseitigen, vorzuladen (obwohl das Vorladen nicht notwendigerweise
beseitigt werden muss), wobei als Ergebnis der Leistungsverbrauch
aufgrund des Ladens und des Entladens des Busses ebenfalls reduziert
werden kann. Zusätzlich
ist es mit dem PRD-Verfahren möglich,
die Datenrate zu steigern, wobei die Schaltung passend ausgebildet
wird, und es müssen
keine Hauptmodifikationen hinsichtlich der Kernelemente (Abtastverstärker, Speicherzellenmatrizen,
Wortdecoder, usw.) des herkömmlichen Speichers
getroffen werden.
-
Die 6A und 6B sind
Diagramme, um den Betrieb eines PRD-Komplementär-Verstärkers zu erläutern, als
Beispiel des Standes der Technik: 6A zeigt
eine Intersymbol-Interferenz-Beseitigungsvorbereitung und Auto-Null-Betrieb,
und 6 einen Signalentscheidungsbetrieb.
Der PRD-Komplementär-Verstärker (206),
der hier gezeigt ist, weist zwei PRD-Verstärker 261 und 262 auf, welche
in einer Verschachtelungsweise arbeiten, und einen Multiplexer (MUX) 266,
der abwechselnd die Ausgangssignale der PRD-Verstärker auswählt. Jeder
PRD-Verstärker 261 (262)
weist einen Differenzverstärker 264,
eine Verstärkervorladeschaltung 265 und
einen PRD-Funktionsblock 266 auf.
-
Zunächst wird,
wie in 6A gezeigt ist, in einem ersten
Zeitpunkt (der ersten Halbperiode des Verschachtelungsbetriebs)
der Intersymbol-Interferenzkomponenten-Schätzbetrieb
durchgeführt,
während
im gleichen Zeitpunkt ein Betrieb durchgeführt wird, den Eingangssignal-Offset
des Differenzverstärkers 264 selbst
zu beseitigen, indem ein Eingang mit dem Ausgang des Differenzverstärkers 264 kurzgeschlossen
wird. Im gleichen Zeitpunkt wird der andere Eingang des Differenzverstärkers 264 durch
die Vorladeschaltung 265 auf einen Pegel (Vpr) vorgeladen,
wodurch die Empfindlichkeit des Differenzverstärkers 264 verbessert
wird.
-
Anschließend wird,
wie in 6B gezeigt ist, in einem zweiten
Zeitpunkt (der zweiten Halbperiode des Verschachtelungsbetriebs)
der Datenentscheidungsbetrieb (Intersymbol-Interferenzkomponenten-Beseitigungsbetrieb)
durchgeführt.
In diesem Zeitpunkt ist die Kurzschlussschaltung zwischen dem Eingang
und dem Ausgang des Differenzverstärkers 264 offen, und
das Vorladen durch die Vorladeschaltung 265 ist ebenfalls
gestoppt.
-
Wie
oben beschrieben ist bei dem Betrieb des PRD-Komplementär-Verstärkers, der
in 6A und 6B gezeigt
ist, eine Funktion (Auto-Null-Funktion), um den Eingangs-Offset
zu beseitigen, ein Kurzschluss eines komplementären Differenzverstärkers vorgesehen.
Mit der Beseitigung des Eingangs-Offsets wird es möglich, schwache
Signale zu erfassen, zu regenerieren und zu verstärken.
-
7A und 7B sind
Diagramme, um Leseoperationen beim Stand der Technik von Halbleiterspeichereinrichtungen
zu erläutern; 7A zeigt
den Lesebetrieb der bekannten Halbleiterspeichereinrichtung (unter
Verwendung des herkömmlichen
Datenbusverstärkers 6),
und 7B zeigt den Lesebetrieb in der Halbleiterspeichereinrichtung
(wobei der PRD-Datenbusverstärker 206 verwendet wird)
des verwandten Standes der Technik, der in 6A und 6B gezeigt
ist.
-
Zunächst muss,
wie in 7A gezeigt ist, bei der Halbleiterspeichereinrichtung
nach dem Stand der Technik, bei der der herkömmliche Datenbusverstärker 106 verwendet
wird, der Busvorladebetrieb (lokaler Datenbus und globaler Datenbus),
d. h., der Initialisierungsbetrieb, für alle Lesedaten durchgeführt werden.
Sogar, wenn Daten synchron mit dem Takt ausgegeben werden, haben
diese Busse üblicherweise
große
Kapazitäten
und benötigen daher
eine Zeit Tpr, um vorgeladen zu werden; beispielsweise beträgt die Vorladezeit
ungefähr
die Hälfte
eines Taktzyklus.
-
Dagegen
wird, wie in 7B gezeigt ist, bei der verwandten
Halbleiterspeichereinrichtung, bei der der PRD-Datenbusverstärker 206 verwendet wird,
nicht nur die Notwendigkeit nach der Vorladezeit Tpr in 7A beseitigt,
sondern ist es wird die Auswahl jedes Spaltentransfer-Gates (die
Zeit, um Spaltenauswahlsignale CL0, CL1, CL2, ...) auszugeben, zugelassen,
damit sich diese zeitlich mit der vorherigen und der nachfolgenden
Spaltentransfer-Gate-Auswahl überlappen,
wodurch eine dramatische Steigerung der Datenrate zum Datenlesen
aus der Halbleiterspeichereinrichtung erreicht wird.
-
8 ist
ein Blockdiagramm, welches in schematischer Form ein Beispiel der
Halbleiterspeichereinrichtung zeigt, bei der das PRD-Datenbussystem
des verwandten Standes der Technik angewandt wird. In 8 ist
das Bezugszeichen 1 eine Speicherzellenmatrix, 2 ist
ein Wortdecoder, 3 ist ein Abtastverstärker, 4 ist ein lokaler
Datenbus, 5 ist ein globaler Datenbus, 7 ist eine
lokale Datenbus-Vorladeschaltung, 8 ist
eine globale Datenbus-Vorladeschaltung, 9 ist ein lokaler
Datenbusschalter, 10 ist ein Schreibverstärker, 11 ist
eine Abtastverstärkeransteuerung, 12 ist
ein Spaltendecoder (Spaltendecodermatrix), und 206 ist
ein PRD-Datenbusverstärker (PRD-Komplementär-Global-Datenbusverstärker).
-
Wie
in 8 gezeigt ist, weist die bekannte Halbleiterspeichereinrichtung
(Speicherzellen-Matrixabschnitt eines DRAMs) mehrere Speichermatrizen 1,
Wortdecoder 2, Abtastverstärker 3, lokale Datenbusse 4 und
globale Datenbusse 5 auf.
-
Die
bekannte Halbleiterspeichereinrichtung weist außerdem PRD-Datenbusverstärker 206 zum Verstärken von
Daten auf den globalen Datenbussen 5 auf, wenn Daten gelesen
werden, lokale Datenbus-Vorladeschaltungen 7, um die lokalen
Datenbusse 4 vorzuladen, globale Datenbus-Vorladeschaltungen 8,
um die globalen Datenbusse 5 vorzuladen, lokale Datenbusschalter 9,
um die Verbindungen zwischen den lokalen Datenbussen 5 und
den lokalen Datenbussen 4 zu steuern, und Schreibverstärker 10,
um Daten in die Speicherzellen zu schreiben. Außerdem wiest die Halbleiterspeichereinrichtung
des Standes der Technik Spaltendecoder 112 auf, um Spalten-Transfer-Gates
auszuwählen,
wie später
beschrieben wird, sowie Abtastverstärkeransteuerungen 111,
um die Abtastverstärker 3 anzusteuern.
Hier sind die lokalen Datenbusschalter 9 jeweils beispielsweise
aus einem komplementären
NMOS- oder PMOS-Transfer-Gate gebildet.
-
9 ist
ein Diagramm, welches ein Beispiel des Busverstärkers 206 in der Halbleiterspeichereinrichtung
von 8 zeigt. Hier entspricht der globale Datenbus 5 in 8 den
komplementären
Bussen B, /B in 9.
-
Wie
in 9 gezeigt ist, ist der Busverstärker 206 (PRD-Datenbusverstärker) als
ein komplementärer
Differenzbusverstärker
aufgebaut und weist einen ersten und einen zweiten PRD-Verstärker 261 und 262 und
einen Multiplexer (MUX) 263 auf. Hier betreibt der Busverstärker 206 die
beiden PRD-Verstärker 261 und 262 in
verschachtelter Weise, wobei abwechselnd Signalerzeugung und Verstärkung durchgeführt wird
und dadurch Hochgeschwindigkeits-Signalübertragung
erreicht wird. Insbesondere wird die Hochgeschwindigkeits-Datenübertragung
erreicht, indem Verschachtelungsoperationen durchgeführt werden,
so dass ein PRD-Verstärker
(der erste PRD-Verstärker 261)
die Intersymbol-Interferenzkomponente
schätzt,
während
der andere PRD-Verstärker
(der zweite PRD-Verstärker 262)
eine Entscheidung bezüglich
Daten trifft, und im nächsten
Zeitpunkt der eine PRD-Verstärker
(der erste PRD-Verstärker 261)
eine Entscheidung hinsichtlich Daten trifft, während der andere PRD-Verstärker (der
zweite PRD-Verstärker 262)
die Intersymbol-Interferenzkomponente schätzt.
-
Hier
wird im PRD-Verstärker,
welcher den Intersymbol-Interferenzkomponenten-Schätzbetrieb durchführt, das
Vorladen des gleichen PRD-Verstärkers im
gleichen Zeitpunkt durchgeführt.
Da dieses Vorladen im Hintergrund während der Verschachtelungsdaten-Leseperiode
durchgeführt
wird, beeinträchtigt
die Vorladezeit nicht den Datentransferzyklus.
-
10 ist
ein Schaltungsdiagramm, welches ein Beispiel der PRD-Verstärkereinheit 261 (262)
im Busverstärker
von 9 zeigt.
-
Wie
in 10 gezeigt ist, weist jeder PRD-Verstärker 261 (262)
auf: einen PRD-Funktionsblock 266, der aus vier Transfer-Gates
besteht, deren Schaltoperationen durch Steuersignale ϕ1, ϕ2 (/ϕ1/ϕ2)
gesteuert werden, und vier Kondensatoren (C10a, C10b, C20a, und
C20b); und einen Differenzverstärker 264 und
eine Verstärkervorladeschaltung 265,
welche auf der Außenseite
des PRD-Funktionsblocks 26 vorgesehen sind. Hier ist der
Differenzverstärker 264 als
Stromspiegel-Differenzverstärker aufgebaut,
so dass eine vorgeschriebene Ladespannung Vpr' an die Sourcen der PMOS-Transistoren angelegt
wird, welche durch die Freigabesignale en (en1, en2) gesteuert werden.
Die Vorladeschaltung 265 ist mit einem Eingang des Stromspiegel-Differenzverstärkers 264 gekoppelt,
dessen anderer Eingang und der Ausgang über ein Transfer-Gate miteinander
verbunden sind, dessen Schaltbetrieb durch die Steuersignale ϕ1/ϕ1
gesteuert wird. Der Vorladebetrieb der Verstärkervorladeschaltung 265 wird
durch die Steuersignale ϕ1(/ϕ1) gesteuert.
-
Wenn
der Wert der Kondensatoren C10a und C10b mit C10 und der Wert der
Kondensatoren C20a und C20b mit C20 bezeichnet wird, kann theoretisch
die Intersymbol-Interferenz perfekt geschätzt (beseitigt) werden, wenn
diese Kapazitätswerte
C10 und C20 so bestimmt werden, die Gleichung C10/(C10 + C20) =
(1 + exp(–T/τ))/2 zu erfüllen. Dies gilt
für einen
idealen Zustand, jedoch in Praxis werden wegen des Vorhandenseins
von parasitären
Kapazitäten
usw. die Kondensatorwerte so gewählt,
ein Kapazitätsverhältnis in
der Nähe
zu dem Verhältnis bereitzustellen,
welches die obige Gleichung erfüllt. Bei
der obigen Gleichung ist τ die
Zeitkonstante des Busses 200, und T ist der Zyklus eines
Bits oder die Zeit, mit der Ein-Bit-Daten auf dem Bus auftreten.
-
11 ist
ein Schaltungsdiagramm, welches ein Beispiel des Multiplexers (MUX) 263 im
Busverstärker
von 9 zeigt.
-
Wie
in 11 gezeigt ist, besteht der Multiplexer 263 aus
einem Inverter und zwei Transfer-Gates, welche durch Steuersignale ϕ1'/ϕ1' und ϕ2'/ϕ2' gesteuert werden.
Der Multiplexer 263 wählt die
Ausgangssignale der PRD-Verstärker 261 und 262 der
Reihe nach zur Ausgabe aus.
-
Der
Abtastverstärker 3 ist
der gleiche wie der Abtastverstärker
bei der bekannten Halbleiterspeichereinrichtung, welche mit Hilfe
von 2 beschrieben wurde.
-
12 ist
ein Diagramm, welches ein Beispiel des Busses und der Busverstärker-Betriebsschwingungsformen
der Halbleiterspeichereinrichtung von 8 zeigt.
Ein Beispiel eines Lesebetriebs mit einer Burst-Länge von
8 (in Blöcken
von 8 Bits: CL0 bis CL7) ist hier gezeigt. Hier sind die Steuersignale ϕ1'(/ϕ1') und ϕ2' (/ϕ2') im Wesentlichen
die gleichen wie die Steuersignale ϕ1(/ϕ1) und ϕ2
(/ϕ2) mit der Ausnahme, dass der Zeittakt leicht verschieden ist.
-
Wie
in 12 gezeigt ist, werden in der Halbleiterspeichereinrichtung
(DRAM, bei dem der PRD-Datenbusverstärker 206 verwendet
wird), welche in 8 gezeigt ist, der PRD-Verstärker 261 und 262 in
verschachtelnder Weise gemäß den Steuersignalen ϕ1
und ϕ2 (ϕ1' und ϕ2') angesteuert, und
die Ausgangssignale der PRD-Verstärker 261 und 262 werden
der Reihe nach durch den MUX 263 ausgewählt, um das Ausgangssignal
(C: Lesedaten) des Datenbusverstärkers 206 zu
erzeugen.
-
Der
PRD-Datenbusverstärker 206 ist
so aufgebaut, dass, wenn es keine Daten auf dem Datenbus B, /B (200:5)
gibt, das Vorladesteuersignal PRE auf einen hohen Pegel "H" gesetzt wird, um den Datenbus vorzuladen.
Es ist auch möglich,
das System so auszubilden, dass das Busvorladen nicht unter irgendwelchen
Umständen
durchgeführt
wird; in diesem Fall können
der lokale Datenbus und globale Datenbuskurzschluss/Vorladeschalter
usw. beseitigt werden. Außerdem
ist es möglich,
ein Vorladen selektiv durchzuführen;
wenn beispielsweise angenommen wird, dass der nächste Lesebetrieb sofort beginnt,
wird das Vorladen nicht durchgeführt,
oder das Vorladen wird dadurch durchgeführt, dass ein Busvorladebefehl
von außerhalb
geliefert wird, oder das Vorladen wird nur vor einem Schreibbetrieb
durchgeführt,
um einen sanften Betrieb des Schreibverstärkers 10 sicherzustellen.
Außerdem
hat der Busverstärker 206 (die
PRD-Verstärker 261, 262)
eine Auto-Null-Funktion, so dass Daten ermittelt und verstärkt werden
können,
sogar wenn die Spannungsänderung,
welche auf der Datenleitung auftritt, extrem klein ist.
-
Da
außerdem
Kondensatoren zwischen den Bussen (B, /B) und den Eingängen des
Stromspiegelverstärkers
(Differenzverstärker) 264 im
Busverstärker 206 eingefügt werden,
können
die Eingänge
des Verstärkers
auf derartige Pegel eingestellt werden, welche die Empfindlichkeit
des Stromspiegelverstärkers
am meisten verbessern. Dies ermöglicht
es, sogar kleinere Spannungsänderungen
zu verstärken.
-
Da
hier die Auto-Null- und Vorladeoperationen im Hintergrund während der
Verschachtelungsdaten-Leseperiode durchgeführt werden, beeinträchtigen
diese Operationen nicht die Datentransferzyklen (vergrößern nicht
die Zykluszeiten). Wie weiter in 12 gezeigt
ist, wird das Freigabesignal en1, welches zum ersten PRD-Verstärker 261 geliefert
wird, mit einem Zeitablauf ausgegeben, der um ein Bit gegenüber dem
Freigabesignal en2 verzögert
ist, welches zum zweiten PRD-Verstärker 262 geliefert
wird, um somit zu verhindern, dass ein unerwünschtes Signal vom MUX 263 ausgegeben
wird.
-
Da
die Signalübertragung
durch Beseitigen der Busvorladezeit durchgeführt werden kann, wie oben beschrieben,
kann die bekannte Halbleiterspeichereinrichtung, welche das PRD-Verfahren
verwendet, mehr als die Datenübertragungsrate
verdoppeln, beispielsweise, wenn Daten gelesen werden. Die obige
Halbleiterspeichereinrichtung, bei der das PRD-Verfahren verwendet
wird, hat jedoch die folgenden Probleme, welche noch zu lösen sind.
-
Zunächst wird
in einer speicherartigen Architektur, beispielsweise bei herkömmlichen
DRAMs, jedes Mal, wenn das Zeitschalten von einem Reihenblock zum
nächsten
auftritt (Speicherzellen-Matrixblöcke auf der Reihenseite), das
saumlose Spaltenlesen unterbrochen, und eine lange Reihenzugriffs-Reaktionswartezeit
einschließlich
der Zeit, den vorherigen Reihenblock zurückzusetzen ist erforderlich,
bevor auf den nächsten
Reihenblock zugegriffen werden kann.
-
Wenn
weiter der saumlose Spaltenbetrieb durchgeführt wird, indem der Busschalter
zwischen Reihenblöcken
schnell geschaltet wird, um einen Hochgeschwindigkeitsbetrieb zu
erreichen, kann in dem Fall der bekannten Halbleiterspeichereinrichtung
(bei der der herkömmliche
Datenbusverstärker verwendet
wird), welche in 1 gezeigt ist, der Reihendecoder
nicht den Betrieb handhaben, wodurch eine Möglichkeit auftritt, dass das
gleiche Spaltenauswahlsignal CL sowohl zum Reihenblock, der zurückgesetzt
wird, als auch zum Reihenblock, der aktiviert wird, geführt wird,
wodurch veranlasst wird, dass nicht ausgewählte Abtastverstärker (S/As)
einen fehlerhaften Schreibbetrieb durchführen. Wenn ein Nicht-PRD-Busverstärker verwendet
wird, kann außerdem
der Restspannungswert in der Businformation, welche die vorherige
Zyklusgeschichte trägt, Rauschen
zur Folge haben, und der Busverstärker kann fehlerhaft funktionieren,
wenn kein Hochgeschwindigkeitsvorladen durchgeführt wird. Saumlose Hochgeschwindigkeitsoperationen
sind daher nicht möglich.
-
Sogar,
wenn das PRD-Verfahren bei dem Busverstärker angewandt wird (der Halbleiterspeichereinrichtung,
bei der der PRD-Datenbusverstärker
verwendet wird), kann, sogar wenn ein saumloser Spaltenbetrieb durchgeführt wird,
indem der Busschalter schnell zwischen Reihenblöcken umgeschaltet wird, der
Reihendecoder nicht den Betrieb handhaben, wobei in diesem Fall
ebenfalls die Möglichkeit,
dass nicht ausgewählte
Abtastverstärker
fehlerhafte Schreiboperationen durchführen, zu einem Problem wird,
wenn die Impulsdauer des Spaltenauswahlsignals CL lang ist. Da außerdem die
Möglichkeit
nicht ausgewählter
Abtastverstärker,
welche fehlerhafte Schreiboperationen durchführen, ein Problem auch für den Schreibverstärker zeigt,
kann die Gesamtgeschwindigkeit der Halbleiterspeichereinrichtung
nicht dadurch verbessert werden, indem einfach das PRD-Verfahren
auf den Leseverstärker
(Datenbusverstärker)
angewandt wird. Wie für
das Problem von Rauschen, welches aus dem Restspannungswert in der
Businformation resultiert, welche die frühere Zyklusgeschichte führt, gibt
es eine Möglichkeit,
dass für
die gespeicherte Information (LSI-Information) große inverse
Signale (Information), welche Rauschen verursachen können, dem PRD-Busverstärker zugeführt werden
können,
und, damit der Busverstärker
unmittelbar nach dem Schalten die Information korrekt ermitteln
kann, muss der Abtastverstärker
Information mit hohe Geschwindigkeit zum Bus (Buspaar) liefern und
muss die Differenzspannung auf den Buspaar schnell auf einen Pegel
bringen, der größer ist
als ein vorher festgelegter Pegel. Als Ergebnis ist die Hochgeschwindigkeitsleistung,
welche durch Anwenden des PRD-Verfahren erlangt wird, wegen der
Schaltreaktionszeit beschränkt,
d. h., die Zykluszeitleistung ist eingeschränkt.
-
Wenn
weiter ein Hochgeschwindigkeits-Lesebetrieb ermöglicht wird, indem das PRD-Verfahren bei
dem Datenbusverstärker
angewandt wird, wird dies nicht bewirken, die Schreibbetriebsgeschwindigkeit
zu verbessern. Das heißt,
beim Schreibbetrieb fließt
Information vom Schreibverstärker
in einer Richtung entgegengesetzt zu der Richtung im Fall eines
Lesebetriebs, d. h., die Schreibinformation fließt vom globalen Datenbus über den
lokalen Datenbusschalter, den lokalen Datenbus, das Spalten-Gate, den
Abtastverstärker
und das Bitleitungspaar in der angegebenen Ordnung zur Speicherzelle.
Wenn daher das PRD-Verfahren bei dem Datenbusverstärker angewandt
wird, hat dies natürlich
keinen Effekt, die Schreibbetriebsgeschwindigkeit zu steigern.
-
Die
bevorzugten Ausführungsformen
des Signalübertragungssystems
nach der vorliegenden Erfindung, die Empfängerschaltung zur Verwendung
im Signalübertragungssystem
und die Halbleiterspeichereinrichtung, für welche das Signalübertragungssystem
angewandt wird, werden anschließend
mit Hilfe der Zeichnungen beschrieben.
-
13 ist
ein Diagramm, welches als Konzept eine hierarchische Busstruktur
als eine erste Ausführungsform
des Signalübertragungssystems zeigt,
für welches
die vorliegende Erfindung angewandt wird. In 13 ist
das Bezugszeichen GDB ein globaler Datenbus (5), LDB (LDBi,
LDBj, ... LDBk sind lokale Datenbusse (4), DBSW (DBSWi,
DBSWj, ... DBSWk) sind Datenbusschalter (9), CL (CLm, CLn,
...) sind Spaltenauswahlleitungen (Spaltenauswahlsignale), C(Ci,
m, Cj, m, ..., Ck, m; Ci, n, Cj, n, ... Ck, n) sind Einheiten, und
CSW (CSWi, m, CSWj, m, ... CSWk, m; CSWi, n, CSWj, n ... CSWk, n)
sind Spaltenschalter. Hier ist die Einheit C im Fall einer Halbleiterspeichereinrichtung
(DRAM) beispielsweise eine Speicherzelle oder ein Abtastverstärker oder ein
Flipflop oder dgl. mit einer Steuerung. Der globale Datenbus (globaler
Bus) GDB und der lokale Datenbus (lokaler Bus) LDB können entweder
zu einer einzigen Busstruktur oder zu einer komplementären Busstruktur
ausgebildet sein.
-
Wie
in 13 gezeigt, sind in dem Bussystem (hierarchisches
Bussystem) der ersten Ausführungsform
der globale Datenbus (GDB) und die mehreren lokalen Datenbusse (LDB:
LDBi, LDBj, ... LDBk), welche mit diesem verbunden sind, in einer
hierarchischen Struktur organisiert. Die lokalen Datenbusse LDBi,
LDBj, ... LDBk sind, einer in einem Zeitpunkt, mit dem globalen
Datenbus GDB über
entsprechende Datenbusschalter DBSWi, DBSWj, ... DBSWk verbunden.
Lokale Datenbus-Auswahlsignale (Reihenauswahlsignale) zum Auswählen und
zum Schalten der jeweiligen lokalen Busschalter werden zu den jeweiligen
lokalen Busschaltern DBSW geliefert.
-
Zumindest
eine Einheit C (Cx, y), von welcher Information gelesen werden soll,
ist jedem lokalen Bus LDB untergeordnet (gehört dazu), wobei jede Einheit
C mit dem lokalen Datenbus LDB über
ihren verknüpften
Spaltenschalter CSW gekoppelt ist (entsprechend einem Spalten-Gate).
In 13 wird jedes Spalten-Gate CSW durch das Spaltenauswahlsignal
CL ausgewählt.
-
Bei
der in 13 gezeigten ersten Ausführungsform
wird jedes Spaltenauswahlsignal CL simultan zu den Spaltenschaltern
CSW auf den Einheiten geliefert, welche zu verschiedenen lokalen
Datenbussen LDB gehören.
Jedoch muss, obwohl dies nicht gezeigt ist, jedes Spaltenauswahlsignal
nicht notwendigerweise die Schalter hinsichtlich der Einheiten auf
allen Datenbussen aktivieren oder deaktivieren; in gleicher Weise
muss zwischen den lokalen Bussen die Anzahl von Einheiten, welche
zu jedem lokalen Bus gehören,
nicht gleich sein. Außerdem kann
das Bussystem so konfiguriert sein, dass jede Einheit C unmittelbar
dem globalen Datenbus GSB untergeordnet ist. Das minimale Erfordernis
hier ist, dass mehrere (zwei oder mehrere) schaltbare Einheiten
C für den
globalen Datenbus GDB und zwei oder mehrere lokale Datenbusse LDB
oder Einheiten C, die unmittelbar dem globalen Datenbus GDB über Schalter
(DBSW) untergeordnet gemacht sind, vorgesehen sind. Jeder lokale
Datenbus LDB, wenn vorgesehen, hat mehrere (zwei oder mehrere) Einheit
C, welche ihm untergeordnet sind. Das heißt, wenn ein lokaler Datenbus
LDB nicht zwei oder mehrere Einheiten C, welche ihm untergeordnet
sind, hat, wird ein solcher Bus dann nicht als ein Bus bezeichnet,
da dieser äquivalent
dazu ist, dass die Einheit C unmittelbar dem globalen Datenbus GDB
untergeordnet gemacht wird.
-
Wie
in 13 gezeigt ist, ist zumindest eine Leseverstärker (Datenbusverstärker 60)
AMP am globalen Datenbus GDB angebracht, und das endgültige Resultat
der Verstärkung
wird als Daten ausgegeben. Die Verstärkung hier bezieht sich auf
einen Lesebetrieb, der das Verstärken
der Information beinhaltet, welche auf dem Bus von den ausgewählten Zieleinheiten
gelesen wird. Wie früher
beschrieben kann jede Einheit C aus einer Speicherzelle oder einem
Abtastverstärker
(Speicher), um Daten, welche aus der Speicherzelle gelesen werden,
zu verstärken,
oder einer Logikschaltung (Flipflop), welche eine Busansteuerung
an ihrer Endstufe hat, oder einer anderen ähnlichen Schaltung, von welcher
der Verstärker
AMP Logikinformation "1" und "0" lesen kann, aufgebaut sein.
-
14 ist
ein Diagramm, welches als Konzept eine Abzweigbusstruktur als zweite
Ausführungsform
des Signalübertragungssystems
zeigt, für welches
die vorliegende Erfindung angewandt wird.
-
Wie
in 14 gezeigt ist, weist das Bussystem (Abzweigbussystem)
der zweiten Ausführungsform
einen globalen Datenbus (GDB) und mehrere logische Datenbusse (LDB:
LDBi, LDBi-i, LDBj, LDBk; LDBp, LDBq, LDBr) auf, welche über Datenbusschalter
DBSW (DBSWa–DBSWe)
abzweigen. Die lokalen Datenbusse LDBi, LDBi-i, LDBj, LDBk; LDBp, LDBq,
LDBr sind, einer in einem Zeitpunkt, mit dem globalen Datenbus GDB über ihre
verknüpften
Datenbusschalter DBSWa–DBSWe
verbunden, und die Daten werden vom Leseverstärker (Datenbusverstärker 60)
AMP ausgegeben. Insbesondere wird der lokale Datenbus LDBq beispielsweise
zur Kommunikation mit dem globalen Datenbus GDB (Verstärker 60)
ausgewählt, wenn
die Datenbusschalter DBSWb und DBSWd eingeschaltet sind und die
anderen Datenbusschalter DWSWa, DWSWc und DWSWe ausgeschaltet sind.
Das Bussystem kann außerdem
so aufgebaut sein, dass mehrere Datenbusse einem Schalter untergeordnet
sind, beispielsweise wie der Datenbusschalter DBSWa. Wie bei der
ersten Ausführungsform
können
bei der zweiten Ausführungsform
ebenfalls der globale Datenbus GDB und der lokale Datenbus LDB entweder
in einer einzigen Busstruktur oder einer komplementären Busstruktur
aufgebaut sein.
-
15 ist
ein Diagramm, welches in vereinfachter Form ein Beispiel des PRD-Datenbusverstärkers in
einem Signalübertragungssystem
nach dem Stand der Technik zeigt. Dieser Datenbusverstärker hat
einen ähnlichen
Aufbau wie der PRD-Verstärker 261 (262),
der oben mit Hilfe von 10 beschrieben wurde. Das heißt, der
PRD-Verstärker 260 schätzt die
Intersymbol-Interferenzkomponente im ersten Zeitpunkt und trifft
eine Entscheidung bezüglich
Daten im nächsten
Zeitpunkt.
-
16 ist
ein Diagramm, welches ein Beispiel von Betriebsschwingungsformen
im Signalübertragungssystem
zeigt, um das Problem in Verbindung mit der Anwendung des Datenbusverstärkers von 15 zu
erläutern.
Das Schwingungsformdiagramm zeigt den Betrieb unter den Bedingungen
eines schlechtesten Falls.
-
Hier
sei die Situation betrachtet, wo der Pfad der Lesedaten, welche
zum Datenbusverstärker über den
globalen Datenbus GDB geliefert werden, vom lokalen Datenbus LDB1
auf den lokalen Datenbus LDB5 umgeschaltet wird, wie in 16 gezeigt
ist. Wenn der Busverstärker
der bekannten Art, welcher in 15 gezeigt
ist, verwendet wird, könnte
eine Fehlfunktion im schlechtesten Fall auftreten, d. h., wenn das
Potential auf dem lokalen Datenbuspaar LDB5, /LDB5, auf den der
Datenpfad umgeschaltet wird, entgegengesetzt zur Beziehung zum Potential auf
dem globalen Datenbuspaar GDB, /GDB ist, unmittelbar bevor das Umschalten
getätigt
wird, und, wenn die Potentialdifferenz auf dem lokalen Datenbuspaar
LDB5, /LDB5, auf den der Datenpfad umgeschaltet wird, auf seinem
Maximalwert ist. Insbesondere wird die Spannung, welche auf dem
nächsten lokalen
Datenbuspaar (LDB) vor dem Schalten vorhanden ist, auf dem globalen
Datenbus (GDB) nach dem Umschalten auftreten, wie in 16 gezeigt
ist, jedoch, wenn der PRD-Datenbusverstärker 260 der bekannten
Art, welche in 15 gezeigt ist, verwendet wird,
wird die Differenz zwischen dem Referenzpegel, welche aus dem Potential
des Bits erzeugt wird, welches unmittelbar dem Schaltzeittakt vorhergeht,
und dem Differenzeingangspegel des PRD- Datenverstärkers 260 unmittelbar
nach dem Schalten in etwa null, was ein Fehlverhalten zur Folge
hat. Genauer ausgedrückt
besteht die Gefahr, dass Daten, welche als eine 1 ausgegeben werden
sollten, als eine 0 ausgegeben werden können, wie durch das Bezugszeichen
EP1 in 16 gezeigt ist.
-
17 ist
ein Diagramm, welches ein weiteres Beispiel von Betriebsschwingungsformen
im Signalübertragungssystem
zeigt, um das Problem in Verbindung mit der Anwendung des Datenbusverstärkers von 15 zu
erläutern.
Im Fall von 17 ist eine Vorladeschaltung
für den
lokalen Datenbus (LDB) vorgesehen, und der lokale Datenbus (LDB5), auf
den der Datenpfad am nächsten
umgeschaltet werden soll (der nächste
Datenbus, der mit dem globalen Datenbus zu verbinden ist), ist unmittelbar
vor dem Umschaltzeitpunkt vorgeladen. Insbesondere wird das Vorladesteuersignal
PRE5 zum Steuern der Vorladeschaltung für den lokalen Datenbus LDB5 während der
Dauer einer vorher festgelegten Periode (beispielsweise eine Periode
von ungefähr
2 Bits) unmittelbar vorhergehend dem Zeitpunkt, bei dem der Datenpfad
vom lokalen Datenbus LDB1 auf den lokalen Datenbus LDB5 umgeschaltet
wird, ausgegeben, und der nächste
lokale Datenbus LDB5 (LDB5, /LDB5) wird somit beispielsweise auf
Vii/2 vorgeladen. In diesem Fall kann die Differenz zwischen dem Referenzpegel
und dem Differenzeingangspegel des PRD-Datenverstärkers 260 größer gemacht
werden als im schlechtesten Fall, der in 16 gezeigt
ist, jedoch, da die Pegeldifferenz (die Größe des Absolutwerts) noch klein
ist, beispielsweise an dem Bereich, der durch das Bezugszeichen
EP2 angezeigt ist, besteht noch eine Gefahr, dass eine Fehlfunktion
aufgrund beispielsweise von Rauschen, usw. auftreten kann.
-
18 ist
ein Diagramm, welches in vereinfachter Form ein Beispiel des PRD-Datenbusverstärkers im
Signalübertragungssystem
der vorliegenden Erfindung zeigt. Dieses Beispiel betrifft den Aufbau des
Datenbusverstärkers 60 in
der ersten und der zweiten Ausführungsform
von 13 und 14.
-
Wie
in 18 gezeigt ist, weist der PRD-Verstärker 60 einen
PRD-Funktionsblock 66 auf,
und einen Differenzverstärker 64 und
eine Verstärkervorladeschaltung 65 auf,
welche auf der Abgabeseite des PRD-Funktionsblocks 66 vorgesehen
sind. Wie man aus dem Vergleich zwischen 15 und 18 ersehen
kann, unterscheidet sich der PRD-Funktionsblock 66 des
Datenbusverstärkers 60,
der für
die Ausführungsformen
für 13 und 14 anwendbar
ist, gegenüber
dem PRD-Funktionsblock 266 des Datenbusverstärkers 260 der bekannten
Art, der in 15 gezeigt ist, dahingehend,
dass vier Schalter (beispielsweise Transfer-Gates), welche durch
Steuersignale ϕ(/ϕ3) gesteuert werden, und zwei
Kondensatoren C30a und C30b hinzugefügt sind, wie durch das Bezugszeichen 66a gezeigt
ist. Der Differenzverstärker 64 und
die Verstärkervorladeschaltung 65,
welche in 18 gezeigt sind, haben den gleichen
Aufbau wie der Differenzverstärker 264 und die
Verstärkervorladeschaltung 265,
welche in 15 gezeigt sind. Wie später beschrieben
wird, ist es auch möglich,
den PRD-Datenbusverstärker 60 unter
Verwendung von zwei PRD-Verstärkern
(61, 62), welche in einer verschachtelten Weise
arbeiten, und eines Multiplexers 63 zu bilden, der abwechselnd die
Ausgangssignale der beiden PRD-Verstärker zur Ausgabe auswählt, um
höhere
Datengeschwindigkeitsübertragung
zu erreichen.
-
19 ist
ein Diagramm, welches ein Beispiel von Betriebsschwingungsformen
im Signalübertragungssystem
zeigt, bei dem der Datenbusverstärker
von 18 verwendet wird. Das Diagramm zeigt den Fall,
wo die Daten gelesen werden, indem vom lokalen Datenbus LDB1 (Bank
1) auf den lokalen Datenbus LDB5 (Bank 5) umgeschaltet
wird. Insbesondere betrifft das Beispiel den Fall, wo die zu lesenden Daten
durch den Datenbusverstärker 60 über den globalen
Datenbus GDB vom lokalen Datenbus LDB1 auf den lokalen Datenbus
LDB2 umgeschaltet werden, beispielsweise, indem der Datenbusschalter DBSW,
der in 13 gezeigt ist, betätigt wird.
-
Wie
in 19 gezeigt ist, wird, wenn das Schalten der Daten,
welche vom lokalen Datenbus LDB1 gelesen werden, auf den lokalen
Datenbus LDB5 durchgeführt
wird, beispielsweise das Steuersignal ϕ3 (/ϕ3)
lediglich für
eine Periode eines Bits freigegeben, welches unmittelbar dem Schaltzeitpunkt
vorhergeht, um eine Periode eines Bits, welches unmittelbar dem
Schaltzeitpunkt folgt (d. h., für eine
Periode von zwei Bits insgesamt), um die Schaltelemente, welche
vor und nach den Kondensatoren C30a und C30b vorgesehen sind, einzuschalten.
In diesem Zeitpunkt wird, wenn der Kapazitätswert der Kondensatoren C10a
und C10b mit C10 bezeichnet wird, und der Kapazitätswert der
Kondensatoren C20a und C20b mit C20, der Kapazitätswert C30 der Kondensatoren
C30a und C30b ausgedrückt
durch: C30 = {α(C10 – C20)·(C10 +
C20)}/{(2 – α)C10 + αC20}
-
Hier
ist α =
CLDB/(CGDB + CLDB), wobei CGDB die Kapazität (parasitäre Kapazität) des globalen Datenbusses
ist und CLDB die Kapazität
(parasitäre
Kapazität)
des lokalen Datenbusses LDB ist. Weiter erfüllen wie im Fall des bekannten
PRD-Verstärkers
die Kapazitätswerte
C10 und C20 im Wesentlichen die Gleichung (C10 – C10)/(C10 + C20) = exp(–T/τ), wobei τ die Zeitkonstante
des Busses ist und T die gültige
Ansteuerausgabezeit pro Bit ist.
-
Wie
in 19 gezeigt ist, wird gemäß der vorliegenden Ausführungsform,
wenn das Datenbusschalten (beispielsweise vom lokalen Datenbus LDB1
auf den lokalen Datenbus LDB5) auftritt, der lokale Datenbus (LDB5),
der anschließend
auszuwählen
ist, unter Verwendung des PRD-Busverstärkers vorgeladen (das Steuersignal ϕ3
wird lediglich für
die Perioden eines Bits jeweils unmittelbar vorhergehend dem Schaltzeitpunkt
und unmittelbar nachfolgend dem Schaltzeitpunkt freigegeben), d.
h., die Kondensatoren C30a und C30b sind parallel mit den Kondensatoren
C20a und C20b lediglich eine vorher festgelegte Zeitdauer lang vor
und nach dem Schaltzeitpunkt geschaltet, um den Referenzpegel zu
korrigieren und um dadurch den ISI-Pegel (Intersymbol-Interferenzpegel)
zu reduzieren, wie durch das Bezugszeichen EP3 gezeigt ist. Auf
diese Weise können
die Daten ständig
und ohne Unterbrechung durch den Busverstärker 60 gelesen werden.
Dieser Betrieb der vorliegenden Erfindung wird ausführlicher und
deutlicher bei den anschließend
beschriebenen Ausführungsformen
beschrieben.
-
20 ist
ein Blockdiagramm, welches ein Beispiel der Organisation einer Halbleiterspeichereinrichtung
zeigt, für
welche die vorliegende Erfindung angewandt wird. Insbesondere ist
die Organisation eines wesentlichen Bereichs eines 32-Bit-DRAM-Kerns gezeigt.
In 20 ist das Bezugszeichen 1 eine Speicherzellenmatrix, 2 ist
eine Wortdecodermatrix (Hilfswortdecoder: SDEC), 2' ist eine Wortdecodermatrix
(Hauptwortdecoder: MWDEC), 3 ist eine Abtastverstärkermatrix, 4 ist
ein lokaler Datenbus (LDB), 5 ist ein globaler Datenbus (GDB), 6 ist
ein Datenbusverstärker
(Differenz-Datenbusverstärker:
DPRD), 9 ist ein lokaler Datenbusschalter, 12 ist
ein Spaltendecoder (CDEC), und 13 ist eine PRD-Impulserzeugungsschaltung.
Die PRD-Impulserzeugungsschaltung 13 ist
eine Schaltung, welche Steuersignale (ϕ1, ϕ2, ϕ3)
usw. erzeugt, welche im Datenbusverstärker 6 verwendet werden.
-
In 20 werden
Daten von den lokalen Datenbussen 4, welche mit dem globalen
Datenbus 5 über
die jeweiligen lokalen Datenbusschalter 9 verbunden sind,
parallel von den jeweiligen Datenbusverstärkern 6 ausgegeben.
Der globale Datenbus 5 und der lokale Datenbus 4 können zu
einem einfachen Busaufbau (GDB; LDB) ausgebildet sein, oder sie
können
zu einer komplementären
Busstruktur (GDB, /GDB; LDB, /LDB) aufgebaut sein.
-
21 ist
ein Diagramm, welches als Konzept eine hierarchische Busstruktur
als dritte Ausführungsform
des Signalübertragungssystems
zeigt, für welches
die folgende Erfindung angewandt wird.
-
Die
dritte Ausführungsform
von 21 unterscheidet sich gegenüber der hierarchischen Busstruktur
der ersten Ausführungsform,
welche in 13 gezeigt ist, dahingehend,
dass Vorladeschaltungen Prei, Prej, ... Prek für die jeweiligen lokalen Datenbusse
LDBi, LDBj, ... LDBk vorgesehen sind, d. h., für die jeweiligen Einheiten,
welche unmittelbar dem globalen Datenbus GDB untergeordnet sind,
um die jeweiligen lokalen Datenbusse oder Einheiten vorzuladen.
Hier ist jede Einheit C wie bei der ersten Ausführungsform von 13 aufgebaut
wie in dem Fall einer Halbleiterspeichereinrichtung aus einer Speicherzelle
oder einem Abtastverstärker
oder einem Flipflop oder dgl. mit einer Ansteuerung. Separate Vorladesteuersignale
werden zu den jeweiligen Vorladeschaltungen Prei, Prej, ... Prek
geliefert, um das Vorladen von jedem der lokalen Datenbusse LDBi,
LDBj, ... LDBk unabhängig
voneinander zu steuern. Der globale Datenbus GDB und der lokale
Datenbus LDB können
entweder in einer einzelnen Busstruktur oder in einer komplementären Busstruktur aufgebaut
sein.
-
22 ist
ein Diagramm, welches als Konzept eine Abzweigbusstruktur als vierte
Ausführungsform
des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird.
-
Die
vierte Ausführungsform
von 22 unterscheidet sich gegenüber der Abzweigbusstruktur der
zweiten Ausführungsform,
welche in 14 gezeigt ist, dahingehend,
dass Vorladeschaltungen Prei, Prei-i, Prej, Prek; Prep, Preq, Prer
für die
jeweiligen lokalen Datenbusse LDBi, LDBi-i, LDBj, LDBk; LDBp, LDBq,
LDBr vorgesehen sind, um die jeweiligen lokalen Datenbusse vorzuladen.
Wie bei der dritten Ausführungsform
werden bei der vierten Ausführungsform
ebenfalls separate Vorladesteuersignale zu den jeweiligen Vorladeschaltungen
Prei, Prei-i, Prej, Prek; Prep, Preq, Prer geliefert, um das Vorladen
eines jeden der lokalen Datenbusse LDBi, LDBi-i, LDBj, LDBk; LDBp,
LDBq, LDBr unabhängig voneinander
zu steuern. Bei der vierten Ausführungsform
können
ebenfalls der globale Datenbus GDB und der lokale Datenbus LDB entweder
in einer einzelnen Busstruktur oder einer komplementären Busstruktur
aufgebaut sein.
-
23 ist
ein Diagramm, welches in vereinfachter Form ein weiteres Beispiel
des PRD-Datenbusverstärkers
im Signalübertragungssystem
der vorliegenden Erfindung zeigt. Ein Beispiel des Datenbusverstärkers AMP
(6) in der oben beschriebenen dritten und vierten Ausführungsform
ist hier gezeigt.
-
Wie
in 23 gezeigt ist, besteht der PRD-Datenbusverstärker 6 aus
zwei parallelen PRD-Komparatoren (PRD-Komparatoren: PRD-Verstärkern) 61 und 62,
welche in verschachtelter Weise angesteuert werden. Das heißt, während ein
(erster) PRD-Komparator 61 einen Intersymbol-Interferenz-Schätzbetrieb
durchführt,
führt der
andere (zweite) PRD-Komparator 62 einen Datenentscheidungsbetrieb
durch, und während
der erste PRD-Komparator 61 einen Datenentscheidungsbetrieb
durchführt,
führt der
zweite PRD-Komparator 62 einen Intersymbol-Interferenz-Schätzbetrieb
durch. Ein Multiplexer 63 wählt abwechselnd die Ausgangssignale
der beiden PRD-Komparatoren 61 und 62 zur Verbindung
mit dem Ausgang aus, womit somit ein Hochgeschwindigkeits-Signallesebetrieb
erreicht wird.
-
24 ist
ein Diagramm, welches den PRD-Komparator im Datenbusverstärker von 23 zeigt.
-
Wie
man aus dem Vergleich zwischen 24 und 18 ersehen
kann, hat jeder der PRD-Komparatoren 61 und 62,
welche den Datenbusverstärker 6 bilden,
den gleichen Aufbau wie der Datenbusverstärker 60, der in 18 gezeigt
ist. Bei einem PRD-Komparator 61 werden jedoch die Verbindungen
der Kondensatoren C30a und C30b durch das Steuersignal ϕ3
gesteuert, und beim anderen PRD-Komparator werden die Verbindungen
der Kondensatoren C30a und C30b durch das Steuersignal ϕ3' gesteuert. Hier
sind die Steuersignale ϕ3 und ϕ3', welche zu den PRD-Komparatoren 61 und 62 geliefert
werden, lediglich für
einen der beiden PRD-Komparatoren notwendig, welche in verschachtelter
Weise arbeiten, d. h. dem einen, der dem Buschaltzeitpunkt entspricht;
bei Anwendungen beispielsweise, wo der Busschaltzeitpunkt für jede vorher
festgelegte ungeradzahlige Anzahl von Bits (was üblicherweise der Fall ist)
auftritt, kann der Datenbusverstärker
so aufgebaut sein, dass die Kondensatoren C30a und C30b lediglich
in einem PRD-Komparator 61 vorgesehen sind und das Steuersignal ϕ3
zu ihm geliefert wird, um deren Verbindungen zu steuern, während für den anderen
PRD-Komparator 62 die Kondensatoren C30a und C30b nicht
vorgesehen sind und das Steuersignal ϕ3' nicht zu ihm geliefert wird.
-
25 ist
ein Diagramm, welches ein Beispiel von Betriebsschwingungsformen
im Signalübertragungssystem
zeigt, bei dem der Datenbusverstärker
von 23 verwendet wird.
-
Wie
in 25 gezeigt ist, werden, wenn der Datenpfad vom
lokalen Datenbus LDB1 auf den lokalen Datenbus LDB5 umgeschaltet
wird, beispielsweise die gepaarten lokalen Datenbusse LDB5 (LDB5, /LDB5),
welche anschließend
mit dem globalen Datenbus GDB (GDB, /GDB) zu verbinden sind, kurzgeschlossen
und für
die Periode von zwei Bits vor dem Schaltzeitpunkt vorgeladen. Das
heißt,
das Steuersignal PRD5 zur Vorladeschaltung, welches für das lokale
Datenpaar LDB5, /LDB5 vorgesehen ist, wird für die Periode von zwei Bits
vor dem Schaltzeitpunkt freigegeben; indem man so verfährt werden
die komplementären
lokalen Datenbusse LDB5, /LDB5 beispielsweise in dem Zeitpunkt kurzgeschlossen,
der durch das Referenzzeichen TP1 in 25 gezeigt ist,
und auf eine Zwischenspannung (Vii/2) vorgeladen.
-
Das
Steuersignal ϕ3 wird lediglich für die Periode eines Bits freigegeben,
welche unmittelbar dem Schaltzeitpunkt vorhergeht, und der Periode
eines Bits, welche unmittelbar dem Schaltzeitpunkt folgt (d. h.,
der Periode von zwei Bits insgesamt), um die Schaltelemente, welche
vor und nach den Kondensatoren C30a und C30b in einem PRD-Komparator 61 vorgesehen
sind, einzuschalten; da auf diese Weise die Spannungsänderung
im globalen Datenbus bestimmt wird, wenn das Schalten auf den lokalen Datenbus
LDB5, /LDB5 ausgeführt
wird (d. h., wenn dieser mit dem globalen Datenbus GDB, /GDB verbunden
wird), kann die Höhe
der Spannungsänderung,
welche durch Schalten verursacht wird, im PRD-Komparator (PRD-Verstärker) von 24 reduziert
werden. Das heißt,
durch Verbinden der Kondensatoren C30a und C30b parallel zu den
Kondensatoren C20a und C20b lediglich eine vorher festgelegte Periode
lang vor und nach dem Schaltzeitpunkt und um dadurch den Referenzpegel
zu korrigieren, kann der ISI-Pegel (Intersymbol-Interferenz) reduziert werden, wie durch
das Bezugszeichen EP4 gezeigt ist, und Daten können somit fortlaufend und ohne
Unterbrechung durch den Busverstärker 6 gelesen
werden.
-
Wenn
der Kapazitätswert
der Kondensatoren C10a und C10b mit C10 bezeichnet wird und der Kapazitätswert der
Kondensatoren C20a und C20b mit C20, wird der Kapazitätswert C30
der Kondensatoren C30a und C30b ausgedrückt durch: C30 = {α(C10 – C20)·(C10 +
C20)}/{(2 – α)C10 + αC20}
-
Hier
ist α =
CLDB/(CDGB + CLDB), wobei CDGB die Kapazität (parasitäre Kapazität) des globalen Datenbusses
GDB ist, und CLDB die Kapazität (parasitäre Kapazität des lokalen
Datenbusses LDB ist. Wie im Fall des bekannten PRD- Verstärkers erfüllen außerdem die
Kapazitätswerte
C10 und C20 im Wesentlichen die Gleichung (C10 – C20)/(C10 + C20) = exp – T/τ), wobei τ die Zeitkonstante
des Busses ist, und T die gültige
Ansteuerausgabezeit pro Bit ist.
-
Wie
durch die Betriebsschwingungsformen in 25 gezeigt
ist, liefern, wenn das Datenbusschalten (lokaler Datenbus) auftritt,
der PRD-Busverstärker
und das Vorladen des lokalen Busses, der anschließend auszuwählen ist,
einen saumlosen Datenlesebetrieb. Während Daten hier fortlaufend
von der Ansteuerung eines lokalen Datenbusses gesendet werden, wird
das Vorladen auf dem gleichen lokalen Datenbus nicht durchgeführt. Im
Beispiel von 25 ist gezeigt, dass der lokale
Datenbus, der anschließend
auszuwählen
ist, auf eine Hälfte
des Ansteuerleistungs-Versorgungspegels
(d. h., auf Vii/2) vorgeladen wird, bevor er ausgewählt wird,
jedoch der Vorladepegel nicht notwendigerweise auf diesen exakten
Wert eingestellt werden muss. Das alleinige Erfordernis ist, dass
der Vorladepegel auf ungefähr eine
Hälfte
des Spannungsversorgungspegels eingestellt werden muss, oder zumindest
auf einen Wert zwischen dem Spannungsversorgungspegel (Vii) und
dem Massepegel (Vss). Außerdem
werden die gepaarten lokalen Datenbusse (LDB, /LDB: LDB5, /LDB5)
auf ungefähr
den gleichen Pegel zwischen diesen vorgeladen.
-
Im
Beispiel von 25 wird das Vorladen des lokalen
Datenbusses (LDB5), der anschließend auszuwählen ist, zwei Bitzeitpunkte,
bevor das lokale Datenbusschalten auftritt (Schalten von LDB1 auf LDB5),
initialisiert, jedoch kann das Vorladen einen Bitzeitpunkt vor dem
Schalten initialisiert werden. Alternativ können Vorkehrungen getroffen
werden, dass die lokalen Datenbusse, welche nicht in Betrieb sind,
immer in einem Vorladezustand gehalten werden, und, wenn das lokale
Datenbusschalten auftritt, der ausgewählte Ladedatenbus aus dem Vorladezustand
gelöst
wird.
-
26 ist
ein Schwingungsformdiagramm, um einen charakteristischen Betrieb
im Signalübertragungssystem
zu erläutern,
bei dem der Datenbusverstärker
von 23 verwendet wird. Das gezeigte Beispiel betrifft
den Aufbau, wo lokale Datenbusse (PRE2, PRE2, PRE4, PRE6, ...),
die nicht in Betrieb sind, im vorgeladenen Zustand gehalten werden, und,
wenn das lokale Datenbusschalten auftritt (von LDB1 auf LDB5), der
ausgewählte
lokale Datenbus (LDB5) vom vorgeladenen Zustand gelöst wird.
-
27 ist
ein Diagramm, welches als Konzept eine hierarchische Busstruktur
als modifiziertes Beispiel der dritten Ausführungsform zeigt, welche in 21 gezeigt
ist.
-
Die
hierarchische Busstruktur, welche in 27 gezeigt
ist, unterscheidet sich gegenüber
der der dritten Ausführungsform,
welche in 21 gezeigt ist, dahingehend,
dass eine Vorladeschaltung 8 für den globalen Datenbus GDB
vorgesehen ist. Ansonsten ist der Aufbau gleich dem, der in 21 gezeigt
ist. Ein Effekt des Bereitstellens der Vorladeschaltung 8 für den globalen
Datenbus GDB ist, wie bei diesem modifizierten Beispiel, der, dass
der Bus (globaler Datenbus) vorgeladen werden kann und im vorgeladenen
Zustand gehalten werden kann, beispielsweise, wenn der Bus nicht
in Betrieb ist, d. h., wenn der Bus in einem Bereitschaftszustand
ist. Man wird jedoch erkennen, dass der globaler Datenbus vorgeladen
werden kann und im vorgeladenen Zustand während des Bereitschaftszustands
gehalten werden kann, sogar dann, wenn die Vorladeschaltung für den globalen
Datenbus nicht vorgesehen ist.
-
28 ist
ein Diagramm, welches in vereinfachter Form einen PRD-Datenbusverstärker als fünfte Ausführungsform
des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird. Bei dieser Ausführungsform
werden Freigabesignale enA und enB geliefert, um die jeweiligen
PRD-Komparatoren 61 und 62 zu steuern, welche
in 23 gezeigt sind.
-
Wie
in 28 gezeigt ist, weist der PRD-Datenbusverstärker 6 zwei
parallel geschaltete PRD-Komparatoren 61' und 62' auf, die in verschachtelter Weise
angesteuert werden. Das heißt, während ein
PRD-Komparator 61' (A)
einen Intersymbol-Interferenz-Schätzbetrieb durchführt, führt der
andere PRD-Komparator 62' (B)
einen Datenentscheidungsbetrieb durch, und, während der eine PRD-Komparator 61' einen Datenentscheidungsbetrieb
durchführt,
führt der
andere PRD-Komparator 62' einen Intersymbol-Interferenz-Schätzbetrieb durch.
Der Multiplexer 63 wählt
abwechselnd die Ausgangssignale der beiden PRD-Komparatoren 61' und 62' zur Verbindung
mit dem Ausgang aus, wodurch ein Hochgeschwindigkeits-Signallesebetrieb erreicht
wird.
-
Im
Datenbusverstärker 6 der
fünften
Ausführungsform
werden die Freigabesignale enA und enB zu den jeweiligen PRD-Komparatoren 61' und 62' geliefert,
so dass der Busverstärker 6 (61', 62') nicht arbeitet,
mit Ausnahme, wenn Daten übertragen
werden.
-
29 ist
ein Diagramm, welches den PRD-Komparator im Datenbusverstärker von 28 zeigt.
-
Wie
in 29 gezeigt ist, ist der Differenzverstärker 64' im PRD-Komparator 61' (62') als Stromspiegelverstärker ausgebildet,
dessen Betrieb durch das Freigabesignal enA (enB) gesteuert wird. Der
PRD-Funktionsblock 66 und die Verstärkervorladeschaltung 65 sind
die gleichen wie die bei dem PRD-Komparator, der beispielsweise
in 24 gezeigt ist.
-
30 ist ein Diagramm, um ein Beispiel des Betriebs
des Datenbusverstärkers
von 28 zu erläutern.
-
Wie
in 30 gezeigt ist, wird das Freigabesignal enA zum
Steuern des Betriebs des einen PRD-Komparators 61' beispielsweise
ein Bit früher als
das Freigabesignal enB ausgegeben, um den Betrieb des anderen PRD-Komparators 62' zu steuern; dies
verhindert, dass ungültige
Daten des ersten Bits mit den beiden PRD-Komparatoren 61' und 62' ausgegeben werden, welche beginnen,
im gleichen Zeitpunkt zu arbeiten. Das heißt, das Freigabesignal enA wird
zunächst
ausgegeben (freigegeben), wodurch erlaubt wird, dass der eine PRD-Komparator 61' eine Intersymbol-Interferenz-Schätzung und
einen Komparator-Auto-Null-Betrieb durchführt. In diesem Zeitpunkt ist
der andere PRD-Komparator 62' noch
nicht aktiviert.
-
Das
Freigabesignal enA für
den PRD-Komparator 61' steigt
ein Bit früher
an als die Ankunft von Daten im Busverstärker, und, beim Beginn der
nächsten
Bitzeit (dem Beginn des Initialbits) wird das Freigabesignal enB
für den
anderen PRD-Komparator 62' ausgegeben,
um diesen anderen PRD-Komparator 62' freizugeben. Während dieser Anfangsbitperiode
empfängt
der PRD-Komparator 61' die
Daten und trifft eine Entscheidung bezüglich der Daten, während im
gleichen Zeitpunkt der andere PRD-Komparator 62' die Intersymbol-Interferenz-Schätzung und den
Auto-Null-Betrieb
durchführt.
Bei der fünften Ausführungsform
(28 bis 30)
hat der PRD-Komparator (61', 62') eine Auto-Null-Funktion (eine
Rücksetzfunktion,
um einen Eingang des Differenzverstärkers 64' mit seinem
Ausgang kurzzuschließen),
um die Asymmetrie des Komparators (Differenzverstärker 64') zu beseitigen
und die Empfindlichkeit zu verbessern.
-
Wenn
hier das Eingangssignal zum Busverstärker (6) ausreichend
groß ist
(groß genug,
um die Komparator-Asymmetrie zu kompensieren), muss die Auto-Null-Funktion nicht notwendigerweise
vorgesehen werden. Außerdem
können
die Freigabesignale enA und enB in dem gleichen Zeitpunkt auf inaktiv
eingestellt werden, oder die beiden Komparatoren 61' und 62' (Differenzverstärker 64') können deaktiviert
sein, jedoch, wenn die Anzahl von Bits der Ausgangsdaten bekannt
ist, können
sie beispielsweise in der Reihenfolge deaktiviert werden, in welcher die
Datenausgabe beendet wird.
-
31 ist ein Diagramm, welches ein modifiziertes
Beispiel des Datenbusverstärkers
von 28 zeigt, wobei Daten immer in Blöcken einer geradzahligen
Zahl von Bits gelesen werden, und 32 ist
ein Schwingungsformdiagramm, um ein Beispiel des Betriebs des Datenbusverstärkers von 31 zu erläutern.
In 32 zeigt "I", welche neben den
Freigabesignalen enA und enB angebracht ist, einen Intersymbol-Interferenz-Schätzbetrieb
(ISI), und "D" einen Signalentscheidungsbetrieb.
-
Wie
man aus dem Vergleich zwischen 31 und 28 sehen
kann, ist bei diesem modifizierten Beispiel der PRD-Komparator 61' bezüglich des
Aufbaus gleich wie der, der in 28(29) gezeigt
ist, während
der PRD-Funktionsblock im anderen PRD-Komparator 62'' bezüglich des Aufbaus identisch
gemacht ist, wie der PRD-Funktionsblock (266)
der bekannten Art, welche in 15 gezeigt
ist. Mit den Freigabesignalen enA und enB wird der PRD-Komparator 61' zuerst aktiviert.
Wenn eine geradzahlige Zahl von Bits gelesen wird, führt der PRD-Komparator 61' immer einen
Intersymbol-Interferenz-Komponentenschätzbetrieb (I) während einer Bitperiode
durch, die unmittelbar dem Busschaltzeitpunkt vorhergeht, und einen
Signalentscheidungsbetrieb (D) während
einer Bitperiode durch, welche unmittelbar dem Busschaltzeitpunkt
folgt.
-
Insbesondere
in Fällen,
wo der Busschaltzeitpunkt für
jede vorher festgelegte geradzahlige Zahl von Bits auftritt (was üblicherweise
der Fall ist), d. h., in Fällen,
wo der Busschaltzeitpunkt synchron mit dem Schaltbetrieb des PRD-Komparators 61' (Komparator
A) vom Intersymbol-Interferenz-Komponentenschätzbetrieb
I zum Signalentscheidungsbetrieb D, wie in 32 gezeigt
ist, auftritt, müssen
die Kondensatoren C30a und C30b nur im PRD-Komparator 61' und ihren Verbindungen
vorgesehen sein, welche durch das Steuersignal ϕ3 gesteuert
werden; als Ergebnis kann der gleiche Effekt wie oben beschrieben
erlangt werden, wenn die Kondensatoren C30a und C30b und die Schaltelemente,
welche durch das Steuersignal ϕ3' gesteuert werden, im PRD-Funktionsblock
(266) im anderen PRD-Komparator 62'' nicht vorgesehen sind. Auf diese
Weise kann durch Aufbauen der Schaltung in einer Weise, welche für die beabsichtigte
Funktion gerade ausreicht und notwendig ist, der Schaltungsaufbau
im Vergleich zu dem des PRD-Busverstärkers 6 in der fünften Ausführungsform,
welche in 28 gezeigt ist, reduziert werden.
Der Auto-Null-Betrieb des Differenzverstärkers 64' im anderen
PRD-Komparator 62' wird
durch das Steuersignal ϕ2 gesteuert.
-
Wie
bei dem oben beschriebenen Beispiel von 25 wird
bei diesem Beispiel ebenfalls das Vorladen des lokalen Datenbusses
(LDB5), der anschließend
auszuwählen
ist, zwei Bitzeiten initialisiert, bevor das lokale Datenbusschalten
(Schalten von LDB1 auf LDB5) auftritt, wobei jedoch das Vorladen
eine Bitzeit vor dem Schalten initialisiert werden kann. Alternativ
kann eine Bereitstellung getroffen werden, so dass lokale Datenbusse,
welche nicht in Betrieb sind, immer in einem Vorladezustand gehalten
werden, und, wenn lokales Datenbusschalten auftritt, der ausgewählte lokale
Datenbus von dem Vorladezustand gelöst wird.
-
33 ist ein Schaltungsdiagramm, welches ein Beispiel
des Schreibverstärkers
(10) in der Halbleiterspeichereinrichtung zeigt, für welche
die vorliegende Erfindung angewandt wird, und 34 ist ein Schaltungsdiagramm, welches ein anderes
Beispiel des Schreibverstärkers
in der Halbleiterspeichereinrichtung zeigt, für welche die vorliegende Erfindung angewandt
wird.
-
Wie
in 33 und 34 gezeigt
ist, empfangt jeder Schreibverstärker
ein Freigabesignal en und Daten (Schreibdaten) DATA und steuert
die komplementären
globalen Datenbusse GDB und /GDB auf die Pegel an, welche für die Daten
passend sind.
-
Wie
man aus dem Vergleich zwischen 33 und 34 ersehen
kann, unterscheidet sich der Schreibverstärker, der in 34 gezeigt ist, gegenüber dem Schreibverstärker, der
in 33 gezeigt ist, dahingehend, dass ein zusätzlicher NMOS-Transistor
in jeder der Spannungsversorgungen vorgesehen ist, welche die entsprechenden
globalem Datenbusse GDB und /GDB ansteuern, d. h., die NMOS-Transistoren sind
jeweils zwischen den PMOS-Transistor in der Ausgangsstufe und der
internen Spannungsversorgungsleitung (Vii) eingefügt, um zu
verhindern, dass der Datenbus (GDB, /GDB) über den Pegel der "internen Versorgungsspannung (Vii)-NMOS-Transistor-Schwellenwertspannung (Vth)" angesteuert wird.
Der Schreibbetrieb besteht hauptsächlich aus dem Ansteuern der
Daten auf der Seite des hohen Pegels "H" zum
niedrigen Pegel "L" durch die Ansteuerspannung
des NMOS- Transistors, der
mit der Spannungsversorgungsleitung, welche den niedrigen Pegel
aufweist, verbunden ist; daher gilt, um so niedriger der Hochspannungspegel "H" des Datenbusses ist, desto schneller
werden die Daten in den niedrigen Pegel "L" getrieben,
womit ein Schreibbetrieb mit höherer
Geschwindigkeit erreicht werden kann.
-
Der
Betrieb der Schreibverstärker,
welche in 33 und 34 gezeigt
sind, wird später
ausführlich
mit Hilfe von 71 beschrieben.
-
35 ist ein Diagramm, welches als Konzept eine
hierarchische Busstruktur als sechste Ausführungsform des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird. Diese Busstruktur
ist die gleiche wie die hierarchische Busstruktur der dritten Ausführungsform, welche
in 21 gezeigt ist, mit der Ausnahme, dass der PRD-Datenbusverstärker 6,
der bei der dritten Ausführungsform
gezeigt ist, durch den Datenbusverstärker der vorhergehenden fünften Ausführungsform
(den Datenbusverstärker,
der durch die Freigabesignale enA und enB gesteuert wird, beim modifizierten
Beispiel der fünften
Ausführungsform)
ersetzt ist. Man wird es auch würdigen,
dass der Datenbusverstärker,
der durch die Freigabesignale enA und enB gesteuert wird, ebenfalls
als PRD-Datenbusverstärker
verwendet werden kann, der bei der Abzweigbusstruktur der vierten
Ausführungsform
verwendet wird, welche in 22 gezeigt
ist.
-
36 ist ein Blockdiagramm, welches ein Beispiel
der Organisation einer Halbleiterspeichereinrichtung als siebte
Ausführungsform
des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird, und 37 ist ein Diagramm, welches ein Beispiel von
Betriebsschwingungsformen in der Halbleiterspeichereinrichtung von 36 zeigt. In 36 ist
das Bezugszeichen 1 eine Speicherzellenmatrix, 2' ist eine Wortdecodermatrix
(Hauptwortdecoder: MWDEC), 3 ist ein Abtastverstärker (Abtastverstärkermatrix), 4 ist
ein lokaler Datenbus (LDB), 5 ist ein globaler Datenbus (GDB), 6 ist
ein Datenbusverstärker
(Differenz-PRD-Datenbusverstärker:
DPRD), 9 ist ein lokaler Datenbusschalter, 12 ist
ein Spaltendecoder (CDEC), 13 ist eine PRD-Impulserzeugungsschaltung, 14 ist
eine lokale Datenbusschaltimpuls-Erzeugungsschaltung,
und 15 ist eine Reihenblock-Status-Latch-Schaltung. Die
PRD-Impulserzeugungsschaltung 13 ist
eine Schaltung, welche Steuersignale (ϕ1, ϕ2, ϕ3)
usw. erzeugt, welche im Datenbusverstärker 6 verwendet werden,
und die lokale Datenbus-Schaltimpuls-Erzeugungsschaltung 14 ist
eine Schaltung, welche Signale erzeugt, um das Schalten der jeweiligen
lokalen Datenbusschalter 9 zu steuern.
-
Wie
in 36 gezeigt ist, weist die Halbleiterspeichereinrichtung
(Hauptabschnitt) acht Reihenblöcke
(RB: RB0–RB7)
auf, von denen jeder einen Hauptwortdecoder (MWDEC) 2' und Subwort-Decoder
(SWDEC) 2 hat. Wenn der lokale Datenbus (LDB) 4 von
einem Reihenblock RB zum anderen umgeschaltet wird, wird ein fortlaufender
(lückenloser
oder ununterbrochener) Datenlesebetrieb mit dem Abtastverstärker 3 durchgeführt, der
als Ansteuerung wirkt. Der PRD-Datenbusverstärker 6 ist
auf jedem globalen Datenbus 5 vorgesehen. Die Erfindung ist
jedoch nicht auf die Halbleiterspeichereinrichtung beschränkt, welche
den besonderen Aufbau hat, der in 36 gezeigt
ist, wobei man es jedoch würdigen wird,
dass die Erfindung auch auf Halbleiterspeichereinrichtungen verschiedener
anderer Konfigurationen anwendbar ist.
-
Bei
der siebten Ausführungsform
werden Daten vom Abtastverstärker 3 über das
ausgewählte Spalten-Gate
und den lokalen Datenbusschalter 9 und über den globalen Datenbus 5 übertragen
und durch den komplementären
Busverstärker
verstärkt, der
mit einer Intersymbol-Interferenz-Komponentenbeseitigungsfunktion
(Schätzfunktion)
ausgestattet ist. Die Impulse (Steuersignale), welche im PRD-Busverstärker verwendet
werden, werden durch die PRD-Impulserzeugungsschaltung 13 erzeugt.
Bei der siebten Ausführungsform
werden die Impulse von einer PRD-Impulserzeugungsschaltung 13 zu beiden
PRD-Busverstärkern 6 geliefert,
wobei jedoch das Impulslieferverfahren nicht auf das gezeigte Beispiel
beschränkt
ist. Beispielsweise kann der Aufbau dahingehend modifiziert werden,
dass die Impulse von der einen PRD-Impulserzeugungsschaltung 13 zu
vier PRD-Busverstärkern
oder sogar zu allen PRD-Busverstärkern 6 geliefert
werden.
-
Der
Takt CLK der zu den PRD-Impulserzeugungsschaltungen 13 geliefert
wird, wird beispielsweise in Form eines Baums geliefert, um zu verhindern,
dass Asymmetrie in Abhängigkeit
von der Lage auftritt, wobei das Verfahren der Taktlieferung nicht auf
dieses bestimmte Beispiel beschränkt
ist. Außerdem
ist bei der siebten Ausführungsform
die Reihenblock-Status-Latch-Schaltung 15 vorgesehen, um
die Reihenblockzustände
zu speichern, die notwendig sind, ein lückenloses Datenlesen zu erreichen,
wenn von einem lokalen Datenbus 4 zum anderen umgeschaltet
wird; die Reihenblock-Status-Latch-Schaltung 15 kann als
Latch zum Speichern beispielsweise von zwei Zuständen für jeden Reihenblock RB aufgebaut
sein, wobei ein Zustand zeigt, dass der Reihenblock der ist, auf
den anschließend
(NEXT) zugegriffen wird, und der andere zeigt, dass auf den Reihenblock
aktuell zugegriffen wird (CURRENT). Signale, welche diese Zustände zeigen,
d. h., ein RB@C Signal (zeigt, dass RB@ der aktuell zugegriffene
Reihenblock ist) und ein RB@N-Signal (zeigt, dass RB@ der Reihenblock
ist, auf den anschließend
zugegriffen wird) werden von der Latch-Schaltung 15 an den Hauptwortdecoder
(MWDEC) 2' ausgegeben, und
das RB@C-Signal
und das RB@N-Signal werden zu den jeweiligen Reihenblöcken RB
(RB0–RB7) geliefert
(hier zeigt @ irgendeine eine Anzahl von 0 bis 7). Das ausgewählte Signal
(CL) des Auswahltransistors (Spalten-Gate), um selektiv den Bus
im Zeitpunkt des Busumschaltens anzusteuern, ist sowohl den aktivierten
als auch den deaktivierten lokalen Bussen gemeinsam.
-
37 zeigt den Fall, wo der aktuell zugegriffene
Reihenblock (aktueller Reihenblock) RB1 (RBC) ist, und der Reihenblock,
auf den anschließend
zugegriffen wird (nächster
Reihenblock), RB3 (RB3N) ist.
-
In 37 zeigt das Bezugszeichen TP1 den Zeitpunkt,
bei dem die komplementären
lokalen Datenbusse 4 (LDB, /LDB) kurzgeschlossen sind und auf
eine Zwischenspannung (Vii/2) vorgeladen sind, und TP2 zeigt den
Zeitpunkt, bei dem das Aktivieren des Schalters (lokaler Datenbusschalter 9)
begonnen wird, wobei der globale Datenbus (GBD:5) mit dem lokalen
Datenbus (LDB:4) im Reihenblock RB3 verbunden wird, auf den anschließend zugegriffen
wird. Der Zeitpunkt TP2 ist ebenfalls der Zeitpunkt, bei dem ein
deaktiviertes Signal ansteigt, um den lokalen Datenbusschalter (9)
zu deaktivieren, der den globalen Datenbus GBD mit dem lokalen Datenbus
LDB im aktuell zugegriffenen Reihenblock RB1 verbindet. Bei der
siebten Ausführungsform
wird das Vorladesignal (PRE3) für
den nächsten
Reihenblock RB3 in dem Zeitpunkt (Zeitpunkt TP1) ein Bit früher als
der Umschaltzeitpunkt ausgegeben, um den lokalen Datenbus LDB im
Reihenblock RB3 vorzuladen. Die Schwingungsformen, welche in 37 gezeigt sind, entsprechen allgemein den Betriebsschwingungsformen,
die vorher in 25 gezeigt sind.
-
38 ist ein Blockdiagramm, welches ein Beispiel
der Organisation eines Reihenblocks (RB@) in der Halbleiterspeichereinrichtung
von 36 zeigt, und 39 ist ein Schwingungsformdiagramm, um ein Beispiel
einer Betriebssequenz in 38 zu
erläutern.
In 38 sind die Spalten-Gate-Auswahlsignalleitungen
(CL), die globalen Datenbusse (GDB), die lokalen Datenbusse (LDB) und
die lokalen Datenbusschalter (9) nicht gezeigt, um Komplizierung
zu vermeiden. In 39 ist ein Beispiel der Sequenz
für einen
Blockauswahlbetrieb gezeigt, welcher durch die Signale (RB@C und RB@N)
von der Reihenblock-Status-Latch-Schaltung 15 initialisiert
wird.
-
In 38 und 39 zeigt
das Bezugszeichen RBPRE@ ein Reihenblock-Vorladesignal, welches durch eine RBPRE-Erzeugungsschaltung 51 in jedem
Reihenblock (RB) erzeugt wird und innerhalb des Blocks (Reihenblock)
geliefert wird. Dieses Signal wird auch zu einer WL-Zeitsignal-Erzeugungsschaltung 52 geliefert.
Wenn das RBPRE-Signal freigegeben wird, wird die Wortleitung (WL)
zurückgesetzt.
Die WL-Zeitsignal-Erzeugungsschaltung 52 erzeugt die Anstiegszeit
und Abfallszeit für
die Wortleitungen (WL) innerhalb des Blocks. Außerdem wird ein RBME@-Signal
durch eine RBMW-Erzeugungsschaltung 53 erzeugt und zum
Hauptwortdecoder (MWDEC) 2' innerhalb
des Blocks geliefert. Wenn das RBMW@-Signal auf einem hohen Pegel "H" ist, kann der Hauptwortdecoder 2' im Block eine
Adresse akzeptieren; wenn das RBMW@-Signal auf einem niedrigen Pegel "L" ist, wird das ausgewählte Hauptwort
(MW) unbeeinträchtigt
bleiben, wenn sich ein Adresssignal im Hauptwortdecoder 2' ändert. Das Bezugszeichen 57 ist
eine LDB@-Vorladeschaltung, um einen lokalen Datenbus im Block vorzuladen.
-
Eine
RBSW-Erzeugungsschaltung 54 erzeugt ein RBSW@-Signal (Impuls).
Im Beispiel von 38 ist das RBSW@-Signal ein
komplementäres Signal,
welches durch jede Abtastverstärkermatrix (3)
läuft und
zu einer RB-spezifischen SW-Vordecodier-Adress-Latch-Schaltung 55 geliefert
wird, welche am Schnittpunkt des Abtastverstärkers und des Subwortdecoders
(SWC) 2 angeordnet ist. Die RB-spezifische SW-Vordecodier-Adress-Latch-Schaltung 55 speichert
ein gemeinsames Subwort-Vordecodiersignal (SW-Vordecodiersignal
#) für
den Block durch das RBSW@-Signal; auf diese Weise kann, wenn das
lokale Datenbusschalten auftritt, wenn das Subwort-Vordecodiersignal
versucht, auf einen anderen Block zuzugreifen, das Subwort-Vordecodiersignal
für jeden
Block gehalten werden.
-
Bei
der siebten Ausführungsform
gibt es vier Subwort-Vordecodiersignale 0 bis 3 und 4 im SW-Vordecodiersignal,
wobei # irgendeine Zahl von 0 bis 3 zeigt. Eine RBLDBPRE Erzeugungsschaltung 56 erzeugt
ein RBLDBPRE@-Signal; das Vorladesignal (RBLDBPRE@)-Signal) für die lokalen
Datenbusse (LDB) in jedem Block wird vom RB@-Signal und vom LDB-Vorladesignal
(RBLDBPRE@-Signal gebildet. Mit dem RBLDBPRE@-Signal kann der Bus,
der anschließend
ausgewählt
wird, zumindest eine Bitzeit vorgeladen werden, bevor das Schalten auftritt.
Wenn ein lückenloser
Schreibbetrieb (ununterbrochener Schreibbetrieb) hier ebenfalls
durchzuführen
ist, muss eine Änderung
gegenüber
dem RBLDBPRE@-Signal durchgeführt
werden, wie ausführlich
später
beschrieben wird. Man wird außerdem erkennen,
dass bei dem Signalübertragungssystem (Bussystem)
der vorliegenden Erfindung, welche für die Halbleiterspeichereinrichtung
angewandt wird, das Datenbusvorladen während des saumlosen Datenlesens
nicht durchgeführt
werden muss.
-
Bei
einem Datenlesebetrieb in der Halbleiterspeichereinrichtung wird,
da die Anzahl von Bits der gelesenen Daten vorher bekannt ist, die
Anzahl der Bits, die schon gelesen wurden, durch einen Zähler unter
Verwendung beispielsweise des Taktsignals CLK gezählt, welches
durch den Chip (Halbleiterspeichereinrichtung) läuft, und unmittelbar vor dem endgültigen Bitschalten
erzeugt die LDBSW-Signalerzeugungsschaltung
ein Signal, um den lokalen Datenbusschalter (GDB-LDBSW) umzuschalten; die LDB-LDB-SW-Schaltung
nimmt dann die Logik zwischen dem Schaltsignal und dem RB@N-Signal
für jeden
Block, so dass der lokale Datenbus-Schaltbetrieb unmittelbar vor
dem Schaltzeitpunkt initialisiert wird. Die siebte Ausführungsform
verwendet somit das Verfahren, den Busschaltbetrieb unmittelbar
vor dem Schaltzeitpunkt zu initialisieren, und deren Betrieb ist,
wie in 39 gezeigt ist. In 36 ist gezeigt, dass Zellenmatrizen lediglich
auf einer Seite (obere linke Seite der Figur) des Hauptwortdecoders (MWDEC) 2' angeordnet
sind, wobei man es jedoch schätzen
wird, dass Speichermatrizen auf beiden Seiten davon angeordnet sein
können,
und außerdem,
dass die Anordnung in verschiedener Weise modifiziert werden kann.
-
40 ist ein Blockdiagramm, welches ein Beispiel
der Organisation einer Halbleiterspeichereinrichtung als achte Ausführungsform
des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird. Wie bei der vorhergehenden
siebten Ausführungsform
weist die achte Ausführungsform
ebenfalls acht Reihenblöcke
(RB: RB0–RB7)
auf, wobei die Anzahl der Reihenblöcke RB nicht notwendigerweise
auf 8 begrenzt sein muss; beispielsweise ist ein Aufbau, bei dem
beispielsweise vier oder sechzehn Reihenblöcke verwendet wird, ebenfalls
möglich.
Weiter sind wie bei der siebten Ausführungsform bei der achten Ausführungsform
ebenfalls mehrere lokale Datenbusse 4 (LDB, /LDB) mit einem
globalen Datenbus 5 (GDB, /GBD) über lokale Datenbusschalter 9 (GDB-LDBSW) verbunden,
und ein PRD-Datenbusverstärker 6 ist
für den
globalen Datenbus 5 vorgesehen. 40 zeigt
ein Beispiel, welches mehrere derartige Blöcke hat. Der Reihenblock RB,
der in der unteren Hälfte
der Figur gezeigt ist, hat eine Kapazität mit dem vierfachen von der
des Reihenblocks RB, der in 38 gezeigt
ist. Außerdem
ist jeder lokale Datenbus (LDB) in zwei Teile an einer Position
unterteilt, welche durch das Bezugszeichen DP angedeutet ist. Das
Bezugszeichen RB@CK zeigt einen Reihenblock-Status-Übergangstakt,
wobei @ irgendeine Zahl von 0 bis 7 zeigt.
-
Das
Spaltenauswahlsignal (CL) wird über
die mehreren Reihenblöcke
(RB0–RB7)
aktiviert, wobei jeder, wie bei der siebten Ausführungsform, einen Hauptwortdecoder
(MWDEC) 2' und
Subwort-Decoder (SWDEC) 2 hat. Die achte Ausführungsform
bezieht sich auf ein Beispiel, bei dem, wenn der lokale Datenbus
(LDB) von einem Reihenblock zum anderen umgeschaltet wird, lückenloses
Datenlesen mit dem Abtastverstärker 3,
der als Ansteuerung wirkt, durchgeführt wird.
-
Die
Impulse (Steuersignale), welche bei dem PRD-Busverstärker 6 verwendet
werden, werden außerdem
durch die PRD-Impulserzeugungsschaltung (13) erzeugt, welche
die gleiche ist wie die bei der obigen siebten Ausführungsform
und ist daher hier nicht ausführlich
gezeigt. Die Impulse von einer PRD-Impulserzeugungsschaltung (13)
können
zu zwei PRD-Busverstärkern 6 wie
bei der siebten Ausführungsform
geliefert werden. Alternativ können Ausbildungen
so gemacht werden, dass die Impulse von einer PRD-Impulserzeugungsschaltung
beispielsweise zu vier PRD-Busverstärkern 6 oder sogar zu
allen PRD-Busverstärkern 6 geliefert
werden. Der Takt-Stromlauf (CLK) zu den PRD-Impulserzeugungsschaltungen
kann in einer Form eines Baums angeordnet sein, um zu verhindern,
dass Asymmetrie in Abhängigkeit
von der Lage auftritt, wobei jedoch der Stromlauf nicht auf die
Baumanordnung begrenzt ist, beispielsweise in Fällen, wo eine langsame Betriebsgeschwindigkeit
erlaubt ist.
-
Die
achte Ausführungsform
zeigt ein Beispiel, wo es vier Buszustandssignale gibt: der erste Zustand
(NEXT) zeigt, dass die Busaktivierung für den Bus, auf den anschließend zuzugreifen
ist, initialisiert wird, der zweite Zustand (CURRENT) zeigt, dass
der Bus aktuell aktiviert ist und auf ihn zugegriffen wird, der
dritte Zustand (PREVIOUS) zeigt, dass der Bus noch aktiv ist, jedoch
der Zugriff beendet ist, und der vierte Zustand (STANDBY) zeigt,
dass der Bus inaktiv ist und auf ihn nicht zugegriffen wird. STANDBY
(Bereitschaft) hier bedeutet, dass der Reihenblock (PB) für einen
Zugriffsbetrieb zu jedem Zeitpunkt bereit ist, bedeutet jedoch nicht,
dass der Reihenblock im Schlafzustand ist. Diese vier Zustandssignale (RB@N,
RB@C, RB@P und RB@S) werden in der Reihenblock-Status-Latch-Schaltung 15', welche für jeden
Reihenblock vorgesehen ist, gehalten.
-
41 ist ein Blockdiagramm, welches die Latch-Schaltung
(Reihenblock-Status-Latch-Schaltung 15') bei der achten
Ausführungsform
zeigt, welche in 40 gezeigt ist, 42 ist ein Blockschaltungsdiagramm, welches ein
Beispiel der Latch-Schaltung
von 41 zeigt, und 43 ist ein Schwingungsformdiagramm, um ein Beispiel
des Betriebs der Latch-Schaltung, welche in 42 gezeigt ist,
zu erläutern.
-
Wie
in 41 und 42 gezeigt
ist, weist die Reihenblock-Status-Latch-Schaltung (RB-Status-Latch-Schaltung) 15' vier Flipflops
(RS-Flipflops) und einen Inverter auf, und sie ist so aufgebaut,
einen Reihenblock-Status-Übergangstakt
(RB@CK-Signal, wobei @ irgendeine Zahl von 0 bis 7 zeigt) und ein Reset-Signal
(Rest-Signal) zu empfangen und um eines der vier Statussignale (RB@N,
RB@C, RB@P und RB@S) zu halten (auszugeben),
-
Wenn
das Reset-Signal zunächst
auf den hohen Pegel "H" läuft, hält die RB-Status-Latch-Schaltung 15' und ihr damit
verknüpfter Reihenblock
RB den Standby-Zustand. Bei der achten Ausführungsform ist das Reset-Signal
allen Reihenblöcken
gemeinsam. Für
den ausgewählten
Reihenblock (RB@) wird ein RB@CK-Signalimpuls (RB@CK-Impuls) an
die Latch-Schaltung 15' angelegt,
wodurch veranlasst wird, dass die Latch-Schaltung 15' und RB@ in
den 'nächsten' Zustand übergeht.
Der 'nächste' Zustand ist ein
vorbereitender Zustand zum Datenlesen (oder Datenschreiben); insbesondere
werden in diesem Zustand die Auswahl und das Anheben der Wortleitung
(WL), die Aktivierung des Abtastverstärkers (3) usw. durchgeführt.
-
Wenn
der nächste
RB@CK-Impuls ankommt, betritt RB@ den aktuellen Zustand, d. h.,
den Zustand, das Datenlesen (oder Datenschreiben) durchzuführen. Wenn
ein weiterer RB@CK-Impuls ankommt, treten die RB-Status-Latch-Schaltung 15' und RB@ in
den vorherigen Zustand ein. Im vorherigen Zustand wird das Absenken
der Wortleitung (WL), die Deaktivierung des Abtastverstärkers (3), das
Vorladen der Bitleitung (BL) usw. durchgeführt. Bei einem Datenschreibbetrieb
wird ein Speicherzellen-Datenwiederherstellbetrieb ebenfalls durchgeführt. Im
vorherigen Zustand wird externer Zugriff auf den Reihenblock verboten.
Das heißt,
das Signal (RB@P, welches den vorherigen Zustand zeigt, wird auch
als Zugriffsverbotssignal verwendet, und wenn notwendig extern ausgegeben.
Unter Verwendung dieses Signals (RB@P) ist es auch möglich, einen externen
Zugriff in einen Wartezustand zu setzen.
-
Bei
dem obigen Betrieb wird, um lückenloses Datenlesen
(Datenschreiben) im Zeitpunkt eines RB(Reihenblock)-Schalten (lokales
Datenbus-LDB-Schalten) bereitzustellen, der anschließend auszuwählende RB
in den nächsten
Zustand versetzt, so dass Arbeiten, beispielsweise Anheben der Wortleitung
im RB, der anschließend
auszuwählen ist,
durchgeführt
werden, während
der aktuell zugegriffene RB im aktuellen Zustand ist. Wenn das Datenlesen
(oder Datenschreiben) im aktuellen RB abgeschlossen ist, wird der
aktuelle RB in den vorherigen Zustand versetzt, und im gleichen
Zeitpunkt wird der nächste
RB in den aktuellen Zustand versetzt, wodurch verhindert wird, dass
ein Spalt (Diskontinuität)
im Zeitpunkt des RB-Schalten auftritt. Wenn diese Arbeiten parallel
durchgeführt
werden, kann ein lückenloser
(ununterbrochener oder saumloser) Lese- oder Schreibbetrieb erreicht
werden.
-
44 ist ein Blockdiagramm, welches in vergrößerter Form
die Organisation eines Blocks (Hauptabschnitt) bei der achten Ausführungsform, welche
in 40 gezeigt ist, zeigt, und 45 ist
ein Schwingungsformdiagramm, um ein Beispiel einer Betriebssequenz
in der Halbleiterspeichereinrichtung der achten Ausführungsform
zu erläutern,
welche in 40 gezeigt ist.
-
Wie
man aus dem Vergleich zwischen 44 und 38 ersehen
kann, ist die Reihenblockorganisation der Halbleiterspeichereinrichtung der
achten Ausführungsform
im Wesentliche die gleiche wie die der obigen siebten Ausführungsform,
mit der Ausnahme, dass die Anzahl der Speicherzellenmatrizen (Speicherkapazität), welche
in jedem Reihenblock enthalten ist, verschieden ist. Wie in 38 sind in 44 ebenfalls
die Spalten-Gate-Auswahlsignalleitungen (CL), die globalen Datenbusse
(GDB), die lokalen Datenbusse (LDB), und die lokalen Datenbusschalter
(9) nicht gezeigt, um Komplizierung zu vermeiden. In 45 ist ein Beispiel der Sequenz für einen
Blockauswahlbetrieb gezeigt, der durch die Signale (RB@C, RB@N,
RB@P, RB@S) von der Reihenblock-Status-Latch-Schaltung (RB-Status-Latch-Schaltung) 15' initialisiert
wird.
-
Wie
früher
ausgeführt
ist die RB-Status-Latch-Schaltung 15' für jeden RB (Reihenblock) vorgesehen
und wird mit RB@CK beliefert. Die RB-Status-Latch-Schaltung 15' gibt eines
von vier Statussignalen aus, RB@N-Signal, das RB@C-Signal, RB@P-Signal
oder das RB@S-Signal in Abhängigkeit
vom Status des RB. In 44 ist das Bezugszeichen RBPRE@
ein Reihenblock-Vorladesignal, welches vom RB@N-Signal und RB@C-Signal
durch eine RBPRE-Erzeugungsschaltung 51 in jedem Reihenblock
(RB) erzeugt wird und innerhalb des Blocks geliefert wird. Dieses Signal
wird auch zur WL-Zeitsignal-Erzeugungsschaltung 52 geliefert.
Wenn das RBPRE@-Signal freigegeben ist, wird die Wortleitung (WL)
zurückgesetzt.
Die WL-Zeitsignal-Erzeugungsschaltung 52 erzeugt
die Anstiegszeit und die Abfallszeit für die Wortleitungen (WL) innerhalb
des Blocks. Außerdem
wird ein RBMW@-Signal vom RB@N-Signal durch die RBMW-Erzeugungsschaltung 53 erzeugt
und zum Hauptwortdecoder (MWDEC) 2 innerhalb des Blocks
geliefert. Wenn das RBMWE@-Signal
auf einem hohen Pegel "H" ist, kann der Hauptwortdecoder 2' im Block eine
Adresse akzeptieren; Wenn das RBMW@-Signal auf einem niedrigen Pegel "L" ist, wird das ausgewählte Hauptwort
(MW) unbeeinträchtigt
bleiben, wenn sich ein Adresssignal im Hauptwortdecoder 2' ändert. Das Bezugszeichen 57 ist
eine LDB@-Vorladeschaltung, um
einen lokalen Datenbus im Block vorzuladen.
-
Die
RBSW-Erzeugungsschaltung 54 erzeugt ein RBSW@-Signal (Impuls)
vom RB@N-Signal. Im Beispiel von 44 ist
das RBSW@-Signal ein komplementäres
Signal, welches durch jede Abtastverstärkermatrix (3) läuft und
zur RB-spezifischen SW-Vordecodier-Adress-Latch-Schaltung 55 geliefert
wird, welche am Schnittpunkt des Abtastverstärkers und des Subwort-Decoders
(SWDEC) 2 angeordnet ist. Die RB-spezifische SW-Vordecodier-Adress-Latch-Schaltung 55 speichert
ein gemeinsames Subwort-Vordecodiersignal (SW-Vordecodiersignal
#) für
den Block durch das RBSW@-Signal; wenn auf diese Weise das lokale
Datenbusschalten auftritt, wenn das Subwort-Vordecodiersignal versucht,
auf einen anderen Block zuzugreifen, kann das Subwort-Vordecodiersignal
für jeden
Block gehalten werden.
-
Bei
der achten Ausführungsform
gibt es vier Subwort-Vordecodiersignale 0 bis 3 und # im SW-Vordecodiersignal,
wobei # irgendeine Zahl von 0 bis 3 zeigt. Die RBLDBPRE-Erzeugungsschaltung 56 erzeugt
ein RBLDBPRE@-Signal vom RB@N-Signal
und vom RB@C-Signal; die achte Ausführungsform verwendet ein Verfahren,
bei dem das LDB-Vorladen im ausgewählten RB lediglich gestoppt
wird, wenn Daten gelesen/oder geschrieben werden. Dieses Vorladeverfahren
kann außerdem
einen lückenlosen
Schreibbetrieb (fortlaufendes Schreiben), was später beschrieben wird (fünfzehnte
Ausführungsform:
siehe 72) bereitstellen. Man wird
auch erkennen, dass bei dem Signalübertragungssystem (Bussystem)
der vorliegenden Erfindung, welches auf die Halbleiterspeichereinrichtung
angewandt wird, das Datenbusvorladen nicht während des saumlosen Datenlesens
durchgeführt
werden muss.
-
Wie
oben beschrieben wird bei dem Datenlesebetrieb in der Halbleiterspeichereinrichtung
der achten Ausführungsform,
da die Anzahl von Bits der gelesenen Daten vorher bekannt ist, die
Anzahl von Bits, die schon gelesen wurden, durch einen Zähler unter
Verwendung des Taktsignals CLK gezählt, welches durch den Chip
(Halbleiterspeichereinrichtung) läuft, und unmittelbar vor dem
endgültigen
Bitschalten die LDBSW-Signalerzeugungsschaltung ein Signal erzeugt,
um den lokalen Datenbusschalter (GDB-LDBSW) umzuschalten; die LDB-GBD-SW-Schaltung nimmt dann
die Logik zwischen dem Schaltsignal und dem RB@N-Signal für jeden
Block, so dass das lokale Datenbusschalten unmittelbar vor dem Schaltzeitpunkt
initialisiert wird. Die achte Ausführungsform verwendet somit
das Verfahren, den Busschaltbetrieb unmittelbar vor dem Schaltzeitpunkt
zu initialisieren, wobei deren Betrieb ist, wie in 39 gezeigt ist. In 40 ist
gezeigt, dass die Zellenmatrizen lediglich auf einer Seite (obere
linke Seite der Figur) des Hauptwortdecoders (MWDEC) 2' angeordnet
sind, wobei man es jedoch schätzen
wird, dass die Zellenmatrizen auch auf dessen beiden Seiten angeordnet
sein können,
und dass die Anordnung in verschiedener Weise modifiziert werden
kann.
-
46 und 47 sind
Diagramme, welche die Betriebszustände der Halbleiterspeichereinrichtung
der achten Ausführungsform,
welche in 40 gezeigt ist, zeigen.
-
Wie
in 46 und 47 gezeigt
ist, ist in der Periode ST3 beispielsweise der Reihenblock RB5 (lokale
Busgruppe 5) aktiv, wobei auf ihn aktuell zugegriffen wird (aktueller
Zustand), während
der Reihenblock RB1 (lokale Busgruppe 1) noch aktiv ist, jedoch
der Zugriff auf ihn beendet ist. Hier kann ein Zugriff auf den RB1
(Reihenblock) im vorherigen Zustand nicht durchgeführt werden,
bis nach dem Wiederherstellen der Zellendaten, Absenken der Wortleitung
(WL) und Vorladen der Bitleitung (BL) im RB1. Außerdem wird im RB1 im vorherigen
Zustand das Bitleitungs-Transfer-Gate angehoben (eingeschaltet) und
der lokale Datenbus (LDB) wird im Zeitpunkt des SSA-Verfahrenschreibens
in einer Ausführungsform, die
später
beschrieben wird, vorgeladen. Der Reihenblock RB6 (lokale Busgruppe
6) ist im nächsten Zustand,
wobei er für
einen Zugriff fertig ist, wobei die Wortleitung beginnt, angehoben
zu werden und der Abtastverstärker
Daten hält,
die darin gespeichert sind. Die anderen Reihenblöcke (RB0, RB2, RB3, RB4 und
RB7) sind inaktiv und im Bereitschaftszustand. Die Reihenblöcke im Bereitschaftszustand sind
zur Auswahl im jeglichen Zeitpunkt bereit. Bei einem Lesebetrieb
wird als Antwort auf das nächste Zustandssignal
und das Schaltsignal der lokale Datenbus im Reihenblock im nächsten Zustand
von dem Vorladezustand gelöst,
unmittelbar bevor das Schalten ausgeführt wird. Die Lesebetriebsschwingungsform
ist die gleiche wie die bei der siebten Ausführungsform (siehe 37) und daher hier nicht gezeigt.
-
48 ist ein Blockschaltungsdiagramm, welches ein
Beispiel des Hauptwortdecoders (MWDEC) 2' in der Halbleiterspeichereinrichtung
als neunte Ausführungsform
zeigt, bei der die vorliegende Erfindung angewandt wird. Der Schaltungsaufbau,
der hier gezeigt ist, ist auf die Halbleiterspeichereinrichtungen
der siebten und achten Ausführungsformen,
die oben beschrieben wurden, anwendbar. Das Bezugszeichen Vpp bezeichnet
einen Heraufzieh-Spannungspegel (Heraufzieh-Spannungsversorgungsleitung).
-
Wie
in 48 sowie in 38 und 44 gezeigt
ist, wird der Hauptwortdecoder 2' als Halteschaltung für die Hauptwortleitungen
(MWL) mit dem RBMW@-Signal von der RBMW-Erzeugungsschaltung 53,
dem RBPRE@-Signal (aktuell dessen komplementäres Signal/RBPRE@) von der
RBPRE-Erzeugungsschaltung 51,
und einer Vordecodieradresse beliefert und gibt ein MW-Signal (RBMW@-Signal)
für die
MWL aus. Das heißt,
in den Halbleiterspeichereinrichtungen der siebten und achten Ausführungsformen
sind Reihenauswahlleitungen für Speicherzellenmatrizen
in einer Eltern-Kind-Struktur (hierarchische Struktur) angeordnet,
wobei die Subwortleitungen (SWL) bei niedrigeren Pegeln als die Hauptwortleitungen
(MWL) angeordnet sind.
-
Der
MWDEC (Hauptwortdecoder) 2' hält den Zustand
der MWL (Hauptwortleitung) an einem dynamischen Knoten; dies erlaubt
die Auswahl irgendeiner Reihenadresse in anderen RBs trotz der Tatsache,
dass das Reihenvordecodiersignal mit anderen RBs (Reihenblöcken) anteilig
genutzt wird. Insbesondere akzeptiert der MWDEC 2' eine Adressenänderung
(Vordecodieradresse) lediglich dann, wenn sowohl das RBMW@- als
auch das /RBPRE@-Signal hoch "H" sind. Nach dem Adressübergang
wird der MWDEC 2' nicht
beeinträchtigt,
sogar, wenn sich die MWL-Vordecodieradresse ändert, um eine MWL in einem
anderen RB anzuheben, solange das RBMW@-Signal auf dem niedrigen
Pegel "L" ist. Die MWL wird
abgesenkt, wenn das /RBPRE-Signal niedrig "L" ist.
-
Bei
der neunten Ausführungsform
wirkt der hohe Pegel "H" der MWL als Spannungsversorgung für den SWDEC
(Subwortdecoder) 2; wenn daher die MWL zurückgesetzt
wird (auf den niedrigen Pegel "L"), beeinträchtigt der
Betrieb des SWDEC 2 nicht die Auswahl der MWL.
-
49 ist ein Blockschaltungsdiagramm, welches ein
Beispiel der Subwort-Vordecodieradress-Latch-Schaltung (RB-spezifische
SW-Vordecodieradress-Latch-Schaltung 55)
in der Halbleiterspeichereinrichtung als neunte Ausführungsform zeigt,
für welche
die vorliegende Erfindung angewandt wird.
-
Wie
schon in Verbindung mit der siebten und achten Ausführungsform
beschrieben verwendet die neunte Ausführungsform ebenfalls das Verfahren, bei
dem die Subwort-Vordecodieradresse (SW-Vordecodieradresse), welche
den RBs gemeinsam ist, durch die SW-Vordecodieradress-Latch-Schaltung 55 für jeden
RB gehalten wird. Es ist natürlich
möglich,
diese zu konfigurieren, um SWLs wie im Fall der MWLs dynamisch zu
halten. Da vier SWLs für
jede ML vorgesehen sind, sind vier Vordecodierleitungen vorgesehen.
-
Wie
in 49 gezeigt ist, weist die SW-Vordecodieradress-Latch-Schaltung 55 Kaskadentransfer-Gates
und einen Latch auf und speichert die SW-Vordecodieradresse durch das RBSW@-Signal (RBSW@,
/RBSW@), welches für
jeden RB erzeugt wird. Die SW-Vordecodieradress-Latch-Schaltung 55 hat
eine Reset-Funktion,
obwohl dies hier nicht gezeigt ist.
-
50 ist ein Diagramm, welches als Konzept eine
hierarchische Busstruktur als zehnte Ausführungsform des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird. Hier ist ein weiteres
Beispiel des Verfahrens gezeigt, bei dem lückenloses Datenlesen unter
Verwendung des PRD-Busverstärkers erreicht
wird, wenn der Datenpfad von einem lokalen Datenbus (LDB) zum anderen
umgeschaltet wird.
-
Bei
der zehnten Ausführungsform
ist eine globale Datenbus-Pegelerfassungs-
und Vorladeschaltung 60 vorgesehen, beispielsweise an der
Position eines jeden der lokalen Busschalter DBSW (DBSWi, DBSWJ,
... DBSWk: 9) bei der sechsten Ausführungsform, welche in 35 gezeigt ist. Vorladesignale (Prei, Prej, ...
Prek) werden an die entsprechenden globalen Datenbuspegelerfassungs- und
Vorladeschaltungen 60 angelegt, um den Vorladebetrieb der
Vorladeschaltung 60 zu steuern.
-
Insbesondere
erfasst bei der zehnten Ausführungsform
jede globale Datenbus-Pegelerfassungs- und Vorladeschaltung 60 die
Spannung auf dem globalen Datenbus (GDB: GBD, /GDB) und liefert
eine Spannung in der Nähe
der Spannung auf dem globalen Datenbus als Vorladepegel zum Datenbus
(LDB5: LDB5, /LDB5), der als nächstes
ausgewählt
wird, um dadurch den Datenbus vorzuladen, bevor er ausgewählt wird.
Dies erlaubt die Verwendung des herkömmlichen PRD-Busverstärkers (des Busverstärkers ohne
Kondensatoren C30, wie beispielsweise in 9 und 10 gezeigt
ist). Der Vorladepegel, der durch die globale Datenbus-Pegelerfassungs-
und Vorladeschaltung 60 geliefert wird, muss nicht notwendigerweise
auf den gleichen Pegel wie der globale Datenbus eingestellt werden,
sondern muss lediglich so auf einen Pegel eingestellt werden, um
den lokalen Datenbus (LDB5) in einer Richtung vorzuladen, welche
die Höhe
der Spannungsänderung
reduziert, welche auftritt, wenn der lokale Datenbus (LDB5), der
als nächstes
ausgewählt
wird, mit dem globalen Datenbus (GDB) verbunden wird. Im letzteren
Fall ist es vorteilhaft, den PRD-Busverstärker zu verwenden, wie den,
der bei der dritten und fünften
Ausführungsform
verwendet wird (siehe 23 und 24 und 28 und 29).
Außerdem
ist bei der zehnten Ausführungsform
die Position der globalen Datenbus-Pegelerfassungs- und Vorladeschaltung 60 nicht
auf die Position beschränkt,
wo jeder lokale Busschalter DBSW vorgesehen ist.
-
51 ist ein Diagramm, welches ein Beispiel von
Betriebsschwingungsformen im Signalübertragungssystem von 50 zeigt.
-
Wie
in 51 gezeigt ist, wird bei der zehnten Ausführungsform,
unmittelbar, bevor das Datenbusschalten auftritt, ein Vorladesignal
(Pre5) mit dem Pegel in der Nähe
von dem des globalen Datenbusses GDB als ein Vorladepegel zum lokalen
Datenbus (LSB5), der zunächst
ausgewählt
wird, geliefert, wodurch die Höhe
der Spannungsänderung
reduziert wird, die auftritt, wenn der LDB5 mit dem GDB verbunden
wird. Der Zeitpunkt zum Vorladen des LDB5 ist nicht auf eine Bitzeit
vor dem Schaltzeitpunkt beschränkt;
das einzige Erfordernis ist das, dass das Vorladen durchgeführt wird,
unmittelbar bevor das lokale Datenbusschalten ausgeführt wird.
-
52 ist ein Schaltungsdiagramm, welches ein Beispiel
des Aufbaus einer Buspegel-Einstellschaltung als elfte Ausführungsform
des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird, und 53 ist ein Diagramm, um den Betrieb der Buspegel-Einstellschaltung
von 52 zu erläutern.
-
Ähnlich wie
die obige Ausführungsform
ist bei der elften Ausführungsform
die Buspegel-Einstellschaltung 61 dazu vorgesehen, die
Höhe der Spannungsänderung
zu reduzieren, die auftritt, wenn der lokale Datenbus (LDB5), der
anschließend
ausgewählt
wird, mit dem globalen Datenbus (GDB) verbunden wird, wie in 52 gezeigt ist. Wie in 53 gezeigt
ist, lädt
die Buspegel-Einstellschaltung 61 den lokalen Datenbus
LDB5 auf einen Pegel in der Nähe
von dem des globalen Datenbusses GDB vor, wobei der Vorladeschalter
(PreSW) in dem Zeitpunkt eingeschaltet wird, unmittelbar bevor das
Schalten auf den lokalen Datenbus LDB5 ausgeführt wird. Hier ist es erforderlich,
dass sowohl der NMOS-Transistor, der mit der Hochpegel-Spannungsversorgungsleitung
(Vii) verbunden ist, als auch der PMOS-Transistor, der mit der Niedrigpegel-Spannungsversorgungsleitung
(Vss) verbunden ist, eine Schwellenwertspannung (Vth) in der Nähe von 0
hat (d. h., eine sehr kleine Schwellenwertspannung).
-
54 ist ein Diagramm, welches ein Beispiel der
hierarchischen Busstruktur zeigt, um das Basiskonzept des lückenlosen
Schreibbetriebs gemäß der vorliegenden
Erfindung zu erläutern,
und 55 ist ein Diagramm, welches
ein Beispiel der Abzweigbusstruktur zeigt, um das Basiskonzept des lückenlosen
Schreibbetriebs gemäß der vorliegenden
Erfindung zu erläutern. 54 und 55 entsprechen
den oben angegebenen 21 bzw. 22, wobei
der PRD-Datenbusverstärker 6 in 21 und 22 hier
als ein Schreibverstärker ausgebildet
ist.
-
In 54 und 55 wird
während
der Periode, wenn Daten in die Einheiten C auf dem gleichen lokalen
Datenbus geschrieben werden, grundsätzlich das Vorladen nicht auf
diesem lokalen Datenbus durchgeführt,
um somit den Hochgeschwindigkeitsschreibbetrieb zu liefern. Hier
sind der globale Datenbus (GDB) und die lokalen Datenbusse (LDBi, LDBj,
... LDBk) als komplementäre
Busse (GDB, /GDB; LDB, /LDB) ausgebildet, und jede Einheit C ist beispielsweise
als Abtastverstärker
ausgebildet, der komplementäre
Eingänge
hat.
-
56 ist ein Blockdiagramm, welches ein Beispiel
der Organisation einer Halbleiterspeichereinrichtung als zwölfte Ausführungsform
des Signalübertragungssystems
zeigt, bei dem die vorliegende Erfindung angewandt wird, welches
ein Beispiel eines Hochgeschwindigkeits-Datenschreibens in einem
dynamischen Speicher mit wahlfreiem Zugriff (DRAM: Halbleiterspeichereinrichtung)
zeigt, wobei ein separates Abtastverstärkerverfahren (SSA) verwendet
wird. Die Organisation selbst ist grundsätzlich die gleiche wie die
bei einem herkömmlichen DRAM.
-
Das,
was die Halbleiterspeichereinrichtung der zwölften Ausführungsform gegenüber herkömmlichen
DRAMs unterscheidet, ist die Steuerschaltung (Steuersignal BLT)
für das
Bitleitungs-Transfer-Gate, welches den Abtastverstärker (S/A:
3) mit der verknüpften
Bitleitung (BL) verbindet. Insbesondere ist bei einem herkömmlichen
DRAM, wenn der Datenschreibbetrieb initialisiert wird, die Wortleitung
(WL) der Zelle, wo Daten zu schreiben sind, schon geöffnet, und
im Abtastverstärker
werden die vorherigen Daten gehalten, welche in der Zelle vor dem
aktuellen Schreibbetrieb gespeichert wurden. Wenn daher die in die
Zelle zu schreibenden Daten die gleichen sind wie die schon geschriebenen
Daten, wird der Schreibbetrieb sofort beendet. Wenn dagegen die
zu schreibenden Daten entgegengesetzt zu den schon geschriebenen
Daten sind, ist dies ein schlechtester Fall eines Schreibbetriebs,
der folglich die Zeit bestimmt, welche für den Schreibbetrieb erforderlich
ist.
-
Wenn
insbesondere die zu schreibenden Daten entgegengesetzt zu den schon
geschriebenen Daten sind, arbeitet der Schreibverstärker (WA),
der mit dem globalen Datenbus (GDB: GDB, /GDB) verbunden ist, um
die Daten, welche im Abtastverstärker (S/A) über den
globalen Datenbus (5), den Datenbusschalter (9)
und den lokalen Datenbus LDB (LDB, /LDB: 4) und über das Spalten-Transfer-Gate
(CL) gespeichert sind, zu invertieren. Danach werden die Potentiale
auf dem Bitleitungspaar (BL, /BL), welches mit dem Abtastverstärker verbunden
ist, ebenfalls invertiert. Wenn hier das lokale Datenbusschalten
nicht durchgeführt
wird, müssen
die Vorladeschaltungen (8 und 7) für den globalen
Datenbus und der lokale Datenbus nicht notwendigerweise vorgesehen
sein.
-
57 bis 62 sind
Diagramme, welche eine Schreibbetriebsequenz in der Halbleiterspeichereinrichtung
von 56 zeigen.
-
Zunächst werden,
wie in 57 gezeigt ist, die Daten aus
jeder Speicherzelle (MC) gelesen, und die Daten, welche von der
MC wiederentwickelt werden, werden bis zu einem bestimmten Grad
durch den verknüpften
Abtastverstärker
(S/A) verstärkt,
wonach das Bitleitungs-Transfer-Gate (BLT) geschlossenen wird, um
den Abtastverstärker
vom Bitleitungspaar (BL, /BL) zu trennen. Hier bedeutet das Verstärken bis
zu einem bestimmten Grad das Verstärken der Daten bis zu einem
Grad, der ausreichend ist, zu verhindern, dass die Daten im S/A
durch den BLT-Schließbetrieb
invertiert werden, und bedeutet, dass das Bitleitungspaar nicht
so breit geöffnet
werden muss, als wenn die Daten in der Speicherzelle wiederherzustellen
sind. Danach wird das Spalten-Transfer-Gate (CL) geöffnet, und
die Daten im Abtastverstärker
werden durch die Aktion des Schreibverstärkers (WA) über den globalen Datenbus (GDB),
den Datenbusschalter (DBSW) und den lokalen Datenbus (LDB) invertiert.
In diesem Zeitpunkt findet, da das Bitleitungspaar nicht mit dem
Abtastverstärker
verbunden ist, eine Hochgeschwindigkeitsinvertierung im Abtastverstärker statt.
-
Weiter
werden die Spalten-Transfer-Gates, welche mit dem gleichen lokalen
Datenbus verbunden sind, nacheinander geöffnet, wie in 58 bis 61 gezeigt
ist, um somit sequentiell Daten vom Schreibverstärker in die jeweiligen Abtastverstärker zu
schreiben. Die Daten können
somit mit einer Geschwindigkeit, beispielsweise zweimal so schnell
wie mit der geschrieben werden, welche durch das herkömmliche
Schreibverfahren erreicht wird. Hier zeigt 58 Datenschreiben
vom Schreibverstärker
WA in den Abtastverstärker
A, 59 zeigt das Datenschreiben vom Schreibverstärker WA
in den Abtastverstärker
B, 60 zeigt das Datenschreiben vom Schreibverstärker WA
in den Abtastverstärker
C, und 61 zeigt das Datenschreiben
vom Schreibverstärker
WA in den Abtastverstärker
D.
-
Danach
werden, wie in 62 gezeigt ist, nachdem die
Daten in die jeweiligen Abtastverstärker geschrieben wurden, die
BLTs geöffnet,
um die Daten in die Abtastverstärker
in die entsprechenden Speicherzellen (MCs) zu schreiben. Wenn der
Datenwiederherstellungsbetrieb für
jede Speicherzelle beendet ist, wird die Wortleitung (WL) abgesenkt,
die Abtastverstärker
werden deaktiviert, und die Bitleitungspaare (BL, BL) werden vorgeladen.
-
Die
Sequenz, welche in 57 bis 62 gezeigt
ist, hat sich mit einem Beispiel befasst, bei dem das Busvorladen
weder vor noch nach dem Schreibbetrieb durchgeführt wird. Wenn das Busvorladen
vor und nach dem Schreibbetrieb durchzuführen ist, werden der Bus (Busse)
(LDB und/oder GDB) durch die LDB-Vorladeschaltung
(7) und/oder die GDB-Vorladeschaltung (8) entweder
während
der Periode (TT1) vorgeladen, wenn Daten von der Speicherzelle in 57 gelesen werden und bis zu einem bestimmten
Grad durch den Abtastverstärker
verstärkt
werden oder der Abtastverstärker
von dem Bitleitungspaar getrennt ist, oder während einer Periode, welche
der Periode TT1 vorhergeht und in einem Bereich der Periode TT1
andauert; oder der Bus (Busse) LDB und/oder GDB werden durch die LDB-Vorladeschaltung
(7) und/oder die GDB-Vorladeschaltung (8) nach
dem Ende der Periode (TT2) vorgeladen, während Daten sequentiell in
die Abtastverstärker
vom Schreibverstärker
geschrieben werden, wie in 58 bis 61 gezeigt
ist.
-
63 ist ein Schaltungsdiagramm, welches ein Beispiel
einer Schaltung zeigt, um die Anstieggeschwindigkeit der Bitleitung
(Bitleitung-Transfer-Gate- Steuerschaltung)
abzusenken, welche bei der Halbleiterspeichereinrichtung von 56 anwendbar ist.
-
Wie
in 63 gezeigt ist, ist diese Schaltung mit einem
Inverter aufgebaut, der aus einem PMOS-Transistor mit einer kleinen
Ansteuerfähigkeit besteht,
und einem NMOS-Transistor mit einer großen Ansteuerfähigkeit,
welche zwischen der Heraufziehspannungs-Versorgungsleitung (Vpp)
und der Niedrigpegel-Spannungsversorgungsleitung
(Vss eingefügt
ist. Die Anstiegsgeschwindigkeit des BLT (Bitleitungs-Transfer-Gate-Steuersignal)
wird somit durch Einfügen
einer Verzögerung
abgesenkt, um zu verhindern, dass die Daten im Abtastverstärker invertiert
werden, wenn Daten vom Abtastverstärker in die Speicherzelle geschrieben
werden. In diesem Beispiel wird die Anstiegsgeschwindigkeit des
BLT unter Verwendung einer Verzögerungsschaltung
abgesenkt. Ein alternatives Verfahren zum Vermeiden der Invertierung
der Abtastverstärkerdaten
besteht darin, zu bewirken, dass der BLT in zwei oder drei Stufen ansteigt.
-
64 ist ein Schaltungsdiagramm, welches ein Beispiel
einer Schaltung zeigt, um zu veranlassen, dass die Bitleitung stufenartig
ansteigt (Bitleitungs-Transfer-Gate-Steuerschaltung),
welche bei der Halbleiterspeichereinrichtung von 56 anwendbar ist. In diesem Beispiel wird veranlasst,
dass das BLT in zwei Stufen ansteigt. 65 ist
ein Diagramm, welches Signalpegel zeigt, welche in der Schaltung
von 64 verwendet werden.
-
Wie
in 64 gezeigt ist, weist diese Schaltung einen ersten
PMOS-Transistor
auf, der mit der Hochziehspannungsversorgungsleitung (Vpp) verbunden
ist, einen zweiten PMOS-Transistor, der mit der Hochpegel-Spannungsversorgungsleitung
(Vcc) verbunden ist, und einen NMOS-Transistor, der mit der Niedrigpegel-Spannungsversorgungsleitung (Vss)
verbunden ist.
-
Der
erste PMOS-Transistor wird an seinem Gate mit einem Steuersignal
BLTp1 beliefert, der zweite PMOS-Transistor wird an seinem Gate
mit einem Steuersignal BLTp2 beliefert, und der NMOS-Transistor
wird an seinem Gate mit einem Steuersignal BLTn beliefert. Die Schwingungsformen dieser
Steuersignale BLTp1, BLTp2 und BLTn sind so, wie in 65 gezeigt ist. Mit diesen Steuersignalen wird
veranlasst, dass das Bitleitungs-Transfer-Gate-Steuersignal (BLT)
in zwei Stufen ansteigt. Dies dient außerdem dazu, zu verhindern,
dass Daten im Abtastverstärker
invertiert werden, wenn Daten vom Abtastverstärker in die Speicherzelle geschrieben
werden.
-
66 ist ein Schaltungsdiagramm, welches ein weiteres
Beispiel der Schaltung zeigt, um zu bewirken, dass die Bitleitung
stufenartig ansteigt (Bitleitungs-Transfer-Gate-Steuerschaltung), welches
bei der Halbleiterspeichereinrichtung von 56 anwendbar
ist. In diesem Fall wird veranlasst, dass das BLT in drei Stufen
ansteigt.
-
Wie
man aus dem Vergleich zwischen 66 und 64 ersehen
kann, wird bei dieser Schaltung ein dritter PMOS-Transistor zwischen
dem zweiten PMOS-Transistor
und dem NMOS-Transistor in der Schaltung von 64 hinzugefügt, und
es wird eine Zwischenspannung (Vii/2) an die Source des dritten
PMOS-Transistors und ein Steuersignal BLTp3 an dessen Gate angelegt.
Mit dieser Anordnung steigt das BLT in drei Stufen an, wodurch es
ermöglicht
wird, zu verhindern, dass die Daten im Abtastverstärker invertiert
werden, wenn Daten vom Abtastverstärker in die Speicherzelle geschrieben
werden. Das Steuersignal BLTp3 kann dadurch verwirklicht werden,
dass ein Intervall zwischen dem Abfallen des Steuersignals BLTn
und dem Abfallen des Steuersignals BLTp2 in 65 vorgesehen
wird, und dadurch, dass das Steuersignal BLTp3 auf "L" während
dieses Intervalls eingestellt wird.
-
67A, 67B und 67C zeigen, wie die Bitleitung gemäß den Schaltungen
von 63, 64 bzw. 66 ansteigt.
-
Wie
in 67A gezeigt ist, steigt das
BLT-Signal (Bitleitungs-Transfer-Gate-Steuersignal)
von der Schaltung von 63 langsam aufgrund der Wirkung
des PMOS-Transistors mit kleiner Ansteuerfähigkeit an, und verhindert
somit, dass die Abtastverstärkerdaten
invertiert werden.
-
Wie
in 67B gezeigt ist, steigt das
BLT-Signal von der Schaltung von 64 in
zwei Stufen an, und, wie in 67C gezeigt
ist, steigt das BLT-Signal von der Schaltung von 66 in drei Stufen an, um die Umkehrung der Abtastverstärkerdaten
zu verhindern.
-
In
jeder der obigen Schaltungen wird bewirkt, dass das BLT-Signal nicht
langsam abfällt
oder in einer stufenartigen Weise fällt, da es vorteilhaft ist,
das BLT so schnell wie möglich
abzusenken. Wenn weiter Daten sequentiell in die Abtastverstärker geschrieben
werden, welche mit dem gleichen lokalen Datenbus verbunden sind,
wird kein Busvorladen wie bei Leseoperationen durchgeführt. Das
heißt,
durch Beseitigen von Busvorladeperioden kann das Intervall zwischen
Schreibzeiten abgekürzt
werden, wodurch schnellerer Schreibbetrieb erreicht wird.
-
68 ist ein Schwingungsformdiagramm, welches ein
Beispiel des Schreibbetriebs in der Halbleiterspeichereinrichtung
von 56 zeigt. Das hier gezeigte
Beispiel führt
den Schreibbetrieb mit einer Geschwindigkeit von 400 Mbps aus. Das
heißt,
die anschließend
beschriebene zwölfte
Ausführungsform
erreicht einen Schreibbetrieb, der schneller ist als das zweifache
verglichen mit dem herkömmlichen Verfahren.
-
Stetiges
Schreiben, beispielsweise in vier Abtastverstärker (beispielsweise S/A-A
bis S/AD, die in 58 bis 62 gezeigt
sind, welche mit dem gleichen lokalen Datenbus (LDB, /LDB) verbunden sind,
wird durchgeführt,
wie in 68 gezeigt ist. Zunächst steigt
die Wortleitung WL auf den hohen Pegel "H",
und die Daten werden von den jeweiligen Speicherzellen (Zelle-A
bis Zelle-D) gelesen und bis zu einem bestimmten Grad durch die
entsprechenden Abtastverstärker
(S/A-A bis S/A-D) verstärkt.
Im Beispiel von 68 werden die Daten "1", "0", "1" und "0" vorher
in den Speicherzellen Zelle-A, Zell-B, Zelle-C bzw. Zelle-D gespeichert.
Folglich sind die Abtastverstärkerknoten
SAin-A, /SAin-B, SAin-C und /SAin-D (Bitleitungen BL-A, (BL-B, BL-C
und BLD) auf dem hohen Pegel "H", und die Abtastverstärkerknoten
/SAin-A, SAin-B, /SAin-C und SAin-D Bitleitungen /BL-A, BL-B, /BL-C
und BL-D) sind auf dem niedrigen Pegel "L".
-
Danach
wird das Bitleitungs-Transfer-Gate-Steuersignal auf den niedrigen
Pegel "L" in der Nähe der jeweiligen
Bit-Transfer-Gates eingestellt, wodurch die jeweiligen Bitleitungspaare
(BL-A, /BL-A; BL-B, /BL-B; BL-C, /BL-C und BL-D, /BLD) von ihren
verknüpften
Abtastverstärkern
(S/A-A; S/A-B; S/A-C und S/A-D getrennt werden.
-
Danach
werden die Daten, welche in die jeweiligen Speicherzellen (Zelle-A
bis Zell-D) zu schreiben sind, zum lokalen Datenbus (LDB, /LDB)
geliefert, und durch sequentielles Öffnen der Spalten-Transfer-Gates
(CL-A bis CL-D) werden die Daten in die jeweiligen Abtastverstärker (S/A-A
bis S/A-D) geschrieben. Im Beispiel von 68 sind
die Daten, die zu schreiben sind, "0", "1", "0" und "1", was das Invertieren (Umschreiben)
aller gespeicherten Daten erfordert.
-
Zunächst werden
durch Einstellen des Spalten-Transfer-Gate-Steuersignals CL-A auf
den hohen Pegel "H" die Daten ("1") im Abtastverstärker S/A-A in Daten "0" invertiert (siehe 58), und anschließend werden durch Einstellen
des Spalten-Transfer-Gate-Steuersignals
CL-B auf den hohen Pegel "H" die Daten ("0") im Abtastverstärker S/A-B in Daten "1" invertiert (siehe 59); weiter werden durch Einstellen des Spalten-Transfer-Gate-Steuersignals CL-C
auf den hohen Pegel "H" die Daten ("1") im Abtastverstärker S/A-C in die Daten "0" invertiert (siehe 60), und schließlich werden durch Einstellen
des Spalten-Transfer-Gate-Steuersignals CL-D auf den hohen Pegel "H" die Daten ("0")
im Abtastverstärker S/A-D
in die Daten "1" invertiert (siehe 61). Da in diesem Zeitpunkt die Abtastverstärker (S/A-A
bis S/A-D) nicht
mit den jeweiligen Bitleitungspaaren (BL-A, /BL-A; BL-B, /BL-B;
BL-C, /BL-C; und BL-D, /BL-D) verbunden sind, kann eine Datenumkehr
in jedem Abtastverstärker
mit hoher Geschwindigkeit durchgeführt werden.
-
Danach
wird das Bitleitungs-Transfer-Gate-Steuersignal BLT auf den hohen
Pegel "H" eingestellt, um
die jeweiligen Bitleitungs-Transfer-Gates zu öffnen, womit somit die Daten
in den Abtastverstärkern
(S/A-A bis S/A-D) in die jeweiligen Speicherzellen Zelle-A bis Zelle-D
geschrieben werden (siehe 62).
Das heißt,
durch Einstellen der Bitleitungen BL-A, /BL-B, BL-C und /BL-D auf
den niedrigen Pegel "L" und der Bitleitungen
BL-A, BL-B, BL-C und BL-D auf den hohen Pegel "H" werden
die Daten in den jeweiligen Speicherzellen umgeschrieben, und die
Wortleitung WL wird dann auf den niedrigen Pegel "L" abgesenkt. Im Beispiel von 68 werden Bereitstellungen getroffen, das BL-Vorladesignal
auf den hohen Pegel "H" einzustellen, bevor
und nachdem die Wortleitung auf den hohen Pegel "H" angehoben
ist, um jedes Bitleitungspaar BL, /BL) vorzuladen.
-
Die
Anzahl der Bits für
fortlaufendes Schreiben muss nicht auf vier beschränkt sein;
bevorzugt kann die Anzahl von Bits auf 8 oder sogar beispielsweise
auf 16 vergrößert werden.
-
69 ist ein Diagramm, um die Beziehung zwischen
den Abtastverstärker-Transistoren
und den Spalten-Transfer-Gate-Transistoren zu erläutern, welche
für die
Halbleiterspeichereinrichtung von 56 anwendbar
sind.
-
Wie
in 69 gezeigt ist, werden als Spalten-Transfer-Gate
zum Steuern der Verbindung mit den komplementären lokalen Datenbussen (LDB, /LDB)
zwei N-Kanal-MOS-Transistoren (NMOS-Transistoren)
für jeden
Abtastverstärker (S/A:
3) verwendet, und das Verhältnis
zwischen den PMOS-Transistoren des Abtastverstärkers (S/A) und den NMOS-Transistoren
des Spalten-Transfer-Gates wird klein ausgebildet, wodurch es für den Abtastverstärker leichter
gemacht wird, auf die Seite der niedrigeren Spannung der komplementären Busse
gezogen zu werden. Im oben beschriebenen Beispiel der zwölften Ausführungsform
wird kein Vorladen weder vor noch nach dem Datenschreibbetrieb durchgeführt.
-
70 ist ein Diagramm, um ein Beispiel des Betriebs
der Halbleiterspeichereinrichtung als dreizehnte Ausführungsform
des Signalübertragungssystems
zu erläutern,
für welche
die vorliegende Erfindung angewandt wird.
-
Wie
in 70 gezeigt ist, ist die dreizehnte Ausführungsform
im Wesentlichen die gleiche wie die obige zwölfte Ausführungsform, mit der Ausnahme, dass,
wenn fortlaufendes Schreiben in die Abtastverstärker, welche mit dem gleichen
lokalen Datenbus (LDB, /LDB) verbunden sind, durchgeführt wird,
ein Vorladen auf dem lokalen Datenbus wie bei herkömmlichen
DRAMs durchgeführt
wird. Der Schreibbetrieb daher langsamer als bei der obigen zwölften Ausführungsform,
wobei die Schreibgeschwindigkeit trotzdem ungefähr 1,5-Mal so groß ist wie
die bei herkömmlichen
DRAMs.
-
71 ist ein Diagramm, um ein Beispiel des Betriebs
einer Halbleiterspeichereinrichtung als vierzehnte Ausführungsform
des Signalübertragungssystems
zu erläutern,
für welches
die vorliegende Erfindung angewandt wird.
-
Wie
man aus dem Vergleich zwischen 71 und 68 ersehen
kann, wird bei der vierzehnten Ausführungsform der lokale Datenbus
(LDB, /LDB) durch das LDB-Vorladesignal vorgeladen, vor und nachdem
Schreibdaten zu den Abtastverstärkern
(SA-A bis DA-D) über
den lokalen Datenbus (LDB, /LDB) geliefert werden. Das heißt, der
lokale Datenbus (LDB, /LDB) wird vorgeladen, bevor Daten in den
ersten Abtastverstärker
(S/A-A) geschrieben werden und nachdem Daten in den letzten Abtastverstärker (S/A-D)
geschrieben wurden.
-
Die
vierzehnte Ausführungsform
verwendet den Schreibverstärker
(WA: 10), der vorher in 33 gezeigt
wurde, und reduziert den Hochpegel "H" des lokalen
Datenbusses (LDB). Das heißt,
wie aus der Schwingungsform des LDB ersichtlich ist, gilt, um so niedriger
der Hochpegel "H" des lokalen Datenbusses
(LDB) ist, um so schneller wird dieser auf den niedrigen Pegel "L" angesteuert und um so länger die Niedrigpegel-Periode "L" ist. In diesem Fall kann ein größerer Arbeitsspielraum
für die
gleiche Betriebsgeschwindigkeit erlangt werden. Anders ausgedrückt kann
die Länge
der Zeit, wo der Bus bei dem niedrigen Pegel "L" gehalten
werden muss, auf beispielsweise ungefähr die gleiche Länge reduziert
werden, wie die, die in der LDB-Schwingungsform
in 68 gezeigt ist; daher kann die Betriebsfrequenz
für den höheren Geschwindigkeitsbetrieb
weiter gesteigert werden.
-
72 ist ein Blockdiagramm, welches ein Beispiel
der Organisation einer Halbleiterspeichereinrichtung als fünfzehnte
Ausführungsform
des Signalübertragungssystems
zeigt, für
welche die vorliegende Erfindung angewandt wird.
-
Die
Halbleiterspeichereinrichtung der fünfzehnten Ausführungsform,
welche in 72 gezeigt ist, weist wie die
achte Ausführungsform,
welche in 40 gezeigt ist, acht Reihenblöcke (RB: RB0–RB7) auf,
und ist ausgebildet, einen lückenlosen
Schreibbetrieb zu erzielen. Der Grundsatzaufbau ist der gleiche
wie der der achten Ausführungsform, wie
in 40 gezeigt ist, und eine ausführliche Erläuterung der internen Organisation,
der Signalerzeugungsschaltung usw. wird hier nicht angegeben. Der Unterschied
zwischen der fünfzehnten
Ausführungsform
und der achten Ausführungsform
ist der, dass der Schreibverstärker
(WA) 10 anstelle des PRD-Busverstärkers (8) vorgesehen
ist, der bei der achten Ausführungsform
verwendet wird. Die Schreibbetriebssequenz ist ebenfalls die gleiche
wie der achten Ausführungsform.
-
Das
heißt,
wie bei der achten Ausführungsform
verwendet die fünfzehnte
Ausführungsform ebenfalls
die vier Reihenblockzustände
(RB-Zustände)
(aktueller Zustand, vorheriger Zustand, nächster Zustand und Bereitschaftszustand).
Es sollte jedoch angemerkt sein, dass grundsätzliche der gleiche Betrieb
möglich
ist, wenn die Anzahl an Zuständen
größer ist
als vier oder kleiner ist als vier. Dies gilt auch für einen
lückenlosen
Lesebetrieb (achte Ausführungsform).
Die Erläuterung
jedes Zustands die gleiche wie die, welche bei der achten Ausführungsform angegeben
wurde, und wird daher hier nicht wiederholt, mit der Ausnahme, anzumerken,
dass die wichtigen Zustande beim lückenlosen Schreibbetrieb der aktuelle
Zustand und der vorherige Zustand sind.
-
Bei
der fünfzehnten
Ausführungsform
muss, wenn das Umschalten von einem lokalen Datenbus (LDB) zum nächsten vorgenommen
wird, der nächste
LDB nicht vorher vorgeladen werden; anstelle davon wird der LDB
(lokale Datenbus), der inaktiviert wurde, schnell aufgeladen, wenn
der Schreibbetrieb auf dem gleichen LDB beendet ist und das Laden
für den
nächsten
LDB ausgeführt
wird, oder unmittelbar vor und nach diesem Zeitpunkt, d. h., am
Ende des aktuellen Zustands. Dies dient dazu, fehlerhaftes Schreiben
in den inaktivierten Reihenblock zu verhindern, wenn das Spaltenauswahlsignal
unter den mehreren Reihenblöcken
anteilig genutzt wird.
-
Durch
Einstellen dieses LDB-Vorladepegels auf einen höheren Pegel wird es außerdem möglich, zu
verhindern, dass fehlerhaftes Schreiben ausgeführt wird, wenn irgendein anderes
Spalten-Gate geöffnet
wird, um einen Abtastverstärker
in einem anderen Reihenblock auszuwählen, während der inaktivierte Reihenblock
im vorherigen Zustand ist und dessen Wortleitung noch offen ist.
Das heißt,
ein höherer
LDB-Vorladepegel dient dazu, zu verhindern, dass die Daten auf der
Bitleitung (BL) in Richtung auf den unteren Pegel "L" gezogen werden, da grundsätzlich der
Schreibbetrieb durch ein Spaltenauswahl-Gate mit einem Übergang
vom hohen Pegel "H" in den niedrigen
Pegel "L" begleitet wird.
Folglich ist es für
den Schreibetrieb besonders vorteilhaft, den Vorladepegel gleich
der internen Versorgungsspannung (Vii) einzustellen.
-
Das
Zugreifen auf den Reihenblock im vorherigen Zustand wird verhindert,
solange dieser im vorherigen Zustand gehalten wird. Im Reihenblock des
vorherigen Zustands wird das BLT (Bitleitungs-Transfer-Gate-Steuersignal),
welche vor dem Initialisieren des Schreibbetriebs abgesenkt wurde, angehoben,
die Daten werden in der Speicherzelle wiederhergestellt, die Wortleitung
(WL) wird abgesenkt und der Abtastverstärker wird deaktiviert und die
Bitleitung wird vorgeladen.
-
Die
Betriebszustände
der Halbleiterspeichereinrichtung der fünfzehnten Ausführungsform
sind die gleichen wie die der Halbleiterspeichereinrichtung der
achten Ausführungsform,
welche in 46 und 47 gezeigt
ist, und die Erläuterung
dafür wird
hier nicht wiederholt.
-
73 und 74 sind
Diagramme, welche ein Beispiel des Schreibbetriebs bei der Halbleiterspeichereinrichtung
der fünfzehnten
Ausführungsform
zeigen, die in 72 gezeigt ist. Der Schreibbetrieb,
der in 73 und 74 gezeigt
ist, entspricht dem, der in 71 gezeigt
ist. 73 zeigt das Schreiben von
vier Bits an Daten in den Reihenblock RB5, und 74 zeigt das Schreiben von vier Bits an Daten
in den Reihenblock RB1.
-
Zunächst werden,
wie in 73 gezeigt ist, in den Reihenblock
RB5 Daten fortlaufend (in einer nichtunterbrochenen und lückenlosen
Weise) in die vier Speicherzellen geschrieben, d. h., die Speicherzelle-A
bis Speicher-D, durch die vier Abtastverstärker, welche mit dem lokalen
Bus (LDB, /LDB) verbunden sind, wie im Fall von 71 (68); wie weiter in 74 gezeigt ist, werden in den Reihenblock RB1
Daten in lückenloser
Weise in die vier Speicherzellen, die Speicherzelle-A' bis zur Speicherzelle-D', durch die vier
Abtastverstärker
geschrieben, welche mit dem lokalen Datenbus (LDB, /LDB) verbunden sind,
wie im Fall von 71 (68).
Durch Wiederholen von diesem Betrieb wird fortlaufendes Datenschreiben
sequentiell durchgeführt.
Hier ist die Anzahl von Bits von Daten, die fortlaufend geschrieben werden,
nicht auf vier beschränkt,
wie oben angemerkt wurde.
-
75 ist ein Blockdiagramm, welches ein Beispiel
der Organisation einer Halbleiterspeichereinrichtung zeigt, als
sechzehnte Ausführungsform des
Signalübertragungssystems,
für welche
die vorliegende Erfindung angewandt wird. Diese Ausführungsform
ist eine Kombination der achten Ausführungsform, welche in 40 gezeigt ist, und der fünfzehnten Ausführungsform,
welche in 72 gezeigt ist. Das heißt, die
Halbleiterspeichereinrichtung der sechzehnten Ausführungsform
weist sowohl den PRD-Busverstärker 6 als
auch den Schreibverstärker 10 auf,
um lückenlose
Lese- und Schreiboperationen durchzuführen. Wie bei der achten und
fünfzehnten Ausführungsform
verwendet die sechzehnte Ausführungsform
die vier Reihenblockzustände
(RB-Zustände)
(aktueller Zustand, vorheriger Zustand, nächster Zustand und Bereitschaftszustand).
-
Wie
in 75 gezeigt ist, weist die Halbleiterspeichereinrichtung
der sechzehnten Ausführungsform
acht Reihenblöcke
(RB: RB0–RB7)
auf, und unter Verwendung des PRD-Verfahrens und durch Variieren
der Kapazität
innerhalb der PRD-Komparatoren erreicht sie bei der achten (neunten)
Ausführungsform
lückenloses
Datenlesen, sogar wenn das Umschalten von einem Reihenblock zum
anderen ausgeführt
wird. Für
den Schreibbetrieb wird das Verfahren der fünfzehnten Ausführungsform
verwendet, um lückenloses
Datenschreiben zu erreichen. Die Betriebszustände der Halbleiterspeichereinrichtung
der sechzehnten Ausführungsform
sind die gleichen wie die der Halbleiterspeichereinrichtung der
achten Ausführungsform, und
daher wird eine Erläuterung
dafür nicht
hier wiederholt. Bei der sechzehnten Ausführungsform wird das Vorladen
des lokalen Datenbusses ebenfalls nicht durchgeführt, während ständiges Lesen auf dem gleichen
lokalen Datenbus fortschreitet.
-
76 ist ein Schaltungsdiagramm, welches ein Beispiel
einer Spaltenauswahl-Signalerzeugungsschaltung in einer Halbleiterspeichereinrichtung
als siebzehnte Ausführungsform
des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird.
-
Wie
in 76 gezeigt wird bei der siebzehnten Ausführungsform,
um die Impulslänge
des Spaltenauswahlsignals (CL) zu verändern, die Verzögerungszeit durch
das Lesesignal (RE) und das Schreibsignal (WE) gesteuert, wodurch
die Impulsdauer des Spaltenauswahlsignals CL gesteuert wird. Insbesondere
wird für
das Datenlesen die Impulsdauer des Spaltenauswahlsignals CL kürzer gemacht
als die für
das Datenschreiben, da der Lesebetrieb unter Verwendung der PRD-Verfahrens
grundsätzlich
schneller ist als der Schreibbetrieb, und daher in der Lage ist,
mit kürzeren
Impulsen durchgeführt
werden zu können.
Wenn die Impulsdauer (Länge)
des Spaltenauswahlsignals CL kürzer
gemacht wird, dient es dazu, den zeitlichen Ablauf des Betriebs
leichter auszuführen
und außerdem
zu verhindern, dass fehlerhaftes Schreiben durch den Lesebetrieb
verursacht wird. Dies wiederum bedeutet, dass die Impulsdauer des
Spaltenauswahlsignals CL länger
für das
Datenschreiben gemacht wird, da der Datenschreibbetrieb grundsätzlich langsamer
ist als der Datenlesebetrieb des PRD-Verfahrens.
-
77 ist ein Diagramm, welches lokale Datenbus-Vorladepegel
in einer Halbleiterspeichereinrichtung als achtzehnte Ausführungsform
des Signalübertragungssystems
zeigt, für
welches die vorliegende Erfindung angewandt wird.
-
Bei
der achtzehnten Ausführungsform,
welche in 77 gezeigt ist, wird der Vorladepegel
am Ende des nächsten
Zustands bei einem Lesebetrieb (Lesevorladepegel) gegenüber dem
Vorladepegel des lokalen Datenbusses am Ende des Datenschreibens
in einem Schreibbetrieb (Schreibvorladepegel) verschieden gemacht;
die Vorladepegel werden somit auf optimale Werte für den entsprechenden
Betrieb eingestellt.
-
Das
heißt,
wie in 77 gezeigt ist, wird der Schreibvorladepegel
des lokalen Datenbusses (LDB) auf einen höheren Wert (höher als
Vii/2) eingestellt, und der Lesevorladepegel wird auf eine Zwischenspannung
(beispielsweise Vii/2) eingestellt. Das Einstellen des Schreibvorladepegels
auf einen höheren Wert
dient dazu, es zu erschweren, dass die Daten, welche schon in den
Reihenblock (RB1) im vorherigen Zustand geschrieben wurden, zerstört zu werden,
wenn ein Zugriff zu einem anderen Reihenblock (RB5) getätigt wird
(der im aktuellen Zustand ist), während der Reihenblock (RB1)
im vorherigen Zustand ist. Natürlich
kann der LDB-Vorladepegel
auf den gleichen Wert für
sowohl Lese- als auch Schreiboperationen eingestellt werden.
-
Die
verschiedenen Ausführungsformen,
die insoweit beschrieben wurden, haben sich hauptsächlich mit
Anwendungen auf Halbleiterspeichereinrichtungen (DRAMs) befasst,
wobei man es jedoch schätzen
wird, dass das Signalübertragungssystem der
vorliegenden Erfindung weder auf die Anwendung von DRAMs begrenzt
ist, noch dass das Signalübertragungssystem
auf die Datenbusse in DRAMs beschränkt ist.
-
Wie
oben ausführlich
beschrieben wurde, ist gemäß der vorliegenden
Erfindung nicht nur ein fortlaufendes lückenloses Spaltenlesen ermöglicht,
sondern sowohl Lese- als auch Schreiboperationen werden schneller
gemacht, wodurch somit die Gesamtgeschwindigkeit von Halbleiterspeichereinrichtungen verbessert
wird.
-
Es
können
viele andere Ausführungsformen der
vorliegenden Erfindung ausgebildet werden, ohne den Rahmen der vorliegenden
Erfindung zu verlassen, wobei verstanden sein sollte, dass die vorliegende
Erfindung nicht auf die speziellen Ausführungsformen beschränkt ist,
welche bei dieser Anmeldung beschrieben wurde, mit Ausnahme, wie
diese in den angehängten
Patentansprüchen
definiert ist.