JPH11149777A - 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置 - Google Patents

信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置

Info

Publication number
JPH11149777A
JPH11149777A JP9318572A JP31857297A JPH11149777A JP H11149777 A JPH11149777 A JP H11149777A JP 9318572 A JP9318572 A JP 9318572A JP 31857297 A JP31857297 A JP 31857297A JP H11149777 A JPH11149777 A JP H11149777A
Authority
JP
Japan
Prior art keywords
data
bus
data bus
semiconductor memory
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9318572A
Other languages
English (en)
Other versions
JP4197755B2 (ja
Inventor
Yoshihisa Saito
美寿 齋藤
Junji Ogawa
淳二 小川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP31857297A priority Critical patent/JP4197755B2/ja
Priority to TW087106020A priority patent/TW396307B/zh
Priority to US09/062,586 priority patent/US6185256B1/en
Priority to EP03013950A priority patent/EP1351249A3/en
Priority to EP98107272A priority patent/EP0918333B8/en
Priority to DE69841228T priority patent/DE69841228D1/de
Priority to EP07006586A priority patent/EP1798731B1/en
Priority to EP03013949A priority patent/EP1351248B1/en
Priority to DE69841224T priority patent/DE69841224D1/de
Priority to EP04009896A priority patent/EP1450374B1/en
Priority to DE69838776T priority patent/DE69838776T2/de
Priority to DE69841225T priority patent/DE69841225D1/de
Priority to KR1019980017365A priority patent/KR100305549B1/ko
Publication of JPH11149777A publication Critical patent/JPH11149777A/ja
Priority to US09/714,285 priority patent/US7154797B1/en
Priority to US11/604,807 priority patent/US7505532B2/en
Application granted granted Critical
Publication of JP4197755B2 publication Critical patent/JP4197755B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03878—Line equalisers; line build-out devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/229—Timing of a write operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Amplifiers (AREA)
  • Dc Digital Transmission (AREA)

Abstract

(57)【要約】 【課題】 ＰＲＤ方式のデータバスアンプを使用して
も、ローカルデータバスの切り替わり等において間断の
無い読み出し動作は困難であり、また、書き込み動作の
高速化についても解決すべき課題があった。 【解決手段】 信号伝送路は枝分かれまたは階層化によ
り切り替え可能な複数系統の信号伝送路により構成さ
れ、複数系統の各信号伝送路にはそれぞれデータを読み
出すべき対象ユニットが接続され、且つ、該信号伝送路
には符号間干渉成分を取り除く回路を有する読み出し回
路が接続され、前記符号間干渉成分を取り除く回路は、
前記複数系統の信号伝送路が切り替えられる際に受ける
ノイズを低減し、符号間干渉除去動作を円滑化して間段
無くデータの伝送を継続するように構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は信号伝送システム、
該信号伝送システムのレシーバ回路、および、該信号伝
送システムが適用される半導体記憶装置に関し、特に、
ＰＲＤ（PartialResponse Detection）方式を適用した
信号伝送システム、該信号伝送システムのレシーバ回
路、および、該信号伝送システムが適用される半導体記
憶装置に関する。
【０００２】近年、半導体技術の進歩に伴って、プロセ
ッサ（ＭＰＵ：Micro Processor Unit）のスピードは飛
躍的に高速化してきた。また、ＤＲＡＭ（Dynamic Rand
om Access Memory) に代表される半導体記憶装置（メモ
リ）もある程度は高速化しているが、プロセッサの速度
の向上に比べればその差は広がる一方である。従って、
このままでは、プロセッサのスピードが向上してもシス
テム全体のスピードは一向にあがらないという事態を招
き、情報産業の停滞につながる可能性も出て来ている。
そこで、半導体記憶装置の高速化、特に、半導体記憶装
置におけるデータ伝送の高速化が要望されている。
【０００３】
【従来の技術】従来、ＤＲＡＭ（半導体記憶装置）およ
びプロセッサの性能は、時代と共に大きく向上して来
た。すなわち、プロセッサは速度の面での性能向上が著
しかったのに対し、ＤＲＡＭは主として容量増加の面で
の性能向上が著しかった。しかしながら、ＤＲＡＭにお
ける動作速度の向上は、容量の増加ほど大きなものでは
なく、その結果、ＤＲＡＭとプロセッサとの間の速度ギ
ャップが大きくなり、近年はこの速度ギャップがシステ
ム（コンピュータ）の性能向上の妨げになりつつある。
また、チップの大型化に伴って、１つのＬＳＩチップ
（半導体記憶装置）内の素子や構成回路間の信号伝送速
度も、チップの性能を制限する大きな要因となって来て
いる。
【０００４】図１は従来の半導体記憶装置（プリチャー
ジ動作が必要な半導体記憶装置）の一例を模式的に示す
ブロック図である。図１において、参照符号１はメモリ
セルアレイ，２はワードデコーダ（ワードデコーダ
列），３はセンスアンプ（センスアンプ列），４はロー
カルデータバス，５はグローバルデータバス，１０６は
データバスアンプ，７はローカルデータバス・プリチャ
ージ回路，８はグローバルデータバス・プリチャージ回
路，９はローカルバススイッチ，そして，１０はライト
アンプを示している。
【０００５】図１に示されるように、従来の半導体記憶
装置（ＤＲＡＭのメモリセルアレイ部）は、複数のメモ
リセルアレイ１、ワードデコーダ（ワードデコーダ列）
２、センスアンプ（センスアンプ列）３、ローカルデー
タバス４、および、グローバルデータバス５を備えてい
る。さらに、従来の半導体記憶装置は、データ読み出し
時にグローバルデータバス５のデータを増幅するデータ
バスアンプ１０６、ローカルデータバス４をプリチャー
ジするローカルデータバス・プリチャージ回路７、グロ
ーバルデータバス５をプリチャージするグローバルデー
タバス・プリチャージ回路８、グローバルデータバス
（ＧＤＢ，／ＧＤＢ）５とローカルデータバス（ＬＤ
Ｂ，／ＬＤＢ）４との接続を制御するローカルバススイ
ッチ９、および、メモリセルへデータを書き込むための
ライトアンプ１０を備えている。
【０００６】図２は図１の半導体記憶装置におけるセン
スアンプ３の一例を示す回路図である。図２に示される
ように、センスアンプ３は、ラッチ型センスアンプ部３
１、カラムトランスファーゲート３２、ビット線ショー
トプリチャージ回路３３、および、ビット線トランスフ
ァーゲート３４を備えて構成されている。ここで、参照
符号ＢＬ，／ＢＬは相補のビット線、ＬＤＢ，／ＬＤＢ
は相補のローカルデータバス、そして、ＣＬはカラム選
択線を示している。
【０００７】図３は図１の半導体記憶装置におけるデー
タバスアンプの一例を示す回路図であり、また、図４は
図１の半導体記憶装置におけるデータバスショートプリ
チャージ回路（グローバルデータバス・プリチャージ回
路８，ローカルデータバス・プリチャージ回路７）の一
例を示す回路図である。図３および図４に示されるよう
に、データバスアンプ１０６およびグローバルデータバ
ス・プリチャージ回路８（ローカルデータバス・プリチ
ャージ回路７）は、それぞれ複数のＰチャネル型ＭＯＳ
トランジスタ（ＰＭＯＳトランジスタ）およびＮチャネ
ル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）によ
り構成されている。ここで、参照符号ＤＢ，／ＤＢは相
補のデータバス（相補のグローバルデータバスＧＤＢ，
／ＧＤＢ、または、相補のローカルデータバスＬＤＢ，
／ＬＤＢ）、ＰＲＥ，／ＰＲＥは相補のプリチャージ制
御信号、Ｖprはプリチャージ用基準電圧、そして、ＥＳ
はイネーブル信号を示している。また、参照符号Ｖiiは
高電位電源電圧（Ｖcc）を示し、また、Ｖssは低電位電
源電圧を示している。
【０００８】図５は図１の半導体記憶装置におけるデー
タの読み出しシーケンスの一例を説明するための波形図
である。ここで、図５では、データバスアンプ１０６が
ディスエーブルのときには、出力が高レベル“Ｈ”（デ
ータ『１』）になる場合を示している。なお、バースト
読み出しとは、一つのワード線につながっているメモリ
セルのデータを続けて読み出すもので、例えば、シンク
ロナスＤＲＡＭ（ＳＤＲＡＭ）に採用されている読み出
し方式である。
【０００９】図５に示されるように、従来の半導体記憶
装置におけるデータのバースト読み出し処理において、
例えば、半導体記憶装置が相補のデータバスＤＢ，／Ｄ
Ｂおよび相補のビット線ＢＬ，／ＢＬ（ＢＬ０，／ＢＬ
０〜ＢＬ３，／ＢＬ３）を備えて構成される場合、ま
ず、ビット線ＢＬ，／ＢＬおよびデータバスＤＢ，／Ｄ
Ｂを所定のプリチャージ期間（Ｔpr）だけ所定のレベル
（プリチャージ用基準電圧Ｖpr）にプリチャージしてお
き、特に、相補のビット線或いは相補のデータバスを対
をなす相手と等しい電位にプリチャージする。さらに、
図４および図５に示されるように、データを読み出すと
きには、データがビット線対ＢＬ，／ＢＬ（ＢＬ０，／
ＢＬ０〜ＢＬ３，／ＢＬ３）に現れると、それによって
等しい電位であったビット線対ＢＬ，／ＢＬに差電位が
生じ、この差電位をセンスアンプ３（ラッチ型センスア
ンプ部３１）で或る程度増幅した後、選択されたカラム
アドレスに対応するカラムトランスファーゲート３２を
あける（オン状態にする）ようになっている。すなわ
ち、カラム選択信号ＣＬ０〜ＣＬ３を順次与えることに
より、各ビット線対ＢＬ０，／ＢＬ０〜ＢＬ３，／ＢＬ
３の電位が、初めはプリチャージされて同電位であった
ローカルデータバス対ＤＢ，／ＤＢ（ＬＤＢ，／ＬＤ
Ｂ：４）に伝えられる。この差電位は、ローカルデータ
バススイッチ９を経由して、初めはプリチャージされて
同電位であった一対のグローバルデータバスＤＢ，／Ｄ
Ｂ（ＧＤＢ，／ＧＤＢ：５）に転送され、グローバルデ
ータバスアンプ（データバスアンプ１０６）により増幅
され、さらに、バッファや他のアンプ等を通って外部に
読み出しデータとして出力される。
【００１０】さらに、次のデータを読み出す場合には、
センスアンプ３を活性化したまま、ローカルデータバス
（対）４およびグローバルデータバス（対）５をプリチ
ャージして系をイニシャライズする。その後、カラムト
ランスファーゲート３２をあけ、この差電位をローカル
データバス４およびグローバルデータバス５に伝えて、
グローバルデータバスアンプ１０６により増幅し、以下
同様にして外部に読み出しデータを出力する。
【００１１】一方、データを書き込む場合には、通常、
予めプリチャージされたグローバルデータバス対ＧＤ
Ｂ，／ＧＤＢ（５）およびローカルデータバス対ＬＤ
Ｂ，／ＬＤＢ（４）の状態から、書き込み信号を受けて
活性化されたライトアンプ１０がグローバルデータバス
対を駆動し、例えば、データ『１』，『０』に従って、
グローバルデータバスＧＤＢ，／ＧＤＢ（ＤＢ，／Ｄ
Ｂ：５）をそれぞれ高電位電源電圧Ｖii（Ｖcc）および
低電位電源電圧Ｖssにフル振幅させる。このグローバル
データバス対の情報（『１』，『０』）は、選択された
ローカルデータバススイッチ９を経由してローカルデー
タバス対ＬＤＢ，／ＬＤＢ（ＤＢ，／ＤＢ：４）に、通
常、レベル損失を生じることなく伝えられ、該一対のロ
ーカルデータバスは、例えば、データ『１』，『０』に
従って、ローカルデータバスＬＤＢ，／ＬＤＢをそれぞ
れ高電位電源電圧Ｖiiおよび低電位電源電圧Ｖssにフル
振幅させる。
【００１２】さらに、このローカルデータバス対の情報
（『１』，『０』）は、カラムアドレスに対応して選択
されたカラムトランスファーゲート３２を介して、選択
されたセンスアンプ３に伝えられることになる。実際に
は、カラムトランスファーゲート３２を挟んで、データ
バスとセンスアンプの幾つかのレシオ（容量比・トラン
ジスタのＧｍ比）が満足されるようになっており、この
データバスの情報によりセンスアンプ３の反転（書き込
み）が行われることになる。その結果、センスアンプに
繋がるビット線対が反転し、ビット線に繋っていてワー
ド線により選択されているメモリセルにデータが書き込
まれる。
【００１３】ところで、本発明者ら（本出願人）は、読
み出しの高速化という観点から、特願平９−２６２５０
７号において、データバスのデータ転送にパーシャル・
レスポンス・ディテクション（ＰＲＤ：Partial Respon
se DetectionＰＲＤ）方式を採用して、上記のカラムの
連続した期間中のプリチャージを不要とした高速読み出
し方式を提案した。
【００１４】ＰＲＤは、本発明者らが発明したチップ間
のデータ伝送の高速化のためのインターフェース方式で
あり、例えば、H. Tamura, M. Saito, K. Gotoh, S. Wa
kayama, J. Ogawa, Y. Kato, M. Taguchi, T. Imamura,
"Partial Response Detection Technique for Driver
Power Reduction in High-Speed Memory-to-Processor
Comunications", 1997 IEEE International Solid-Stat
e Conference, ISSC97/SESSION 20/CLOCKING AND I/O/P
APER SA 20.7, pp342-343 が参照される。
【００１５】ここで、ＰＲＤ方式とは、前述したよう
に、帯域制限された伝送路に帯域以上の信号を伝送しよ
うとすると信号の符号間干渉成分により信号が乱れてし
まうが、符号間干渉成分を除去（推定）することによ
り、乱れた信号を再生する（すなわち、乱れた信号から
データを正しく生成する）方式である。このＰＲＤ方式
は、符号間干渉成分を除去すると同時に、符号間干渉成
分の除去過程で自分自身で参照レベルを作りだすため
に、隠れた特性として伝送路のプリチャージをしないで
データを伝送することも可能になる。そこで、このプリ
チャージ無しでデータが転送できる特性を、データバス
のプリチャージ時間をデータリードサイクルから除去す
ることに適用する。
【００１６】また、ＰＲＤ方式を用いると、前のサイク
ルのデータが伝送路上に残っていても、その前のデータ
が受信側に到達した後に、次ぎのデータが到達しさえす
れば、データのある程度のオーバーラップも許される。
すなわち、この特性をメモリのバスに適用した場合、あ
る程度のカラム選択ゲートの選択のオーバーラップも許
されることになる。また、ＰＲＤ方式はバスの振幅が小
さくなり、且つ、プリチャージも原理的には無くす（無
くさなくてもよいが）ことができるため、バスの充放電
による消費電力を低減することも可能になる。さらに、
ＰＲＤ方式によりデータレートの増大が回路上の工夫で
可能になり、しかも、従来のメモリのコア部（センスア
ンプ、メモリセルアレイ、ワードデコーダ等）に大きな
変更を行う必要もない。
【００１７】図６は関連技術としてのＰＲＤ方式の相補
型アンプの動作を説明するための図であり、図６（ａ）
は符号間干渉成分除去準備動作兼オートゼロ動作を示
し、図６（ｂ）は信号判定動作を示している。ここで、
ＰＲＤ方式の相補型アンプ（２０６）は、インターリー
ブ動作を行う２つのＰＲＤアンプ２６１および２６２、
および、一方のＰＲＤアンプの出力を交互に選択するマ
ルチプレクサ（ＭＵＸ）２６６を備えて構成されてい
る。また、各ＰＲＤアンプ２６１（２６２）は、差動ア
ンプ２６４、アンプ用プリチャージ回路２６５、およ
び、ＰＲＤ機能部分２６６を備えて構成されている。
【００１８】まず、図６（ａ）に示されるように、第１
のタイミング（インターリーブの一方の期間）におい
て、符号間干渉成分の推定動作と共に、差動アンプ２６
４の一方の入力と出力とを電気的に短絡することによ
り、差動アンプ２６４自身の入力オフセットを取り除く
動作を行う。このとき、差動アンプ２６４の他方の入力
は、同時に、プリチャージ回路２６５により、この差動
アンプ２６４が高感度になるレベル（Ｖpr）にプリチャ
ージされる。
【００１９】次に、図６（ｂ）に示されるように、第２
のタイミング（インターリーブの他方の期間）におい
て、データの判定動作（符号間干渉成分の除去動作）が
行われる。このときには、差動アンプ２６４の入出力間
の短絡は切られ、また、プリチャージ回路２６５による
プリチャージも止められている。このように、図６に示
すＰＲＤ方式の相補型アンプの動作では、相補型の差動
アンプの欠点である入力オフセットの除去機能（オート
ゼロ機能）が設けられ、この入力オフセットの除去によ
り、微小な信号を検出して再生および増幅することがで
きるようになっている。
【００２０】図７は従来および関連技術の半導体記憶装
置における読み出し動作を説明するための図であり、図
７（ａ）は図１に示す従来の半導体記憶装置（従来のデ
ータバスアンプ６を使用したもの）の読み出し動作を示
し、また、図７（ｂ）は図６に示す関連技術としての半
導体記憶装置（ＰＲＤ方式のデータバスアンプ２０６を
使用したもの）の読み出し動作を示している。
【００２１】まず、図７（ａ）に示されるように、一般
的なデータバスアンプ１０６を使用した従来の半導体記
憶装置では、バス（ローカルデータバスおよびグローバ
ルデータバス）のプリチャージ、すなわち、イニシャラ
イズ動作を読み出しデータごとに毎回行わなくてはなら
ない。そのため、クロックに同期してデータを出力する
場合でも、これらのバスは通常容量が重くプリチャージ
に時間Ｔprの時間を要することになり、例えば、クロッ
ク周期の約半分の時間がバスのプリチャージ時間となっ
ている。
【００２２】これに対して、図７（ｂ）に示されるよう
に、ＰＲＤ方式データバスアンプ２０６を使用した関連
技術としての半導体記憶装置では、図７（ａ）における
プリチャージ時間Ｔprを不要とし、さらに、時間的な各
カラム選択ゲートの選択（カラム選択信号ＣＬ０，ＣＬ
１，ＣＬ２，…を出力するタイミング）をオーバーラッ
プさせることにより、半導体記憶装置から読み出される
データレートを大幅に向上させることができるようにな
っている。
【００２３】図８は関連技術としてのＰＲＤ方式のデー
タバスを適用した半導体記憶装置の一例を模式的に示す
ブロック図である。図８において、参照符号１はメモリ
セルアレイ，２はワードデコーダ（ワードデコーダ
列），３はセンスアンプ（センスアンプ列），４はロー
カルデータバス，５はグローバルデータバス，７はロー
カルデータバス・プリチャージ回路，８はグローバルデ
ータバス・プリチャージ回路，９はローカルデータバス
スイッチ，１０はライトアンプ，１１はセンスアンプド
ライバ，１２はカラムデコーダ（カラムデコーダ列），
そして，２０６はＰＲＤ方式データバスアンプ（ＰＲＤ
方式の相補型グローバルデータバスアンプ）を示してい
る。
【００２４】図８に示されるように、本関連技術として
の半導体記憶装置（ＤＲＡＭのメモリセルアレイ部）
は、複数のメモリセルアレイ１、ワードデコーダ２、セ
ンスアンプ３、ローカルデータバス４、および、グロー
バルデータバス５を備えている。また、本関連技術とし
ての半導体記憶装置は、データ読み出し時にグローバル
データバス５のデータを増幅するＰＲＤ方式データバス
アンプ２０６、ローカルデータバス４をプリチャージす
るローカルデータバス・プリチャージ回路７、グローバ
ルデータバス５をプリチャージするグローバルデータバ
ス・プリチャージ回路８、グローバルデータバス５とロ
ーカルデータバス４との接続を制御するローカルデータ
バススイッチ９、および、メモリセルへデータを書き込
むためのライトアンプ１０を備えている。さらに、本半
導体記憶装置は、後述するように、カラムトランスファ
ーゲートを選択するカラムデコーダ１１２、および、セ
ンスアンプ３を駆動するセンスアンプドライバ１１１を
備えて構成されている。ここで、ローカルデータバスス
イッチ９は、例えば、ＮＭＯＳおよびＰＭＯＳの相補の
トランスファーゲートとして構成されている。
【００２５】図９は図８の半導体記憶装置におけるバス
アンプ２０６の一例を示す図である。ここで、図８にお
けるグローバルデータバス５は、図９における相補バス
Ｂ，／Ｂに対応している。図９に示されるように、バス
アンプ（ＰＲＤ方式データバスアンプ）２０６は、相補
型の差動バスアンプとして構成され、第１および第２の
ＰＲＤアンプ２６１，２６２およびマルチプレクサ（Ｍ
ＵＸ）２６３を備えて構成されている。ここで、バスア
ンプ２０６は、２つのＰＲＤアンプ２６１および２６２
をインターリーブさせ、交互に信号の再生および増幅を
行って高速に信号伝送を行うようになっている。すなわ
ち、一方のＰＲＤアンプ（第１のＰＲＤアンプ２６１）
で符号間干渉成分の推定を行うと共に、他方のＰＲＤア
ンプ（第２のＰＲＤアンプ２６２）でデータの判定を行
い、そして、次のタイミングでは一方のＰＲＤアンプ
（第１のＰＲＤアンプ２６１）でデータの判定を行うと
共に、他方のＰＲＤアンプ（第２のＰＲＤアンプ２６
２）で符号間干渉成分の推定を行うといったインターリ
ーブ動作により高速なデータ転送を可能としている。
【００２６】ここで、符号間干渉成分推定動作を行って
いる方のＰＲＤアンプでは、当該ＰＲＤアンプのプリチ
ャージも同時に行っている。このプリチャージ時間は、
インターリーブのデータ読み出しの裏の時間で行ってお
り、データ転送サイクルには影響を与えることはない。
図１０は図９のバスアンプにおけるＰＲＤアンプの構成
単位２６１（２６２）の一例を示す回路図である。
【００２７】図１０に示されるように、各ＰＲＤアンプ
２６１（２６２）は、制御信号φ１，φ２（／φ１，／
φ２）によりスイッチング制御される４つのトランスフ
ァゲートおよび４つのキャパシタ（Ｃ１０ａ，Ｃ１０
ｂ，Ｃ２０ａ，Ｃ２０ｂ）を備えたＰＲＤ機能部分２６
６、該ＰＲＤ機能部分２６６の後段に設けられた差動ア
ンプ２６４、および、アンプ用プリチャージ回路２６５
を備えて構成されている。ここで、差動アンプ２６４
は、カレントミラー型の差動アンプとして構成されてお
り、イネーブル信号ｅｎ（ｅｎ１，ｅｎ２）により制御
されるＰＭＯＳトランジスタのソースに対して所定のプ
リチャージ電圧Ｖｐｒ’が印加されるようになってい
る。また、プリチャージ回路２６５は、カレントミラー
型の差動アンプ２６４の一方の入力だけに設けられ、他
方の入力と出力とを制御信号φ１（／φ１）によりスイ
ッチング制御されるトランスファゲートで接続するよう
になっている。なお、アンプ用プリチャージ回路２６５
は制御信号φ１（／φ１）によりプリチャージ制御され
るようになっている。
【００２８】ここで、キャパシタＣ１０ａおよびＣ１０
ｂの値をＣ１０とし、キャパシタＣ２０ａおよびＣ２０
ｂの値をＣ２０とすると、これらのキャパシタの値Ｃ１
０，Ｃ２０を、次の式：Ｃ１０／（Ｃ１０＋Ｃ２０）＝
（１＋ｅｘｐ（−Ｔ／τ））／２を満たすように決めれ
ば符号間干渉成分は理論的には完全に推定（除去）する
ことができる。ただし、理想状態ではこの式を満たすよ
うにすればよいが、実際には寄生容量等が入るので、こ
の式を満たすのに近い値の容量比に設定することにな
る。ここで、ｔはバス２００の時定数を示し、Ｔは１ビ
ット分のデータがバスに現れる時間または１ビット分の
周期を示している。
【００２９】図１１は図９のバスアンプにおけるマルチ
プレクサ（ＭＵＸ）２６３の一例を示す回路図である。
図１１に示されるように、マルチプレクサ２６３は、制
御信号φ１',／φ１'およびφ２',／φ２' により制御
される２つのトランスファゲートおよびインバータによ
り構成され、ＰＲＤアンプ２６１または２６２の出力を
交互に選択して出力するようになっている。
【００３０】なお、センスアンプ３は、図２を参照して
説明した従来の半導体記憶装置におけるセンスアンプと
同様である。図１２は図８の半導体記憶装置におけるバ
スおよびバスアンプの動作波形の一例を示す図であり、
バースト長８（８ビット単位：ＣＬ０〜ＣＬ７）の読み
出し動作を示している。ここで、制御信号φ１’（／φ
１’）およびφ２’（／φ２’）は、制御信号φ１（／
φ１）およびφ２（／φ２）と同様の（ややタイミング
が異なる）信号となっている。
【００３１】図１２に示されるように、図８に示す半導
体記憶装置（ＰＲＤ方式データバスアンプ２０６を有す
るＤＲＡＭ）は、ＰＲＤアンプ２６１および２６２は制
御信号φ１，φ２（φ１’，φ２’）によりインターリ
ーブ駆動され、ＭＵＸ２６３によりＰＲＤアンプ２６１
または２６２の出力が交互に選択されて、データバスア
ンプ２０６の出力（Ｃ：読み出しデータ）が出力される
ようになっている。
【００３２】なお、ＰＲＤ方式データバスアンプ２０６
は、データバスＢ，／Ｂ（２００：５）上にデータが無
い場合には、プリチャージ制御信号ＰＲＥが高レベル
“Ｈ”となってデータバスのプリチャージを行うように
なっているが、バスのプリチャージを全くしないように
構成することも可能であり、その場合には、ローカルデ
ータバスおよびグローバルデータバスのショートプリチ
ャージスイッチ等が不要になる。さらに、プリチャージ
を選択的に行うことも可能であり、すぐに次のリード
（読み出し動作）が始まることがわかっている場合に
は、プリチャージを行わないとか、バスのプリチャージ
コマンドを外部から供給してプリチャージを行うとか、
或いは、プリチャージはライト（書き込み動作）の前だ
けに行ってライトアンプ１０の動作を円滑に行わせると
いった選択的な動作の仕様も可能である。また、バスア
ンプ２０６（ＰＲＤアンプ２６１，２６２）はオートゼ
ロ機能を有しているので、データ線に現れる電圧変化が
微小な場合でもデータの検出および増幅を行えるように
なっている。
【００３３】さらに、データバスアンプ２０６は、バス
（Ｂ，／Ｂ）とバスアンプ内のカレントミラーアンプ
（差動アンプ２６４）の入力との間にキャパシタが挿入
されることになるため、アンプの入力をこのカレントミ
ラーアンプのセンシティビティの最も大きいところに設
定することができ、その結果、さらに微小な電位変化を
増幅することが可能になる。
【００３４】ここで、オートゼロ動作およびプリチャー
ジ動作は、インターリーブのデータ読み出しの裏の時間
で行っているため、データ転送サイクルには影響を与え
ない（余分に時間がかかることはない）ようになってい
る。また、図１２に示されるように、第１のＰＲＤアン
プ２６１に供給されるイネーブル信号ｅｎ１は、第２の
ＰＲＤアンプ２６２に供給されるイネーブル信号ｅｎ２
よりも１ビット分遅いタイミングで出力され、ＭＵＸ２
６３から不要な信号が出力されるのを防ぐようになって
いる。
【００３５】
【発明が解決しようとする課題】上述したように、ＰＲ
Ｄ技術を適用した関連技術の半導体記憶装置は、バスの
プリチャージ時間を無くして信号の伝送を行うことがで
きるため、例えば、読み出し時のデータ伝送レートを２
倍以上にすることが可能である。しかしながら、このＰ
ＲＤ技術を適用した半導体記憶装置には、以下に示すよ
うな解決すべき課題がある。
【００３６】まず、通常のＤＲＡＭのようなアーキテク
チャにおいては、ＲＯＷブロック（ロウ側のメモリセル
アレイブロック）が切り替わる際に、カラムの連続する
シームレスな読み出し（Seamless Read)が途切れてしま
い、当該ＲＯＷブロックのリセット時間も含めて、次の
ＲＯＷブロックがアクセスされるまでに長いロウ側のア
クセスレイテンシ（Access Latency）が必要になる。
【００３７】また、高速動作を図るために、短い時間で
ＲＯＷブロック間のバススイッチを切り替えてカラムの
シームレス動作を行わせる場合、図１に示すような従来
の半導体記憶装置（通常のデータバスアンプを使用した
もの）では、ロウデコーダが対応することができず、ま
た、リセット状態になるＲＯＷブロックとこれから活性
化するＲＯＷブロックの両者のバスにおいて、同一のカ
ラム選択信号ＣＬが共通に入ってしまい、非選択のセン
スアンプ（Ｓ／Ａ）が誤った書き込み動作をする危険が
ある。さらに、ＰＲＤ方式ではないバスアンプを使用し
ていると、前のサイクルの履歴を受けたバス情報の残留
電圧値がノイズとなって、高速なプリチャージを行わな
い限り、バスアンプが誤動作を起こしてしまうことにも
なり、シームレス動作の高速化には無理がある。
【００３８】一方、バスアンプにＰＲＤ方式を適用した
場合（ＰＲＤ方式データバスアンプを使用した半導体記
憶装置）でも、短い時間でＲＯＷブロック間のバススイ
ッチを切り替えてカラムのシームレス動作を行わせる
と、やはりロウデコーダが対応することができず、ま
た、上記の非選択のセンスアンプが誤った書き込み動作
をする危険は、カラム選択信号ＣＬのパルス幅が長い場
合には、同様に問題になる。さらに、この非選択のセン
スアンプの誤書き込みの問題は、書き込みアンプ（ライ
トアンプ）においても問題となるため、読み出しアンプ
（データバスアンプ）にＰＲＤ方式を適用するだけでは
半導体記憶装置全体の高速化を行うことはできない。ま
た、前のサイクルの履歴を受けたバス情報の残留電圧値
がノイズとなるという問題は、或る情報（ＬＳＩ情報）
の記憶に対して、ノイズとなる大きな逆情報がＰＲＤ方
式バスアンプに入力する可能性があり、切り替え直後の
バスアンプが正しく情報を検出するためには、センスア
ンプが高速にバス（バス対）に情報を供給し、短時間で
バス対の差電圧を所定の大きさ以上にしなければなら
ず、本来のＰＲＤ方式の適用により得られる高速性能が
切り替え時点の待ち時間により制限され、すなわち、サ
イクルタイムの実力が律速されることいなってしまう。
【００３９】さらに、ＰＲＤ方式をデータバスアンプに
適用して高速読み出しを可能とした場合でも、書き込み
動作側は全く高速化されない。すなわち、書き込み動作
は、ライトアンプの情報が、読み出し動作とは逆にグロ
ーバルデータバス→ローカルデータバススイッチ→ロー
カルデータバス→カラムゲート→センスアンプ→ビット
線対→メモリセルという流れで伝送されるため、ＰＲＤ
方式をデータバスアンプに適用しても、当然のことなが
ら、書き込み動作を高速化することはできない。
【００４０】本発明は、上述した従来或いは関連技術と
しての半導体記憶装置が有する課題に鑑み、連続的（シ
ームレス）なカラム読み出しを可能にすると共に、読み
出し動作だけでなく書き込み動作も高速化して半導体記
憶装置の全体的な速度を向上させることを主たる目的と
する。
【００４１】
【課題を解決するための手段】本発明によれば、信号伝
送路において、前のデータによって引き起こされる符号
間干渉成分を取り除くことにより、該信号伝送路のプリ
チャージをビット毎に行うことなくデータを伝送する信
号伝送システムであって、前記信号伝送路は枝分かれま
たは階層化により切り替え可能な複数系統の信号伝送路
により構成され、該複数系統の各信号伝送路にはそれぞ
れデータを読み出すべき対象ユニットが接続され、且
つ、該信号伝送路には符号間干渉成分を取り除く回路を
有する読み出し回路が接続され、前記符号間干渉成分を
取り除く回路は、前記複数系統の信号伝送路が切り替え
られる際に受けるノイズを低減し、該信号伝送路の切り
替え時の符号間干渉除去動作を円滑化して間段無くデー
タの伝送を継続するようにしたことを特徴とする信号伝
送システムが提供される。
【００４２】また、本発明によれば、上記の信号伝送シ
ステムを適用した半導体記憶装置であって、前記対象ユ
ニットはメモリセルのデータを読み出すセンスアンプで
あり、前記読み出し回路は符号間干渉成分除去機能を有
するデータバスアンプであり、そして、前記センスアン
プデータ以降の読み書きのデータを伝送する少なくとも
一部のバスが当該符号間干渉除去の信号伝送路となって
いることを特徴とする半導体記憶装置が提供される。
【００４３】さらに、本発明によれば、書き込みアンプ
からデータバスを介してセンスアンプへ書き込むように
した半導体記憶装置であって、書き込み時において、少
なくとも前記データバスと前記センスアンプを接続する
カラムゲートの選択信号が供給されている期間の一部に
おいて、該センスアンプの増幅対象として接続されてい
るビット線を負荷として切り離すことにより、該データ
バスの情報を該センスアンプに高速転送して書き込みの
サイクル時間を短縮するようにしたことを特徴とする半
導体記憶装置が提供される。
【００４４】また、本発明によれば、相補型のバスを介
してデータを伝送し、該データを前のデータによって引
き起こされる符号間干渉成分を取り除いて検出すると共
に、同一のレシーバ回路に繋がっている第１の伝送路か
ら第２の伝送路への切り替えが信号伝送中に起きる構成
の信号伝送システムのレシーバ回路であって、差動アン
プと、該差動アンプの入力に設けられたアンププリチャ
ージ回路と、該差動アンプの入力に設けられ、前記第１
の伝送路から第２の伝送路への切り替え前のｎビットと
後のｎビットだけ、該レシーバ回路内に有する容量の値
を変化させる機能を有し、該第１の伝送路から第２の伝
送路への切り替えによる伝送路の電圧レベルの変化によ
るノイズを低減するようにしたことを特徴とするレシー
バ回路が提供される。
【００４５】本発明の信号伝送システムによれば、複数
系統の各信号伝送路にはそれぞれデータを読み出すべき
対象ユニットが接続され、また、信号伝送路には符号間
干渉成分を取り除く回路を有する読み出し回路が接続さ
れている。そして、符号間干渉成分を取り除く回路は、
複数系統の信号伝送路が切り替えられる際に受けるノイ
ズを低減し、符号間干渉除去動作を円滑化して間段無く
データの伝送を継続するようになっている。
【００４６】また、本発明の半導体記憶装置によれば、
センスアンプから読み出されたメモリセルのデータは、
符号間干渉成分除去機能を有するデータバスアンプに供
給されう。このデータバスアンプは、データバス（ロー
カルデータバス）が切り替えられる際に受ける逆相ノイ
ズを切り替え後のデータバスを経由したデータの読み出
し増幅直前に相殺し、引き続く符号間干渉除去を補正し
て間段無くデータの伝送を継続するようになっている。
【００４７】さらに、本発明の半導体記憶装置によれ
ば、書き込み時において、少なくともデータバスとセン
スアンプを接続するカラムゲートの選択信号が供給され
ている期間の一部において、センスアンプの増幅対象と
して接続されているビット線が負荷として切り離され
る。これにより、データバスの情報をセンスアンプに高
速転送して書き込みのサイクル時間を短縮することがで
きる。その後、センスアンプに書き込まれたデータはビ
ット線を経由してメモリセルに書き込まれる。このメモ
リセルへの書き込み動作は、書き込みを行うセンスアン
プに対する外部からのアクセスがないときに行われるの
で、外部からはこの書き込み動作は見えないことにな
る。
【００４８】また、本発明のレシーバ回路によれば、第
１の伝送路から第２の伝送路への切り替え前のｎビット
と後のｎビットだけ容量の値が変化され、該第１の伝送
路から第２の伝送路への切り替えによる伝送路の電圧レ
ベルの変化によるノイズを低減するようになっている。
以上のように、本発明によれば、連続的な（間断の無
い）カラム読み出しを可能にすると共に、読み出し動作
だけでなく書き込み動作も高速化して半導体記憶装置の
全体的な速度を向上させることができる。
【００４９】なお、本発明は、ＤＲＡＭに限らず、様々
な回路の信号伝送方式として適用可能であり、また、他
の階層的ＰＲＤバスアンプにも適用することができる。
【００５０】
【発明の実施の形態】以下、図面を参照して、本発明に
係る信号伝送システム、該信号伝送システムのレシーバ
回路、および、該信号伝送システムが適用される半導体
記憶装置の各実施例を説明する。図１３は本発明が適用
される信号伝送システムの第１実施例としての階層化バ
スの構成を概念的に示す図である。図１３において、参
照符号ＧＤＢはグローバルデータバス（５）、ＬＤＢ
（ＬＤＢi,ＬＤＢj,…, ＬＤＢk)はローカルデータバス
（４）、ＤＢＳＷ（ＤＢＳＷi,ＤＢＳＷj,…, ＤＢＳＷ
k)はデータバススイッチ（９）、ＣＬ（ＣＬm,ＣＬn,
…）はカラム選択線（カラム選択信号），Ｃ（Ｃi,m,Ｃ
j,m,…, Ｃk,m;Ｃi,n,Ｃj,n,…, Ｃk,n)はユニット、そ
して、ＣＳＷ（ＣＳＷi,m,ＣＳＷj,m,…, ＣＳＷk,m;Ｃ
ＳＷi,n,ＣＳＷj,n,…, ＣＳＷk,n)はカラムスイッチを
示している。ここで、ユニットＣは、例えば、半導体記
憶装置（ＤＲＡＭ）の場合には、メモリセルまたはセン
スアンプ、或いは、ドライバを備えたフリップフロップ
等である。また、グローバルデータバス（グローバルバ
ス）ＧＤＢおよびローカルデータバス（ローカルバス）
ＬＤＢは、シングルバスおよび相補バスのどちらで構成
してもよい。
【００５１】図１３に示されるように、本第１実施例の
バス（階層化バス）は、グローバルデータバス（ＧＤ
Ｂ）とそれに連なる複数のローカルデータバス（ＬＤ
Ｂ：ＬＤＢi,ＬＤＢj,…, ＬＤＢk)によりバスが階層的
に構成されている。各ローカルデータバスＬＤＢi,ＬＤ
Ｂj,…, ＬＤＢk は、データバススイッチＤＢＳＷｉ，
ＤＢＳＷｊ，・・・ＤＢＳＷｋによって、いずれかがグ
ローバルデータバスＧＤＢに接続される。なお、各ロー
カルバススイッチＤＢＳＷには、各々対応するローカル
バススイッチを選択して切り替えるローカルバス選択信
号（複数のロウ選択信号）が供給されている。
【００５２】各ローカルバスＬＤＢには、情報を読み出
すべきユニットＣ（Ｃx,y)が少なくとも一つ以上従属
（帰属）し、各ユニットＣはカラムスイッチＣＳＷ（カ
ラムゲートに相当）によってローカルデータバスＬＤＢ
に結合される。ここで、図１３においては、カラムゲー
トＣＳＷの切り替えは、カラム選択信号ＣＬにより行わ
れる。
【００５３】図１３に示す第１実施例では、各カラム選
択信号ＣＬが異なるローカルデータバスＬＤＢに従属す
るユニットのカラムスイッチＣＳＷに対して同時に供給
されるようになっている。ただし、図示しないが、各々
のカラム選択信号が、全てのローカルデータバス上のユ
ニットのスイッチを開閉する必要は無く、また、全ての
ローカルバスに従属するユニットの数が均一である必要
も無い。また、ユニットＣは、グローバルデータバスＧ
ＤＢに直接従属するように構成してもよい。ここで、最
小限の必要な要件としては、グローバルデータバスＧＤ
Ｂに対して、切り替え可能な複数（２個以上）のユニッ
トＣを設け、合わせて２個以上の「ローカルデータバス
ＬＤＢまたはユニットＣ」がグローバルデータバスＧＤ
Ｂに対してスイッチ（ＤＢＳＷ）を介して直接従属して
いることである。なお、存在するローカルデータバスＬ
ＤＢには、複数（２個以上）のユニットＣが従属する。
すなわち、ローカルデータバスＬＤＢに２個以上のユニ
ットＣが従属しない場合には、バスとは呼ばず、それは
ユニットＣのグローバルデータバスＧＤＢへの直接従属
と等価になるからである。
【００５４】図１３に示されるように、グローバルデー
タバスＧＤＢには、少なくとも一つの読み出し増幅器
（データバスアンプ６０）ＡＭＰが結合し、最終的な増
幅結果をデータ出力として出力する。ここで言う増幅と
は、バスに現れる選択された目的のユニットが有する情
報を増幅するという読み出し動作であり、各ユニットＣ
の構成としたは、前述したように、メモリセルやメモリ
セルを読み出して増幅するセンスアンプ（ラッチ）、或
いは、最終段にバスドライバを有する理論回路（フリッ
プフロップ）等のように、増幅器ＡＭＰが論理“１”お
よび“０”の情報が読み出せるものであればいずれのも
のでも構わない。
【００５５】図１４は本発明が適用される信号伝送シス
テムの第２実施例としての枝分かれバスの構成を概念的
に示す図である。図１４に示されるように、本第２実施
例のバス（枝分かれバス）は、グローバルデータバス
（ＧＤＢ）とデータバススイッチＤＢＳＷ（ＤＢＳＷa
〜ＤＢＳＷe)により枝分かれされた複数のローカルデー
タバス（ＬＤＢ：ＬＤＢi,ＬＤＢi-i,ＬＤＢj,ＬＤＢ
k,; ＬＤＢp,ＬＤＢq,ＬＤＢr)によりバスが枝分かれす
るように構成されている。各ローカルデータバスＬＤＢ
i,ＬＤＢi-i,ＬＤＢj,ＬＤＢk;ＬＤＢp,ＬＤＢq,ＬＤＢ
r は、データバススイッチＤＢＳＷa 〜ＤＢＳＷe によ
って、いずれかがグローバルデータバスＧＤＢに接続さ
れ、読み出し増幅器（データバスアンプ６０）ＡＭＰを
介してデータが出力される。具体的に、例えば、ローカ
ルデータバスＬＤＢq は、データバススイッチＤＢＳＷ
b およびＤＢＳＷdeがオン状態で、他のデータバススイ
ッチＤＢＳＷa,ＤＢＳＷc,ＤＢＳＷe がオフ状態のとき
に選択されてグローバルデータバスＧＤＢ（アンプ６
０）に接続されることになる。なお、例えば、データバ
ススイッチＤＢＳＷa のように、１つのスイッチに対し
て複数のデータバスが従属するように構成してもよい。
なお、本第２実施例においても、前記第１実施例と同様
に、グローバルデータバスＧＤＢおよびローカルデータ
バスＬＤＢは、シングルバスおよび相補バスのどちらで
構成してもよい。
【００５６】図１５は関連技術の信号伝送システムにお
けるＰＲＤ方式のデータバスアンプの一例を概略的に示
す図であり、前述した図１０の一方のＰＲＤアンプ２６
１（２６２）と同様の構成となっている。すなわち、Ｐ
ＲＤアンプ２６０は、第１のタイミングで符号間干渉成
分の推定を行い、また、次の第２のタイミングでデータ
の判定を行うようになっている。
【００５７】図１６は図１５のデータバスアンプを適用
した場合の課題を説明するための信号伝送システムにお
ける動作波形の一例を示す図であり、ワーストケースの
動作を示す波形図である。図１６に示されるように、例
えば、グローバルデータバスＧＤＢを介してデータバス
アンプに供給される読み出しデータがローカルデータバ
スＬＤＢ１からＬＤＢ５に切り替えられるとき、図１５
に示すような関連技術としてのバスアンプを使用したワ
ーストケースにおいて、すなわち、次に切り替わるロー
カルデータバスＬＤＢ５，／ＬＤＢ５対の電位が切り替
わる直前のグローバルデータバスＧＤＢ，／ＧＤＢ対の
電位と逆の関係になっており、しかも、次に切り替わる
ローカルデータバスＬＤＢ５，／ＬＤＢ５対の電位差が
最大となっていると、誤動作を生じる危険がある。すな
わち、図１６に示されるように、切り替え前の次のロー
カルデータバス（ＬＤＢ）対の電圧は、切り替え時にグ
ローバルデータバス（ＧＤＢ）に現れるが、図１５に示
す関連技術のＰＲＤデータバスアンプ２６０を使用した
場合には、切り替え直前のビットの電位から生成した参
照レベル（Reference Level)と、切り替え直後の相補型
のＰＲＤデータアンプ２６０の差動入力レベルとの差が
無くなって誤動作してしまう。具体的に、図１６におけ
る参照符号ＥＰ１で示されるように、本来はデータ
“１”が出力されるべき個所（ビット）がデータ“０”
として出力される危険がある。
【００５８】図１７は図１５のデータバスアンプを適用
した場合の課題を説明するための信号伝送システムにお
ける動作波形の他の例を示す図である。この図１７の場
合には、ローカルデータバス（ＬＤＢ）にプリチャージ
回路が設けられていて、次に切り替えられる（次にグロ
ーバルデータバスＧＤＢに繋がれる）ローカルデータバ
ス（ＬＤＢ５）を切り替わりタイミングの直前にプリチ
ャージするようになっている。すなわち、ローカルデー
タバスＬＤＢ５のプリチャージ回路を制御するプリチャ
ージ制御信号ＰＲＥ５を、ローカルデータバスＬＤＢ１
からＬＤＢ５に切り替わる直前（約２ビット前）だけ出
力して、例えば、次に切り替えられるローカルデータバ
スＬＤＢ５（ＬＤＢ５，／ＬＤＢ５）をＶii／２へプリ
チャージするようになっている。この場合には、図１６
のワーストケースよりは参照レベルと相補型のＰＲＤデ
ータアンプ２６０の差動入力レベルとの差を大きくする
ことはできるが、例えば、参照符号ＥＰ２で示す個所で
は、以前として、そのレベル差（絶対値の大きさ）は小
さいため、例えば、ノイズ等によって誤動作を生じる危
険がやはり存在する。図１８は本発明の信号伝送システ
ムにおけるＰＲＤ方式のデータバスアンプの一例を概略
的に示す図であり、図１３の第１実施例および図１４の
第２実施例の各データバスアンプ６０の構成例を示すも
のである。
【００５９】図１８に示されるように、ＰＲＤアンプ６
０は、ＰＲＤ機能部分６６、該ＰＲＤ機能部分６６の後
段に設けられた差動アンプ６４、および、アンプ用プリ
チャージ回路６５を備えて構成されている。ここで、図
１５および図１８の比較から明らかなように、図１３お
よび図１４の各実施例に適用されるデータバスアンプ６
０のＰＲＤ機能部分６６は、図１５の関連技術のデータ
バスアンプ２６０のＰＲＤ機能部分２６６に対して、参
照符号６６ａで示す制御信号φ３（／φ３）により制御
される４つのスイッチ素子（例えば、トランスファゲー
ト）および２つのキャパシタＣ３０ａ，Ｃ３０ｂが付加
された構造となている。ここで、図１８に示す差動アン
プ６４およびアンプ用プリチャージ回路６５は、図１５
における差動アンプ２６４およびアンプ用プリチャージ
回路２６５と同様の構成となっている。なお、後述する
ように、ＰＲＤ方式のデータバスアンプ６０をインター
リーブ動作するＰＲＤアンプ（６１，６２）として２つ
設け、さらに、交互に一方のＰＲＤアンプの出力を選択
して出力するマルチプレクサ（６３）を用いてより高速
なデータ転送を行うように構成することも可能である。
【００６０】図１９は図１８のデータバスアンプを適用
した信号伝送システムにおける動作波形の一例を示す図
であり、ローカルデータバスＬＤＢ１（バンク１）から
ローカルデータバスＬＤＢ５（バンク５）に切り替えて
データを読み出す様子を示している。具体的に、例え
ば、図１３において、データバススイッチＤＢＳＷを切
り替えて、グローバルデータバスＧＤＢを介してデータ
バスアンプ６０で読み出すデータをローカルデータバス
ＬＤＢ１からＬＤＢ５に切り替える場合を示すものであ
る。
【００６１】図１９に示されるように、例えば、ローカ
ルデータバスＬＤＢ１からローカルデータバスＬＤＢ５
への切り替えを行う場合、切り替わり直前の１ビットお
よび切り替わり直後の１ビット（合計２ビット）の期間
のみ制御信号φ３（／φ３）をイネーブル状態として、
キャパシタＣ３０ａおよびＣ３０ｂの前後に設けられた
スイッチ素子をオン状態とする。このとき、キャパシタ
Ｃ３０ａおよびＣ３０ｂの容量値Ｃ３０は、キャパシタ
Ｃ１０ａおよびＣ１０ｂの容量値をＣ１０とし、キャパ
シタＣ２０ａおよびＣ２０ｂの容量値をＣ２０として、
Ｃ３０＝｛α（Ｃ１０−Ｃ２０）・（Ｃ１０＋Ｃ２
０）｝／｛（２−α）Ｃ１０＋αＣ２０｝で表される。
【００６２】ここで、αは、グローバルデータバスＧＤ
Ｂの容量（寄生容量）をＣGDB とし、ローカルデータバ
スＬＤＢの容量（寄生容量）をＣLDB とすると、α＝Ｃ
LDB／（ＣGDB ＋ＣLDB ）となっている。また、Ｃ１０
およびＣ２０に関しては、関連技術のＰＲＤアンプと同
様に、バスの時定数をτとすると、（Ｃ１０−Ｃ２０）
／（Ｃ１０＋Ｃ２０）＝ｅｘｐ（−Ｔ／τ）をほぼ満た
すものになる。なお、Ｔは１ビットあたりのドライバ出
力有効時間である。
【００６３】図１９に示されるように、本実施例によれ
ば、データバスの切り替え（例えば、ローカルデータバ
スＬＤＢ１からＬＤＢ５への切り替え）が起きても、Ｐ
ＲＤ方式のバスアンプを使用し、且つ、次に選択される
ローカルデータバス）ＬＤＢ５）のプリチャージを行う
（切り替わり直前の１ビットおよび切り替わり直後の１
ビットの期間だけ制御信号φ３をイネーブル状態とす
る）ことにより、すなわち、切り替わり前後の期間だけ
キャパシタＣ３０ａおよびＣ３０ｂをキャパシタＣ２０
ａおよびＣ２０ｂと並列に接続して参照レベルの補正を
行うことにより、参照符号ＥＰ３で示されるように、Ｉ
ＳＩ（Inter Signal Interference:符号間干渉成分）レ
ベルを低減し、バスアンプ（６０）により間断無くデー
タの連続読み出しを行えるようになっている。なお、こ
の本発明の動作は、後述する各実施例において、より一
層明らかに詳述される。
【００６４】図２０は本発明が適用される半導体記憶装
置の構成例を示すブロック図であり、具体的には、３２
ビットＤＲＡＭコアの要部構成を示すものである。図２
０において、参照符号１はメモリセルアレイ、２はワー
ドデコーダアレイ（サブワードデコーダ：ＳＷＤＥ
Ｃ）、２’はワードデコーダアレイ（メインワードデコ
ーダ：ＭＷＤＥＣ）、３はセンスアンプアレイ、４はロ
ーカルデータバス（ＬＤＢ）、５はグローバルデータバ
ス（ＧＤＢ）、６はデータバスアンプ（差動型ＰＲＤデ
ータバスアンプ：ＤＰＲＤ）、９はローカルデータバス
スイッチ、１２はカラムデコーダ（ＣＤＥＣ）、そし
て、１３はＰＲＤパルス生成回路を示している。ここ
で、ＰＲＤパルス生成回路１３は、データバスアンプ６
で使用する制御信号（φ１，φ２，φ３）等を生成する
回路である。
【００６５】図２０においては、各データバスアンプ６
がそれぞれローカルデータバススイッチ９を介してグロ
ーバルデータバス４に接続されるローカルデータバス５
からのデータを並列的に出力するようになっている。こ
こで、グローバルデータバス４およびローカルデータバ
ス５は、シングルバス（ＧＤＢ；ＬＤＢ）として構成し
てもよいが、相補バス（ＧＤＢ，／ＧＤＢ；ＬＤＢ，／
ＬＤＢ）として構成することもできる。
【００６６】図２１は本発明が適用される信号伝送シス
テムの第３実施例としての階層化バスの構成を概念的に
示す図である。図２１の第３実施例では、前述した図１
３の第１実施例の階層化バスに対して、各ローカルデー
タバスＬＤＢi,ＬＤＢj,…, ＬＤＢk に対して、すなわ
ち、グローバルデータバスＧＤＢに直接従属するユニッ
トに対してそれぞれプリチャージ回路Ｐｒｅi,Ｐｒｅj,
…, Ｐｒｅk が設けられ、各ローカルデータバス或いは
ユニットがそれぞれプリチャージされるようにようにな
っている。ここで、ユニットＣは、図１３の第１実施例
と同様に、例えば、半導体記憶装置（ＤＲＡＭ）の場合
には、メモリセルまたはセンスアンプ、或いは、ドライ
バを備えたフリップフロップ等である。また、各プリチ
ャージ回路Ｐｒｅi,Ｐｒｅj,…, Ｐｒｅkには、それぞ
れ専用のプリチャージ制御信号が供給され、独立して各
ローカルデータバスＬＤＢi,ＬＤＢj,…, ＬＤＢk のプ
リチャージ制御を行うようになっている。なお、グロー
バルデータバスＧＤＢおよびローカルデータバスＬＤＢ
は、シングルバスおよび相補バスのどちらで構成しても
よい。
【００６７】図２２は本発明が適用される信号伝送シス
テムの第４実施例としての枝分かれバスの構成を概念的
に示す図である。図２２の第４実施例では、前述した図
１４の第２実施例の枝分かれバスに対して、各ローカル
データバスＬＤＢi,ＬＤＢi-i,ＬＤＢj,ＬＤＢk;ＬＤＢ
p,ＬＤＢq,ＬＤＢr に対してそれぞれプリチャージ回路
Ｐｒｅi,Ｐｒｅi-i,Ｐｒｅj,Ｐｒｅk;Ｐｒｅp,Ｐｒｅq,
Ｐｒｅr が設けられ、各ローカルデータバスがそれぞれ
プリチャージされるようにようになっている。ここで、
本第４実施例においても、前記第３実施例と同様に、各
プリチャージ回路Ｐｒｅi,Ｐｒｅi-i,Ｐｒｅj,Ｐｒｅk;
Ｐｒｅp,Ｐｒｅq,Ｐｒｅr には、それぞれ専用のプリチ
ャージ制御信号が供給され、独立して各ローカルデータ
バスＬＤＢi,ＬＤＢi-i,ＬＤＢj,ＬＤＢk;ＬＤＢp,ＬＤ
Ｂq,ＬＤＢr のプリチャージ制御を行うようになってい
る。なお、本第４実施例においても、グローバルデータ
バスＧＤＢおよびローカルデータバスＬＤＢは、シング
ルバスおよび相補バスのどちらで構成してもよい。
【００６８】図２３は本発明の信号伝送システムにおけ
るＰＲＤ方式のデータバスアンプの他の例を概略的に示
す図であり、上述した第３実施例および第４実施例にお
けるデータバスアンプＡＭＰ（６）の一例を示すもので
ある。図２３に示されるように、ＰＲＤ方式のデータバ
スアンプ６は、並列に設けられた２つのＰＲＤ方式のコ
ンパレータ（ＰＲＤコンパレータ：ＰＲＤアンプ）６
１，６２を有し、インターリーブ駆動するようになって
いる。すなわち、一方の（第１の）ＰＲＤコンパレータ
６１が符号間干渉の推定動作を行っている間に、他方の
（第２の）ＰＲＤコンパレータ６２がデータの判定動作
を行い、また、一方のＰＲＤコンパレータ６１がデータ
の判定動作をを行っている間に、他方のＰＲＤコンパレ
ータ６２が符号間干渉の推定動作を行うようになってい
る。そして、マルチプレクサ６３により、２つのＰＲＤ
コンパレータ６１，６２の一方の出力が交互に選択して
出力され、これにより、高速に信号の読み出しを可能と
するようになっている。
【００６９】図２４は図２３のデータバスアンプにおけ
るＰＲＤコンパレータを示す図である。図２４と図１８
との比較から明らかなように、データバスアンプ６を構
成する各ＰＲＤコンパレータ６１，６２は、図１８に示
すデータバスアンプ６０と同様の構成とされている。た
だし、一方のＰＲＤコンパレータ６１において、キャパ
シタＣ３０ａ，Ｃ３０ｂの接続は制御信号φ３により制
御され、また、他方のＰＲＤコンパレータ６２におい
て、キャパシタＣ３０ａ，Ｃ３０ｂの接続は制御信号φ
３’により制御されるようになっている。なお、ＰＲＤ
コンパレータ６１，６２に供給される制御信号φ３，φ
３’は、インターリーブ駆動される２つのＰＲＤコンパ
レータの内、バスの切り替えタイミングに対応した一方
のＰＲＤコンパレータのみに必要とされ、例えば、バス
の切り替えタイミングが偶数ビット毎に生じる（一般的
には、偶数ビット毎に生じる）場合には、後述するよう
に、例えば、一方のＰＲＤコンパレータ６１にのみキャ
パシタＣ３０ａ，Ｃ３０ｂを設けて制御信号φ３で接続
を制御し、他方のＰＲＤコンパレータ６２にはキャパシ
タＣ３０ａ，Ｃ３０ｂを設けず、制御信号φ３’も供給
しないように構成してもよい。
【００７０】図２５は図２３のデータバスアンプを適用
した信号伝送システムにおける動作波形の一例を示す図
である。図２５に示されるように、例えば、ローカルデ
ータバスＬＤＢ１からローカルデータバスＬＤＢ５への
切り替えを行う場合、次にグローバルデータバスＧＤＢ
（ＧＤＢ，／ＧＤＢ）に接続されるローカルデータバス
ＬＤＢ５（ＬＤＢ５，／ＬＤＢ５）を、例えば、切り替
わりの２ビット前の期間において、該ローカルデータバ
ス対ＬＤＢ５，／ＬＤＢ５の短絡（ショート）およびプ
リチャージを行う。すなわち、ローカルデータバス対Ｌ
ＤＢ５，／ＬＤＢ５に設けられたプリチャージ回路の制
御信号ＰＲＥ５を切り替わりの２ビット前の期間イネー
ブルとすることにより、例えば、図２５における参照符
号ＴＰ１のタイミングで、相補のローカルデータバスＬ
ＤＢ５，／ＬＤＢ５をショートして中間電位（Ｖii／
２）にプリチャージする。
【００７１】さらに、切り替わり直前の１ビットおよび
切り替わり直後の１ビット（合計２ビット）の期間のみ
制御信号φ３をイネーブル状態として、一方のＰＲＤコ
ンパレータ６１におけるキャパシタＣ３０ａおよびＣ３
０ｂの前後に設けられたスイッチ素子をオン状態とする
ことにより、次に該ローカルデータバスＬＤＢ５，／Ｌ
ＤＢ５が切り替わった（グローバルデータバスＧＤＢ，
／ＧＤＢに接続された）ときに、グローバルデータバス
の電位変化が決まるため、図２４のＰＲＤコンパレータ
（ＰＲＤアンプ）でその切り替わりによる電位変化分を
差し引くことができる。すなわち、切り替わり前後の期
間だけキャパシタＣ３０ａおよびＣ３０ｂをキャパシタ
Ｃ２０ａおよびＣ２０ｂと並列に接続して参照レベルの
補正を行うことにより、参照符号ＥＰ４で示されるよう
に、ＩＳＩ（Inter Signal Interference:符号間干渉成
分）レベルを低減し、バスアンプ６により間断無くデー
タの連続読み出しを行えるようになっている。
【００７２】ここで、キャパシタＣ３０ａおよびＣ３０
ｂの容量値Ｃ３０は、キャパシタＣ１０ａおよびＣ１０
ｂの容量値をＣ１０とし、キャパシタＣ２０ａおよびＣ
２０ｂの容量値をＣ２０として、Ｃ３０＝｛α（Ｃ１０
−Ｃ２０）・（Ｃ１０＋Ｃ２０）｝／｛（２−α）Ｃ１
０＋αＣ２０｝で表される。なお、αは、グローバルデ
ータバスＧＤＢの容量（寄生容量）をＣGDB とし、ロー
カルデータバスＬＤＢの容量（寄生容量）をＣLDB とす
ると、α＝ＣLDB ／（ＣGDB ＋ＣLDB ）となっている。
また、Ｃ１０およびＣ２０に関しては、関連技術のＰＲ
Ｄアンプと同様に、バスの時定数をτとすると、（Ｃ１
０−Ｃ２０）／（Ｃ１０＋Ｃ２０）＝ｅｘｐ（−Ｔ／
τ）をほぼ満たすものになる。さらに、Ｔは１ビットあ
たりのドライバ出力有効時間である。
【００７３】図２５の動作波形に示されるように、デー
タバス（ローカルデータバス）の切り替わりが起きても
ＰＲＤ方式バスアンプと次に選択されるローカルデータ
バスのプリチャージにより、間断することなくデータの
読み出し処理を行うことができる。ここで、同一のロー
カルデータバスのドライバから連続してデータが送られ
て来ている間、このローカルデータバスにおいては、プ
リチャージは行われない。図２５の例では、次に選択さ
れるローカルデータバスの選択前のプリチャージレベル
をドライバの電源レベルの半分（Ｖii／２）としている
が、必ずしもそうする必要はなく、略電源レベルの半分
程度のレベルであればよく、また、少なくとも、電源レ
ベル（Ｖii）とグランドレベル（Ｖss）との間にあれば
よい。なお、ローカルデータバス対のそれぞれ（ＬＤ
Ｂ，／ＬＤＢ：ＬＤＢ５，／ＬＤＢ５）は、略同じレベ
ルにプリチャージする。
【００７４】以上において、図２５では、次に選択され
るローカルデータバス（ＬＤＢ５）のプリチャージをロ
ーカルデータバスの切り替わり（ＬＤＢ１からＬＤＢ５
への切り替わり）の２ビット前から行っているが、１ビ
ット前からでもよく、また、いつも使わないローカルデ
ータバスはプリチャージされている状態としておき、ロ
ーカルデータバスが切り替わるとき、選択されたローカ
ルデータバスのプリチャージを解除するように構成して
もよい。
【００７５】図２６は図２３のデータバスアンプを適用
した信号伝送システムにおける特徴的な動作を説明する
ための波形図であり、使わないローカルデータバス（Ｐ
ＲＥ２，ＰＲＥ３，ＰＲＥ４，ＰＲＥ６，…）をプリチ
ャージされている状態としておき、ローカルデータバス
が切り替わる（ＬＤＢ１からＬＤＢ５への切り替わる）
とき、選択されたローカルデータバス（ＬＤＢ５）のプ
リチャージを解除するように構成した例を示すものであ
る。
【００７６】図２７は図２１に示す第３実施例の変形例
としての階層化バスの構成を概念的に示す図である。図
２７に示す階層化バスは、図２１に示す第３実施例とし
ての階層化バスにおいて、グローバルデータバスＧＤＢ
にプリチャージ回路８を設けたものであり、他の構成は
図２１と同様である。本変形例のように、グローバルデ
ータバスＧＤＢにプリチャージ回路８を設けた場合に
は、例えば、バス（グローバルデータバス）が動作して
いないとき、すなわち、スタンバイのときに、バスをプ
リチャージしておく等のことができる。なお、グローバ
ルデータバス部にプリチャージ回路を設けない場合であ
っても、スタンバイ時にバスをプリチャージしておくこ
とは可能である。
【００７７】図２８は本発明が適用される信号伝送シス
テムの第５実施例としてのＰＲＤ方式のデータバスアン
プを概略的に示す図であり、図２３に示すＰＲＤコンパ
レータ６１，６２に対してそれぞれイネーブル信号ｅｎ
Ａ，ｅｎＢを供給して制御するようになっている。図２
８に示されるように、ＰＲＤ方式のデータバスアンプ６
は、並列に設けられた２つのＰＲＤコンパレータ６
１’，６２’を有し、インターリーブ駆動するようにな
っている。すなわち、一方のＰＲＤコンパレータ６１’
（Ａ）が符号間干渉の推定動作を行っている間に、他方
のＰＲＤコンパレータ６２’（Ｂ）がデータの判定動作
を行い、また、一方のＰＲＤコンパレータ６１’がデー
タの判定動作をを行っている間に、他方のＰＲＤコンパ
レータ６２’が符号間干渉の推定動作を行うようになっ
ている。そして、マルチプレクサ６３により、２つのＰ
ＲＤコンパレータ６１’，６２’の一方の出力が交互に
選択して出力され、これにより、高速に信号の読み出し
を可能とするようになっている。
【００７８】ここで、本第５実施例のデータバスアンプ
６は、２つのＰＲＤコンパレータ６１’および６２’の
それぞれに対してイネーブル信号ｅｎＡおよびｅｎＢが
供給され、バスアンプ６（６１’，６２’）がデータ転
送時以外には動作しないように構成されている。図２９
は図２８のデータバスアンプにおけるＰＲＤコンパレー
タを示す図である。
【００７９】図２９に示されるように、ＰＲＤコンパレ
ータ６１’（６２’）の差動アンプ６４’は、イネーブ
ル信号ｅｎＡ（ｅｎＢ）によりその動作が制御されるカ
レントミラーアンプとして構成されている。なお、ＰＲ
Ｄ機能部分６６およびアンプ用プリチャージ回路６５
は、例えば、図２４のＰＲＤコンパレータにおけるもの
と同様である。
【００８０】図３０は図２８のデータバスアンプの動作
の一例を説明するための図である。図３０に示されるよ
うに、例えば、一方のＰＲＤコンパレータ６１’の動作
を制御するイネーブル信号ｅｎＡは、他方のＰＲＤコン
パレータ６２’の動作を制御するイネーブル信号ｅｎＢ
よりも１ビット早く出力されるようになっており、両方
のＰＲＤコンパレータ６１’および６２’が同時に動作
を開始した場合における始めのビットの無効なデータを
出力させないようになっている。すなわち、イネーブル
信号ｅｎＡが先に出力（イネーブル）され、一方のＰＲ
Ｄコンパレータ６１’が符号間干渉成分の推定動作およ
びコンパレータのオートゼロ動作を行うようになってい
る。このとき、他方のＰＲＤコンパレータ６２’は、ま
だ動作を開始していない。
【００８１】一方のＰＲＤコンパレータ６１’のイネー
ブル信号ｅｎＡは、データがバスアンプに到着する１ビ
ットタイム前に起動し、次のビットタイムの始め（イニ
シャルビット目）に、他方のＰＲＤコンパレータ６２’
のイネーブル信号ｅｎＢが出力されて該他方のＰＲＤコ
ンパレータ６２’がイネーブルになる。このイニシャル
ビットでは、一方のＰＲＤコンパレータ６１’がデータ
を受け取ってデータの判定を行い、同時に、他方のＰＲ
Ｄコンパレータ６２’は、符号間干渉成分の推定動作お
よびオートゼロ動作を行うことになる。なお、本第５実
施例（図２８〜図３０）において、ＰＲＤコンパレータ
（６１’，６２’）は、コンパレータ（差動アンプ６
４’）の非対称性を除去して、感度を増大させるため
に、オートゼロ機能（差動アンプ６４’の一方の入力と
出力を短絡するリセット機能）を有している。
【００８２】ここで、例えば、バスアンプ（６）への入
力信号が十分に大きい場合（コンパレータの非対称性を
補うくらい十分に大きい場合）には、必ずしもオートゼ
ロ機構は必要ではない。また、イネーブル信号ｅｎＡ，
ｅｎＢは同時に止めても各ＰＲＤコンパレータ６１’，
６２’（差動アンプ６４’）を停止してもよいが、例え
ば、データの出力が何ビットあるかが判っていれば、出
力が終わった順に止めるように構成してもよい。
【００８３】図３１は図２８のデータバスアンプの変形
例を示す図であり、読み出しが常に偶数ビットづつに限
られる場合のデータバスアンプを示すものである。ま
た、図３２は図３１のデータバスアンプの動作の一例を
説明するための波形図である。なお、図３２において、
イネーブル信号ｅｎＡ，ｅｎＢにおける『Ｉ』は符号間
干渉成分（ＩＳＩ）の推定動作を示し、『Ｄ』は信号判
定動作を示している。
【００８４】図３１および図２８の比較から明らかなよ
うに、本変形例では、一方のＰＲＤコンパレータ６１’
は図２８（図２９）と同様に構成し、他方のＰＲＤコン
パレータ６２”におけるＰＲＤ機能部分を図１５に示す
関連技術におけるＰＲＤ機能部分（２６６）と同様に構
成するようになっている。そして、イネーブル信号ｅｎ
Ａ，ｅｎＢにより、一方のＰＲＤコンパレータ６１’が
先に動作するようになっており、該ＰＲＤコンパレータ
６１’は、 偶数ビットを読み出すとき、常にバスの切
り替えの直前のビットで符号間干渉成分の推定動作
（Ｉ）を行い、バスの切り替えの直後のビットで信号判
定動作（Ｄ）を行うようになっている。
【００８５】すなわち、図３２に示されるように、バス
の切り替えタイミングが偶数ビット毎に生じる（一般的
には、偶数ビット毎に生じる）場合、すなわち、バスの
切り替えタイミングが符号間干渉成分推定動作Ｉから信
号判定動作Ｄに切り替わる一方のＰＲＤコンパレータ６
１’（コンパレータＡ）に同期して生じる場合、一方の
ＰＲＤコンパレータ６１’にのみキャパシタＣ３０ａ，
Ｃ３０ｂを設けて制御信号φ３で接続を制御すればよい
ため、他方のＰＲＤコンパレータ６２”におけるＰＲＤ
機能部分（２６６）に対してキャパシタＣ３０ａ，Ｃ３
０ｂおよび制御信号φ３’により制御されるスイッチ素
子を設けなくても同様の効果が得られるのである。この
ように、回路構成を必要十分なものとすることで、図２
８に示す第５実施例におけるＰＲＤバスアンプ６よりも
回路規模を削減することが可能になる。なお、他方のＰ
ＲＤコンパレータ６２”における差動アンプ６４’のオ
ートゼロ動作は、制御信号φ２により制御すればよい。
【００８６】なお、図２５で述べたのと同様に、次に選
択されるローカルデータバス（ＬＤＢ５）のプリチャー
ジをローカルデータバスの切り替わり（ＬＤＢ１からＬ
ＤＢ５への切り替わり）の２ビット前から行っている
が、１ビット前からでもよく、また、いつも使わないロ
ーカルデータバスはプリチャージされている状態として
おき、ローカルデータバスが切り替わるとき、選択され
たローカルデータバスのプリチャージを解除するように
構成してもよい。
【００８７】図３３は本発明が適用される半導体記憶装
置におけるライトアンプ（１０）の一例を示す回路図で
あり、また、図３４は本発明が適用される半導体記憶装
置におけるライトアンプの他の例を示す回路図である。
図３３および図３４に示されるように、各ライトアンプ
は、イネーブル信号ｅｎおよびデータ（書き込みデー
タ）ＤＡＴＡを受け取り、相補のグローバルデータバス
ＧＤＢ，／ＧＤＢを該データＤＡＴＡに応じたレベルに
駆動するようになっている。
【００８８】ここで、図３３および図３４の比較から明
らかなように、図３４に示すライトアンプは、図３３に
示すライトアンプに対して、各グローバルデータバスＧ
ＤＢ，／ＧＤＢを駆動する電源部にＮＭＯＳトランジス
タをさらに設けることにより、すなわち、各出力段のＰ
ＭＯＳトランジスタと内部電源線（Ｖii）との間にＮＭ
ＯＳトランジスタを挿入することにより、データバス
（ＧＤＢ，／ＧＤＢ）が『内部電源電圧（Ｖii）−ＮＭ
ＯＳトランジスタの閾値電圧（Ｖth）』以上のレベルに
上がらないように構成したものである。また、書き込み
動作は低電位電源線（Ｖss）に接続されたＮＭＯＳトラ
ンジスタの駆動力で高レベル“Ｈ”側のデータを低レベ
ル“Ｌ”にするという動作が主要なものであり、データ
バスの高レベル“Ｈ”側のレベルが低めのレベルにあれ
ば、低レベル“Ｌ”に向かうスピードはより速くなり、
結果として、より一層高速な書き込み動作が可能にな
る。
【００８９】なお、図３３および図３４に示すライトア
ンプの動作は、後に、図７１を参照して詳述する。図３
５は本発明が適用される信号伝送システムの第６実施例
としての階層化バスの構成を概念的に示す図であり、図
２１に示す第３実施例の階層化バスの構成におけるＰＲ
Ｄ方式のデータバスアンプ６として、上述した第５実施
例（第５実施例の変形例：イネーブル信号ｅｎＡ，ｅｎ
Ｂにより制御されるデータバスアンプ）を適用したもの
である。なお、図２２に示す第４実施例の枝分かれバス
の構成におけるＰＲＤ方式のデータバスアンプ６とし
て、イネーブル信号ｅｎＡ，ｅｎＢにより制御されるデ
ータバスアンプを適用することもできるのはもちろんで
ある。
【００９０】図３６は本発明が適用される信号伝送シス
テムの第７実施例としての半導体記憶装置の構成例を示
すブロック図であり、図３７は図３６の半導体記憶装置
における動作波形の一例を示す図である。図３６におい
て、参照符号１はメモリセルアレイ、２’はワードデコ
ーダアレイ（メインワードデコーダ：ＭＷＤＥＣ）、３
はセンスアンプ（センスアンプアレイ）、４はローカル
データバス（ＬＤＢ）、５はグローバルデータバス（Ｇ
ＤＢ）、６はデータバスアンプ（差動型ＰＲＤデータバ
スアンプ：ＤＰＲＤ）、９はローカルデータバススイッ
チ、１２はカラムデコーダ（ＣＤＥＣ）、１３はＰＲＤ
パルス生成回路、１４はローカルデータバススイッチ用
パルス生成回路、そして、１５はロウブロック状態ラッ
チ回路を示している。ここで、ＰＲＤパルス生成回路１
３は、データバスアンプ６で使用する制御信号（φ１，
φ２，φ３）等を生成する回路であり、ローカルデータ
バススイッチ用パルス生成回路１４は、各ローカルデー
タバススイッチ９のスイッチングを制御する信号を生成
する回路である。
【００９１】図３６に示されるように、半導体記憶装置
（主要部）は、８つのロウブロック（ＲＢ：ＲＢ０〜Ｒ
Ｂ７）を備えて構成され、各ロウブロックＲＢはそれぞ
れメインワードデコーダ（ＭＷＤＥＣ）２’およびサブ
ワードデコーダ（ＳＷＤＥＣ）２を有している。そし
て、各ロウブロックＲＢを渡るローカルデータバス（Ｌ
ＤＢ）４の切り替え時には、連続的な（間断のない、ギ
ャップレスの）データ読み出しを行うようになってお
り、センスアンプ３がドライバの役目を果たすようにな
っている。また、ＰＲＤ方式データバスアンプ６は、グ
ローバルデータバス５上に設けられている。なお、本発
明は、図３６に示す構成を有する半導体記憶装置に限定
されるものではなく、様々な構成の半導体記憶装置に適
用することができるのはいうまでもない。
【００９２】本第７実施例においては、センスアンプ３
から、選択されたカラムゲートおよびローカルデータバ
ススイッチ９を介し、さらに、グローバルデータバス５
を介してデータを転送し、符号間干渉成分除去（推定）
機能のある相補型バスアンプで増幅する。ここで、ＰＲ
Ｄバスアンプ６内で使用するパルス（制御信号）は、Ｐ
ＲＤパルス生成回路１３で生成されるようになってい
る。また、本第７実施例では、１つのＰＲＤパルス生成
回路１３から２つのＰＲＤバスアンプ６に対して上記の
パルスを供給しているが、パルスの供給の仕方はこれに
限定されるものではい。具体的に、例えば、４つのＰＲ
Ｄバスアンプに対して１つのＰＲＤパルス生成回路１３
からのパルスを与えるように構成することもでき、ま
た、全てのＰＲＤバスアンプ６に対して１つのＰＲＤパ
ルス生成回路１３から与えてもよい。
【００９３】ＰＲＤパルス生成回路１３に供給するクロ
ックＣＬＫは、場所によってスキューが出ないように、
例えば、ツリー状にして供給しているが、これに限定さ
れるものではない。さらに、本第７実施例では、ロウブ
ロック状態ラッチ回路１５により、ローカルデータバス
４の切り替え時に間断なくデータ読み出しを行うために
必要となるロウブロックの状態を記憶するようになって
おり、例えば、ロウブロック状態ラッチ回路１５を各ロ
ウブロックＲＢに対して２個の状態を記憶するためのラ
ッチとして構成することができる。すなわち、１つは、
次にアクセスするロウブロックであることを示す状態
（ＮＥＸＴ：ネクスト）であり、もう一つは現在アクセ
スしているロウブロックであることを示す状態（ＣＵＲ
ＲＥＮＴ：カレント）である。このラッチ回路１５から
メインワードデコーダ（ＭＷＤＥＣ）２’上にその状態
を表すＲＢ＠Ｃ信号（ＲＢ＠が現在アクセスしているロ
ウブロックであることを示す信号）およびＲＢ＠Ｎ信号
（ＲＢ＠が次にアクセスするロウブロックであることを
示す信号）が走り、これらＲＢ＠Ｃ信号およびＲＢ＠Ｎ
信号が各ロウブロックＲＢ（ＲＢ０〜ＲＢ７）に対して
与えられる（すなわち、＠は０〜７である）。なお、バ
スの切り替え時にバスを選択的にドライブするための選
択トランジスタ（カラムゲート）の選択信号（ＣＬ）
は、活性化されているローカルバス系統と非活性のロー
カルバス系統で共通化されている。
【００９４】図３７では、現在アクセスしているロウブ
ロック（ＣＵＲＲＥＮＴロウブロック）がＲＢ１（ＲＢ
１Ｃ）で、次にアクセスするロウブロック（ＮＥＸＴロ
ウブロック）がＲＢ３（ＲＢ３Ｎ）の場合を示してい
る。図３７において、参照符号ＴＰ１は、相補のローカ
ルデータバス４（ＬＤＢ，／ＬＤＢ）をショートして中
間電位（Ｖii／２）にプリチャージするタイミングを示
し、また、ＴＰ２は、グローバルデータバス（ＧＤＢ：
５）と次にアクセスするロウブロックＲＢ３におけるロ
ーカルデータバス（ＬＤＢ：４）を繋ぐスイッチ（ロー
カルデータバススイッチ９）が起動し始めるタイミング
を示している。なお、タイミングＴＰ２は、グローバル
データバスＧＤＢと現在アクセスしているロウブロック
ＲＢ１におけるローカルデータバスＬＤＢを繋いでいる
ローカルデータバススイッチ（９）の解除信号が動作し
始めるタイミングでもある。また、本第７実施例では、
タイミング切り替わりの１ビット前のタイミング（タイ
ミングＴＰ１）において、次にアクセスするロウブロッ
クＲＢ３のプリチャージ信号（ＰＲＥ３）が出力され、
ロウブロックＲＢ３のローカルデータバスＬＤＢのプリ
チャージが行われる。ここで、図３７の全体的な波形
は、前述した図２５の動作波形に対応している。
【００９５】図３８は図３６の半導体記憶装置における
１つのロウブロック（ＲＢ＠）の構成例を示すブロック
図であり、図３９は図３８の動作シーケンスの一例を説
明するための波形図である。なお、図３８において、カ
ラムゲートの選択信号線（ＣＬ）、グローバルデータバ
ス（ＧＤＢ）、ローカルデータバス（ＬＤＢ）、およ
び、ローカルデータバススイッチ（９）等は、煩雑にな
るので図示していない。また、図３９はロウブロック状
態ラッチ回路１５から生成される信号（ＲＢ＠Ｃ，ＲＢ
＠Ｎ）によるブロック選択動作のシーケンスの一例を示
すものである。
【００９６】図３８および図３９において、参照符号Ｒ
ＢＰＲＥ＠は、各ロウブロック（ＲＢ）内のＲＢＰＲＥ
生成回路５１で生成され当該ブロック（ロウブロック）
内に供給されるロウブロックプリチャージ信号であり、
また、ＷＬタイミング信号発生回路５２にも供給され
る。ここで、ＲＢＰＲＥ信号が有効であるとき、ワード
線（ＷＬ）はリセットされる。ＷＬタイミング信号発生
回路５２は、ブロック内のワード線（ＷＬ）の立ち上げ
タイミングおよび立ち下げタイミングを生成している。
さらに、ＲＢＭＷ生成回路５３によりＲＢＭＷ＠信号が
生成され、ブロック内のメインワードデコーダ（ＭＷＤ
ＥＣ）２’に供給される。ここで、ＲＢＭＷ＠信号が高
レベル“Ｈ”のとき、当該ブロック内のメインワードデ
コーダ２’はアドレスを受け付けることができ、逆に、
ＲＢＭＷ＠信号が低レベル“Ｌ”のときには、メインワ
ードデコーダ２’のアドレス信号が変わっても、選択さ
れたメインワード（ＭＷ）は影響を受けないようになっ
ている。なお、参照符号５７は、各ブロックにおけるロ
ーカルデータバスをプリチャージするためのＬＤＢ＠プ
リチャージ回路を示している。
【００９７】ＲＢＳＷ生成回路５４は、ＲＢＳＷ＠信号
（パルス）を発生する。図３８の例では、ＲＢＳＷ＠信
号は相補の信号とされ、各センスアンプ列（３）を通っ
て、センスアンプとサブワードデコーダ（ＳＷＤＥＣ）
２の交差する部分にあるＲＢ別ＳＷプリデコードアドレ
スラッチ回路５５に供給される。ここで、ＲＢ別ＳＷプ
リデコードアドレスラッチ回路５５は、ＲＢＳＷ＠信号
により共通に走っているサブワードプリデコード信号
（ＳＷプリデコード信号＃）をブロック毎にラッチし、
これにより、サブワードプリデコード信号が他のブロッ
クにアクセスしようとしたときにローカルデータバスが
切り替わっても、各ブロック毎にサブワードプリデコー
ド信号を保持することができるようになっている。
【００９８】なお、本第７実施例において、サブワード
プリデコード信号は０〜３の４個であり、ＳＷプリデコ
ード信号＃における＃が０〜３になる。また、ＲＢＬＤ
ＢＰＲＥ生成回路５６は、ＲＢＬＤＢＰＲＥ＠信号を生
成しており、ＲＢ＠Ｎ信号とＬＤＢプリチャージ信号
（ＬＤＢＰＲＥ信号：各ブロックに共通）から各ブロッ
クのローカルデータバス（ＬＤＢ）のプリチャージ信号
（ＲＢＬＤＢＰＲＥ＠信号）が生成される。ここで、Ｒ
ＢＬＤＢＰＲＥ＠信号により次に選択されるバスは、少
なくとも、その切り替わる１ビット前でのプリチャージ
を行うことができる。また、後に詳述するが、ギャップ
レスライト動作（間断のない書き込み動作）も行おうと
した場合には、このＲＢＬＤＢＰＲＥ＠信号に対する変
更が必要になる。なお、半導体記憶装置に適用した本発
明の信号伝送システム（バス方式）においても、データ
バスのプリチャージを連続読み出し時には行う必要がな
いのはもちろんである。
【００９９】ところで、半導体記憶装置におけるデータ
の読み出し動作では、予め何ビット読み出すかは判って
いるため、カウンタで何ビット読み出し動作を行ったか
を、例えば、チップ（半導体記憶装置）内を走るクロッ
クＣＬＫを使ってカウントし、最終ビットが切り替わる
直前にローカルデータバススイッチ（ＧＤＢ−ＬＤＢＳ
Ｗ）を切り替える信号をＬＤＢＳＷ信号生成回路が生成
し、ＬＤＢ−ＧＤＢ−ＳＷ回路内で各ブロックのＲＢ＠
Ｎ信号と論理をとり、ローカルデータバスが切り替えタ
イミングの直前から切り替わるように動作させるように
なっている。本第７実施例において、バスの切り替え動
作は、切り替えの直前から始まる方式であり、その動作
は、図３９に示す通りである。また、図３６では、メイ
ンワードデコーダ（ＭＷＤＥＣ）２’の一方側（図面
上、左側）だけにセルアレイがあるように描いてある
が、両側にセルアレイを設けてもよく、また、この構成
は様々に変形し得るのはいうまでもない。
【０１００】図４０は本発明が適用される信号伝送シス
テムの第８実施例としての半導体記憶装置の構成例を示
すブロック図である。本第８実施例の半導体記憶装置
も、上述した第７実施例と同様に、８個のロウブロック
（ＲＢ：ＲＢ０〜ＲＢ７）を備えて構成されているが、
このロウブロックＲＢの数は８個に限定されるものでは
なく、例えば、４個或いは１６個等でもよいのはもちろ
んである。また、本第８実施例においても、第７実施例
と同様に、複数のローカルデータバス４（ＬＤＢ，／Ｌ
ＤＢ）がローカルデータバススイッチ９（ＧＤＢ−ＬＤ
ＢＳＷ）を介して１つのグローバルデータバス５（ＧＤ
Ｂ，／ＧＤＢ）に繋がり、このグローバルデータバス５
に対してＰＲＤ方式のデータバスアンプ６が設けられ、
図４０はこの構成を複数有する場合の例を示している。
なお、図４０の下方に示す１つのロウブロックＲＢは、
上述の図３８に示すロウブロックＲＢの４倍の容量を有
する場合を示しており、また、図４０では、ローカルデ
ータバス（ＬＤＢ）が、参照符号ＤＰの位置で２つに分
割されている。また、参照符号ＲＢ＠ＣＫは、ロウブロ
ック状態遷移クロックを示し、＠は０〜７である。ま
た、カラム選択信号（ＣＬ）は、複数のロウブロック
（ＲＢ０〜ＲＢ７）に渡って活性化され、さらに、第７
実施例と同様に、各ロウブロックはそれぞれメインワー
ドデコーダ（ＭＷＤＥＣ）２’およびサブワードデコー
ダ（ＳＷＤＥＣ）２を備えている。そして、本第８実施
例は、ロウブロックを渡るローカルデータバス（ＬＤ
Ｂ）の切り替え時に、ギャップレスのデータ読み出し
（データリード）を行う例であり、センスアンプ３がド
ライバの役目を果たすようになっている。
【０１０１】さらに、上述した第７実施例と同様である
ので詳しくは図示しないが、ＰＲＤバスアンプ６内で使
用するパルス（制御信号）は、ＰＲＤパルス生成回路
（１３）で生成される。なお、第７実施例のように、１
つのＰＲＤパルス生成回路（１３）から２個のＰＲＤバ
スアンプ６に対してパルスを供給してもよいが、例え
ば、４個のＰＲＤバスアンプ６に対して、或いは、全て
のＰＲＤバスアンプ６に対してパルスを供給するように
構成してもよい。また、ＰＲＤパルス生成回路に対する
クロック（ＣＬＫ）の配線は、場所によるスキューが出
ないようにツリー状にしてもよいが、例えば、動作スピ
ードが遅くてよい場合等にはツリー状に限定されるもの
ではない。
【０１０２】本第８実施例では、バス系統の状態信号が
４状態ある例を示している。すなわち、４つの状態と
は、そのバス系統が活性化が始まり次にアクセスされる
状態（ＮＥＸＴ：ネクスト）、そのバス系統が現在活性
化しアクセスされていることを表す状態（ＣＵＲＲＥＮ
Ｔ：カレント）、そのバス系統がまだ活性化しているが
アクセスが終わった状態（ＰＲＥＶＩＯＵＳ：プレビア
ス）、および、非活性でアクセスも行われない状態（Ｓ
ＴＡＮＤＢＹ：スタンバイ）のことである。ここで、ス
タンバイとは、いつでもアクセス動作が開始できるロウ
ブロック（ＲＢ）であることを示し、休止しているとい
う意味ではない。また、これら４つの状態信号（ＲＢ＠
Ｎ，ＲＢ＠Ｃ，ＲＢ＠Ｐ，ＲＢ＠Ｓ）は、メモリセルア
レイの近くで各ロウブロック毎に設けられたロウブロッ
ク状態ラッチ回路１５’により保持される。
【０１０３】図４１は図４０に示す第８実施例における
ラッチ回路（ロウブロック状態ラッチ回路１５’）を示
すブロック図であり、図４２は図４１に示すラッチ回路
の一例を示すブロック回路図であり、そして、図４３は
図４２に示すラッチ回路の動作の一例を説明するための
波形図である。図４１および図４２に示されるように、
ロウブロック状態ラッチ回路（ＲＢ状態ラッチ回路）１
５’は、４つのフリップフロップ（ＲＳフリップフロッ
プ）およびインバータを備えて構成され、ロウブロック
状態遷移クロック（ＲＢ＠ＣＫ信号：＠は０〜７）およ
びリセット信号（ＲＥＳＥＴ信号）を受け取り、４つの
状態信号（ＲＢ＠Ｎ，ＲＢ＠Ｃ，ＲＢ＠Ｐ，ＲＢ＠Ｓ）
のいずれかを保持（出力）するようになっている。
【０１０４】まず、ＲＥＳＥＴ信号が高レベル“Ｈ”に
なると、ＲＢ状態ラッチ回路１５’および各ロウブロッ
クＲＢはスタンバイ状態を保持する。ここで、本第８実
施例において、ＲＥＳＥＴ信号は、各ロウブロック共通
の信号とされ、選択されたロウブロック（ＲＢ＠）に
は、ＲＢ＠ＣＫ信号（ＲＢ＠ＣＫパルス）が１つラッチ
回路１５’に入力され、当該ラッチ回路およびそのＲＢ
＠はネクスト状態に遷移する。このネクスト状態は、デ
ータ読み出し（または、データ書き込み）のための準備
状態であり、具体的に、例えば、ワード線（ＷＬ）の選
択および立ち上げや、センスアンプ（３）の活性化等が
行われる。
【０１０５】次に、もう一個ＲＢ＠ＣＫパルスが入力す
ると、ＲＢ＠はカレント状態、すなわち、データの読み
出し（または、データ書き込み）を行う状態になる。さ
らに、もう一個ＲＢ＠ＣＫパルスが入ると、このＲＢ状
態ラッチ回路１５’およびＲＢ＠はプレビアス状態にな
る。ここで、プレビアス状態では、例えば、ワード線
（ＷＬ）の立ち下げ、センスアンプ（３）の非活性化、
および、ビット線（ＢＬ）のプリチャージ等が行われ
る。また、データ書き込み（ライト）動作時には、メモ
リセルへのデータのリストアも行われる。このプレビア
ス状態では、外からこのプレビアス状態のロウブロック
ＲＢへのアクセスは禁止される。すなわち、プレビアス
状態を示す信号（ＲＢ＠Ｐ）は、このアクセス禁止を示
すためにも使用され、場合によっては外部に出力され
る。また、この信号（ＲＢ＠Ｐ）を使って、外部からの
アクセスに対して待機（ウェイティング）をかけること
も可能である。
【０１０６】以上において、ＲＢ（ロウブロック）が切
り替わった時（ローカルデータバスＬＤＢが切り替わっ
た時）のギャップレスのデータ読み出し（書き込み）を
行うためには、あるＲＢがカレント状態にあるとき、そ
れに並行して次に選択されるＲＢのワード線立ち上げ等
の動作を行うために、次に選択するＲＢの状態をネクス
ト状態にする。そして、カレント状態であるＲＢからの
データの読み出し（書き込み）が終わったら、そのＲＢ
をプレビアス状態にすると同時に、次に選択するＲＢを
カレント状態にすることにより、ＲＢの切り替え時にギ
ャップ（不連続）が出ないようにすることができる。こ
れを順次並行して行うことにより、ギャップレスの（間
断のない、連続的な）読み出しまたは書き込み動作が可
能になる。
【０１０７】図４４は図４０に示す第８実施例における
ロウブロックの構成例（主要部）を拡大して示すブロッ
ク図であり、図４５は図４０に示す第８実施例の半導体
記憶装置の動作シーケンスの一例を説明するための波形
図である。図４４と図３８との比較から明らかなよう
に、本第８実施例の半導体記憶装置におけるロウブロッ
クは、ほぼ前述した第７実施例と同様であるが、各ロウ
ブロックに含まれるメモリセルアレイの量（記憶容量）
が異なっている。なお、図３８と同様に、図４４におい
ても、カラムゲートの選択信号線（ＣＬ）、グローバル
データバス（ＧＤＢ）、ローカルデータバス（ＬＤ
Ｂ）、および、ローカルデータバススイッチ（９）等は
煩雑になるので図示していない。また、図４５はロウブ
ロック状態ラッチ回路（ＲＢ状態ラッチ回路）１５’か
ら生成される信号（ＲＢ＠Ｃ，ＲＢ＠Ｎ，ＲＢ＠Ｐ，Ｒ
Ｂ＠Ｓ）によるブロック選択動作のシーケンスの一例を
示すものである。
【０１０８】前述したように、ＲＢ状態ラッチ回路１
５’は各ＲＢ（ロウブロック）毎にあり、そこにはＲＢ
＠ＣＫが供給される。このＲＢ状態ラッチ回路１５’か
らは、ＲＢの状態に応じて、ＲＢ＠Ｎ信号，ＲＢ＠Ｃ信
号，ＲＢ＠Ｐ信号，ＲＢ＠Ｓ信号の４つの状態信号が出
力される。図４４において、参照符号ＲＢＰＲＥ＠は、
ＲＢ＠Ｎ信号およびＲＢ＠Ｃ信号から各ロウブロック内
のＲＢＰＲＥ生成回路５１で生成されてブロック内に供
給されると共に、ＷＬタイミング信号発生回路５２にも
供給される。このＲＢＰＲＥ＠信号が有効であるとき
は、ワード線（ＷＬ）はリセットされる。ＷＬタイミン
グ信号発生回路５２は、ブロック内のワード線（ＷＬ）
の立ち上げタイミングおよび立ち下げタイミングを生成
している。さらに、ＲＢ＠Ｎ信号からＲＢＭＷ生成回路
５３によりＲＢＭＷ＠信号が生成され、ブロック内のメ
インワードデコーダ（ＭＷＤＥＣ）２’に供給される。
ここで、ＲＢＭＷ＠信号が高レベル“Ｈ”のとき、当該
ブロック内のメインワードデコーダ２’はアドレスを受
け付けることができ、逆に、ＲＢＭＷ＠信号が低レベル
“Ｌ”のときには、メインワードデコーダ２’のアドレ
ス信号が変わっても、選択されたメインワード（ＭＷ）
は影響を受けないようになっている。なお、参照符号５
７は、各ブロックにおけるローカルデータバスをプリチ
ャージするためのＬＤＢ＠プリチャージ回路を示してい
る。
【０１０９】ＲＢＳＷ生成回路５４は、ＲＢ＠Ｎ信号か
らＲＢＳＷ＠信号（パルス）を発生する。図４４の例で
は、ＲＢＳＷ＠信号は相補の信号とされ、各センスアン
プ列（３）を通って、センスアンプとサブワードデコー
ダ（ＳＷＤＥＣ）２の交差する部分にあるＲＢ別ＳＷプ
リデコードアドレスラッチ回路５５に供給される。ここ
で、ＲＢ別ＳＷプリデコードアドレスラッチ回路５５
は、ＲＢＳＷ＠信号により共通に走っているサブワード
プリデコード信号（ＳＷプリデコード信号＃）をブロッ
ク毎にラッチし、これにより、サブワードプリデコード
信号が他のブロックにアクセスしようとしたときにロー
カルデータバスが切り替わっても、各ブロック毎にサブ
ワードプリデコード信号を保持することができるように
なっている。
【０１１０】なお、本第８実施例において、サブワード
プリデコード信号は０〜３の４個であり、ＳＷプリデコ
ード信号＃における＃が０〜３になる。また、ＲＢＬＤ
ＢＰＲＥ生成回路５６は、ＲＢ＠Ｎ信号およびＲＢ＠Ｃ
信号からＲＢＬＤＢＰＲＥ＠信号を生成しており、デー
タの読み出し（或いは、書き込み）を行う時だけ選択し
たＲＢのＬＤＢのプリチャージを解除する方法が採用さ
れている。この方式は、後述するギャップレスライト
（連続書き込み：第１５実施例：図７２参照）動作も可
能になるプリチャージ方式である。なお、半導体記憶装
置に適用した本発明の信号伝送システム（バス方式）に
おいても、データバスのプリチャージを連続読み出し時
には行う必要がないのはいうまでもない。
【０１１１】前述したように、本第８実施例の半導体記
憶装置におけるデータの読み出し動作では、予め何ビッ
ト読み出すかは判っているため、カウンタで何ビット読
み出し動作を行ったかを、例えば、チップ（半導体記憶
装置）内を走るクロックＣＬＫを使ってカウントし、最
終ビットが切り替わる直前にローカルデータバススイッ
チ（ＧＤＢ−ＬＤＢＳＷ）を切り替える信号をＬＤＢＳ
Ｗ信号生成回路が生成し、ＬＤＢ−ＧＤＢ−ＳＷ回路内
で各ブロックのＲＢ＠Ｎ信号と論理をとり、ローカルデ
ータバスが切り替えタイミングの直前から切り替わるよ
うに動作させるようになっている。本第８実施例におい
て、バスの切り替え動作は、切り替えの直前から始まる
方式であり、その動作は、図３９に示す通りである。ま
た、図４０では、メインワードデコーダ（ＭＷＤＥＣ）
２’の一方側（図面上、左側）だけにセルアレイがある
ように描いてあるが、両側にセルアレイを設けてもよ
く、また、この構成は様々に変形し得る。
【０１１２】図４６および図４７は図４０に示す第８実
施例の半導体記憶装置の動作状態を示す図である。図４
６および図４７に示されるように、例えば、期間ＳＴ３
においては、ロウブロックＲＢ５（ローカルバス系統
５）が活性化され、アクセスされている状態（カレント
状態）であり、また、ロウブロックＲＢ１（ローカルバ
ス系統１）はまだ活性化しているが、アクセスが終わっ
た状態（プレビアス状態）である。ここで、プレビアス
状態のＲＢ１（ロウブロック）では、セルデータのリス
トア、ワード線（ＷＬ）の立ち下げ、および、ビット線
（ＢＬ）のプリチャージが終わるまではこのＲＢ１をア
クセスできない。さらに、プレビアス状態のＲＢ１で
は、後述する実施例におけるＳＳＡスキーマ（schema)
の書き込み時にビット線トランスファーゲートの立ち上
げ（オン）も行い、また、ローカルデータバス（ＬＤ
Ｂ）のプリチャージも行うようになっている。また、ロ
ウブロックＲＢ６（ローカルバス系統６）はネクスト状
態であり、ワード線が立ち上がりはじめ、センスアンプ
がデータをラッチし、アクセスできる状態になってい
る。なお、その他のロウブロック（ＲＢ０，ＲＢ２，Ｒ
Ｂ３，ＲＢ４，ＲＢ７）はスタンバイ状態で非活性とな
っている。このスタンバイ状態では、いつでも選択開始
が可能なロウブロックになる。そして、リード時には、
ネクスト状態にあるロウブロックのローカルデータバス
が、このネクスト状態信号と切り替わり信号を受けて、
切り替わりの直前にプリチャージ状態が解除されること
になる。また、読み出し動作波形（図３７参照）に関し
ては第７実施例と同様であるので省略する。
【０１１３】図４８は本発明が適用される信号伝送シス
テムの第９実施例としての半導体記憶装置におけるメイ
ンワードデコーダ（ＭＷＤＥＣ）２’の構成例を示すブ
ロック回路図であり、上述した第７実施例および第８実
施例の半導体記憶装置に適用され得るものである。ここ
で、参照符号Ｖppは、昇圧レベル（昇圧電位の電源線）
を示している。
【０１１４】図４８および前述した図３８並びに図４４
に示されるように、メインワード線（ＭＷＬ）の保持回
路であるメインワードデコーダ２’には、ＲＢＭＷ生成
回路５３からのＲＢＭＷ＠信号およびＲＢＰＲＥ生成回
路５１からのＲＢＰＲＥ＠信号（実際には、その反転信
号／ＲＢＰＲＥ＠）、並びに、プリデコードアドレスが
供給され、ＭＷＬ用のＭＷ信号（ＲＢＭＷ＠信号）を出
力するようになっている。すなわち、第７実施例および
第８実施例の半導体記憶装置では、メモリセルアレイの
ロウ選択線が親子構造（階層構造）になっており、メイ
ンワード線（ＭＷＬ）の下層にサブワード線（ＳＷＬ）
が設けられた構成となっている。
【０１１５】ＭＷＤＥＣ（メインワードデコーダ）２’
は、ダイナミックノードでＭＷＬ（メインワード線）の
状態を保持し、これにより、他のＲＢ（ロウブロック）
とロウ側のプリデコード信号を共有化しても、他のＲＢ
の任意のロウアドレスを選択することができる。すなわ
ち、ＲＢＭＷ＠信号が高レベル“Ｈ”で、且つ、／ＲＢ
ＰＲＥ＠も高レベル“Ｈ”のときに限って、ＭＷＤＥＣ
２’は、アドレス（プリデコードアドレス）による変化
を受ける。アドレス遷移後に、ＲＢＭＷ＠信号が低レベ
ル“Ｌ”になっていれば、ＭＷＬのプリデコードアドレ
スが他のＲＢのＭＷＬを立ち上げるために変化してもな
んら影響を受けない。ＭＷＬの立ち下げは、／ＲＢＰＲ
Ｅ信号が低レベル“Ｌ”のときに行われる。
【０１１６】なお、本第９実施例では、ＭＷＬの高レベ
ル“Ｈ”がＳＷＤＥＣ（サブワードデコーダ）２の電源
となっているので、ＭＷＬがリセット（低レベル
“Ｌ”）されている状態では、ＳＷＤＥＣ２の動作はＭ
ＷＬの選択に関して影響を与えないことになる。図４９
は本発明が適用される信号伝送システムの第９実施例と
しての半導体記憶装置におけるサブワードプリデコード
アドレスラッチ回路（ＲＢ別ＳＷプリデコードアドレス
ラッチ回路５５）の構成例を示すブロック回路図であ
る。
【０１１７】既に、第７実施例および第８実施例でも説
明したように、本第９実施例においても、ＲＢに共通な
サブワードプリデコードアドレス（ＳＷプリデコードア
ドレス）をＳＷプリデコードアドレスラッチ回路５５で
各ＲＢ毎に保持する方式となっている。もちろん、ＭＷ
ＬのようにダイナミックにＳＷＬを保持する構成にして
も構わない。ここで、１つのＭＷＬ当たり４本のＳＷＬ
を設ける構成となっているので、プリデコード線も４本
設けられている。
【０１１８】図４９に示されるように、ＳＷプリデコー
ドアドレスラッチ回路５５は、縦列接続されたトランス
ファゲートおよびラッチで構成され、各ＲＢ毎に生成さ
れるＲＢＳＷ＠信号（ＲＢＳＷ＠，／ＲＢＳＷ＠）によ
りＳＷプリデコードアドレスをラッチするようになって
いる。なお、図示していないが、このＳＷプリデコード
アドレスラッチ回路５５は、リセット機能を有してい
る。
【０１１９】図５０は本発明が適用される信号伝送シス
テムの第１０実施例としての階層化バスの構成を概念的
に示す図であり、ローカルデータバス（ＬＤＢ）が切り
替わってもＰＲＤ方式のバスアンプで間断なくデータを
読み出す他の方式を示すものである。本第１０実施例で
は、例えば、前述した図３５に示す第６実施例における
各ローカルバススイッチＤＢＳＷ（ＤＢＳＷi,ＤＢＳＷ
j,…, ＤＢＳＷk:９) が設けられている位置に対して、
グローバルデータバスレベル検出回路兼プリチャージ回
路６０を設けるようになっている。なお、各グローバル
データバスレベル検出回路兼プリチャージ回路６０に
は、それぞれプリチャージ信号（Ｐｒｅi,Ｐｒｅj,…,
Ｐｒｅk)が供給され、各プリチャージ回路６０のプリチ
ャージ動作を制御するようになっている。
【０１２０】すなわち、本第１０実施例では、グローバ
ルデータバスレベル検出回路兼プリチャージ回路６０に
よって、グローバルデータバス（ＧＤＢ：ＧＤＢ，／Ｇ
ＤＢ）の電位を検出し、次に選択されるデータバス（Ｌ
ＤＢ５：ＬＤＢ５，／ＬＤＢ５）に対して、このグロー
バルデータバスに近いレベルを選択前にプリチャージレ
ベルとして与えるようになっている。従って、ＰＲＤ方
式のバスアンプは従来型（キャパシタＣ３０を持たない
もの：例えば、図９および図１０参照）で構わない。ま
た、グローバルデータバスレベル検出回路兼プリチャー
ジ回路６０により与えるプリチャージレベルは、必ずし
もグローバルデータバスと同じレベルになる必要はな
く、グローバルデータバス（ＧＤＢ）と次の選択ローカ
ルデータバス（ＬＤＢ５）を繋いだことによる電位変化
を小さくする方向にプリチャージを行うものであればよ
い。このときには、例えば、前述した第３実施例および
第５実施例に用いるようなＰＲＤ方式のバスアンプ（図
２３および図２４、並びに、図２８および図２９参照）
を使用する方が好ましい。なお、本第１０実施例におい
て、グローバルデータバスレベル検出回路兼プリチャー
ジ回路６０を設ける位置は、各ローカルバススイッチＤ
ＢＳＷの位置に限定されるものではない。
【０１２１】図５１は図５０の信号伝送システムにおけ
る動作波形の一例を示す図である。図５１に示されるよ
うに、本第１０実施例では、次に選択されるローカルデ
ータバス（ＬＤＢ５）は、該ローカルデータバスＬＤＢ
５に対応するプリチャージ信号（Ｐｒｅ５）を切り替わ
りの直前にグローバルデータバスＧＤＢに近いレベルを
プリチャージレベルとして与えることにより、ＬＤＢ５
をＧＤＢに繋いだことによる電位変化を小さくするよう
になっている。ここで、ＬＤＢ５をプリチャージするタ
イミングは、ローカルデータバスの切り替わりの直前で
あれば、１ビット前に限定されるものではない。
【０１２２】図５２は本発明が適用される信号伝送シス
テムの第１１実施例としてのバスレベル設定回路の構成
例を示す回路図であり、図５３は図５２のバスレベル設
定回路の動作を説明するための図である。上述したのと
同様に、本第１１実施例では、図５２に示されるよう
に、グローバルデータバス（ＧＤＢ）と次の選択ローカ
ルデータバス（ＬＤＢ５）を繋いだことによる電位変化
を小さくするためのバスレベル設定回路６１を設けるよ
うになっている。このバスレベル設定回路６１は、図５
３に示されるように、ローカルデータバスＬＤＢ５の切
り替わりの直前のタイミングでプリチャージスイッチ
（ＰｒｅＳＷ）をオンとして、該ローカルデータバスＬ
ＤＢ５をグローバルデータバスＧＤＢに近いレベルにプ
リチャージするようになっている。ここで、高電位電源
線（Ｖii）に接続されるＮＭＯＳトランジスタおよび低
電位電源線（Ｖss）に接続されるＰＭＯＳトランジスタ
は、両方ともに閾値電圧（Ｖth）が零に近い（非常に小
さい）ものを使用する必要がある。
【０１２３】図５４は本発明が適用されるギャップレス
の書き込み動作の基本概念を説明するための階層化バス
の構成例を示す図であり、また、図５５は本発明が適用
されるギャップレスの書き込み動作の基本概念を説明す
るための枝分かれバスの構成例を示す図である。ここ
で、図５４および図５５は、それぞれ前述した図２１お
よび図２２に対応し、図２１および図２２におけるＰＲ
Ｄ方式データバスアンプ６を書き込みアンプ（ライトア
ンプ）としたものに相当する。
【０１２４】図５４および図５５において、同じローカ
ルデータバス中にあるユニットＣに書き込みを行ってい
る間、基本的には、当該ローカルデータバスはその間プ
リチャージをしないで、高速な書き込みを行うようにな
っている。なお、グローバルデータバス（ＧＤＢ）およ
びローカルデータバス（ＬＤＢi,ＬＤＢj,…, ＬＤＢk)
は、相補型のデータバス（ＧＤＢ，／ＧＤＢ；ＬＤＢ，
／ＬＤＢ）として構成され、また、ユニットＣは、例え
ば、相補入力を持ったセンスアンプとして構成されてい
る。
【０１２５】図５６は本発明が適用される信号伝送シス
テムの第１２実施例としての半導体記憶装置の構成例を
示すブロック図であり、ＳＳＡ（Separated Sense Ampl
ifier)方式によるダイナミック型ランダムアクセスメモ
リ（ＤＲＡＭ：半導体記憶装置）のデータの高速書き込
みの例を示すものである。なお、この構成自身は、通常
のＤＲＡＭと大きく変わるところはない。
【０１２６】本第１２実施例の半導体記憶装置が通常の
ＤＲＡＭと違うところは、センスアンプ（Ｓ／Ａ：３）
とビット線（ＢＬ）とを繋ぐビット線トランスファーゲ
ートの制御回路（制御信号：ＢＬＴ）である。すなわ
ち、通常のＤＲＡＭにおいて、データ書き込み動作時に
は、書き込むセルのワード線（ＷＬ）が開いており、且
つ、センスアンプは今回の書き込み動作以前にそのセル
に記憶されていたデータをラッチしている状態にある。
従って、新たに書き込まれるデータが、既に書き込まれ
ているデータと同じならば、書き込みは直ちに終了す
る。しかしながら、新たに書き込まれるデータが、既に
書き込まれているデータと逆の場合には、書き込み動作
のワーストケースになり、これが書き込み動作の時間を
決めることになる。
【０１２７】すなわち、新たに書き込まれるデータが既
に書き込まれているデータと逆の場合、センスアンプ
（Ｓ／Ａ）にラッチされたデータは、グローバルデータ
バス（ＧＤＢ：ＧＤＢ，／ＧＤＢ）に繋がったライトア
ンプ（ＷＡ）により、グローバルデータバスＧＤＢ
（５）、データバススイッチ（９）、ローカルデータバ
スＬＤＢ（ＬＤＢ，／ＬＤＢ：４）を経由してカラムト
ランスファーゲート（ＣＬ）を介して反転される。そし
て、このセンスアンプに繋がったビット線対（ＢＬ，／
ＢＬ）の電位も反転される。なお、ローカルデータバス
の切り替えを行わない場合には、必ずしもグローバルデ
ータバスおよびローカルデータバスのプリチャージ回路
（８，７）は必要ない。
【０１２８】図５７〜図６２は図５６の半導体記憶装置
における書き込み動作のシーケンスを示す図である。ま
ず、図５７に示されるように、メモリセル（ＭＣ）から
データを読み出し、ＭＣから出て来たデータをセンスア
ンプ（Ｓ／Ａ）で或る程度増幅し、その後、ビット線ト
ランスファーゲート（ＢＬＴ）を閉じてセンスアンプと
ビット線対（ＢＬ，／ＢＬ）を切り放す。ここで、或る
程度とは、ＢＬＴを閉じる動作でＳ／Ａのデータが反転
したりしないという状態で、メモリセルへのデータリス
トア動作の時ほどビット線対が開く必要はないという意
味である。その後、カラムトランスファーゲート（Ｃ
Ｌ）を開け、ライトアンプ（ＷＡ）でグローバルデータ
バス（ＧＤＢ）、データバススイッチ（ＤＢＳＷ）、ロ
ーカルデータバス（ＬＤＢ）を経由してセンスアンプの
データを反転させる。このとき、センスアンプにはビッ
ト線が繋がっていないので、該センスアンプは高速に反
転することになる。
【０１２９】さらに、図５８〜図６１に示されるよう
に、同じローカルデータバスに繋がっているカラムトラ
ンスファーを次々と開け、ライトアンプから順次センス
アンプに書き込んでゆく。これにより、例えば、従来の
書き込み方式に比べて約２倍の速度で書き込むことが可
能となる。ここで、図５８はライトアンプＷＡからセン
スアンプＡへのデータ書き込みの様子を示し、図５９は
ライトアンプＷＡからセンスアンプＢへのデータ書き込
みの様子を示し、図６０はライトアンプＷＡからセンス
アンプＣへのデータ書き込みの様子を示し、そして、図
６１はライトアンプＷＡからセンスアンプＤへのデータ
書き込みの様子を示している。
【０１３０】そして、図６２に示されるように、センス
アンプへのデータ書き込みの後、ＢＬＴを開けてセンス
アンプのデータをメモリセル（ＭＣ）に書き込む。この
メモリセルのデータリストア終了後、ワード線（ＷＬ）
を立ち下げ、センスアンプを非活性化し、そして、ビッ
ト線（ＢＬ，／ＢＬ）をプリチャージする。なお、以上
の図５７〜図６２に示すシーケンスは、書き込み動作の
前後において、バスのプリチャージを行わない場合の例
である。もし、書き込み動作の前後でバスのプリチャー
ジを行う場合には、図５７のメモリセルからデータを読
み出してセンスアンプで或る程度増幅し、また、センス
アンプとビット線対との切り放しを行う期間（ＴＴ
１）、或いは、この期間ＴＴ１を含み該期間ＴＴ１より
も前の時間にＬＤＢプリチャージ回路（７）またはＧＤ
Ｂプリチャージ回路（８）により、若しくは、ＬＤＢプ
リチャージ回路（７）およびＧＤＢプリチャージ回路
（８）の両方により、バス（ＧＤＢ，ＬＤＢ）のプリチ
ャージを行う。或いは、図５８〜図６１のライトアンプ
から順次センスアンプに書き込む期間（ＴＴ２）が終わ
ったとき、ＬＤＢプリチャージ回路（７）またはＧＤＢ
プリチャージ回路（８）により、若しくは、ＬＤＢプリ
チャージ回路（７）およびＧＤＢプリチャージ回路
（８）の両方により、バス（ＧＤＢ，ＬＤＢ）のプリチ
ャージを行う。
【０１３１】図６３は図５６の半導体記憶装置に適用さ
れるビット線の立ち上がりを鈍らせる回路（ビット線ト
ランスファーゲートの制御回路）の一例を示す回路図で
ある。図６３に示されるように、本回路は、昇圧電位の
電源線（Ｖpp）と低電位の電源線（Ｖss）との間に、駆
動力の小さいＰＭＯＳトランジスタと駆動力の大きいＮ
ＭＯＳトランジスタとを有するインバータを設けること
で構成されている。これにより、ＢＬＴ（ビット線トラ
ンスファーゲートの制御信号）の立ち上がり波形を遅延
により鈍らせてセンスアンプからメモリセルへのデータ
書き込み時に、センスアンプのデータが反転するのを防
ぐようになっている。この例ではＢＬＴの立ち上げの仕
方を遅延回路により鈍らせているが、センスアンプのデ
ータが反転しないようにする方法としては、ＢＬＴを２
段階、或いは、３段階で立ち上げる方法も可能である。
【０１３２】図６４は図５６の半導体記憶装置に適用さ
れるビット線の立ち上がりを段階的に行わせる回路（ビ
ット線トランスファーゲートの制御回路）の一例を示す
回路図であり、ＢＬＴを２段階で立ち上げるものであ
る。また、図６５は図６４の回路に使用する信号レベル
を示す図である。図６４に示されるように、本回路は、
昇圧電位の電源線（Ｖpp）に繋がれた第１のＰＭＯＳト
ランジスタと、高電位電源線（Ｖcc）に繋がれた第２の
ＰＭＯＳトランジスタと、低電位の電源線（Ｖss）に繋
がれたＮＭＯＳトランジスタとを備えて構成されてい
る。
【０１３３】第１のＰＭＯＳトランジスタのゲートには
制御信号ＢＬＴｐ１が供給され、第２のＰＭＯＳトラン
ジスタのゲートには制御信号ＢＬＴｐ２が供給され、そ
して、ＮＭＯＳトランジスタのゲートには制御信号ＢＬ
Ｔｎが供給されている。これらの制御信号ＢＬＴｐ１，
ＢＬＴｐ２およびＢＬＴｎは、図６５に示される通りで
ある。これにより、ビット線トランスファーゲートの制
御信号（ＢＬＴ）は２段階で立ち上がるようになり、そ
の結果、センスアンプからメモリセルへのデータ書き込
み時に、センスアンプのデータが反転するのを防ぐこと
ができる。
【０１３４】図６６は図５６の半導体記憶装置に適用さ
れるビット線の立ち上がりを段階的に行わせる回路（ビ
ット線トランスファーゲートの制御回路）の他の例を示
す回路図であり、ＢＬＴを３段階で立ち上げるものであ
る。図６６と図６４との比較から明らかなように、本回
路では、図６４の回路における第２のＰＭＯＳトランジ
スタとＮＭＯＳトランジスタとの間に第３のＰＭＯＳト
ランジスタを設け、この第３のＰＭＯＳトランジスタの
ソースに中間電位（Ｖii／２）を印加し、ゲートに制御
信号ＢＬＴｐ３を供給するようになっている。これによ
り、ＢＬＴは３段階で立ち上がり、センスアンプからメ
モリセルへのデータ書き込み時に、センスアンプのデー
タが反転するのを防ぐことができる。なお、制御信号Ｂ
ＬＴｐ３は、図６５における制御信号ＢＬＴｎの立ち下
がりタイミングと制御信号ＢＬＴｐ２の立ち下がりタイ
ミングとの間に間隙を設け、その間隙で低レベル“Ｌ”
となるようにすればよい。
【０１３５】図６７は図６３、図６４および図６６の回
路によるビット線の立ち上がりの様子を示す図である。
図６７（ａ）に示されるように、図６３の回路によるＢ
ＬＴ（ビット線トランスファーゲートの制御信号）の信
号波形は、駆動力の小さいＰＭＯＳトランジスタにより
立ち上がりが鈍っており、これによりセンスアンプのデ
ータが反転するのを防ぐようになっている。
【０１３６】図６７（ｂ）に示されるように、図６４の
回路によるＢＬＴの信号波形は２段階で立ち上がるよう
になっており、また、図６７（ｃ）に示されるように、
図６６の回路によるＢＬＴの信号波形は３段階で立ち上
がるようになっており、これによりセンスアンプのデー
タが反転するのを防ぐようになっている。以上におい
て、ＢＬＴの立ち下げは早い方が好ましいので、鈍らせ
たり、段階的に立ち下がるようにはしないようになって
いる。また、同一のローカルデータバスに繋がっている
センスアンプへの連続書き込み動作の際には、読み出し
動作と同様に、バスのプリチャージは行わない。すなわ
ち、バスのプリチャージ動作期間を取り除くことより、
書き込み動作のタイミングを詰めることが可能となり、
より一層高速な書き込み動作を実現することができる。
【０１３７】図６８は図５６の半導体記憶装置における
書き込み動作の一例を示す波形図であり、４ビットの連
続書き込み動作を４００Ｍｂｐｓのスピードで行ってい
る動作の一例を示すものである。すなわち、本第１２実
施例は、従来の２倍以上のスピードでの書き込み処理を
可能とするものである。図６８に示されるように、例え
ば、同一のローカルデータバス（ＬＤＢ，／ＬＤＢ）に
繋がっている４つのセンスアンプ（例えば、図５８〜図
６２におけるＳ／Ａ−Ａ〜Ｓ／Ａ−Ｄ）への連続書き込
み動作は、まず、ワード線ＷＬが高レベル“Ｈ”に立ち
上がり、図５７を参照して説明したように、各メモリセ
ル（Ｃｅｌｌ−Ａ〜Ｃｅｌｌ−Ｄ）のデータが読み出さ
れ、対応するセンスアンプ（Ｓ／Ａ−Ａ〜Ｓ／Ａ−Ｄ）
により或る程度増幅される。なお、図６８の例では、予
めメモリセルＣｅｌｌ−Ａ，Ｃｅｌｌ−Ｂ，Ｃｅｌｌ−
Ｃ，Ｃｅｌｌ−Ｄに格納されていたデータは“１”，
“０”，“１”，“０”となっている。従って、各セン
スアンプのノードＳＡｉｎ−Ａ，／ＳＡｉｎ−Ｂ，ＳＡ
ｉｎ−Ｃ，／ＳＡｉｎ−Ｄ（ビット線ＢＬ−Ａ，／ＢＬ
−Ｂ，ＢＬ−Ｃ，／ＢＬ−Ｄ）は高レベル“Ｈ”とな
り、また、各センスアンプのノード／ＳＡｉｎ−Ａ，Ｓ
Ａｉｎ−Ｂ，／ＳＡｉｎ−Ｃ，ＳＡｉｎ−Ｄ（ビット線
／ＢＬ−Ａ，ＢＬ−Ｂ，／ＢＬ−Ｃ，ＢＬ−Ｄ）は低レ
ベル“Ｌ”となる。
【０１３８】次に、ビット線トランスファーゲートの制
御信号ＢＬＴを低レベル“Ｌ”としてビット線トランス
ファーゲートを閉じ、各ビット線対（ＢＬ−Ａ，／ＢＬ
−Ａ；ＢＬ−Ｂ，／ＢＬ−Ｂ；ＢＬ−Ｃ，／ＢＬ−Ｃ；
ＢＬ−Ｄ，／ＢＬ−Ｄ）をそれぞれセンスアンプ（Ｓ／
Ａ−Ａ；Ｓ／Ａ−Ｂ；Ｓ／Ａ−Ｃ；Ｓ／Ａ−Ｄ）から切
り離す。
【０１３９】そして、ローカルデータバス（ＬＤＢ，／
ＬＤＢ）に対して各メモリセル（Ｃｅｌｌ−Ａ〜Ｃｅｌ
ｌ−Ｄ）に書き込むべきデータを供給し、順次カラムト
ランスファーゲート（ＣＬ−Ａ〜ＣＬ−Ｄ）を開いて、
対応するセンスアンプ（Ｓ／Ａ−Ａ〜Ｓ／Ａ−Ｄ）にデ
ータを書き込む。ここで、図６８の例では、書き込みデ
ータは、“０”，“１”，“０”，“１”となってお
り、全てのデータを反転（書き換える）場合を示してい
る。
【０１４０】すなわち、まず、カラムトランスファーゲ
ート制御信号ＣＬ−Ａを高レベル“Ｈ”として、センス
アンプＳ／Ａ−Ａのデータ（“１”）をデータ“０”に
反転させ（図５８参照）、次いで、カラムトランスファ
ーゲート制御信号ＣＬ−Ｂを高レベル“Ｈ”として、セ
ンスアンプＳ／Ａ−Ｂのデータ（“０”）をデータ
“１”に反転させ（図５９参照）、さらに、カラムトラ
ンスファーゲート制御信号ＣＬ−Ｃを高レベル“Ｈ”と
して、センスアンプＳ／Ａ−Ｃのデータ（“１”）をデ
ータ“０”に反転させ（図６０参照）、そして、カラム
トランスファーゲート制御信号ＣＬ−Ｄを高レベル
“Ｈ”として、センスアンプＳ／Ａ−Ｄのデータ
（“０”）をデータ“１”に反転させる（図６１参
照）。このとき、各センスアンプ（Ｓ／Ａ−Ａ〜Ｓ／Ａ
−Ｄ）は、ビット線対（ＢＬ−Ａ，／ＢＬ−Ａ；ＢＬ−
Ｂ，／ＢＬ−Ｂ；ＢＬ−Ｃ，／ＢＬ−Ｃ；ＢＬ−Ｄ，／
ＢＬ−Ｄ）が繋がっていないため、該各センスアンプは
高速にデータの反転を行うことができる。
【０１４１】その後、ビット線トランスファーゲートの
制御信号ＢＬＴを高レベル“Ｈ”としてビット線トラン
スファーゲートを開き、各センスアンプ（Ｓ／Ａ−Ａ〜
Ｓ／Ａ−Ｄ）のデータを対応するメモリセル（Ｃｅｌｌ
−Ａ〜Ｃｅｌｌ−Ｄ）に書き込む（図６２参照）。すな
わち、ビット線ＢＬ−Ａ，／ＢＬ−Ｂ，ＢＬ−Ｃ，／Ｂ
Ｌ−Ｄを低レベル“Ｌ”とし、ビット線／ＢＬ−Ａ，Ｂ
Ｌ−Ｂ，／ＢＬ−Ｃ，ＢＬ−Ｄを高レベル“Ｈ”とし
て、各メモリセルのデータを書き換え、そして、ワード
線ＷＬを低レベル“Ｌ”に立ち下げる。なお、図６８の
例では、ワード線ＷＬを高レベル“Ｈ”に立ち上げる前
後において、ＢＬプリチャージ信号を高レベル“Ｈ”と
して各ビット線対（ＢＬ，／ＢＬ）のプリチャージを行
うように構成されている。
【０１４２】ここで、連続書き込みを行うビットは、４
ビットに限定されるものではなく、８ビットや１６ビッ
ト等としてもよいのはいうまでもない。図６９は図５６
の半導体記憶装置に適用されるセンスアンプおよびカラ
ムトランスファーゲートの各トランジスタの関係を説明
するための図である。図６９に示されるように、相補の
ローカルデータバス（ＬＤＢ，／ＬＤＢ）との接続を制
御するカラムトランスファーゲートとして、１つのセン
スアンプ（Ｓ／Ａ：３）当たり２個のＮチャネル型ＭＯ
Ｓトランジスタ（ＮＭＯＳトランジスタ）を使用し、セ
ンスアンプ（Ｓ／Ａ）を構成しているＰＭＯＳトランジ
スタとカラムトランスファーゲートのＮＭＯＳトランジ
スタのレシオを小さくし、センスアンプが相補バスの低
い側に転びやすいようにしている。なお、本第１２実施
例は、データ書き込み動作の前後でもプリチャージは行
っていない例である。
【０１４３】図７０は本発明が適用される信号伝送シス
テムの第１３実施例としての半導体記憶装置の動作の一
例を説明するための図である。図７０に示されるよう
に、本第１３実施例は、上述した第１２実施例とほぼ同
じであるが、従来のＤＲＡＭと同様に、同一ローカルデ
ータバス（ＬＤＢ，／ＬＤＢ）に繋がっているセンスア
ンプへの連続書き込み動作の際に、該ローカルデータバ
スのプリチャージを行うようになっている。従って、書
き込み動作は、上述の第１２実施例よりも低速ではある
が、従来のＤＲＡＭよりも約１．５倍程度の高速の書き
込み処理が可能である。図７１は本発明が適用される信
号伝送システムの第１４実施例としての半導体記憶装置
の動作の一例を説明するための図である。
【０１４４】図７１と図６８との比較から明らかなよう
に、本第１４実施例は、ＬＤＢプリチャージ信号によ
り、ローカルデータバス（ＬＤＢ，／ＬＤＢ）を介して
書き込みデータが各センスアンプ（Ｓ／Ａ−Ａ〜Ｓ／Ａ
−Ｄ）に供給される前後に、プリチャージされるように
なっている。すなわち、最初のセンスアンプ（Ｓ／Ａ−
Ａ）にデータが書き込まれ始める前と最後のセンスアン
プ（Ｓ／Ａ−Ｄ）にデータが書き終わったあとにローカ
ルデータバス（ＬＤＢ，／ＬＤＢ）をプリチャージする
ようになっている。
【０１４５】なお、本第１４実施例では、前述した図３
３に示すライトアンプ（ＷＡ：１０）を適用し、ローカ
ルデータバス（ＬＤＢ）の高レベル“Ｈ”が下がるよう
になっている。すなわち、ＬＤＢの波形から明らかなよ
うに、ローカルデータバス（ＬＤＢ）の高レベル“Ｈ”
が下がると、低レベル“Ｌ”になるスピードが速くな
り、低レベル“Ｌ”となる期間が長くなる。この場合に
は、同じ動作速度でもより大きい動作マージンを得るこ
とができる。換言すると、低レベル“Ｌ”でなければな
らない時間の長さを、例えば、図６８のＬＤＢの波形と
同程度に短くすることができるので、動作周波数をさら
に高くしてより一層の高速動作が可能となる。
【０１４６】図７２は本発明が適用される信号伝送シス
テムの第１５実施例としての半導体記憶装置の構成例を
示すブロック図である。図７２に示す本第１５実施例
は、前述した図４０に示す第８実施例と同じく半導体記
憶装置を８個のロウブロック（ＲＢ：ＲＢ０〜ＲＢ７）
により構成したものであり、間断のない書き込み動作を
実現するものである。ここで、基本的な構成は、図４０
の第８実施例と同様であり、内部の細かい構成および各
信号生成回路等については説明を省略する。すなわち、
本第１５実施例と第８実施例との相違は、第８実施例に
おけるＰＲＤバスアンプ（６）の代わりにライトアンプ
（ＷＡ）１０が設けられている点である。なお、書き込
み動作のシーケンスに関しても前述の第８実施例と同様
である。
【０１４７】すなわち、本第１５実施例においても、前
述の第８実施例と同様に、ロウブロック（ＲＢ）の４つ
の状態（カレント状態、プレビアス状態、ネクスト状
態、および、スタンバイ状態）を使うようになってい
る。なお、この４つの状態は、それ以上あっても、それ
以下であっても基本的には同様な動作が可能である。こ
のことは、間断なしの読み出し動作（第８実施例）にも
あてはまる。また、各状態の説明は第８実施例と同様で
あるので省略するが、間断のない書き込み動作に関して
重要な状態はカレント状態とプレビアス状態である。
【０１４８】本第１５実施例においては、読み出し動作
の場合と異なり、ローカルデータバス（ＬＤＢ）が切り
替わるとき、次のＬＤＢを前もってプリチャージする必
要はないが、その代わりに、同一のＬＤＢでの書き込み
動作が終了してＬＤＢが切り替わる時或いはその直前か
直後に、すなわち、カレント状態の一番最後で、選択が
終わるＬＤＢ（ローカルデータバス）を急速にプリチャ
ージする。これにより、カラム選択信号が複数のロウブ
ロックに共有化されていても、選択の終わったロウブロ
ックへの誤書き込みを防止することができる。
【０１４９】また、このＬＤＢプリチャージレベルを高
めに設定することにより、プレビアス状態において、ま
だワード線が開いている状態のときに、他のロウブロッ
クのセンスアンプを選択するために、或るカラム選択ゲ
ートが開いても誤書き込みが起きないようにすることが
できる。これは、書き込み動作を、主にカラム選択ゲー
トを経由しての高レベル“Ｈ”状態から低レベル“Ｌ”
状態への遷移で行っているため、ＬＤＢのプリチャージ
レベルが高いとビット線（ＢＬ）のデータが低レベル
“Ｌ”に引かれるということが起きないからである。従
って、書き込み動作に関しては、プリチャージレベルは
内部電源電圧（Ｖii）とするのが最適である。
【０１５０】さらに、プレビアス状態となったロウブロ
ックは、このプレビアス状態が保持されている間は、当
該ロウブロックへのアクセスは禁止され、このプレビア
ス状態の間に、そのロウブロックでは書き込み開始前に
立ち下げたＢＬＴ（ビット線トランスファーゲート制御
信号）の立ち上げ、データのメモリセルへのリストア、
ワード線（ＷＬ）の立ち下げ、および、センスアンプの
非活性化並びにビット線のプリチャージ動作が行われ
る。
【０１５１】なお、本第１５実施例の半導体記憶装置の
動作状態に関しては、前述した第８実施例の半導体記憶
装置の動作状態の図４６および図４７と同様であるので
その説明は省略する。図７３および図７４は図７２に示
す第１５実施例の半導体記憶装置における書き込み動作
の一例を示す図である。なお、図７３および図７４に示
す書き込み動作は図７１に対応するものであり、図７３
ではロウブロックＲＢ５内のデータを４ビット書き込
み、また、図７４ではロウブロックＲＢ１内のデータを
４ビット書き込む様子を示している。
【０１５２】まず、図７３に示されるように、図７１
（図６８）と同様に、ロウブロックＲＢ５において、ロ
ーカルデータバス（ＬＤＢ，／ＬＤＢ）に繋がっている
４つのセンスアンプにより４つのメモリセルＣｅｌｌ−
Ａ〜Ｃｅｌｌ−Ｄに対してデータを連続的に（間断な
く、ギャップレスで）書き込み、さらに、図７４に示さ
れるように、図７１（図６８）と同様に、ロウブロック
ＲＢ１において、ローカルデータバス（ＬＤＢ，／ＬＤ
Ｂ）に繋がっている４つのセンスアンプにより４つのメ
モリセルＣｅｌｌ−Ａ’〜Ｃｅｌｌ−Ｄ’に対してデー
タを間断なく書き込む。以上の動作を繰り返すことによ
り、順次データの連続書き込みを行う。なお、間断なく
書き込みを行うビット数は、４ビットに限定されないの
は前述の通りである。
【０１５３】図７５は本発明が適用される信号伝送シス
テムの第１６実施例としての半導体記憶装置の構成例を
示すブロック図であり、前述した図４０に示す第８実施
例および図７２に示す第１５実施例の両方を適用したも
のに対応している。すなわち、本第１６実施例の半導体
記憶装置は、ＰＲＤバスアンプ６およびライトアンプ１
０の両方を備え、ギャップレスの読み出しおよび書き込
み動作を行うものである。なお、本第１６実施例におい
ても、第８実施例および第１５実施例と同様に、ロウブ
ロック（ＲＢ）の４つの状態（カレント状態、プレビア
ス状態、ネクスト状態、および、スタンバイ状態）を使
うようになっている。
【０１５４】図７５に示されるように、本第１６実施例
の半導体記憶装置は、８個のロウブロック（ＲＢ：ＲＢ
０〜ＲＢ７）により構成され、例えば、第８（第９）実
施例と同様に、ＰＲＤ方式とＰＲＤコンパレータ内の容
量を変化させることによって、ロウブロックが切り替わ
っても間断なくデータの読み出しを行うようになってい
る。さらに、書き込み動作に関しては、第１５実施例の
方式を採用し、間断のないデータの書き込みを行うよう
になっている。なお、本第１６実施例の半導体記憶装置
の動作状態に関しても、前述した第８実施例の半導体記
憶装置の動作状態の図４６および図４７と同様であるの
でその説明は省略する。また、本第１６実施例において
も、同一のローカルデータバス内での連続読み出し中は
そのローカルデータバスのプリチャージは行わないよう
になっている。
【０１５５】図７６は本発明が適用される信号伝送シス
テムの第１７実施例としての半導体記憶装置におけるカ
ラム選択信号発生回路の一例を示す回路図である。図７
６に示されるように、本第１７実施例においては、カラ
ム選択信号（ＣＬ）のパルスの長さを変化させるため
に、読み出し信号（ＲＥ）および書き込み信号（ＷＥ）
により、遅延時間を制御してカラム選択信号ＣＬのパル
ス幅を制御するようになっている。すなわち、データの
読み出し時には、ＰＲＤ方式を採用した読み出し動作の
方が書き込み動作よりも基本的に動作速度が早く、短い
パルスでの動作が可能であるため、データ書き込み時よ
りもカラム選択信号ＣＬのパルス幅を短くするようにな
っている。そして、カラム選択信号ＣＬのパルス幅（長
さ）をデータ読み出し時に短くすることにより、動作タ
イミングを容易にし、また、読み出し動作による誤書き
込みを防ぐようになっている。従って、データの書き込
み動作は、基本的にはＰＲＤ方式の読み出し動作よりも
遅いため、カラム選択信号ＣＬのパルス幅を長くするこ
とになる。
【０１５６】図７７は本発明が適用される信号伝送シス
テムの第１８実施例としての半導体記憶装置におけるロ
ーカルデータバスのプリチャージレベルを示す図であ
る。図７７に示す本第１８実施例は、読み出し時のネク
スト状態の最後でのプリチャージレベル（読み出し時の
プリチャージレベル）と、書き込み時におけるデータ読
み出しを終了したローカルデータバスのプリチャージレ
ベル（書き込み時のプリチャージレベル）が異なる例を
示すものであり、それぞれの動作に最適なプリチャージ
レベルを示すものである。
【０１５７】すなわち、図７７に示されるように、ロー
カルデータバス（ＬＤＢ）のプリチャージレベルに関
し、読み出し時のプリチャージレベルを高め（Ｖii／２
よりも高電位）に設定し、読み出し時のプリチャージレ
ベルを中間電位（例えば、Ｖii／２）に設定する。この
ように、読み出し時のプリチャージレベルを高めに設定
することにより、ロウブロック（ＲＢ１）がプレビアス
状態で他のロウブロック（ＲＢ５）へのアクセスが行わ
れている時（カレント状態の時）に、既に書き込んだプ
レビアス状態のロウブロック（ＲＢ１）のデータが壊れ
難いようにすることができる。なお、ＬＤＢのプリチャ
ージレベルは、読み出し時および書き込み時において、
同じレベルに設定しても構わないのはもちろんである。
【０１５８】上述したように、各実施例においては、半
導体記憶装置（ＤＲＡＭ）に適用した場合を主に説明し
たが、本発明の信号伝送システムは、その適用がＤＲＡ
Ｍに限定されるものではない。また、信号伝送システム
も、ＤＲＡＭにおけるデータバスに限定されるものでは
ない。
【０１５９】
【発明の効果】以上、詳述したように、本発明によれ
ば、連続的な（間断の無い）カラム読み出しを可能にす
ると共に、読み出し動作だけでなく書き込み動作も高速
化して半導体記憶装置の全体的な速度を向上させること
ができる。
【図面の簡単な説明】
【図１】従来の半導体記憶装置の一例を模式的に示すブ
ロック図である。
【図２】図１の半導体記憶装置におけるセンスアンプの
一例を示す回路図である。
【図３】図１の半導体記憶装置におけるデータバスアン
プの一例を示す回路図である。
【図４】図１の半導体記憶装置におけるデータバスショ
ートプリチャージ回路の一例を示す回路図である。
【図５】図１の半導体記憶装置におけるデータの読み出
しシーケンスの一例を説明するための波形図である。
【図６】関連技術としてのＰＲＤ方式の相補型アンプの
動作を説明するための図である。
【図７】従来および関連技術の半導体記憶装置における
読み出し動作を説明するための図である。
【図８】関連技術としてのＰＲＤ方式のデータバスを適
用した半導体記憶装置の一例を模式的に示すブロック図
である。
【図９】図８の半導体記憶装置におけるバスアンプの一
例を示す図である。
【図１０】図９のバスアンプにおけるＰＲＤアンプの構
成単位の一例を示す回路図である。
【図１１】図９のバスアンプにおけるマルチプレクサの
一例を示す回路図である。
【図１２】図８の半導体記憶装置におけるバスおよびバ
スアンプの動作波形の一例を示す図である。
【図１３】本発明が適用される信号伝送システムの第１
実施例としての階層化バスの構成を概念的に示す図であ
る。
【図１４】本発明が適用される信号伝送システムの第２
実施例としての枝分かれバスの構成を概念的に示す図で
ある。
【図１５】関連技術の信号伝送システムにおけるＰＲＤ
方式のデータバスアンプの一例を概略的に示す図であ
る。
【図１６】図１５のデータバスアンプを適用した課題を
説明するための信号伝送システムにおける動作波形の一
例を示す図である。
【図１７】図１５のデータバスアンプを適用した場合の
課題を説明するための信号伝送システムにおける動作波
形の他の例を示す図である。
【図１８】本発明の信号伝送システムにおけるＰＲＤ方
式のデータバスアンプの一例を概略的に示す図である。
【図１９】図１８のデータバスアンプを適用した信号伝
送システムにおける動作波形の一例を示す図である。
【図２０】本発明が適用される半導体記憶装置の構成例
を示すブロック図である。
【図２１】本発明が適用される信号伝送システムの第３
実施例としての階層化バスの構成を概念的に示す図であ
る。
【図２２】本発明が適用される信号伝送システムの第４
実施例としての枝分かれバスの構成を概念的に示す図で
ある。
【図２３】本発明の信号伝送システムにおけるＰＲＤ方
式のデータバスアンプの他の例を概略的に示す図であ
る。
【図２４】図２３のデータバスアンプにおけるＰＲＤコ
ンパレータを示す図である。
【図２５】図２３のデータバスアンプを適用した信号伝
送システムにおける動作波形の一例を示す図である。
【図２６】図２３のデータバスアンプを適用した信号伝
送システムにおける特徴的な動作を説明するための波形
図である。
【図２７】図２１に示す第３実施例の変形例としての階
層化バスの構成を概念的に示す図である。
【図２８】本発明が適用される信号伝送システムの第５
実施例としてのＰＲＤ方式のデータバスアンプを概略的
に示す図である。
【図２９】図２８のデータバスアンプにおけるＰＲＤコ
ンパレータを示す図である。
【図３０】図２８のデータバスアンプの動作の一例を説
明するための図である。
【図３１】図２８のデータバスアンプの変形例を示す図
である。
【図３２】図３１のデータバスアンプの動作の一例を説
明するための波形図である。
【図３３】本発明が適用される半導体記憶装置における
ライトアンプの一例を示す回路図である。
【図３４】本発明が適用される半導体記憶装置における
ライトアンプの他の例を示す回路図である。
【図３５】本発明が適用される信号伝送システムの第６
実施例としての階層化バスの構成を概念的に示す図であ
る。
【図３６】本発明が適用される信号伝送システムの第７
実施例としての半導体記憶装置の構成例を示すブロック
図である。
【図３７】図３６の半導体記憶装置における動作波形の
一例を示す図である。
【図３８】図３６の半導体記憶装置におけるロウブロッ
クの構成例を示すブロック図である。
【図３９】図３８の動作シーケンスの一例を説明するた
めの波形図である。
【図４０】本発明が適用される信号伝送システムの第８
実施例としての半導体記憶装置の構成例を示すブロック
図である。
【図４１】図４０に示す第８実施例におけるラッチ回路
を示すブロック図である。
【図４２】図４１に示すラッチ回路の一例を示すブロッ
ク回路図である。
【図４３】図４２に示すラッチ回路の動作の一例を説明
するための波形図である。
【図４４】図４０に示す第８実施例におけるロウブロッ
クの構成例を拡大して示すブロック図である。
【図４５】図４０に示す第８実施例の半導体記憶装置の
動作シーケンスの一例を説明するための波形図である。
【図４６】図４０に示す第８実施例の半導体記憶装置の
動作状態を示す図（その１）である。
【図４７】図４０に示す第８実施例の半導体記憶装置の
動作状態を示す図（その２）である。
【図４８】本発明が適用される信号伝送システムの第９
実施例としての半導体記憶装置におけるメインワードデ
コーダの構成例を示すブロック回路図である。
【図４９】本発明が適用される信号伝送システムの第９
実施例としての半導体記憶装置におけるサブワードプリ
デコードアドレスラッチ回路の構成例を示すブロック回
路図である。
【図５０】本発明が適用される信号伝送システムの第１
０実施例としての階層化バスの構成を概念的に示す図で
ある。
【図５１】図５０の信号伝送システムにおける動作波形
の一例を示す図である。
【図５２】本発明が適用される信号伝送システムの第１
１実施例としてのバスレベル設定回路の構成例を示し回
路図である。
【図５３】図５２のバスレベル設定回路の動作を説明す
るための図である。
【図５４】本発明が適用されるギャップレスの書き込み
動作の基本概念を説明するための階層化バスの構成例を
示す図である。
【図５５】本発明が適用されるギャップレスの書き込み
動作の基本概念を説明するための枝分かれバスの構成例
を示す図である。
【図５６】本発明が適用される信号伝送システムの第１
２実施例としての半導体記憶装置の構成例を示すブロッ
ク図である。
【図５７】図５６の半導体記憶装置における書き込み動
作のシーケンスを示す図（その１）である。
【図５８】図５６の半導体記憶装置における書き込み動
作のシーケンスを示す図（その２）である。
【図５９】図５６の半導体記憶装置における書き込み動
作のシーケンスを示す図（その３）である。
【図６０】図５６の半導体記憶装置における書き込み動
作のシーケンスを示す図（その４）である。
【図６１】図５６の半導体記憶装置における書き込み動
作のシーケンスを示す図（その５）である。
【図６２】図５６の半導体記憶装置における書き込み動
作のシーケンスを示す図（その６）である。
【図６３】図５６の半導体記憶装置に適用されるビット
線の立ち上がりを鈍らせる回路の一例を示す回路図であ
る。
【図６４】図５６の半導体記憶装置に適用されるビット
線の立ち上がりを段階的に行わせる回路の一例を示す回
路図である。
【図６５】図６４の回路に使用する信号レベルを示す図
である。
【図６６】図５６の半導体記憶装置に適用されるビット
線の立ち上がりを段階的に行わせる回路の他の例を示す
回路図である。
【図６７】図６３、図６４および図６６の回路によるビ
ット線の立ち上がりの様子を示す図である。
【図６８】図５６の半導体記憶装置における書き込み動
作の一例を示す波形図である。
【図６９】図５６の半導体記憶装置に適用されるセンス
アンプおよびカラムトランスファーゲートの各トランジ
スタの関係を説明するための図である。
【図７０】本発明が適用される信号伝送システムの第１
３実施例としての半導体記憶装置の動作の一例を説明す
るための図である。
【図７１】本発明が適用される信号伝送システムの第１
４実施例としての半導体記憶装置の動作の一例を説明す
るための図である。
【図７２】本発明が適用される信号伝送システムの第１
５実施例としての半導体記憶装置の構成例を示すブロッ
ク図である。
【図７３】図７２に示す第１５実施例の半導体記憶装置
における書き込み動作の一例を示す図（その１）であ
る。
【図７４】図７２に示す第１５実施例の半導体記憶装置
における書き込み動作の一例を示す図（その２）であ
る。
【図７５】本発明が適用される信号伝送システムの第１
６実施例としての半導体記憶装置の構成例を示すブロッ
ク図である。
【図７６】本発明が適用される信号伝送システムの第１
７実施例としての半導体記憶装置におけるカラム選択信
号発生回路の一例を示す回路図である。
【図７７】本発明が適用される信号伝送システムの第１
８実施例としての半導体記憶装置におけるローカルデー
タバスのプリチャージレベルを示す図である。
【符号の説明】
１…メモリセルアレイ ２…ワードデコーダ（ワードデコーダ列） ２’…メインワードデコーダ（ＭＷＤＥＣ） ３…センスアンプ（センスアンプ列） ４…ローカルデータバス（ＬＤＢ；ＬＤＢ，／ＬＤＢ） ５…グローバルデータバス（ＧＤＢ；ＧＤＢ，／ＧＤ
Ｂ） ６…ＰＲＤ方式データバスアンプ ７…ローカルデータバス・プリチャージ回路 ８…グローバルデータバス・プリチャージ回路 ９…データバススイッチ（ＤＢＳＷ） １０…ライトアンプ（ＷＡ） １１…センスアンプドライバ １２…カラムデコーダ（ＣＤＥＣ） １３…ＰＲＤパルス生成回路 １４…ローカルデータバススイッチ用パルス生成回路 １５…ロウブロック状態ラッチ回路 ６１，６２…ＰＲＤコンパレータ ６３…マルチプレクサ（ＭＵＸ）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１２月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】

Claims (63)

    【特許請求の範囲】
  1. 【請求項１】 信号伝送路において、前のデータによっ
    て引き起こされる符号間干渉成分を取り除くことによ
    り、該信号伝送路のプリチャージをビット毎に行うこと
    なくデータを伝送する信号伝送システムであって、 前記信号伝送路は枝分かれまたは階層化により切り替え
    可能な複数系統の信号伝送路により構成され、該複数系
    統の各信号伝送路にはそれぞれデータを読み出すべき対
    象ユニットが接続され、且つ、該信号伝送路には符号間
    干渉成分を取り除く回路を有する読み出し回路が接続さ
    れ、 前記符号間干渉成分を取り除く回路は、前記複数系統の
    信号伝送路が切り替えられる際に受けるノイズを低減
    し、該信号伝送路の切り替え時の符号間干渉成分除去動
    作を円滑化するようになっていることを特徴とする信号
    伝送システム。
  2. 【請求項２】 前記信号伝送路は、該信号伝送路の応答
    時間が伝送される符号の長さと同程度或いはより長く設
    定するようになっていることを特徴とする請求項１の信
    号伝送システム。
  3. 【請求項３】 前記信号伝送システムは、同一系統の信
    号伝送路から連続したデータを転送するときには各ビッ
    ト毎に信号伝送路のプリチャージを行わず、前記信号伝
    送路の切り替えの直前期間およびデータ伝送を連続して
    行わない期間には前記複数系統の信号伝送路の一部を所
    定レベルの電位にプリチャージするようなっていること
    を特徴とする請求項１の信号伝送システム。
  4. 【請求項４】 前記信号伝送システムは、前記複数系統
    の信号伝送路が第１の信号伝送路から第２の信号伝送路
    へ切り替わるとき、該信号伝送路の切り替わりタイミン
    グの直前に、次に選択される前記第２の信号伝送路を所
    定レベルの電位にプリチャージするようにしたことを特
    徴とする請求項１の信号伝送システム。
  5. 【請求項５】 前記読み出し回路は、部分応答検出方式
    の回路であり、該部分応答検出方式の読み出し回路は、
    前記信号伝送路の切り替え時の符号間干渉成分除去の補
    正を入力の容量値を変化させることにより行うようにな
    っていることを特徴とする請求項１の信号伝送システ
    ム。
  6. 【請求項６】 前記部分応答検出方式の読み出し回路
    は、過去に受信した信号から符号間干渉を推定する符号
    間干渉推定手段と、該推定された符号間干渉を現在受信
    している信号から差し引いて当該信号の論理を判定する
    判定手段とを具備することを特徴とする請求項５の信号
    伝送システム。
  7. 【請求項７】 前記部分応答検出方式の読み出し回路
    は、並列に設けられた第１および第２の部分応答検出ア
    ンプを備え、該第１の部分応答検出アンプが符号間干渉
    の推定動作を行っている間に、該第２の部分応答検出ア
    ンプがデータの判定動作を行い、次のタイミングでは、
    該第１の部分応答検出アンプがデータの判定動作を行っ
    ている間に、該第２の部分応答検出アンプが符号間干渉
    の推定動作を行うようになっていることを特徴とする請
    求項５または６のいずれか１項に記載の信号伝送システ
    ム。
  8. 【請求項８】 前記信号伝送路は相補型のバスとして構
    成され、且つ、前記読み出し回路は相補型のバスアンプ
    として構成されていることを特徴とする請求項１〜７の
    いずれか１項に記載の信号伝送システム。
  9. 【請求項９】 前記読み出し回路は、前記信号伝送路を
    経由してデータ転送されるとき以外は動作しないように
    なっていることを特徴とする請求項１〜８のいずれか１
    項に記載の信号伝送システム。
  10. 【請求項１０】 信号伝送路において、前のデータによ
    って引き起こされる符号間干渉成分を取り除くことによ
    り、該信号伝送路のプリチャージをビット毎に行うこと
    なくデータを伝送する信号伝送システムであって、 前記信号伝送路は切り替え可能な複数系統の伝送路によ
    り構成され、該複数系統の伝送路が第１の伝送路から第
    ２の伝送路へ切り替えられるとき、次に選択される第２
    の伝送路を該伝送路の切り替え直前に所定レベルにプリ
    チャージして間段無くデータ伝送を継続するようにした
    ことを特徴とする信号伝送システム。
  11. 【請求項１１】 請求項１〜１０のいずれか１項に記載
    の信号伝送システムを適用した半導体記憶装置であっ
    て、 前記対象ユニットはメモリセルのデータを読み出すセン
    スアンプであり、前記読み出し回路は符号間干渉成分除
    去機能を有するデータバスアンプであることを特徴とす
    る半導体記憶装置。
  12. 【請求項１２】 前記メモリセルからのデータを読み出
    すセンスアンプは、それ自体が前記データバスの駆動回
    路として機能するようになっていることを特徴とする請
    求項１１の半導体記憶装置。
  13. 【請求項１３】 前記半導体記憶装置は、ダイナミック
    型ランダムアクセスメモリであることを特徴とする請求
    項１１または１２のいずれか１項に記載の半導体記憶装
    置。
  14. 【請求項１４】 前記センスアンプから、選択したカラ
    ムゲートを通してデータをローカルデータバスへ転送
    し、当該データを選択したローカルデータバススイッチ
    を通してさらにグローバルデータバスへ転送し、当該デ
    ータを符号間干渉成分除去機能を有する相補型データバ
    スアンプで増幅することにより、データ転送時にはデー
    タバスのプリチャージを行うことなく間段無くデータ伝
    送を継続するようにしたことを特徴とする請求項１３の
    信号伝送システム。
  15. 【請求項１５】 前記バスの切り替え時に、データを伝
    送中の活性化されたバス系統におけるドライバを選択す
    る第１のドライバ選択信号と、切り替え後に活性化され
    るが直前までは非活性のバス系統におけるドライバを選
    択する第２のドライバ選択信号を共通化し、活性化され
    たバス系統の任意のドライバのデータが非活性のバス上
    に伝送される状態の最後のサイクルを含む期間に該非活
    性のバスをプリチャージするようにしたことを特徴とす
    る請求項１１〜１４のいずれか１項に記載の半導体記憶
    装置。
  16. 【請求項１６】 前記共通化されたドライバ選択信号
    は、次に切り替えられるバス系統以外の複数のバス系統
    のドライバに対しても共通に供給されるようになってい
    ることを特徴とする請求項１５の半導体記憶装置。
  17. 【請求項１７】 前記半導体記憶装置は、バスの状態が
    現在活性中であることを示すカレント状態、および、次
    に切り替えられて活性化されることを示すネクスト状態
    の少なくとも２つの状態、または、さらに次回以降の切
    り替えが行われる可能性を有する待機を示すスタンバイ
    状態、および、活性が終了した直後を示すプレビアス状
    態を保持する状態ラッチ回路を具備することを特徴とす
    る請求項１６の半導体記憶装置。
  18. 【請求項１８】 前記状態ラッチ回路は、各ブロック毎
    に設けられていることを特徴とする請求項１７の半導体
    記憶装置。
  19. 【請求項１９】 前記ブロックがスタンバイ状態のとき
    には，当該ブロックへのアドレスの取り込み，および，
    ワード線を立ち上げるための信号入力が可能になってお
    り、前記ブロックがネクスト状態のときには，少なくと
    も該ネクスト状態の期間の終わりで該ワード線が立ち上
    がり，センスアンプが活性化されてデータがバスに取り
    出せるか或いはデータが書き込める状態になっており、
    前記ブロックがカレント状態のときには，当該ブロック
    内のデータが読み出し或いは書き込みの状態になってお
    り、そして、前記ブロックがプレビアス状態のときに
    は，前記メモリセルへのデータの再書き込み，その後の
    ワード線の立ち下げ並びにビット線のプリチャージが行
    われている段階の状態となるように構成されていること
    を特徴とする請求項１８の半導体記憶装置。
  20. 【請求項２０】 前記半導体記憶装置がデータ書き込み
    動作の場合、前記ブロックがネクスト状態である時の最
    後付近で，ビット線とセンスアンプとを繋ぐスイッチを
    オフとし，その状態をカレント状態である間で保持し、
    該カレント状態のときに，データを書き込むべきメモリ
    セルに繋がるセンスアンプに対して，データバスに繋が
    っている書き込み動作を行うためのセンスアンプでデー
    タ書き込みを行い、該カレント状態からプレビアス状態
    になったときに，センスアンプとビット線を繋ぐスイッ
    チをオンとし，該プレビアス状態の間の一部の時間帯で
    センスアンプのデータをビット線を経由してメモリセル
    に書き込み，その後，ワード線の立ち下げ，センスアン
    プの非活性化，および，ビット線のプリチャージを行っ
    てスタンバイ状態となるように構成されていることを特
    徴とする請求項１８の半導体記憶装置。
  21. 【請求項２１】 前記半導体記憶装置は、さらに、前記
    各ブロック毎の状態ラッチ回路の状態信号から該各ブロ
    ック内の動作信号の一部を生成する動作信号生成回路を
    具備することを特徴とする請求項１９または２０のいず
    れか１項に記載の半導体記憶装置。
  22. 【請求項２２】 前記動作信号生成回路は、前記各ブロ
    ック毎の状態ラッチ回路の状態信号の内ネクスト状態を
    表す状態信号を用いてロウのアドレスの取り込み信号を
    生成するようになっていることを特徴とする請求項２１
    の半導体記憶装置。
  23. 【請求項２３】 前記バスの切り替えサイクルの直前の
    タイミング信号は、メモリセルの外の周辺回路から供給
    されて各バス系統の切り替え回路に分配され、または、
    現在活性化されているバスの増幅の最後の１サイクルよ
    りさらに前のタイミングで与えられるようになっている
    ことを特徴とする請求項１１〜１４のいずれか１項に記
    載の半導体記憶装置。
  24. 【請求項２４】 前記バスの切り替えの直前における非
    活性のバス系統のプリチャージは、引き続き行われる前
    記データバスアンプの符号間干渉成分除去動作へのノイ
    ズが小さくなる方向へプリチャージするか、または、当
    該バスの読み出しまたは書き込みのいずれかのバス最大
    振幅の半分の電圧に対してトランジスタの閾値電圧より
    も小さい電圧を増減した範囲のレベルの電位にプリチャ
    ージするようになっていることを特徴とする請求項１５
    〜２３のいずれか１項に記載の半導体記憶装置。
  25. 【請求項２５】 前記半導体記憶装置は、複数のロウブ
    ロックに分割され、 該各ロウブロックはそれぞれローカルデータバスを有
    し、該各ローカルデータバスは切り替えスイッチにより
    選択的に階層的上位のグローバルデータバスに接続制御
    され、 該複数のロウブロックの少なくとも２ブロック以上が同
    時に活性状態になる期間を有し、或る時点で同時に活性
    状態になる複数のロウブロックの間で、前記ローカルデ
    ータバスの切り替え時に前記グローバルデータバスにお
    けるデータの読み出しを間断なく行うようになっている
    ことを特徴とする請求項１１〜２４のいずれか１項に記
    載の半導体記憶装置。
  26. 【請求項２６】 前記半導体記憶装置は、ロウ側の選択
    線およびカラム選択信号によって、メモリセルまたは該
    メモリセルのデータを読み出すセンスアンプが前記ロー
    カルデータバスにデータを伝送し、 ロウブロックの選択信号に応じたローカルデータバスが
    選択され、 前記グローバルデータバスに少なくとも１つのローカル
    データバスが接続され、そして、 前記グローバルデータバスに接続された相補型の部分応
    答検出方式のバスアンプにより該グローバルバスの符号
    間干渉成分を除去してデータの高速読み出しを行うよう
    になっていることを特徴とする請求項２５の半導体記憶
    装置。
  27. 【請求項２７】 前記半導体記憶装置は、活性化された
    複数のロウブロック間で、ローカルデータバスを切り替
    え可能とするために、活性終了直後のロウ側の選択線の
    選択状態を一定期間保持する回路を備えていることを特
    徴とする請求項２５の半導体記憶装置。
  28. 【請求項２８】 前記ロウ側の選択線は、メモリセルア
    レイにおけるワード線であることを特徴とする請求項２
    ７の半導体記憶装置。
  29. 【請求項２９】 前記半導体記憶装置は、さらに、デコ
    ーダおよびロウ選択線保持回路を備え、該デコーダおよ
    びロウ選択線保持回路は、ロウ側の所定の選択線を選択
    するデコーダにおいて、ロウアドレスを各ブロック毎に
    与えられるロウアドレス取り込み信号に従って該デコー
    ダ内に取り込み、当該ブロック内の所定のロウ側の選択
    線を選択して或る一定期間または該デコーダを初期化す
    る信号が入るまでの期間だけ保持するようになっている
    ことを特徴とする請求項２７の半導体記憶装置。
  30. 【請求項３０】 前記デコーダおよびロウ選択線保持回
    路は、アドレス線を他のブロック用のデコーダおよびロ
    ウ選択線保持回路と共有するようになっており、前記各
    ブロックに与えられるロウアドレス取り込み信号が有効
    であるブロックのみ、前記アドレス信号を取り込んでロ
    ウ側の所定の選択線を選択し、該ロウアドレス取り込み
    信号が有効でないブロックにおけるロウ側の選択線が遷
    移しないようにしたことを特徴とする請求項２９の半導
    体記憶装置。
  31. 【請求項３１】 前記デコーダおよびロウ選択線保持回
    路は、ダイナミック型のナンド回路またはノア回路を含
    んで構成され、該ナンド回路またはノア回路の入力に前
    記アドレスが入力され、該アドレスの入力部とデコード
    されたデータのデコーダ出力部との間にスイッチ手段が
    設けられ、該スイッチ手段がオン状態になったときに該
    デコーダ出力部の遷移を可能とし、該スイッチ手段がオ
    フ状態のときには該デコーダ出力部の遷移を禁止して前
    記ロウ側の選択線の状態を保持するようになっているこ
    とを特徴とする請求項２９の半導体記憶装置。
  32. 【請求項３２】 前記デコーダおよびロウ選択線保持回
    路は、前記デコーダに入力するアドレスを各ブロック毎
    に保持する回路を該各ブロック毎に有し、該アドレスを
    ブロック毎に保持することにより、前記ロウ側の選択線
    の状態を保持するようになっていることを特徴とする請
    求項２９の半導体記憶装置。
  33. 【請求項３３】 半導体記憶装置の書き込みアンプから
    データバスを介してセンスアンプへ書き込む信号伝送方
    式であって、 書き込み時において、少なくとも前記データバスと前記
    センスアンプを接続するための選択信号が供給されてい
    る期間の一部において、該センスアンプの増幅対象とし
    て接続されているビット線を負荷として切り離すことに
    より、該データバスの情報を該センスアンプに高速転送
    して１ビット当たりの書き込みサイクル時間を短縮する
    ようにしたことを特徴とする信号伝送方式。
  34. 【請求項３４】 前記データバスと前記センスアンプ
    は、前記選択信号により制御されるカラムゲートを介し
    て接続されるようになっていることを特徴とする請求項
    ３３の信号伝送方式。
  35. 【請求項３５】 前記書き込み時において、前記センス
    アンプにデータを高速に転送してセンスアンプへのデー
    タ書き込みを行った後、各センスアンプと切り離されて
    いた各ビット線を対応するセンスアンプに再度接続し、
    当該ビット線に繋がっているメモリセルにおけるメモリ
    セル選択線により選択されているメモリセルに対して前
    記センスアンプのデータを転送して書き込みを行い、そ
    の後、該メモリセル選択線を非選択状態として当該メモ
    リセルにデータを記憶するようにしたことを特徴とする
    請求項３３の信号伝送方式。
  36. 【請求項３６】 書き込みアンプからデータバスを介し
    てセンスアンプへ書き込むようにした半導体記憶装置で
    あって、 書き込み時において、少なくとも前記データバスと前記
    センスアンプを接続するための選択信号が供給されてい
    る期間の一部において、該センスアンプの増幅対象とし
    て接続されているビット線を負荷として切り離すことに
    より、該データバスの情報を該センスアンプに高速転送
    して１ビット当たりの書き込みサイクル時間を短縮する
    ようにしたことを特徴とする半導体記憶装置。
  37. 【請求項３７】 前記ビット線の切り離し処理は、同一
    ブロックに連なる複数のセンスアンプに選択が繰り返さ
    れる場合の書き込みサイクルの連続する期間中、該複数
    のセンスアンプを対応する各ビット線から切り離し続
    け、同一ブロック内の連続書き込みが終了した後に、該
    切り離されていた各ビット線を対応するセンスアンプに
    再接続するようにしたことを特徴とする請求項３６の半
    導体記憶装置。
  38. 【請求項３８】 前記書き込み時において、前記センス
    アンプにデータを高速に転送してセンスアンプへのデー
    タ書き込みを行った後、各センスアンプと切り離されて
    いた各ビット線を対応するセンスアンプに再度接続し、
    当該ビット線に繋がっているメモリセルにおけるメモリ
    セル選択線により選択されているメモリセルに対して前
    記センスアンプのデータを転送して書き込みを行い、そ
    の後、該メモリセル選択線を非選択状態として当該メモ
    リセルにデータを記憶するようにしたことを特徴とする
    請求項３６または３７のいずれか１項に記載の半導体記
    憶装置。
  39. 【請求項３９】 前記各センスアンプは、ＣＭＯＳ相補
    型として構成され、相補バスに接続するカラム選択ゲー
    トとして２つのＮチャネル型ＭＯＳトランジスタを使用
    し、該センスアンプのＰチャネル型ＭＯＳトランジスタ
    および該カラム選択ゲートのＮチャネル型ＭＯＳトラン
    ジスタのレシオを小さくして、前記相補バスの低電位側
    のデータの書き込みを容易にするようにしたことを特徴
    とする請求項３６の半導体記憶装置。
  40. 【請求項４０】 前記データバスと前記センスアンプ
    は、前記選択信号により制御されるカラムゲートを介し
    て接続されるようになっていることを特徴とする請求項
    ３６の半導体記憶装置。
  41. 【請求項４１】 前記半導体記憶装置は、ロウブロック
    の切り替え時において、書き込みの終わったブロック内
    のローカルデータバスを直ちにプリチャージすることに
    より、該書き込みが終了したブロックの誤書き込みを防
    止するようにしたことを特徴とする請求項３６の半導体
    記憶装置。
  42. 【請求項４２】 前記半導体記憶装置は、少なくとも前
    記センスアンプへの書き込み時には、前記データバスの
    高電位側のデータの最大値を、活性化されたセンスアン
    プの前記Ｐチャネル型ＭＯＳトランジスタのソース電圧
    または該データバスの読み出し状態時の最大電圧よりも
    低く、且つ、該最大電圧の半分よりも高く設定するよう
    にしたことを特徴とする請求項３６〜４１のいずれか１
    項に記載の半導体記憶装置。
  43. 【請求項４３】 前記書き込み増幅器の最終段ドライバ
    が出力するデータバスの高電位側のデータの最大値を、
    該書き込み増幅器のレベルに関わらず前記センスアンプ
    近傍のローカルデータバスのスイッチ部分において、所
    定の電圧にクランプするようにしたことを特徴とする請
    求項３６〜４１のいずれか１項に記載の半導体記憶装
    置。
  44. 【請求項４４】 前記少なくとも連続した書き込みサイ
    クルが行われる間、前記カラム選択信号の供給の直前に
    おけるデータバスのプリチャージを不要としたことを特
    徴とする請求項３６または３７のいずれか１項に記載の
    半導体記憶装置。
  45. 【請求項４５】 前記選択されたロウブロックの活性化
    後に、最初のセンスアンプに書き込みが行われるまで、
    および、最後のセンスアンプに書き込みが行われた後に
    は、前記データバスのプリチャージが行うようにしたこ
    とを特徴とする請求項４４の半導体記憶装置。
  46. 【請求項４６】 前記半導体記憶装置は、ラッチ型のセ
    ンスアンプを備え、該センスアンプとビット線との接続
    をビット線トランスファーゲートにより制御するように
    なっており、該ビット線トランスファーゲートに与える
    制御信号を切り放しは早く、または、通常の速度で繋ぐ
    信号はより遅く動作させるようにしたことを特徴とする
    請求項３６〜４５のいずれか１項に記載の半導体記憶装
    置。
  47. 【請求項４７】 前記ビット線トランスファーゲートに
    与える制御信号は、ビット線の立ち上がりを鈍らせる
    か、或いは、段階的に上昇させて、該センスアンプにラ
    ッチされたデータの反転を防止するようにしたことを特
    徴とする請求項４６の半導体記憶装置。
  48. 【請求項４８】 前記ビット線トランスファーゲートに
    与える制御信号は、遅延手段により遅延させて生成して
    該制御信号の立ち上がりを鈍らせるか、または、複数の
    スイッチングトランジスタを有する回路により生成され
    該各トランジスタのソース電圧或いは該各トランジスタ
    のゲートに与える制御電圧が異なるように生成して該制
    御信号の立ち上がりを段階的に上昇させるようになって
    いることを特徴とする請求項４７の半導体記憶装置。
  49. 【請求項４９】 請求項１１〜３２のいずれか１項に記
    載の構成、および、請求項３６〜４８のいずれか１項に
    記載の構成を備えた半導体記憶装置であって、 読み出し時に前記対象ユニットおよび前記データバスの
    接続を選択する読み出し時の選択信号のパルス幅を、書
    き込み時に該対象ユニットおよび該データバスの接続を
    選択する書き込み時の選択信号のパルス幅よりも短くな
    るようにしたことを特徴とする半導体記憶装置。
  50. 【請求項５０】 前記読み出し時および書き込み時のい
    ずれの連続サイクル期間中においても、少なくとも活性
    化されているバス系統に関しては、データバスのプリチ
    ャージを不要としたことを特徴とする請求項４９の半導
    体記憶装置。
  51. 【請求項５１】 前記連続読み出しおよび前記連続書き
    込みのいずれの連続サイクル期間外のデータバスの状態
    において、読み出しと書き込みのプリチャージレベルを
    異ならせるようにしたことを特徴とする請求項４９の半
    導体記憶装置。
  52. 【請求項５２】 相補型のバスを介してデータを伝送
    し、該データを前のデータによって引き起こされる符号
    間干渉成分を取り除いて検出すると共に、同一のレシー
    バ回路に繋がっている第１の伝送路から第２の伝送路へ
    の切り替えが信号伝送中に起きる構成の信号伝送システ
    ムのレシーバ回路であって、 差動アンプと、 該差動アンプの入力に設けられたアンププリチャージ回
    路と、 該差動アンプの入力に設けられ、前記第１の伝送路から
    第２の伝送路への切り替え前のｎビットと後のｎビット
    だけ、該レシーバ回路内に有する容量の値を変化させる
    機能を有し、該第１の伝送路から第２の伝送路への切り
    替えによる伝送路の電圧レベルの変化によるノイズを低
    減するようにしたことを特徴とするレシーバ回路。
  53. 【請求項５３】 前記レシーバ回路は、 ゲート受けの第１および第２の相補入力を有する差動ア
    ンプと、 該差動アンプの第１および第２の入力のそれぞれに設け
    られ当該差動アンプの感度のよい部分にプリチャージす
    るためのアンププリチャージ回路と、 該差動アンプの第１および第２の入力に設けられた第
    １，第２および第３の三種類の容量とを具備し、該第１
    および第２の容量を介して前記差動アンプの第１および
    第２の入力と前記相補型のバスとが結合され、前記第１
    の容量は該相補型のバスの一方に結合され、前記第２の
    容量はスイッチ手段により該相補型のバスのいずれか一
    方に選択的に結合され、前記第３の容量はスイッチ手段
    により前記第１の伝送路から第２の伝送路への切り替え
    前のｎビットと後のｎビットだけ該差動アンプの第１お
    よび第２の入力における容量の値を変化させるようにな
    っていることを特徴とする請求項５２のレシーバ回路。
  54. 【請求項５４】 前記第１の伝送路と前記第２の伝送路
    とでは、電圧レベルが異なっていることを特徴とする請
    求項５２または５３のいずれか１項に記載のレシーバ回
    路。
  55. 【請求項５５】 前記第１の伝送路から第２の伝送路へ
    の切り替え前のｎビットでは符号間干渉成分の推定を行
    い、且つ、該第１の伝送路から第２の伝送路への切り替
    え後のｎビットではデータの判定を行うようになってい
    ることを特徴とする請求項５３のレシーバ回路。
  56. 【請求項５６】 前記第２の容量は、前記符号間干渉成
    分の推定時には同じ差動入力部に結合している前記第１
    の容量が結合しているバスとは反対側のバスに結合し、
    且つ、データの判定時には同じ差動入力部に結合してい
    る該第１の容量が結合しているバスに結合することを特
    徴とする請求項５５のレシーバ回路。
  57. 【請求項５７】 前記第１の容量の値をＣ１０とし、前
    記第２の容量の値をＣ２０とし、前記第３の容量の値を
    Ｃ３０とし、前記バスの時定数をτとし、１ビット分の
    データが該バスに現れる時間或いは１ビット分の周期を
    Ｔとし、αを伝送路の切り替え時における容量変化の割
    合としたとき、 該第１および第２の容量の値は、式：Ｃ１０／（Ｃ１０
    ＋Ｃ２０）＝（１＋ｅｘｐ（−Ｔ／τ））／２をほぼ満
    たし、且つ、 Ｃ３０＝｛α（Ｃ１０−Ｃ２０）・（Ｃ１０＋Ｃ２
    ０）｝／｛（２−α）Ｃ１０＋αＣ２０｝をほぼ満たす
    ようになっていることを特徴とする請求項５５のレシー
    バ回路。
  58. 【請求項５８】 前記伝送路の切り替え時における容量
    変化の割合αは、グローバルデータバスの容量をＣGDB
    とし、ローカルデータバスの容量をＣLDB とし、１本の
    グローバルデータバスに対して第１のローカルデータバ
    スから第２のローカルデータバスへ伝送路が切り替えら
    れるとき、α＝ＣLDB ／（ＣGDB ＋ＣLDB ）を満たすよ
    うになっていることを特徴とする請求項５６のレシーバ
    回路。
  59. 【請求項５９】 請求項５２〜５８のいずれか１項に記
    載のレシーバ回路を２個組み合わせて第１および第２の
    レシーバ回路部として有するレシーバ回路であって、 前記第１のレシーバ回路部が符号間干渉成分を推定して
    いるビットタイムでは前記第２のレシーバ回路部がデー
    タの判定を行い、次のビットタイムでは該第１のレシー
    バ回路部がデータの判定を行うと共に、該第２のレシー
    バ回路部が符号間干渉成分の推定を行うことにより、連
    続したビットを読み出すようにしたことを特徴とするレ
    シーバ回路。
  60. 【請求項６０】 前記伝送路の切り替えが起こる伝送路
    において、前記伝送路の切り替え前のｎビットで符号間
    干渉成分の推定を行い且つ該伝送路の切り替え後のｎビ
    ットでデータの判定を行う側の第１のレシーバ回路部だ
    けが該レシーバ回路内に有する容量の値を変化させる機
    能を有していることを特徴とする請求項５９のレシーバ
    回路。
  61. 【請求項６１】 前記第２のレシーバ回路部は、常に、
    奇数ビットタイムにおいて符号間干渉成分を推定を行う
    ようになっており、該第２のレシーバ回路部は、前記第
    ３の容量および該第３の容量の接続を制御するスイッチ
    手段が省略されるようになっていることを特徴とする請
    求項５９のレシーバ回路。
  62. 【請求項６２】 前記レシーバ回路には、複数のレシー
    バ回路に共用される動作用パルス発生回路からの出力信
    号が供給さるるようになっていることを特徴とする請求
    項５２〜６１のいずれか１項に記載のレシーバ回路。
  63. 【請求項６３】 前記レシーバ回路は、１本のグローバ
    ルデータバスに対して第１のローカルデータバスから第
    ２のローカルデータバスへ伝送路が切り替えられる構成
    のダイナミック型ランダムアクセスメモリのバスアンプ
    であることを特徴とする請求項５２〜６２のいずれか１
    項に記載のレシーバ回路。
JP31857297A 1997-11-19 1997-11-19 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置 Expired - Fee Related JP4197755B2 (ja)

Priority Applications (15)

Application Number Priority Date Filing Date Title
JP31857297A JP4197755B2 (ja) 1997-11-19 1997-11-19 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置
US09/062,586 US6185256B1 (en) 1997-11-19 1998-04-20 Signal transmission system using PRD method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied
TW087106020A TW396307B (en) 1997-11-19 1998-04-20 Singal transmission system using PRD method, receiver circuit for use in the signal transmission, and semiconductor memory device to which the signal transmission system is applied
EP04009896A EP1450374B1 (en) 1997-11-19 1998-04-21 Signal transmission system using PRD method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied
DE69841228T DE69841228D1 (de) 1997-11-19 1998-04-21 Signalübertragungssystem unter Verwendung eines PRD-Verfahrens, Empfängerschaltung zur Verwendung im Signalübertragungssystem und Halbleiterspeichervorrichtung mit dem Signalübertragungssystem
EP07006586A EP1798731B1 (en) 1997-11-19 1998-04-21 Signal transmission system using PRD method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied
EP03013949A EP1351248B1 (en) 1997-11-19 1998-04-21 Signal transmission system using PRD method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied
DE69841224T DE69841224D1 (de) 1997-11-19 1998-04-21 PRD-Verfahren verwendendes Signalübertragungssystem, passendes Empfängersystem sowie einschlägige Halbleiterspeicheranordnung hierzu
EP03013950A EP1351249A3 (en) 1997-11-19 1998-04-21 Signal transmission system using prd method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied
DE69838776T DE69838776T2 (de) 1997-11-19 1998-04-21 Signalübertragungssystem
DE69841225T DE69841225D1 (de) 1997-11-19 1998-04-21 Ein das PRD-Verfahren verwendendes Signalübertragungssystem, passendes Empfängersystem sowie einschlägige Halbleiterspeicheranordnung hierzu
EP98107272A EP0918333B8 (en) 1997-11-19 1998-04-21 Signal transmission system using PRD method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied
KR1019980017365A KR100305549B1 (ko) 1997-11-19 1998-05-14 신호전송시스템,신호전송시스템의리시버회로및신호전송시스템이적용되는반도체기억장치
US09/714,285 US7154797B1 (en) 1997-11-19 2000-11-17 Signal transmission system using PRD method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied
US11/604,807 US7505532B2 (en) 1997-11-19 2006-11-28 Signal transmission system using PRD method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31857297A JP4197755B2 (ja) 1997-11-19 1997-11-19 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH11149777A true JPH11149777A (ja) 1999-06-02
JP4197755B2 JP4197755B2 (ja) 2008-12-17

Family

ID=18100640

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31857297A Expired - Fee Related JP4197755B2 (ja) 1997-11-19 1997-11-19 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置

Country Status (6)

Country Link
US (3) US6185256B1 (ja)
EP (5) EP1450374B1 (ja)
JP (1) JP4197755B2 (ja)
KR (1) KR100305549B1 (ja)
DE (4) DE69841224D1 (ja)
TW (1) TW396307B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006031767A (ja) * 2004-07-13 2006-02-02 Fujitsu Ltd 半導体装置

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7266725B2 (en) * 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
JP4052697B2 (ja) * 1996-10-09 2008-02-27 富士通株式会社 信号伝送システム、および、該信号伝送システムのレシーバ回路
DE19651075A1 (de) * 1996-12-09 1998-06-10 Pact Inf Tech Gmbh Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen
DE19654595A1 (de) * 1996-12-20 1998-07-02 Pact Inf Tech Gmbh I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen
DE59710317D1 (de) * 1996-12-27 2003-07-24 Pact Inf Tech Gmbh VERFAHREN ZUM SELBSTÄNDIGEN DYNAMISCHEN UMLADEN VON DATENFLUSSPROZESSOREN (DFPs) SOWIE BAUSTEINEN MIT ZWEI- ODER MEHRDIMENSIONALEN PROGRAMMIERBAREN ZELLSTRUKTUREN (FPGAs, DPGAs, o.dgl.)
DE19654846A1 (de) * 1996-12-27 1998-07-09 Pact Inf Tech Gmbh Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.)
US6542998B1 (en) 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
US8686549B2 (en) 2001-09-03 2014-04-01 Martin Vorbach Reconfigurable elements
DE19861088A1 (de) * 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
US7031214B2 (en) * 1999-01-14 2006-04-18 Silicon Storage Technology, Inc. Digital multilevel memory system having multistage autozero sensing
DE10081643D2 (de) 1999-06-10 2002-05-29 Pact Inf Tech Gmbh Sequenz-Partitionierung auf Zellstrukturen
JP3420133B2 (ja) * 1999-10-13 2003-06-23 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
KR100334574B1 (ko) * 2000-01-31 2002-05-03 윤종용 풀-페이지 모드를 갖는 버스트-타입의 반도체 메모리 장치
JP2004506261A (ja) * 2000-06-13 2004-02-26 ペーアーツェーテー　イクスペーペー　テクノロジーズ　アクチエンゲゼルシャフト パイプラインｃｔプロトコルおよびｃｔ通信
US8058899B2 (en) 2000-10-06 2011-11-15 Martin Vorbach Logic cell array and bus system
JP2004517386A (ja) * 2000-10-06 2004-06-10 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト 方法および装置
US20090300262A1 (en) * 2001-03-05 2009-12-03 Martin Vorbach Methods and devices for treating and/or processing data
US20090210653A1 (en) * 2001-03-05 2009-08-20 Pact Xpp Technologies Ag Method and device for treating and processing data
US7444531B2 (en) 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
US9037807B2 (en) * 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US7844796B2 (en) 2001-03-05 2010-11-30 Martin Vorbach Data processing device and method
US20070299993A1 (en) * 2001-03-05 2007-12-27 Pact Xpp Technologies Ag Method and Device for Treating and Processing Data
US7657877B2 (en) * 2001-06-20 2010-02-02 Pact Xpp Technologies Ag Method for processing data
KR100408716B1 (ko) * 2001-06-29 2003-12-11 주식회사 하이닉스반도체 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리소자의 오토프리챠지장치
US7996827B2 (en) * 2001-08-16 2011-08-09 Martin Vorbach Method for the translation of programs for reconfigurable architectures
US7434191B2 (en) * 2001-09-03 2008-10-07 Pact Xpp Technologies Ag Router
US8686475B2 (en) 2001-09-19 2014-04-01 Pact Xpp Technologies Ag Reconfigurable elements
US7577822B2 (en) * 2001-12-14 2009-08-18 Pact Xpp Technologies Ag Parallel task operation in processor and reconfigurable coprocessor configured based on information in link list including termination information for synchronization
WO2003071418A2 (en) * 2002-01-18 2003-08-28 Pact Xpp Technologies Ag Method and device for partitioning large computer programs
WO2003060747A2 (de) * 2002-01-19 2003-07-24 Pact Xpp Technologies Ag Reconfigurierbarer prozessor
EP2043000B1 (de) * 2002-02-18 2011-12-21 Richter, Thomas Bussysteme und Rekonfigurationsverfahren
US8914590B2 (en) * 2002-08-07 2014-12-16 Pact Xpp Technologies Ag Data processing method and device
US20060075211A1 (en) * 2002-03-21 2006-04-06 Martin Vorbach Method and device for data processing
JP2004039130A (ja) * 2002-07-04 2004-02-05 Sony Corp 最尤復号方法及び最尤復号装置
AU2003286131A1 (en) * 2002-08-07 2004-03-19 Pact Xpp Technologies Ag Method and device for processing data
US7657861B2 (en) * 2002-08-07 2010-02-02 Pact Xpp Technologies Ag Method and device for processing data
US20110238948A1 (en) * 2002-08-07 2011-09-29 Martin Vorbach Method and device for coupling a data processing unit and a data processing array
US7394284B2 (en) * 2002-09-06 2008-07-01 Pact Xpp Technologies Ag Reconfigurable sequencer structure
US6759974B1 (en) * 2003-05-20 2004-07-06 Northrop Grumman Corporation Encoder and decoder for data transfer in superconductor circuits
US6774675B1 (en) * 2003-06-24 2004-08-10 Fairchild Semiconductor Corporation Bus hold circuit with power-down and over-voltage tolerance
EP1676208A2 (en) 2003-08-28 2006-07-05 PACT XPP Technologies AG Data processing device and method
KR100564603B1 (ko) * 2004-01-10 2006-03-29 삼성전자주식회사 센스 앰프 회로 및 센스 앰프 회로의 데이터 독출 및 기입방법
KR100605592B1 (ko) * 2004-05-06 2006-07-31 주식회사 하이닉스반도체 멀티-포트 메모리 소자의 리드용 버스 연결회로
US7126394B2 (en) * 2004-05-17 2006-10-24 Micron Technology, Inc. History-based slew rate control to reduce intersymbol interference
JP4416572B2 (ja) * 2004-05-27 2010-02-17 富士通株式会社 信号処理回路
JP2008530642A (ja) * 2005-02-07 2008-08-07 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト 低レイテンシーの大量並列データ処理装置
KR100725980B1 (ko) * 2005-07-23 2007-06-08 삼성전자주식회사 비휘발성 메모리에 저장된 데이터를 독출하는 속도를개선할 수 있는 반도체 장치와 그 개선방법
US8250503B2 (en) 2006-01-18 2012-08-21 Martin Vorbach Hardware definition method including determining whether to implement a function as hardware or software
US7710184B2 (en) * 2006-02-08 2010-05-04 Broadcom Corporation ISI reduction technique
TW200811874A (en) * 2006-08-25 2008-03-01 Etron Technology Inc Sense amplifier-based latch
KR100897282B1 (ko) * 2007-11-07 2009-05-14 주식회사 하이닉스반도체 리시버 회로
KR20100091640A (ko) * 2009-02-11 2010-08-19 삼성전자주식회사 메모리 장치, 이를 포함하는 메모리 시스템, 및 이들의 데이터 처리 방법
US8477550B2 (en) * 2010-05-05 2013-07-02 Stmicroelectronics International N.V. Pass-gated bump sense amplifier for embedded drams
KR101143471B1 (ko) * 2010-07-02 2012-05-11 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
KR20150122515A (ko) * 2014-04-23 2015-11-02 삼성전자주식회사 소스 드라이버
US9965415B2 (en) * 2015-12-18 2018-05-08 Intel Corporation DRAM data path sharing via a split local data bus and a segmented global data bus
US10083140B2 (en) * 2015-12-18 2018-09-25 Intel Corporation DRAM data path sharing via a segmented global data bus
US9934827B2 (en) * 2015-12-18 2018-04-03 Intel Corporation DRAM data path sharing via a split local data bus
JP6752126B2 (ja) * 2016-11-25 2020-09-09 ラピスセミコンダクタ株式会社 センスアンプ回路
US11144483B2 (en) 2019-10-25 2021-10-12 Micron Technology, Inc. Apparatuses and methods for writing data to a memory
US11677423B1 (en) 2021-07-23 2023-06-13 T-Mobile Usa, Inc. Interference mitigation in wireless communication using artificial interference signal
WO2023235216A1 (en) * 2022-06-02 2023-12-07 Rambus Inc. 3d memory device with local column decoding

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS518777B1 (ja) 1971-03-25 1976-03-19
JPS5676654A (en) * 1979-11-29 1981-06-24 Fujitsu Ltd Bus transmission system
US4525836A (en) * 1982-12-27 1985-06-25 The Grass Valley Group, Inc. Circuit for converting a logical signal into two balanced logical signals
US4646305A (en) 1983-09-26 1987-02-24 Case Communications, Inc. High speed data modem using multilevel encoding
JPS60239993A (ja) * 1984-05-12 1985-11-28 Sharp Corp ダイナミツク型半導体記憶装置
US4811342A (en) * 1985-11-12 1989-03-07 Racal Data Communications Inc. High speed analog echo canceller
KR900006293B1 (ko) 1987-06-20 1990-08-27 삼성전자 주식회사 씨모오스 디램의 데이터 전송회로
DE3739467A1 (de) 1987-11-21 1989-06-01 Philips Nv Schaltungsanordnung fuer eine doppel-busleitung
US5022004A (en) 1988-10-28 1991-06-04 Apollo Computer, Inc. Method and apparatus for DRAM memory performance enhancement
US5265125A (en) 1990-11-16 1993-11-23 Matsushita Electric Industrial Co., Ltd. Signal detection apparatus for detecting digital information from PCM signal
JP2863012B2 (ja) * 1990-12-18 1999-03-03 三菱電機株式会社 半導体記憶装置
JP2866750B2 (ja) * 1991-01-28 1999-03-08 三菱電機株式会社 半導体試験装置および半導体装置の試験方法
US5142238A (en) * 1991-07-18 1992-08-25 Silicon Systems, Inc. Switched-capacitor differential amplifier
US5369622A (en) 1993-04-20 1994-11-29 Micron Semiconductor, Inc. Memory with isolated digit lines
US5506808A (en) 1993-09-14 1996-04-09 Fujitsu Limited Semiconductor memory device and method for reading data
US5715274A (en) * 1995-01-09 1998-02-03 Lsi Logic Corporation Method and system for communicating between a plurality of semiconductor devices
US5682496A (en) * 1995-02-10 1997-10-28 Micron Quantum Devices, Inc. Filtered serial event controlled command port for memory
JP3386924B2 (ja) * 1995-05-22 2003-03-17 株式会社日立製作所 半導体装置
JPH08335390A (ja) * 1995-06-08 1996-12-17 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JPH0955080A (ja) * 1995-08-08 1997-02-25 Fujitsu Ltd 半導体記憶装置及び半導体記憶装置のセル情報の書き込み及び読み出し方法
TW307869B (en) * 1995-12-20 1997-06-11 Toshiba Co Ltd Semiconductor memory
KR100224769B1 (ko) 1995-12-29 1999-10-15 김영환 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치
JPH10111828A (ja) 1996-09-27 1998-04-28 Internatl Business Mach Corp <Ibm> メモリシステム、データ転送方法
JP4052697B2 (ja) 1996-10-09 2008-02-27 富士通株式会社 信号伝送システム、および、該信号伝送システムのレシーバ回路
US5872809A (en) * 1996-12-09 1999-02-16 Controlnet, Inc. Methods and apparatus for a common denominator transceiver design for data transmission
US5920223A (en) * 1996-12-12 1999-07-06 Xilinx, Inc. Method and apparatus to improve immunity to common-mode noise
JPH10308100A (ja) * 1997-05-06 1998-11-17 Mitsubishi Electric Corp 半導体記憶装置
US6247138B1 (en) * 1997-06-12 2001-06-12 Fujitsu Limited Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system
US6105083A (en) * 1997-06-20 2000-08-15 Avid Technology, Inc. Apparatus and method for controlling transfer of data between and processing of data by interconnected data processing elements

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006031767A (ja) * 2004-07-13 2006-02-02 Fujitsu Ltd 半導体装置
JP4528044B2 (ja) * 2004-07-13 2010-08-18 富士通セミコンダクター株式会社 半導体装置

Also Published As

Publication number Publication date
US6185256B1 (en) 2001-02-06
EP1450374A1 (en) 2004-08-25
EP0918333A3 (en) 1999-09-15
EP1351249A3 (en) 2006-06-14
TW396307B (en) 2000-07-01
EP1798731A2 (en) 2007-06-20
EP1351249A2 (en) 2003-10-08
EP0918333B1 (en) 2007-11-28
KR19990044731A (ko) 1999-06-25
EP1798731B1 (en) 2009-10-07
US7154797B1 (en) 2006-12-26
EP0918333B8 (en) 2008-10-15
EP1351248B1 (en) 2009-10-07
DE69841228D1 (de) 2009-11-19
DE69838776T2 (de) 2008-10-30
DE69841224D1 (de) 2009-11-19
EP1351248A3 (en) 2004-01-02
US7505532B2 (en) 2009-03-17
EP0918333A2 (en) 1999-05-26
KR100305549B1 (ko) 2001-11-22
EP1351248A2 (en) 2003-10-08
JP4197755B2 (ja) 2008-12-17
DE69841225D1 (de) 2009-11-19
EP1450374B1 (en) 2009-10-07
US20070071130A1 (en) 2007-03-29
EP1798731A3 (en) 2007-06-27
DE69838776D1 (de) 2008-01-10

Similar Documents

Publication Publication Date Title
JPH11149777A (ja) 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置
US7808854B2 (en) Systems and methods for data transfers between memory cells
US6636444B2 (en) Semiconductor memory device having improved data transfer rate without providing a register for holding write data
JPH10188555A (ja) 半導体記憶装置とデータ読み出し及び書き込み方法
KR0184375B1 (ko) 반도체 기억장치
JP2003151276A (ja) データラインが安定したプリチャ−ジ電圧を有する半導体メモリ装置
US20080165602A1 (en) Processor Instruction Cache with Dual-Read Modes
JP5034133B2 (ja) 半導体記憶装置
US7366044B2 (en) Systems and methods for data transfers between memory cells
JP4220621B2 (ja) 半導体集積回路
JP4111371B2 (ja) 半導体メモリ素子及びその書き込み駆動方法
JP3277112B2 (ja) 半導体記憶装置
US7130232B2 (en) Integrated circuit devices having multiple precharge circuits and methods of operating the same
US20020021608A1 (en) Semiconductor memory device
US7345927B2 (en) Semiconductor integrated circuit device
JP3339496B2 (ja) 半導体記憶装置
JP2003331578A (ja) メモリシステム及びそのデータ書き込み方法
JPH09231771A (ja) 半導体記憶装置
JP3168942B2 (ja) 半導体記憶装置
JP2954529B2 (ja) 電位差転送装置およびこれを用いた半導体記憶装置
JPH05128857A (ja) 半導体記憶装置
JP2004288298A (ja) 同期型ｄｒａｍのデータ書込方法
JP2002208279A (ja) 同期型半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040706

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080408

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080609

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080902

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080930

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111010

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111010

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121010

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121010

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131010

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees