TW396307B - Singal transmission system using PRD method, receiver circuit for use in the signal transmission, and semiconductor memory device to which the signal transmission system is applied - Google Patents

Singal transmission system using PRD method, receiver circuit for use in the signal transmission, and semiconductor memory device to which the signal transmission system is applied Download PDF

Info

Publication number
TW396307B
TW396307B TW087106020A TW87106020A TW396307B TW 396307 B TW396307 B TW 396307B TW 087106020 A TW087106020 A TW 087106020A TW 87106020 A TW87106020 A TW 87106020A TW 396307 B TW396307 B TW 396307B
Authority
TW
Taiwan
Prior art keywords
data
signal transmission
line
amplifier
group
Prior art date
Application number
TW087106020A
Other languages
English (en)
Inventor
Yoshihisa Saito
Junji Ogawa
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Application granted granted Critical
Publication of TW396307B publication Critical patent/TW396307B/zh

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063Control signal output circuits, e.g. status or busy flags, feedback command signals
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076Timing circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4091Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4096Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065Differential amplifiers of latching type
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048Data bus control circuits, e.g. precharging, presetting, equalising
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096Write circuits, e.g. I/O line write drivers
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03878Line equalisers; line build-out devices
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2207/00Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2207/00Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22Control and timing of internal memory operations
    • G11C2207/2227Standby or low power modes
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2207/00Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22Control and timing of internal memory operations
    • G11C2207/229Timing of a write operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Amplifiers (AREA)
  • Dc Digital Transmission (AREA)

Description

經濟部中央揉準局貝工消費合作社印裝 A7 _B7_五、發明説明(I ) 本發明係關於一種傳輸系統、使用於該傳输系統中之接 收器電路、及應用該信號傅輸系統之半導體記憶體元件,且 尤其是關於使用PRD(部份響應檢測)方法之傳輸系統、使用 於該傅输系統中之接收器電路、及應用該信號傳输系統之半 導體記億體元件。 在近幾年,隨著半導體技術之進展,處理器(MPU :微 處理器單元)之速度顯著地增進。半導體記億體元件之性 能,例如DRAM(動態隨機存取記憶體),同時也在速度方面 被改進,但是與處理器速度的增加比較之下,仍具有漸增之 差異。 換言之,處理器性能在速度方面顯著地增加,因而DRAM 儲存容置性能之改進更形重要。但是,DRAM速度之改進沒 有儲存容量之增加那麼重要,結果,在DRAM速度和處理器 速度之間的差距加大並且這速度差距成爲近幾年提昇系統 (電腦)性能之瓶頸。進一步地,隨著晶片尺寸增加,在元件 之間以及在一組LSI晶片(半導體記憶體)內構成電路之間的 信號傅送速度漸成爲晶片性能之主要限制因素。 如果這情況持續,則可能發生即使處理器速度增加整體 系統速度完全無法增加之情況,結果將導致資訊工業的停 滯》因此逐渐有需要增加半導體記憶體元件之速度並且,尤 其是,半導體記億體元件之資料傳送速度。 先前的技術以及先前技術的相關問題將在稍後參考附 圚被詳細說明。 本發明之主要的目的在利用形成連續的(無縫的)行讀 ------^---^ -裝------訂-----' 線 (請先閲讀背面之注意事項再填寫本頁) 4 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 B7五、發明説明(>) 經濟部中央標準局貝工消費合作社印裝 取而不僅增加讀取速度同時也增加寫入速度以改進半導體 記億體元件之整體速度。 依據本發明,提供一種利用消除先前資料引介的符號間 干擾成份供經由一組信號傅输線傳輸資料而不需要對於毎 —位元將該信號傅輸線預充電信號的傳輸系統,其中該信號 傳輸線包含以一種分支結構或者一種階層式結構被構成之 多數條可切換的信號傳輸線,至少一組將被讀取資料之目標 單元被連接到各該等多數條信號傳輸線,以及包含用以消除 該符號間干擾成份之電路的一組讀取電路被連接到該信號 傳輸線,並且該符號間干擾成份消除電路減低當該信號傳輸 線在該等多數條信號傳輸線之間被切換時引介的雜訊,並且 因而提供當該信號傳输線被切換時之一種平順的符號間干 擾成份消除操作· 該信號傳輸線之響應時間被設定爲大約等於或者較長 於被傳輸符號之長度。當從相同信號傳输線傳送連續的資料 時,對於每一位元之該信號傳輸線的預充電未進行,並且在 該傅输線的切換之先前一週期時以及當在未進行連績的資 料傅輸之一週期時,某些該等多數條信號傳输線被預充電至 —預定電壓位準。當該信號傳输線從一第一信號傳输線被切 換至一第二信號傳輸線時,該接著被選擇之第二信號傳输線 在該信號傳輸線被切換之前被預充電至一預定電壓位準。 該讀取電路是採用一種部份響應檢測方法之一組電 路,並且當該信號傳輸線被切換時,採用該部份響應檢測方 法之該讀取電路利用變化一組輸入電容値而更正符號間干 I-«1 ^ ^ ^ *裝 I 訂 線 (請先聞讀背面之注意事項再填寫本頁) 5 本紙張尺度適用中國國家樣準(CNS ) A4規格(210X297公釐) 經濟部中央標率局貝工消費合作社印裝 A7 ____B7_ 五、發明説明($ ) 擾成份消除》採用該部份響應檢測方法之該讀取電路包含: 用以從一組先前的接收信號評估符號間干擾之一組符號間 干擾評估單元;以及用以利用從該目前接收信號減去該評估 符號間干擾而在一組目前接收信號上面形成一邏輯決定之 —組決定單元。採用該部份響應檢測方法之該讀取電路包含 彼此平行配置的第一和第二部份響應檢測放大器,其中其中 當該第二部份響應檢測放大器正進行一種資料決定操作時 該第一部份響應放大器進行一種符號間干擾評估操作並 且,在接著時序,當該第二部份響應檢測放大器正進行一種 符號間干擾評估操作時進行一種資料決定操作。 該信號傅输線被組態成互補匯流排並且該讀取電路被 組態成一組互補型匯流排放大器。該讀取電路只有當資料是 經由該信號傳輸線被傳送時才操作。當該信號傳输線被切換 時,產生用以選擇目前傳輸資料之一組被引動信號傳輸線上 面之一組驅動器的第一驅動器選擇信號以及用以選擇目前 不作用並且預期將在切換之後被引動之一組信號傳輸線上 面的一組驅動器之第二驅動器選擇信號作爲一組共同驅動 器選擇信號,並且該不作用信號傳输線是在包含一種狀態的 最後週期之週期時被預充電,在該狀態中,該不作用信號傳 输線上面之一組任意的驅動器,當選擇該被引動信號傳輸線 上面之一組驅動器時同時地被選擇,之資料被傳輸於該不作 用信號傳输線上面•該共同驩動器選擇信號同時也共同供應 至除了預期將接著被引動的該信號傳輸線之外的該等多數 條信號傳輸線。 6 本紙張尺度逋用中國國家標隼(CNS > A4規格(210X297公釐) ----^---^--^-裝------訂-----線 (請先閱讀背面之注意事項再填寫本頁) A7 B7五、發明説明(+ ) 經濟部中央標準局WC工消費合作社印製 用以進行該信號傳輸線之切換的一組時序信號在外部 被產生並且分配至各信號傳輸線之一組切換電路,或者以一 組目前被引動信號傳输線的放大之最後一週期之前的時序 被供應。用以進行該信號傳輸線之切換的一組時序信號在外 部被產生並且分配至各信號傳輸線之一組切換電路,或者以 一組目前被引動信號傳输線的放大之最後一週期之前的時 序被供應。 依據本發明,同時也提供一種利用消除先前資料引介的 符號間干擾成份供經由一組信號傳輸線傳輸資料而不需要 對於每一位元將該信號傳输線預充電信號的傳输系統,其中 該信號傳输線包含多數條可切換傳输線,並且當該信號傳输 線從一組第一傅輸線被切換至一組第二傳輸線時,接著將被 選擇之該第二傅輸線在切換該信號傳输線之前被預充電至 一組預定位準,以便繼續資料傳輸。 該信號傅输系統包含一組狀態鎖定電路,用以至少保持 包含指示一組匯流排目前在作用狀態之CURRENT狀態以及 指示一組匯流排將被選擇並且接著被引動之NEXT狀態之兩 組狀態,或者包含該CURRENT狀態、該NEXT狀態' 指示一 組匯流排在待機狀態之STANDBY狀態、以及指示一組匯流 排剛好不被引動之PREVIOUS狀態之四組狀態。該目標單元 是用以從一組記憶胞讀取資料的一組感應放大器•並且該讀 取電路是具有一種符號間干擾成份消除功能的一組資料匯 流排放大器。 用以從該記憶胞讀取資料之該感應放大器本身同時也 ----;---J---f -裝------訂-----(:線 (請先閲讀背面之注意事項再填寫本頁) 7 本紙悵尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明(<) 作爲該資料匯流排之一組驅動電路。該半導體記億體元件是 一組動態隨機存取記憶體。資料首先從該感應放大器經由一 組選擇行閘而傳送至一組區域性資料匯流排,並且接著經由 選擇該區域性資料匯流排之一組區域性資料匯流排開關而 傅送至一組廣域性資料匯流排,並且該資料被具有符號間干 擾成份消除功能之一組互補型資料匯流排放大器加以放 大,因而未中斷地繼續資料傳輸而不需在資料傳送時進行資 料匯流排預充電。 進一步地,依據本發明,提供一種包含多數個區塊之半 導體記憶體元件,其中該半導體記憶體元件包含一組狀態鎖 定電路,用以至少保持包含指示一組匯流排目前在作用狀態 之CURRENT狀態以及指示一組匯流排將被選擇並且接著被 引動之NEXT狀態之兩組狀態,或者包含該CURRENT狀態、 該NEXT狀態、指示一組匯流排在待機狀態之STANDBY狀 態、以及指示一組匯流排剛好不被引動之PREVIOUS狀態之 四組狀態。 各該區塊循環經過四組狀態,狀態改變從STANDBY狀 態至NEXT狀態至CURRENT狀態至PREVIOUS狀態並且接著 回至STANDBY狀態·當該區塊是在STANDBY狀態時,用以 提昇該區塊內一組字組線之一組信號输入被引動;當該區塊 是在NEXT狀態時,該區塊是在備妥以從一組單元目標或者 一組感應放大器讀取資料至一組匯流排或者備妥以將資料 寫入至該單元目標或者該感應放大器的狀態,而至少在該 NEXT狀態週期結束時該字組線上升並且一組感應放大器被 8 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) -----〕---^----裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 •f線 經濟部中央標準局貝工消費合作社印製 A7 ___B7_ 五、發明説明(G ) 引動;當該區塊是在CURRENT狀態時,資料被讀出或者被 被寫入該區塊中;並且當該區塊是在PREVIOUS狀態時,資 料被重寫入,並且接著該字組線被降低且一組位元線被預充 電。 當進行一種資料寫入操作時,連接一組感應放大器至一 組位元線的一組開關在靠近當該區塊是在NEXT狀態時的週 期結束時被切斷並且,當在CURRENT狀態保持該切斷狀態 時,連接到一組資料匯流排之一組資料寫入感應放大器將資 料寫入連接到資料將被寫入之一組記億胞的感應放大器:當 形成從CURRENT狀態至PREVIOUS狀態的一種轉移時,將該 感應放大器連接至該位元線之該開關被導通並且,在 PREVIOUS狀態週期之一部份時,被保持在該感應放大器中 的資料經由該位元線被寫入該記憶胞,隨後一組字組線被降 低,該感應放大器不被引動,並且該位元線被預充電,該區 塊接著進入STANDBY狀態》當該區塊是在該PREVIOUS狀態 時之週期中是不允許對於該區塊之記憶胞陣列的外部存 取。 該狀態鎖定電路提供於各區塊》該半導體記億體元件進 一步地包含一組操作信號產生電路,用以從各該區塊之該狀 態鎖定電路輸出的狀態信號產生供使用於各該區塊內之一 些操作信號。該操作信號產生電路利用從各該匾塊之該狀態 鎖定電路輸出的狀態信號之指示NEXT狀態的一組狀態信號 產生一組列位址鎖定信號。 依據本發明同時也提供一種包含多數個區塊之半導體 9 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ----7---11 裝------訂-----『:線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明(7 ) 記憶體元件,其中各該列區塊具有利用一組選擇開關選擇地 控制以連接至在階層式上方位準之一組廣域性資料匯流排 的一組區域性資料匯流排,並且提供一週期,在該週期時該 等多數個列區塊之至少兩組在相同時間作用並且*當該區域 性資料匯流排被切換於在該週期時在相同時間被引動之該 等列區塊之間時,從該區域性資料匯流排傳送於該廣域性資 料匯流排上面的資料被連續地讀取。 該半導體記憶體元件被構成以至於:一組記億胞或者用 以讀取該記憶胞中資料的一組感應放大器利用一組列選擇 線和一組行選擇信號傳送資料至該區域性資料匯流排:一組 區域性資料匯流排依據一組列區塊選擇信號被選擇;至少一 組區域性資料匯流排被連接到該廣域性資料匯流排;以及使 用連接到該廣域性資料匯流排的一組互補型部份響應檢測 匯流排放大器,該廣域性資料匯流排上面之符號間干擾成份 被消除,因而提供一種高速資料讀取。 該半導體記憶體元件可包含一組電路,在形成從一組第 一區域性資料匯流排切換至一組第二區域性資料匯流排之 後,其保持具有該第一區域性資料匯流排之列區塊中列選擇 線之被選擇狀態經過一預定的時間量|因此引動區域性資料 匯流排在多數個被引動列區塊之間切換。該半導體記憶體元 件進一步地包含一組解碼器和列選擇線保持電路,其依據被 給予至各區塊的一組列位址鎖定信號鎖定一組列位址進入 該解碼器,選擇該區塊內之一組指定列選擇線*並且保持該 列選擇線於其被選擇狀態經過一預定的時間量或者直至用 10 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ----一--'---^丨裝------訂-----線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準局貝工消費合作社印製 A7 _^_B7_五、發明説明(兒) 以啓始該解碼器之一組信號被輸入爲止。 該解碼器和列選擇線保持電路與提供於其他區塊的解 碼器和列選擇線保持電路共用位址線,鎖定該位址信號並且 選擇列位址鎖定信號被給予至各該等區塊是有效的區塊中 指定列選擇線,並且防止該列位址鎖定信號並非有效的其他 S塊中列選擇線之轉移。該解碼器和列選擇線保持電路包含 用以控制該邏輯電路的引動之一組動態邏輯電路和一組開 關裝置,並且當該列位址在該邏輯電路之輸入端被輸入,以 及該開關裝置是導通時,一組資料解碼器輸出部份的轉移被 引動,並且當該開關裝置被切斷時,該解碼器輸出部份的轉 移被禁止以保持該列選擇線的狀態。該解碼器和列選擇線保 持電路保持該列選擇線的狀態經過一有限時間量》 該解碼器和列選擇線保持電路包含一組電路,提供於各 區塊,用以對於各區塊保持將被輸入至該解碼器的位址,並 且利用對於各區塊保持該位址而保持該列選擇線的狀態。該 列選擇線是在一組記憶胞陣列中的一組字組線。 依據本發明,提供一種供用於將資料從一組寫入放大器 經由一組資料匯流排寫入至一組感應放大器的半導體記憶 體元件之信號傅輸系統,其中當寫入時,至少在當用以連接 該資料匯流排至該感應放大器的一組選擇信號被供應時之 週期的一部份時,連接到該感應放大器以便放大之一組位元 線從該感應放大器被分離,因而允許該資料匯流排上面的資 訊以高速度被傳送進入該感應放大器· 該資料匯流排和該感應放大器經由一組被該選擇信號 -------1,---—裝------訂-----·「線 (請先閲讀背面之注意事項再填寫本頁) 11 本紙張尺度適用中國國家標準(CNS ) A4说格(210X297公釐) 經濟部中央揉準局貝工消費合作社印製 A7 B7_五、發明説明(θ ) 控制的行閘而連接》在該寫入時,在傳送資料至該感應放大 器以便寫入該處之後,從該感應放大器分離之該位元線重新 連接到該感應放大器,被寫入該感應放大器中的資料被傳送 以便寫入從連接到該位元線之記億胞中被一組記憶胞選擇 線選擇之一組記憶胞,並且隨後該記億胞選擇線不選擇•因 而儲存資料於該記憶胞中。 進一步地,依據本發明,提供一種半導體記億體元件* 其中資料是經由一組資料匯流排從一組寫入放大器被寫入 至一組感應放大器,其中當寫入時,至少在當用以連接該資 料匯流排至該感應放大器的一組選擇信號被供應時之週期 的一部份時,連接到該感應放大器以便放大之一組位元線從 該感應放大器被分離•因而允許該資料匯流排上面的資訊以 高速度被傳送進入該感應放大器。 該位元線分離之進行方式使得,當在以相同區塊內依序 地被選擇的多數個感應放大器連續地進行寫入週期時之一 週期中,該等多數個感應放大器維持從它們的相關位元線分 離,並且當在相同區塊內的連續寫入被完成時,該等分離位 元線被重新連接到它們的相關感應放大器。在該寫入時,在 傳送資料至該感應放大器以便寫入該處之後,從該感應放大 器分離之該位元線被重新連接到該感應放大器•被寫入該感 應放大器中的資料被傅送以便寫入連接到該位元線的記憶 胞中被一組記憶胞選擇線所選擇之一組記億胞,並且隨後該 記憶胞選擇線不選擇,因而儲存資料於該記憶胞中。 該感應放大器被組態爲一種CMOS互補型式,並且兩組 ---«--1.---裝------訂-----「.4 線 (請先閲讀背面之注意事項再填寫本頁) 12 本紙張尺度適用中國國家梂準(CNS ) A4規格(210X297公釐) 經濟部中央標準局貝工消費合作社印製 A7 B7五、發明説明(、〇 ) N-通道MOS電晶體被使用作爲連接到互補匯流排.之一組行 選擇閘,並且其中該感應放大器之P-通道MOS電晶體對於該 行選擇閙之N-通道MOS電晶體的比率小以至於該互補匯流 排之低電壓側上面的資料被寫入。 該資料匯流排和該感應放大器經由被該選擇信號所控 制的一組行閘而連接。當從一組列區塊切換至另一組時,在 完成寫入之區塊中的區域性資料匯流排被預充電以防止在 該完成寫入區塊中有錯誤的寫入。至少在寫入至該感應放大 器時,在該資料匯流排之高電壓側上面資料的最大値被設定 爲較低於在被引動狀態中之該感應放大器的該P-通道MOS 電晶體之源極電壓或者在讀取狀態中該資料匯流排之最大 電壓,並且較高於該最大電壓之一半。該寫入放大器中最後 級驅動器所輸出在該資料匯流排之高電壓側上面資料的最 大値無關該寫入放大器的输出位準而被箝限在靠近該感應 放大器之一組預定電壓。 在引動一組被選擇列區塊之後,該資料匯流排在將資料 寫入至第一感應放大器之前並且在將資料寫入至最後感應 放大器之後被預充電。在供應該選擇信號之前資料匯流排之 預充電至少在當進行該連續寫入週期時之週期中成爲非必 須。該半導體記憶體元件可包含一組鎖定型感應放大器,並 且在該感應放大器和該位元線之間的連接是以一組控制信 號施加至一組位元線傳送閘並且快速地操作以分離以及緩 慢地操作以連接而被該位元線傳送閘所控制· 施加至該位元線傳送閘的控制信號被形成以至於該位 I ^~ 「—-I— 裝^ II 訂— n / 線 (請先閱讀背面之注意事項再填寫本頁) 13 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 B7 經濟部中央揉準局員工消費合作社印袈 五、發明説明(II ) 元線緩慢地或者以階段般方式上升以防止被鎖定在該感應 放大器中資料的反相。施加至該位元線傳送閘的控制信號是 利用經由延遲裝置延遲而產生以至於該控制信號緩慢地上 升,或者利用具有其源極耦合至不同的電壓或者其閘極被供 應不同的控制電壓之多數個切換電晶體之一組電路而產生 以至於該控制信號以階段般方式上升。 用以選擇在該目標單元和該資料匯流排之間的連接以 供資料讀取之一組讀取選擇信號的脈波寬度被形成較短於 用以選擇在該目標單元和該資料匯流排之間連接以供資料 寫入之一組寫入選擇信號的脈波寬度。在該連續週期時,不 論是讀取或者寫入週期,至少對於被引動匯流排之資料鐘流 排預充電成爲並非必須。除了該等連續的讀取和寫入週期之 外的任何資料匯流排狀態中,讀取預充電位準被設定爲不同 於寫入預充電位準之位準》 此外,依據本發明,同時也提供一種供使用於信號傳輸 系統中的接收器電路,該信號傅輸系統經由互補匯流排傳輸 資料並且利用消除先前資料引介的符號間干擾成份而檢測 該資料,並且其中從一組第一傳輸線至連接到相同接收器之 一組第二傳输線電路的切換在信號傳输時發生,其包含,一 組差分放大器:一組提供於該差分放大器之一組輸入端的放 大器預充電電路:以及一種功能,提供於該差分放大器之一 組输入端,用以在從該第一傳輸線至該第二傳输線的切換之 前和之後每次η位元週期地改變該接收器電路中電容値,因 而減少由於從該第一傳輸線切換至該第二傳輸線所導致的 ----;---;---^ ·裝------訂-----「線 (請先閱讀背面之注意事項再填寫本頁) 14 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) 經濟部中央梯準局男工消費合作社印袈 A7 _ B7 五、發明説明(β ) 傳輸線電壓位準改變引起的雜訊。 該接收器電路可包含具有第一和第二閘·接收互補輸入 端的一組差分放大器;一組放大器預充電電路,提供於該差 分放大器之各該第一和第二輸入端,用以將該差分放大器預 充電:以及包含提供在該差分放大器之該第一和第二輸入端 之第一、第二,和第三電容器的三類電容器,其中該差分放 大器之該第一和第二輸入端經由該第一和第二電容器耦合 至該等互補匯流排,而該第一電容器耦合至該等互補匯流排 之一組並且該第二電容器利用開關裝匱選擇地耦合至該等 互補匯流排之一組或者其他組,並且該第三電容器利用開關 裝置被連接用以在從該第一傳輸線至該第二傳輸線的切換 之前和之後每次η位元週期地改變在該差分放大器之該第一 和第二輸入端的電容値。 在操作以評估該符號間干擾成份時,該第二電容器被耦 合至連接到相同差分輸入之該第一電容器所耦合匯流排之 相對匯流排,並且在資料決定操作時,該第二電容器被耦合 至連接到相同差分输入之該第一電容器被耦合的相同匯流 排。當該第一電容器的電容値是利用CIO,該第二電容器的 電容値利用C20,並且該第三電容器的電容値利用C30指示 時,該第一和第二電容器之電容値被選擇大致地滿足方程式 C10/(C10 + C20) = (l+exp(-T/r ))/2以及方程式030={«(<:10-C20)*(C10 + C20)}/{(2- a )C10+ a C20},其中 r 是該匯流排 的時間常數,T是一位元週期或者一位元資料呈現在該匯流 排上面的時間,以及α是由於傳輸線切換之電容改變的比 15 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐) ---丨·---:---裝------訂-----線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消費合作社印装 A7 B7五、發明説明(Ο ) 率。當發生從一組第一區域性資料匯流排至一組第二區域性 資料匯流排的傳輸線切換以連接至一組廣域性資料匯流排 .時,由於該傅輸線切換之電容改變比率α滿足方程式α = CLDB/(CGDB + CLDB),其中CGDB是該廣域性資料匯流排 的電容並且CLDB是該區域性資料匯流排的電容。 一種符號間干擾成份評估操作可在從該第一傳輸線切 換至該第二傅輸線之前η位元週期時進行•以及一種資料決 定操作是在從該第一傳输線切換至該第二傳输線之後η位元 週期時進行。在該第一傳輸線和該第二傳輸線之間的該等電 壓位準是不同。 利用操作該接收器而讀取資料的方式使得在當該第一 接收器電路區塊正進行一種符號間干擾成份評估操作時之 一位元時間,該第二接收器電路區塊進行資料之決定操作並 且,在下一位元時間中,該第一接收器電路區塊進行一種資 料決定操作而該第二接收器電路區塊進行一種符號間干擾 成份評估操作。該接收器中電容値的改變功能只提供於該第 —接收器電路區塊中,在該傅输線切換發生的一組傳输線上 面,該第一接收器電路區塊在該傳输線切換之前η位元週期 時進行該符號間干擾成份評估操作並且在該傳输線切換之 後η位元週期時進行該資料決定操作。 該第二接收器電路區塊在一奇數位元時間時進行該符 號間干擾成份評估,並且該第三電容器以及用以控制該第三 電容器的連接之該開關裝置從該第二接收器電路區塊被略 去。該接收器電路被供應來自該等多數個接收器電路所共有 -----:---7--f <裝------訂-----(線 (請先閲讀背面之注意事項再填寫本育) 16 本紙張尺度適用中國國家標準(CISS ) Α4规格(210X297公釐) 經濟部中央標準局負工消費合作社印製 A7 B7 五、發明説明(\屮) 的一組操作脈波產生電路之一組輸出信號。該接收器電路是 具有組態使得傳輸線切換是從一組第一區域性資料匯流排 至一組第二區域性資料匯流排以便連接至一組廣域性資料 匯流排的一組動態隨機存取記憶體之一組匯流排放大器。 本發明將可從下面參考附圖之較佳實施例的說明而更 明白,其中: 第1圖是以分解形式展示先前技術半導體記億體元件的 —組範例之方塊圖; 第2圖是展示第1圖之半導體記憶體元件中一組感應放 ..........- · 大器範例之電路圖; 第3圖是展示第1圖之半導體記憶體元件中一組資料匯 流排放_大器範例之電路圖:
第4圖是展示第1圖之半導體記..億思元件_中二.組里 流排短路/預充霉電路範例之電路園J 第5圖是用以_說明第丄匾之生藥猜記憶體元-件-Φ二組資 料讀取序列之波形圖 第6 A,和6 8圃是用以說明作爲勝«^範^2:-組?110- 型互補放大器之操作的圖形; * 第7 A和7B圖是用以說明在先前技術中以及相關技術半 導體記憶體元件中之讀取操作的圖形; 第8圖是以分解形式展示應用相關技術之PRD-型資料 匯流排系統的半導體記憶體元件範例之方塊圖; 第9圖是展示第8圖的半導體記憶體元件中一組匯流排 :放大器範例的圖形; 17 本紙張尺度適用中國國家揉準(CNS ) Α4規格(210X297公釐) ----Ί丨_^---^ -裝— (請先閱讀背面之注意事項再填寫本頁) 、1Τ 經濟部中央棣準局β:工消費合作社印裝 A7 _B7_五、發明説明(6 ) 第10圖是展示第9圖的匯流排放大器中一組PRD取大器 袒態範例之電路圖; 第11圖是展示第9圖的匯流排放大器中一組多工器範例 之霓路圖; 第12圖是展示第8圖的半導體15億體55件中匯流排和匯_ 流排放大器操作波形之範例圖; ’第1 3圖是觀念性地展示依據本發·明之信號傳输系統之 第一實施例货一種階罾式匯流排結構圖; 第14圖是觀念性地展示應用本發期之信號傅輸系統之 夢;實施例的一種分^支匯流排結構圖」 k 1 5圖是以簡化的形式展示相關ϋ的信號傳输某統 中一組P RD-ΜΪ奉μ&ι排放大器範例圖形: 第I6圖展示用以說明躧用第1 5,圖的資料匯流排放大器 的.屢翩博愿之信號星输系麗中—二砠操作波形之範例_ : 第17圖展示用以說朗應用第15資料匯流排放大器 的相關問題之信罅傳输系統中另一組操作波形範例圖: 第1 s霤是以ir化的形式展示本發,期的信號傳输系統中 —組PP 匯流排放大器範例圖形; 第19圓展示甩以說明採甩第18圚的耷料匯流排放大器_ 的信號傳输系統斗^組操恨波形-之範例圖; 第2〇圖是展示應_M_宇發明之半導.jgje億體元件的機構 範辑1方_塊圖: 第2丨哪是觀念性地展示應用本發_之信號瘦辞系 第三實施例的一種mi-式jt流排結肩-服」 ----1---^---^ I裝------訂-----『線 (請先閱讀背面之注意事項再填寫本頁) 18 本紙張尺度適用中國國家揉準(CNS ) A4規格(210X297公釐) 經濟部中央揉準局员工消費合作社印製 A7 ____B7_五、發明説明(A ) 第22圖是觀念性地展示應用本發明之信號傳輸系統之 第四實施例的一種分支匯流排結構圖; 第23圖是以簡化的形式展示本發明的信號傳輸系統中 另一組PRD-型資料匯流排放大器範-供HB I: 第24圖是展示第23圇的資料匯流排放大器中一組PRD 比較器之圖形; 第?5圖是展示採Μ第23圖的資粍匯流JUSL大黾之信號 傳输系統中一組操作波形範例圖; 第26圖是用以說明採用第23圖的資料匯流排放大器之 信號傳輸系統中一種特性操作之波形圖: 第2 7圖是觀念性地展示作爲第,21圖中展示之第三黉施 例的修改範例之一種階層式匯‘流排結構圖: 第28圖是以簡化的形式展示作爲應用本發明_之._信.號傳 輸系統第五實施例之一組PRD-型資料匯流排放大器®形; '第29圖是展示第28圖的資料匯流排放大器中一組J>RD 比較器之圚形: 第30圖是用以說明第28圖的-資-料撂流餐放夫善之—操炎 的一組範例圖形:; 第31圖是展示第28圖的資料凰流排放大器之一種修改. /範例圖形: 第3 2圖是甩以jg明第3 1显i資篇屈i雄jLi器農多 範例的波形圖: 第33.®晕厚示應用本發明之半導激-記憶體-元件丰---a 寫入敢大器範例之電路圖; ----;---;---^ 1裝------訂-----(線 (請先閲讀背面之注意事項再填寫本頁) 19 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐) 經濟部中央標牟局貝工消費合作社印装 A7 ___B7_五、發明説明(\Ί ) 第34圖是展示應用本發明之半導體記憶體元件中另一 寫入放大器範例之電路圖; 第35圖是觀念性地展示應用本發明之信號傳輸系統之 第六實施例的一種階流排_結構圈; 第36圖是展示作爲應用本發明之信號傳輸系統之第七 實施例的半導體記億體元件機構範例之方塊圖; 第37圖是展示第36圖的半導體記憶體元件中一組換诈 波形之範例圖: 第38圖是展示第36圖的半導體記億體元.件來一組列i 塊機構範例之方塊圖; 第3 9圖是用以說_阻里18圖_中_二且操_旗^列範例之波形 圚; 第40圖是展示作爲應用本發B且之覆觉_^薷系統之第八 實施例的半導镫記億蠹元件機構範例之方瑰圖; 第41圖是展示第40圖的第八東施例中一組鎖定電路之 方魂圖: 第42圖是展示第41圖的一組齋定黍路範例之一種區塊 電路圇: 第43圖是展示第42圚的鎖定電J&之操作範例之一組波 形電路圖: 第44圖是以放大形式展示第40亂时第八實施例中一組 列區塊的機構範例之方塊圖: 第45圖是用以說明第40圖中展示之第八實施例的半_導 體記憶體元件中一組操作序列範例之波形圇; ----^---_---f -裝------訂-----「線 (請先閲讀背面之注意事項再填寫本頁) 20 ^紙張尺度適用中國國家標準(〇奶)八4规格(210/297公釐〉 經濟部中央橾準局員工消費合作社印裂 A7 __B7_五、發明説明(说) 第46和47圖展示第40圖中所示之第八實施例的半導體 記憶體元件之操作狀態圖; 第48圓是展示作爲應用本發明之信號傳输系統之第九 嚴記億jt无旅亂忠要~字级餐遷ϋ趄鹎. 範例的卞塊圖; !49圖是展示作爲應用本發明之鲁號傳输系統之第& '實施例的半導體記懷瞿孟件中一-組真暴芏麗ϋ解碼....位址 鎖定電路之組態範例的方塊圖; 第50圖是觀念性展示作爲應用本發ϋ复號傳輸系統 之第十實施例的一種階贗式匯流排結構圖; 第51圖是展示第50圓的信號傳廟·系統中一組操作波形 之範例圖; 第52圖是展示作爲應用本發幕之僵-號傳输系統之第十 -·實施例的一組羅锯潘^里敗定置路之組態範例之電路 圖… ,第53圖是用以說明第52 _的匯流排位準設定電路之:默 .作i形: 第54圊是展示用以說明依據本發明之_種無間隙寫入 操作的基本觀念之二邐避層式匯流撕結構®例: 第55圖是展示用以說明依嫌末發明之一種無間隙寫入_ -操在翁基本觀念之一里分支式匯濟排結構範例; 第J 6圓是展示作爲應用本發明之JI號傳输系.統之复上 二,實施例的半導嫌-記億谭.元擻遵玄®例方塊圖: 第57、-58、59、. 60-.、61、和62.胤展示第5合麗的主導_置記 -----;---_--4、-裝------订-----,線 (請先閲讀背面之注意事項再填寫本頁) 21 本紙張尺度適用中鹵國家標準(CNS ) A4規格(210X297公釐) 經濟部中央標準局員工消費合作社印裝 A7 B7五、發明説明(㈧) 憶體元件中一種寫入-操准序列之圖形; 弟63圖是展示可應用於第56圖的半導體記憶體元件 中,用以延緩一組位元線之上升速度之一組範例電路的電路 DSI * 圖, 第《4個-是展示可…應甩於ϋ勝冉丰|酱記憶-昏元件_ 中'至I元屬-以一種—髂段般方式上升之一組範m 的電路圖; 第65圖是展示被使用於第Μ圖部電路冲之信號位準 I rfl » 圖1 _第66圖是展示可應用於集54姻^.半幕體記憶體元件 电階段蚊方—式上升之S —組範避電 路的電潞圚; 第67A、J57B二和67C圆分别地展示依據第63、64、和66 圖的電路,位π線如何上升; 第68圖是展示第56圚的半導_體記憶體元件中一組寫入 猫:作翁餐之波形圖; 第69圖是用以說明可應用於第56圖之半導截記憶體显 件,在感應放大器電晶體和行後送閘電晶體之間的關係圖; 第70圖是用以說明作爲應用支發眉^菜策之— ' ......_______ .....................—.................. 第+三資施例韵泮導善菊名屬-元彝之操非翁例凰丄 —ill歷章1以辑日月作爲應用本潑ja之信號傳輸系見之 第土四_實施例的束連體記憶體元件之一組操作範例圖; ;\ — ...... . ______ 、.-第72圖是用以說明作爲應甩本潑明之信號傳輸系疏之„ 第十五實施例的半導體記憶體元件之機構範例圖; I---:---:---f I裝------訂-----(線 (請先閱讀背面之注意事項再填寫本頁) 22 本紙張尺度適用中國國家標準( CNS ) A4規格(210X297公釐) 經濟部中央揉準局貝工消费合作社印製 A7 ______B7_五、發明説明(β) 第73和74圚展示第7J圖中所示的第十五實施例之半導 體記1憶體元件中一組寫入操作之範例圖; 第75圖是展示作爲應用本發明 <之信號傳輸系統之第十 六實施例的半導缉|B億體1性之機構範稱種方塊圖; 第7 6圖是展示作爲應用本發—明之信號傳輸系統之第十. 七實1珂見色.導簠記憶體元件中一—1&選直信I.產星 範例之電路圖;以及— 第77圖是UU乍爲應用本發明之_信號.傳.輸系統之第土 △寫姆例的半導體記憶體元件中區域性索料.匯流排預充電-. 位準之圖形。 在說明本發明的較佳實施例之前,先前技術的半導體記 憶體元件和關於半導體記億體元件之問題將參考附圖被加 以說明。 第丨圖是以分解形式展示先前技術的半導體記憶體元件 (需要預充電操作之一種半導體記憶體元件)的一組範例之 方塊圖。在第1圖中,參考號碼1是一組記憶胞陣列,2是一 組字組解碼器(字組解碼器陣列),3是一組感應放大器(感應 放大器陣列),4是一組區域性資料匯流排,5是一組廣域性 資料匯流排,106是一組資料匯流排放大器,7是一組區域性 資料匯流排預充電電路,8是一組廣域性資料匯流排預充電 電路,9是一組區域性匯流排開關,以及1〇是一組寫入放大 器。 如第1圖中所展示,先前技術的半導體記憶體元件(―組 DRAM的記億胞陣列部份)包含多數個記憶胞陣列1 ’字組解 ----1---;----裝------訂-------「線 (請先閲讀背面之注意事項再填寫本頁) 23 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央揲準局貝工消费合作社印装 A7 B7五、發明説明(>1 ) 碼器(字組解碼器陣列)2,感應放大器(感應放大器陣列)3, 區域性資料匯流排4,以及廣域性資料匯流排5·先前技術的 半導體記憶體元件進一步地包含當讀取資料時用以將廣域 性資料匯流排5上面資料放大的資料匯流排放大器106,用以 將區域性資料匯流排4預充電的區域性資料匯流排預充電電 路7,用以將廣域性資料匯流排5預充電的廣域性資料匯流排 預充電電路8,用以控制在廣域性資料匯流排(GDB,/GDB)5 和區域性資料匯流排(LDB,/LDB)4之間的連接之區域性匯 流排開關9,以及用以將資料寫入至記億胞的寫入放大器 10 ° 第2圖是展示第1圖的半導體記憶體元件中一組感應放 大器3之範例的電路圖。 如第2圖中所展示,感應放大器3包含一組鎖定型感應放 大器31,一組行傅送閘32,一組位元線短路/預充電電路33, 以及一組位元線傅送閘34。此處,參考文字BL和/BL指示互 補位元線,LDB和/LDB指示互補區域性資料匯流排,並且 CL指示一組行選擇線。 第3圖是展示第1圖的半導體記慷體元件中一組資料匯 流排放大器之範例的電路圖•並且第4圖是展示第1圖的半導 體記億體元件中資料匯流排短路/預充電電路(廣域性資料 匯流排預充電電路8或者區域性資料匯流排預充電電路7)之 範例電路圖。 如第3和4圖中所展示,資料匯流排放大器106和廣域性 資料匯流排預充電電路8(區域性資料匯流排預充電電路7) ----.·---^---1 裝—-----訂-----,線 (請先閲讀背面之注意事項再填寫本頁) 24 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央標準局貝工消費合作社印裝 A7 B7 五、發明説明(》) 各被多數個P-通道MOS電晶體(PMOS電晶體)和N-通道MOS 電晶體(NMOS電晶體)所構成。此處,參考文字DB和/DB表 示互補資料匯流排(互補廣域性資料匯流排GDB和/GDB,或 者互補區域性資料匯流排LDB和/LDB),PRE和/PRE表示互 補預充電控制信號,Vpr指示一組預充電參考電壓,並且ES 指示一組引動信號。進一步地,參考文字Vi i指示一組髙位 準供應電壓(Vcc)並且Vss指示一組低位準供應電壓· 第5圖是用以說明第1圖的半導體記憶體元件中一組資 料讀取(陣列讀取)序列範例之波形圚》第5圖展示當資料匯 流排放大器106失效時輸出是髙位"H”(資料"1")的情況。此 處所述之陣列讀取是被採用於,例如,同步DRAM(SDRAM), 其中記憶胞內連接到相同字組線的資料同時地被讀取而不 中斷之一種資料讀取方法。 如第5圖中所展示,對於先前技術的半導體IS憶體元件 中陣列資料讀取操作,當半導體記憶體元件是使用互補資料 匯流排DB,/DB和互補位元線BL,/BL(BL0,/BL0至BL3, /BL3)被構成時,舉例而言,位元線BL,/BL和資料匯流排 DB,/DB首先被預充電至一預定位準(預充電參考電壓Vpr) 經過一預定預充電週期(Tpr);尤其是,各互補位元線或者 互補資料匯流排被預充電至如同其他互補對之相同電位。 進一步地,如第4和5圖中所展示,在資料讀取操作中, 當資料呈現在位元線對BL,/BL(BL0,/BL0至BL3,/BL3) 上面時,一組差分電壓發生在初始被預充電至相同電位之位 元線對BL,/BL上面並且,在利用感應放大器3 (鎖定型感應 25 本紙張又度適用中國國家標準(CNS ) A4規格(210X297公釐) I---;---;---1裝------訂-----f .線 (請先閲讀背面之注項再填寫本頁) 經濟部中央標準局貝工消费合作社印製 A7 B7五、發明説明(必) 放大器31)將這差分電壓放大至某一程度之後,對應至被選 擇行位址的行傳送閘32被打開(導通)。亦即,利用順序地施 加行選擇信號CLO至CL3,各位元線對BLO,/BLO至BL3,/BL3 上面的電位被傳送至初始被預充電至相同電位的區域性資 料匯流排對DB,/DB(LDB,/LDB)4。該電壓差量接著經由 區域性資料匯流排開關9被傅送至初始被預充電至相同電位 的廣域性資料匯流排對DB,/DB(GDB,/GDB)5,被廣域性 資料匯流排放大器(資料匯流排放大器106)放大,並且經由 一組緩衝器,一組其他的放大器,等等被輸出作爲讀取資 料。 當讀取接著資料時,感應放大器3維持被引動,區域性 資料匯流排(組對)4和廣域性資料匯流排(組對)5被預充電 以啓動系統•在那之後,行傳送閘32被打開,並且所形成的 電壓差量被傳送至區域性資料匯流排4和廣域性資料匯流排 5,被廣域性資料匯流排放大器106放大,並且以上述相同方 式被输出作爲讀取資料· 另一方面,對於資料寫入操作而言,通常廣域性資料匯 流排組對GDB,/GDB(5)和區域性資料匯流排組對LDB, /LDB(4)已經被預充電並且,在這狀況中,被一組寫入信號 引動的寫入放大器10驅動廣域性資料匯流排組對:亦即,寫 入放大器10完全地驅動廣域性資料匯流排GDB和/GDB(DB 和/DB)5,例如,依據將被寫入之資料"1"或者"0"將一組升 至高位準電源電壓Vii(Vcc)並且其他的降至低位準電源電 壓Vss。廣域性資料匯流排組對上面的資訊(M”或者經由 I.n^~I富裝 I 訂 n 「線 (請先閲讀背面之注$項再填寫本頁) 26 本紙張尺度適用中國國家揉準(CNS ) A4规格(210X297公釐) 經濟部中央標準局貝工消費合作社印裝 A7 B7 五、發明説明() 被選擇區域性資料匯流排開關9被傳送至區域性資料匯流排 組對LDB,/LDB(DB,/DB)4,通常不會導致位準損失,並 且區域性資料匯流排LDB和/LDB被完全地驅動,例如,依 據資料"1 "或者"0"將一組升至高位準電源電壓Vii(Vcc)並且 其他的降至低位準電源電壓Vss» 區域性資料匯流排組對上面的資訊("1"或者"0")經由依 據行位址被選擇的行傳送閘32而接著傳送至被選擇的感應 放大器3。實際上,此結構使得經過行傳送閘32的一些資料 匯流排/感應放大器比値(電容比値和電晶體Gm比値)被滿 足*並且依據資料匯流排上面的資訊發生感應放大器3的反 相(資料寫入)。結果,連接到感應放大器的互補位元線被反 相,並且資料被寫入連接到該等位元線並且被字組線選擇的 記憶胞。 從改進資料讀取速度的觀點而言,本發明人等在日本專 利未審視公報編號9-262507中提出,採用部份響應檢測(PRD) 方法於資料匯流排上面之資料傳送而消除在連續行讀取週 期時預充電之需要的一種高速資料讀取系統》 PRD是本發明人等發明的一種供用於高速晶片·至-晶 片資料傳輸之界面系統。關於PRD,可參考,例如,H. Tamura, M. Saito * K. Gotoh » S. Wakayama,J· Ogawa,Y. Kato,Μ. Taguchi,Τ· Imamura,之"供用於高速記憶體-至-處理器通 訊中驅動器功率減少之部份響應檢測技術," 1 997 IEEE國際 固態會議,ISSC97/SESSION 20/CLOCKING 和 I/0/PAPER SA 20.7,pp.342-343。 27 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -------·----^ ' -裝------訂-----線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央橾準局貝工消費合作社印裝 A7 B7五、發明説明(〆) 簡要說明PRD,如果試圖在頻帶受限的傳輸線上面傳輸 帶寬大於傳输線的一組信號,則由於該信號的符號間干擾成 份將使該信號被分散。PRD方法是利用消除(評估)符號間干 擾成份從被分散信號回復原始信號(亦即,從被分散信號重 產生更正資料)的一種技術。因爲PRD方法不僅消除符號間 干擾成份同時也在符號間干擾消除程序時本身產生一組參 考位準,因此可能傳输資料而不需將傅输線預充電,那是 PRD方法之一種隱藏特性。因此,使得資料被傳輸而不需要 預充電之該特性被採用以便從資料讀取週期消除資料匯流 排預充電時間。 進一步地,當PRD方法被使用時,如果在先前週期中的 資料維持在傳輸線上面,只要下一資料在在先前的資料抵達 之後在接收末端時抵達,則允許某種程度的資料重叠。亦 即,當這特性被採用於記憶體匯流排時,同時也允許某種程 度的行傳送閘選擇重疊。進一步地,PRD方法減低匯流排振 幅,並且理論上可消除預充電之需要(雖然預充電不一定需 要被消除),結果,由於匯流排之充電和放電之功率消耗同 時也被減低。另外地,使用PRD方法,可利用適當地設計電 路而增加資料速率,並旦對於習見記憶體的核心元件(感應 放大器,記憶胞陣列,字組解碼器,等等)不需要有太大修 改。 第6 A和6B圖用以說明作爲相關技術之範例的一組PRD-型互補放大器之操作圖:第6A圖展示一種符號間干擾消除 準備和自動歸零操作,並且第6B圚展示一種信號決定操作》 -------1---^ ,裝.------訂------S線 (請先聞讀背面之注意事項再.填寫本頁) 28 本紙張尺度適用中國國家標準(CNS ) A4规格(2丨Ο X 297公釐) A7 __B7_ 五、發明説明(>b) 此處展示的PRD-型互補放大器(206)包含以交錯方式操作的 兩組PRD放大器261和262以及交互地選擇PRD放大器輸出 之一組多工器(1^1;?()263。各?110放大器261(262)包含一組差 分放大器264,一組放大器預充電電路265,以及一組PRD功 能區塊266。 首先,如第6A圖中所展示,在第一時序時(交錯式操作 的第一半週期)符號間干擾成份評估操作被進行,而在相同 時間,本身利用電氣地短路差分放大器264的一組輸入和輸 出而進行消除差分放大器264之輸入偏移的操作。同時,差 分放大器264的另一輸入被預充電電路265預充電至增強差 分放大器264靈敏性的位準(Vpr)。 接著,如第6B圖中所展示,在第二時序時(交錯式操作 的第二半週期),資料決定操作(符號間干擾成份消除操作) 被進行。此時,在差分放大器264之輸入和输出之間的短路 電路被打開,並且利用預充電電路265之預充電同時也被停 止。 經濟部中央標準局貝工消费合作社印製 (請先聞讀背面之注意事項再•填寫本貢) 如上面說明,在第6A和6B圖中展示的PRD-型互補放大 器操作中,提供一種消除輸入偏移,它是互補-型差分放大 器之一缺點,的功能(自動歸零功能)。輸入偏移的消除使得 可能檢測|重新產生,並且放大微弱信號。 第7A和7B圖是用以說明先前的技術和相關技術半導體 記憶體元件中之讀取操作圖:第7A圖展示先前技術半導體 記憶體元件中的讀取操作(使用習見的資料匯流排放大器 6),並且第7B圖展示第6A和6Bffl中所示的相關技術之半導 29 本紙浪尺度逋用中國國家標準(CNS > A4規格(210X297公釐) 經濟部中央標準局貝工消费合作社印製 A7 ____B7_ 五、發明説明(>7 ) 體記憶體元件中的讀取操作(使用PRD-型資料匯流排放大 器 206)。 首先,如第7A圖中所展示,在使用習見的資料匯流排 放大器106之先前技術半導體記憶體元件中,必須對於各讀 取資料進行匯流排(區域性資料匯流排和廣域性資料匯流排) 預充電操作,亦即,啓始操作。即使當與時脈同步地輸出資 料時,這些匯流排通常具有大電容並且,因此,需要時間 Tpr以便預充電;例如,預充電時間大約是一組時脈週期之 半。 另一方面,如第7B圖中所展示,在使用PRD-型資料匯 流排放大器206的相關技術半導體記憶體元件中,不僅消除 第7A圖中預充電時間Tpr之需要,同時也允許各行傳送閘之 選擇(用以輸出行選擇信號CL0,CL1,CL2…之時序)在時間 上與先前和後面之行傳送閘選擇重叠,因而得到半導體記憶 體元件之資料讀取的資料速率顯著增加。 第8圖是以分解形式展示應用相關技術之PRD-型資料 匯流排系統之半導體記億體元件範例之方塊圖》在第8圖 中,參考號碼1是一組記憶胞陣列,2是一組字組解碼器,3 是一組感應放大器,4是一組區域性資料匯流排,5是一組廣 域性資料匯流排,7是一組區域性資料匯流排預充電電路,8 是一組廣域性資料匯流排預充電電路,9是一組區域性資料 匯流排開關,10是一組寫入放大器,11是一組感應放大器駛 動器,12是一組行解碼器(行解碼器陣列),以及206是一組 PRD·型資料匯流排放大器(PRD-型互補廣域性資料匯流排 30 本紙張尺度適用中國國家梂準(CNS ) Α4说格(210Χ297公釐) ----.--^---裝------訂-----‘ 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準局貝工消费合作社印製 A7 __B7_ 五、發明説明() 放大器)。 如第8圖中所展示,相關技術的半導體記憶體元件 (DRAM記億胞陣列部份)包含多數個記憶體陣列1、字組解碼 器2、感應放大器3、區域性資料匯流排4、以及廣域性資料 匯流排5»相關技術之半導體記憶體元件進一步地包含當讀 取資料時用以放大廣域性資料匯流排5上面資料之PRD·型 資料匯流排放大器206、用以將區域性資料匯流排4預充電之 區域性資料匯流排預充電電路7、用以將廣域性資料匯流排5 預充電之廣域性資料匯流排預充電電路8、用以控制在廣域 性資料匯流排5和區域性資料匯流排4之間的連接之區域性 資料匯流排開關9,以及用以將資料寫入至記憶胞之寫入放 大器10»更進一步地,相關技術之半導體記憶體元件包含用 以選擇行傳送閘之行解碼器112,將在稍後說明,以及用以 驅動感應放大器3之感應放大器驅動器111。此處,區域性資 料匯流排開關9各被以,例如,NMOS或者PMOS互補傳送閘 構成。 第9圖是展示第8圖半導體記憶體元件中匯流排放大器 206之一組範例圖。此處,第8圖中的廣域性資料匯流排5對 應至第9圖中互補匯流排B,/B。 如第9圖中所展示,匯流排放大器(PRD-型資料匯流排 放大器)206被構成爲一組互補差分匯流排放大器,並且包含 第一和第二PRD放大器261和262以及一組多工器 (MUX)263。此處,匯流排放大器206以交錯方式操作兩組PRD 放大器261和262,交互地進行信號重產生和放大並且因而得 31 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) ----.'---1---1"' -裝------訂-----『/線 (請先閲讀背面之注意事項再填寫本頁) Α7 Β7 五、發明説明(>1) 到高速信號傳輸。更明確地說,利用進行交錯操作而使得一 組PRD放大器(第一 PRD放大器261)評估符號間干擾成份而 另一組PRD放大器(第二PRD放大器262)形成資料之決定,並 且在接著時序,一組PRD放大器(第一PRD放大器261)形成資 料之決定而另一組PRD放大器(第二PRD放大器262)評估符 號間干擾成份,可達成髙速資料傅輸。 此處,在進行符號間干擾成份評估操作之PRD放大器 中,相同PRD放大器之預充電在相同時間進行。因爲這預充 電是在交錯式資料讀取週期時進行,預充電時間並不影響資 料傳送週期。 第10圖是展示第9圖的匯流排放大器中PRD放大器單元 261(262)之一組範例的電路圖》 經濟部中央揉準局貝工消費合作社印製 ----;---;---1^1 裝-- (請先聞讀背面之注意事項再填寫本頁) 線 如第10圖中所展示,各PRD放大器261(262)包含有:包 含四組傳送閘的一組PRD功能區塊266,其切換操作被控制 信號0 1,02(/0 1,/ 02),以及四組電容器(C10a,C10b, C20a,和C20b)所控制:以及提供於PRD功能區塊266輸出側 之一組差分放大器264和一組放大器預充電電路265。此處, 差分放大器264被構成爲電流鏡型式差分放大器以至於一組 預定的預充電電壓Vpr·被施加至利用引動信號en(enl,en2) 控制的PMOS電晶體之源極。預充電電路265耦合至電流鏡型 式差分放大器264之一組輸入,其另一組输入和输出被切換 操作受控制於控制信號</ 1 (/ 4 1)之一組傅送閘所連接。放 大器預充電電路26 5之預充電操作被控制信號0 1(/φ 1)控 制。 32 本紙張尺度逋用中國國家標準(CNS }八4規格(210Χ297公釐) 經濟部中央標率局負工消費合作社印製 A7 __B7_ 五、發明説明(乃〇 ) 此處,當電容器ClOa和ClOb之値以CIO指示,並且電容 器C20a和C20b之値以C20指示時,如果這些電容器値C10和 C20被決定而滿足方程式C10/(C10 + C20) = (l+exp(-T/ r ))/2,則理論上符號間干擾可完全地被評估(消除)。這在 理想狀況下是確實的,但是實際上,因爲寄生電容等等之存 在,電容器値被選擇以提供接近滿足上述方程式比率之電容 比率。在上述方程式中,r是匯流排200之時間常數,並且 T是一位元週期或者一位元資料呈現在匯流排上面之時 間。 第11圖是展示第9圖的匯流排放大器中多工器 (MUX)263之一組範例電路圖。 如第11圖中所展示,多工器263包含一組反相器以及利 用控制信號0 1',/ 4 Γ和必2|,/ς5 2·控制的兩組傳送閘。多 工器263輪流選擇PRD放大器261和262之輸出作爲輸出。 感應放大器3是相.同於參考第2圖說明的先前技術半導 體記憶體元件中之感應放大器· 第12圖是展示第8圖的半導體記憶體元件中匯流排和匯 流排放大器的操作波形之範例圚·此處展示陣列長度爲8(8 位元區塊:CL0至CL7)之讀取操作範例。此處,除了時序稍 微不同之外,控制信號<Μ_(/φ 1')和(0 2’(/0 2_)大致相同於 控制信號0 1(~ 1)和(0 2(/必2)。 如第12圖中所展示,第8圖中展示的半導體記憶體元件 中(DRAM使用PRD-型資料匯流排放大器206),PRD放大器 261和262依據控制信號φ 1和0 2(0 1’和φ 2’)以交錯方式被 33 本紙張尺度適用中國國家梯準(CNS ) A4規格(2丨0X297公釐) ----^---;---^ ί裝------訂-----γ.線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局貝工消費合作社印製 A7 B7_ 五、發明説明Ul) 驅動,並且PRD放大器261和262之输出接著被MUX 263選擇 以產生資料匯流排放大器206之輸出(C:讀取資料)。 PRD-型資料匯流排放大器206被構成以至於當資料匯 流排B,/B(200 : 5)上面沒有資料時,預充電控制信號prE 被設定爲高位準”H"以便將資料匯流排預充電。同時也可能 將系統組態以至於在任何情況下不會進行匯流排預充電;在 該情況下,區域性資料匯流排和廣域性資料匯流排短路/預 充電開關,等等可被免除。更進一步地,同時也可能進行選 擇性地預充電;例如,當下一讀取操作被預期馬上開始時, 不進行預充電,或者利用從外側供應匯流排預充電命令而進 行預充電,或者只有在寫入操作之前進行預充電以細保寫入 放大器10之平順操作》進一步地,匯流排放大器206(PRD放 大器261,262)具有一種自動歸零功能以至於即使當呈現於 資料線上面的電壓改變相當小時資料仍可被檢測並且被放 大。 進一步地,因爲電容器被塞入在匯流排(B,/B)和匯流 排放大器206中電流鏡放大器(差分放大器264)的輸入之 間,放大器的輸入可被設定爲一種位準而大幅地增強電流鏡 放大器的靈敏性。這可能放大即使更小的電壓改變》 此處,因爲自動歸零和預充電操作在交錯式資料讀取週 期時進行,這些操作並不影響資料傳送週期(並不增加週期 時間)。進一步地,如第12圖中所展示,供應至第一PRD放 大器261之引動信號eni相對於供應至第二PRD放大器262之 引動信號en2有一位元之時序延遲被輸出,以至於可防止不 34 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ----^---^---jT 1裝------訂-----『線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局we:工消費合作社印裝 A7 __B7 五、發明説明(β) 需要的信號從MUX 263輸出。 因爲信號傳輸可利用消除匯流排預充電時間被進行,如 上所述’使用PRD技術之相關技術半導體記憶體元件,例 如,當讀取資料時,可有多於雙倍之資料傳送率。但是,使 用PRD技術之上述半導體記憶體元件具有下面待解決的問 題。 首先,在記億體機構中,例如習見的DRAM,每當從一 組列區塊至下一組(在列側之記憶胞陣列區塊)發生切換 時,行無縫讀取被中斷,並且.在下一組列區塊可被存取之前 需要一組長的列存取延遲,包含重置先前列區塊的時間。 更進一步地,如果利用在列區塊之間快速地切換匯流排 開關而進行行無縫式操作以便進行高速操作,則在第1圖中 展示之先前技術半導體記憶體元件(使用習見的資料匯流排 放大器)的情況中,列解碼器無法處理該操作,並且發生相 同行選擇信號CL被同時饋送至被重置列區塊和被引動列區 塊之可能性,導致未被選擇的感應放大器(S/A)進行錯誤的 寫入操作。進一步地,當非PRD型式匯流排放大器被使用 時,攜帶先前週期歷史的匯流排資訊中殘餘電壓値可能形成 雜訊,並且除非進行高速預充電否則匯流排放大器可能失去 功能•因此不可能有高速無縫式操作》 即使當應用PRD方法至匯流排放大器時(使用PRD型式 資料匯流排放大器之半導體記憶體元件),如果利用快速地 切換在列區塊之間匯流排開關而進行行無縫式操作時,列解 碼器仍然無法處理操作並且,在這情況中,如果行選擇信號 35 本纸張尺度適用中國國家標準(CNS > Λ4規格(210X297公釐) ----'---_---^ f裝------訂-----「線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準局員工消費合作社印製 A7 _______B7_ 五、發明説明(外) CL的脈波持續長時,未被選擇感應放大器進行錯誤寫入操 作的可能性同時也成爲問題。更進一步地,因爲未被選擇感 應放大器進行錯誤寫入操作的可能性同時也成爲寫入放大 器之問題,半導體記憶體元件之整體速度無法利用單純地應 用PRD方法至讀取放大器(資料匯流排放大器)而被改進。有 關攜帶先前週期歷史的匯流排資訊中之殘餘電壓値引發之 雜訊問題,有一種可能性,對於被儲存資訊(LSI資訊),可 能導致雜訊之大量反相信號(資訊)可被輸入至PRD-型匯流 排放大器,並且供匯流排放大器即時地在切換之後正確地檢 測資訊,感應放大器必須以高速度供應資訊至匯流排(匯流 排組對)並且必須快速地將匯流排組對上面的差量電壓帶至 大於一預定位準之位準。結果,應用PRD方法所得到之高速 度性能因爲切換延遲時間而受限制,亦即,週期時間性能被 限制。 更進一步地,如果應用PRD方法至資料匯流排放大器而 使高速讀取操作變得可能,這將無助於改進寫入操作速度。 亦即,在寫入操作中,來自寫入放大器的資訊在相對於讀取 操作情況中的方向流動,亦即,寫入資訊從廣域性資料匯流 排經由區域性資料匯流排開關、區域性資料匯流排、行閘、 感應放大器、以及位元線組對依所述順序流動至記億胞;因 此,如果PRD方法被應用至資料匯流排放大器,當然對於寫 入操作速度之增加將不具有任何影響。 依據本發明信號傳輸系統之較佳實施例、使用於該信號 傳輸系統中的接收器電路、以及應用該信號傳輸系統之半導 36 本紙張尺度適用中國國家標準(CNS } A4規格(210X297公釐) ---'---_---1裝------訂-----『線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局员工消費合作杜印装 A7 B7 五、發明説明() 體記憶體元件將參考附圖被說明於下面。 第13圖是觀念性地展示作爲應用本發明之信號傳輸系 統之第一實施例的一種階層式匯流排結構圖。在第13圖中, 參考文字GDB是一組廣域性資料匯流排(5),LDB(LDBi, LDBj,…,LDBk)是區域性資料匯流排(4),DBSW(DBSWi, * DBSWj,…,DBSWk)是資料匯流排開關(9),CL(CLm,CLn,…) 是行選擇線(行選擇信號),C(Ci,m,Cj,m,…。Ck,m; Ci,n,
Cj,n,…,Ck,n)是單元,並且 CSW(CSWi,m,CSWj,m..... CSWk,m ; Cswi,n,CSWj,n,CSWk,n)是行開關。此處,單 元C,在半導體記憶體元件(DRAM)之情況中,例如,是一 組記憶胞或者一組感應放大器,或者一組正反器或者具有一 組驅動器的類似物。廣域性資料匯流排(廣域性匯流排)GDB 和區域性資料匯流排(區域性匯流排)LDB可以一種單一的 匯流排結構或者以一種互補匯流排結構被構成。 如第13圖中所展示,在第一實施例的匯流排系統(階層 式匯流排系統)中,廣域性資料匯流排(GDB)以及連接到它 的多數個區域性資料匯流排(LDB : LDBi,LDBj,…,LDBk) 以一種階層式結構被構成。區域性資料匯流排LDBi, LDBj,…,LDBk利用分別的資料匯流排開關DBSWi, DBSWj,…,DBSWk被連接,一次一組地,至廣域性資料 匯流排GDB。用以選擇並且切換分別的區域性匯流排開關之 區域性資料匯流排選擇信號(列選擇信號)被供應至分別的 區域性匯流排開關DBSW。 至少一組被讀取資訊的單元C(Cx,y)是從屬於(屬於)各 37 本紙張尺度適用中國國家標準(CNS ) A4規格< 210X297公釐) ^---1---^ 1 裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 線 經濟部中央樣準局負工消費合作社印裝 A7 ___B7_ 五、發明説明(V) 區域性匯流排LDB,各單元C利用其相關的行開關CSW(對應 至一組行閘)被耦合至區域性資料匯流排LDB »在第13圖 中,各行閘CSW被行選擇信號CL所選擇。 在第13圖展示的第一實施例中,各行選擇信號CL同時 地被供應至屬於不同的區域性資料匯流排LDB之單元上面 的行開關C?W。但是,雖然此處未展示•各行選擇信號並不 需要引動或者不引動所有區域性資料匯流排上面單元上之 開關;相似地,在區域性匯流排之間|屬於各區域性匯流排 之單元數目並不需要相等。更進一步地,匯流排系統可被組 態以至於各單元C直接地從屬於廣域性資料匯流排GDB。此 處最小的需求是多數組(兩組或者更多組)可切換單元C被提 供給廣域性資料匯流排GDB並且兩組或者更多組區域性資 料匯流排LDB或者單元C經由開關(DBSW)直接地從屬於廣 域性資料匯流排GDB。各區域性資料匯流排LDB,如果提供, 具有多數組(兩組或者更多組)單元C從屬於它。亦即,如果 —組匾域性資料匯流排LDB並不具有兩組或者更多組單元C 從屬於它,則此一匯流排將不被稱爲匯流排,因爲那等於使 得單元C直接地從靥於廣域性資料匯流排GDB。 如第13圖中所展示*至少一組讀取放大器(資料匯流排 放大器60)AMP被附著至廣域性資料匯流排GDB,並且放大 的最後結果被输出作爲資料。此處所述之放大係指將從被選 擇目標單元讀取至匯流排上面的資訊放大之一種讀取操 作。如先前說明,各單元C可由一組記憶胞,或者用以放大 讀取自一組記憶胞之資料的一組感應放大器(鎖定器),或者 38 本紙張尺度適用中國國家標準(CNS ) A4此格(210X297公釐) ----^---;----裝------訂-----『線 (請先閱讀背面之注意事項毐填寫本頁) 經濟部中央標準局貝工消费合作社印製 A7 ____B7 五、發明説明(冰) 在其最後級具有一組匯流排驅動器之一組邏輯電路(正反 器),或者放大器AMP可讀取邏輯資訊"1"和"0"的其他相似 電路而被構成》 .第14圖是觀念性地展示作爲應用本發明之信號傳輸系 統的第二實施例之一種分支匯流排結構圖。 如第14圖中所展示,第二實施例的匯流排系統(分支匯 流排系統)包含一組廣域性資料匯流排(GDB)以及經由資料 匯流排開關DBSW(DBSWa-DBSWe)分支出的多數組區域性 資料匯流排(LDB : LDBi,LDBi-i,LDBj,LDBk ; LDBp, LDBq, LDBr)。 ® 域性資料匯流排,LDBi, LDBi-i, LDBj , LDBk ; LDBp,LDBq,LDBr,經由它們的相關的資料匯流 排開關DBSWa-DBSWe—次一組地被連接至廣域性資料匯 流排GDB,並且資料從讀取放大器(資料匯流排放大器 60)AMP被輸出。更明確地說,當資料匯流排開關DBSWb和 DBSWd導通並且其他的資料匯流排開關DWSWa,DWSWc, 和DWSWe切斷時,區域性資料匯流排LDBq,例如,被選擇 以連接至廣域性資料匯流排GDB(放大器60) ·匯流排系統同 時也可被組態以至於多數組資料匯流排從屬於一組開關,例 如,資料匯流排開關DBS Wa。在第一實施例中,冏時也在 第二實施例中,廣域性資料匯流排GDB和區域性資料匯流排 LDB可被以單一的匯流排結構或者以互補匯流排結構而構 成。 第15圚是以簡化的形式展示相關技術的信號傳輸系統 中一組PRD-型資料匯流排放大器範例圖形。這資料匯流排 39 本紙張又度適用中國國家揉準(CNS ) A4規格(210X297公釐) ---'---^---裝------訂-----「線 (請先閱讀背面之注意事項再填寫本頁) A7 ____B7_,_ 五、發明説明(V]) 放大器組態上相似於參考第1 0圖先前說明的PRD放大器 261(262)。亦即,PRD放大器260在首先時序評估符號間干 擾成份並且在接著時序形成資料上決定。 第16圖展示用以說明應用第15圓的資料匯流排放大器 的相關問題之信號傳輸系統中一組操作波形之範例圖。該波 形圖展示在最差情況之下的操作。 經濟部中央標準局負工消费合作社印製 ^^^1-1^^1 —-^1 ί m n^^-·· J I (請先閲讀背面之注意事項再填寫本頁) 線 此處,考慮經由廣域性資料匯流排GDB供應至資料匯流 排放大器之讀取資料通道從區域性資料匯流排LDB1被切換 至區域性資料匯流排LDB5之情況,如第16圖中所展示。當 使用第15圖中展示的相關技術匯流排放大器時,在最差情況 下,亦即,如果資料通道正被切換過去的區域性資料匯流排 組對LDB5,/LDB5上面的電位在形成切換之前正好是相反 於廣域性資料匯流排組對GDB,/GDB上面的電位,並且如 果資料通道正被切換過去的區域性資料匯流排組對LDB5, /LDB5上面的電位差量是在其最大値,則可能發生失效。更 明確地說,在切換之前呈現在下一區域性資料匯流排(LDB) 組對上面的電壓將在切換之後呈現在廣域性資料匯流排 (GDB)上面,如第16圖中所展示,但是當使用第15圖中展示 的相關技術之PRD資料匯流排放大器260時,在切換時序之 前從位元電位產生之參考位準以及即時地在切換之後的 PRD資料放大器260之差分輸入位準之間的差量大致地成爲 零,而導致失效。更明確地說,具有應該被輸出爲1的資料 可能被輸出爲〇之危險,如第16圖中參考文字EP1所展示。 第17圖展示用以說明應用第15圖的資料匯流排放大器 40 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) 經濟部中央橾準局貝工消費合作社印裝 A7 一 B7 五、發明説明(祕) 的相關問題之信號傳输系統中另一組操作波形範例圖》在第 17圖的情況中,一組預充電電路被提供於區域性資料匯流排 (LDB),並且將被接著切換之區域性資料匯流排(LDB5)資料 通瑱(將被連接到廣域性資料匯流排之下一匯流排)正好在 切換時序之前被預充電。更明確地說,用以控制區域性資料 匯流排LDB5之預充電電路的預充電控制信號PRE5在資料 通道從區域性資料匯流排LDB1被切換至區域性資料匯流排 LDB5之前被輸出而持續一預定週期(例如,大約兩位元之週 期),並且下一區域性資料匯流排LDB5(LDB5,/LDB5)因此 被預充電,例如,至Vii/2。在這情況中,在參考位準和PRD 資料放大器260的差分輸入位準之間的差量可被形成大於第 16圚中展示的最差情況,但是因爲位準差量(絕對値大小) 仍然小,例如,在參考文字EP2指示部份,仍然存在,例如, 由於雜訊,等等發生失效之危險》 第18圖是以簡化的形式展示本發明的信號傳輸系統中 一組PRD-型資料匯流排放大器範例圚形。這範例係關於第 13和14圖的第一和第二實施例中資料匯流排放大器60之組 態。· 如第18圖中所展示,PRD放大器60包含一組PRD功能區 塊66,以及提供於PRD功能區塊66輸出側之差分放大器64 和放大器預充電電路65。從第15和18圖之間的比較可知,可 應用於第13和14圓之實施例的資料匯流排放大器60的PRD 功能區塊66不同於第15圖中展示的相關技術之資料匯流排 放大器260的PRD功能區塊266,不同點是有利用控制信號0 41 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ----;---;---裝------訂-----線-- (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準局身工消費合作社印袈 Α7 Β7 五、發明説明(Vf ) 3(/0 3)控制的四組開關(例如,傳送閘)以及兩組電容器C30a 和C30b被添加上去,如參考號碼66a所展示。第18圖中展示 的差分放大器64和放大器預充電電路65在組態上相同於第 15»中展示的差分放大器264和放大器預充電電路265。稍後 將說明,同時也可能使用以交錯方式操作的兩組PRD放大器 (61 ’ 62)以及交互地選擇兩組PRD放大器输出作爲輸出之一 組多工器(63)而構成PRD-型資料匯流排放大器60以便達成 較高速度的資料傳送。 第19圖展示用以說明採用第18圖的資料匯流排放大器 的信號傳输系統中一組操作波形之範例圖。該圖展示利用從 區域性資料匯流排LDB1 (群集1)切換至區域性資料匯流排 LDB5(群集5)而讀取資料之情況。更明確地說,該範例係關 於將經由廣域性資料匯流排GDB被資料匯流排放大器60讀 取的資料,例如,利用操作第1 3圖中展示的資料匯流排開關 DBS W從區域性資料匯流排LDBL被切換至區域性資料匯流 排LDB2之情況· 如第19圖中所展示,當從區域性資料匯流排LDB1切換 資料讀取至區域性資料匯流排LDB5時,例如,控制信號0 3(/ 4 3)只有即時地在切換時序先前一位元週期以及即時地 在下面的切換時序之一位元週期被引動(亦即,總共兩位元 週期),以便導通提供在電容器C30a和C30b之前和之後的開 關元件。此時,當電容器ClOa和C 10b的電容値利用C10指示 並且電容器C20a和C20b的電容値利用C20指示時,電容器 C30a和C30b的電容値C30是利用C30={ a (C10- 42 本紙張尺度適用中國國家梯準(CNS ) A4規格(210X297公釐) -------^---1裝------訂-----(‘線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印裝 A7 _ B7 五、發明説明() C20)*(C10 + C20)}/{(2-a )C10+a C20}表示。 此處> a =CLDB/(CGDB + CLDB),其中CGDB是廣域性 資料匯流排GDB的電容(寄生電容)並且CLDB是區域性資料 匯确排LDB的電容(寄生電容)。進一步地,如相關技術PRD 放大器之情況中,CIO和C20電容値大致地滿足方程式 (C10-C20)/(C10 + C20) = exp(-T/ Γ)’ 其中 r 是匯流排時間常 數並且T是每位元之驅動器输出有效時間》 如第19圖中所展示,依據本實施例,當資料匯流排切換 (例如,從區域性資料匯流排LDB1至區域性資料匯流排LDB5) 發生時,將接著被選擇的區域性資料匯流排(LDB5)使用 PRD-型匯流排放大器被預充電(控制信號03只有即時地在 切換時序先前一位元週期以及即時地在下面的切換時序之 —位元週期被引動),亦即,只有在切換時序之前和之後的 預定週期時電容器C3 0a和C3 0b以及電容器C20a和C20b被平 行地連接,以更正參考位準並且因而減低ISI(符號間干擾) 位準,如參考文字EP3所展示。以此方式,可利用匯流排放 大器(60)連續地並且未中斷地讀取資料。本發明之這種操作 將更明白地並且更詳細地在後面實施例中被說明。 第20圖是展示應用本發明之半導體記憶髖元件的機構 範例方塊圖。明確地說,一組32-位元DRAM核心之主要部 份的機構被展示出。在第2〇圖’參考號碼1是一組記憶胞陣 列,2是一組字組解碼器陣列(次要字組解碼器:SWDEC),2’ 是一組字組解碼器陣列(主要字組解碼器:XWDEC) ’ 3是一 組感應放大器陣列,4是-組區域性資料匯流排(LDB) ’ 5是 43 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) ----^---;---^ ί裝------訂-----線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央樣準局男工消费合作社印製 A7 B7 五、發明説明(叫) 一組廣域性資料匯流排(GDB),6是一組資料匯流排放大器 (差分型PRD資料匯流排放大器:DPRD),9是一組區域性資 料匯流排開關,12是一組行解碼器(CDEC),以及13是一組 PRD脈波產生電路。PRD脈波產生電路13是被使用於資料匯 流排放大器6中產生控制信號(0 1,02,0 3),等等之一組 電路。 在第20圖中,經由分別的區域性資料匯流排開關9連接 到廣域性資料匯流排5之區域性資料匯流排4之資料平行地 從分別的資料匯流排放大器6被输出。廣域性資料匯流排5 和區域性資料匯流排4可以一種單一的匯流排結構(GDB ; LDB)構成或者以一種互補匯流排結構(GDB , /GDB ; LDB , /LDB)構成。 第21圖是觀念性地展示應用本發明之信號傳輸系統之 第三實施例的一種階餍式匯流排結構圖。 第21圖的第三實施例不同於第13圖中展示的第一實施 例之階層式匯流排結構,不同點是具有預充電電路Prei,
Prej,Prek提供於分別的區域性資料匯流排LDBi,LDBj..... LDBk,亦即,提供於直接地從屬於廣域性資料匯流排GDB 的分別單元,以便將分別的區域性資料匯流排或者單元預充 電。此處,各單元C,如第13圖中的第一實施例,例如,在 半導體記憶體元件之情況中,由一組記憶胞,或者一組感應 放大器,或者一組正反器或者具有驅動器之類似者所構成。 分別的預充電控制信號供應至分別的預充電電路Prei, Prej,Prek以便彼此無關地控制各區域性資料匯流排LDBi, 本紙張尺度適用中國國家揉準(CNS ) A4規格(210X297公釐) 裝-----.I訂-----「線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局员工消費合作社印製 A7 B7 五、發明説明() LDBj >…,LDBk之預充電。 廣域性資料匯流排GDB和區域性資料匯流排LDB可以 —種單一的匯流排結構或者一種互補匯流排結構被構成》 ,第22圖是觀念性地展示應用本發明之信號傳輸系統之 第四實施例的一種分支匯流排結構圖。 第22圖的第四實施例不同於第14圖中展示第二實施例 之分支匯流排結構,不同點是具有預充電電路Prei,Prei-i, Prej,Prek ; Prep,Preq,Prer提供於分別的區域性資料匯 流排 LDBi,LDBi-i,LDBj,LDBk ; LDBp,LD.Bq,LDBr, 以便將分別的區域性資料匯流排預充電。如第三實施例,在 第四實施例中,分別的預充電控制信號也供應至分別的預充 電電路 Prei,Prei-i,Prej,Prek ; Prep,Preq,Prer以便彼 此無關地控制各區域性資料匯流排LDBi,LDBi-i,LDBj, LDBk ; LDBp,LDBq,LDBr之預充電》在第四實施例中, 廣域性資料匯流排GDB和區域性資料匯流排LDB也可以一 種單一的匯流排結構或者一種互補匯流排結構被構成》 第23圖是以簡化的形式展示本發明的信號傳輸系統中 另一組PRD·型資料匯流排放大器範例圖形。上述第三和第 四實施例中的資料匯流排放大器AMP(6)之範例在此處被展 示出》 如第23圖中所展示,PRD-型資料匯流排放大器6包含以 交錯方式驅動的兩組平行PRD-型比較器(PRD比較器:PRD 放大器)61和62。亦即當一組(第一組)PRD比較器61進行符號 間干擾評估操作時,另一組(第二組)PRD比較器62進行資料 45 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ----^-----裝------訂-----1線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央橾準局貝工消費合作社印製 A7 B7 五、發明説明(叻) 決定操作,並且當第一組PRD比較器6 1進行資料決定操作 時,第二組PRD比較器62進行符號間干擾評估操作。多工器 63交互地選擇兩組PRD比較器61和62之輸出而連接至輸 出,,因此得到高速信號讀取操作。 第24圖是展示第23圖的資料匯流排放大器中一組PRD 比較器之圖形。 從第24和18圖之間的比較可知,構成資料匯流排放大器 6之各PRD比較器61和62在組態上相同於第18圖中展示的資 料匯流排放大器60。但是,在一組PRD比較器61中,電容器 C30a和C30b的連接是利用控制信號03控制,並且在另一組 PRD比較器02中,電容器<:30&和C30b的連接是利用控制信號 0 3’控制。此處,供應至PRD比較器61和62之控制信號0 3 和必3’是以交錯方式操作的兩組PRD比較器之一組所必 須,亦即,對應至匯流排切換時序的一組;例如,匯流排切 換時序發生於每一預定偶數位元之應用中(那是通常情 況),資料匯流排放大器可被組態以至於電容器C30a和C30b 只被提供於一組PRD比較器61中並且控制信號0 3供應給它 以控制它們的連接,然而,對於另一組的PRD比較器62,不 提供電容器C3 0a和C3 Ob並且控制信號必3’不供應給它。 第25圖是展示採用第23圖的資料匯流排放大器之信號 傳輸系統中一組操作波形範例圖。 •如第25圖中所展示,當從區域性資料匯流排LDB1切換 資料通道至區域性資料匯流排LDB5時,例如,將接著被連 接到廣域性資料匯流排GDB(GDB,/GDB)之成對的區域性資 46 本紙張尺度適用中囷國家標隼(CMS ) A4規格(210X297公釐) ^---^---^—裝------訂-----「線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明(u4 ) 料匯流排LDB5(LDB5,/LDB5)在切換時序之前兩位元週期 被短路並且預充電。亦即,提供於區域性資料組對LDB5, /LDB5的預充電電路之控制信號PRE5在切換時序之前被引 動兩位元週期;以此方式,‘互補區域性資料匯流排LDB5, /LDB5,例如,在第25圊中參考文字TP1指示的時序被短路, 並且被預充電至一組中間電壓(Vii/2)。 進一步地,控制信號#3只有即時地在切換時序先前一 位元週期以及即時地在下面的切換時序之一位元週期被引 動(亦即,總共兩位元週期),以便導通提供在PRD比較器6 1 中電容器C30a和C30b之前和之後的開關元件;以此方式, 因爲廣域性資料匯流排上面的電壓改變是當切換形成於區 域性資料匯流排LDB5,/LDB5時決定(亦即,當它連接到廣 域性資料匯流排GDB,/GDB時),第24圖的PRD比較器(PRD 放大器)中由於切換導致的電壓改變數量可被減低。亦即, 利用只有在切換時序之前和之後一預定週期將電容器C3 0a :和C30b與電容器C20a和C20b平行地連接,並且因而更正參 考位準,ISI(符號間干擾)位準可被減低,如參考文字EP4所 展示,並且可因此利用匯流排放大器6連續地並且未中斷地 讀取資料》 此處,當電容器ClOa和Cl Ob的電容値利用CIO指示並且 電容器C20a和C20b的電容値利用C20指示時,電容器C30a 和 C30b的電容値C30是利用 C30={ a (C10-C20)*(C10 + C20)}/{(2-a )C10+a C20}表示。 此處,a =CLDB/(CGDB + CLDB),其中CGDB是廣域性 47 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X 297公釐) ----^-----裝------訂-----1線 {請先閲讀背面之注意事項吾填寫本頁) A7 B7 五、發明説明(β) 資料匯‘流排GDB的電容(寄生電容)並且CLDB是區域性資料 匯流排LDB的電容(寄生電容)》進一步地,如相關技術PRD 放大器之情況中,CIO和C20電容値大致地滿足方程式 (C10-C20)/(C10 + C20) = eXp(』T/r ),其中Γ是匯流排時間常 數並且T是每位元之驅動器输出有效時間。 如第25圖中的操作波形所展示,如果資料匯流排(區域 性資料匯流排)切換發生,PRD-型匯流排放大器以及將接著 被選擇區域性資料匯流排之預充電提供無縫式資料讀取操 作。此處,由於資料從一組區域性資料匯流排的驅動器被連 續地送出,預充電並未進行相同區域性資料匯流排上面•在 第25·的範例中,展示出將接著被選擇的區域性資料匯流排 在被選擇之前被預充電至驅動器電源供應位準之一半(亦 即,至Vii/2),但預充電位準並不需要被設定爲該精確値: 唯一需求是該預充電位準被設定爲大約電源供應位準之一 半,或者至少爲在電源供應位準(Vii)和接地位準(Vss)之間 的中間値。進一步地,成對的區域性資料匯流排(LDB,/LDB : LDB5,/LDB5)被預充電至在它們之間大約相同位準。 經濟部中央標準局貝工消費合作社印裝 -------^---^ -裝-- (請先聞讀背面之注意事項再填寫本頁) 線 在第25圖的範例中,將接著被選擇的區域性資料匯流排 (LDB5)之預充電在匾域性資料匯流排切換(從LDB1切換至 LDB5)發生之前兩位元時間被啓動,但是預充電可在切換之 前一位元時間被啓動。另外地,可形成供應以至於非操作中 的區域性資料匯流排永遠被保持在預充電狀態並且,當區域 性資料匯流排切換發生時,被選擇的區域性資料匯流排從預 充電狀態被釋放。 48 本紙張尺度適用中國國家標準(CNS ) A4現格(210X297公釐〉 經濟部中央梯準局男工消費合作社印製 A7 _____B7 五、發明説明(必) 第26圖是用以說明採用第23圚的資料匯流排放大器之 信號傳输系統中一種特性操作之波形圖。所展示的範例係關 於非操作中的區域性資料匯流排(PRE2,PRE3,PRE4, PRP6,…)永遠被保持在預充電狀態之組態,當區域性資料 匯流排切換發生(從LDB1至LDB5)時,被選擇的區域性資料 匯流排(LDB5)從預充電狀態被釋放》 第27圖是觀念性地展示作爲第21圖中展示之第三實施 例的修改範例之一種階層式匯流排結構圖。 第27圖中展示階層式匯流排結構不同於第21圖中展示 的第三實施例之點是有一組預充電電路8提供於廣域性資料 匯流排GDB。而其他的結構則相同於第21圖中所展示。提供 預充電電路8於廣域性資料匯流排GDB的影響是,如這修改 範例中所示,例如,當匯流排是在非操作中時,亦即,當匯 流排是在待機模式時,匯流排(廣域性資料匯流排)可被預充 電並且被保持於預充電狀態。但是,將可明白,即使當預充 電電路並未提供於廣域性資料匯流排時,在待機時廣域性資 料匯流排仍可被預充電並且被保持在預充電狀態。 第28圚是以簡化的形式展示作爲應用本發明之信號傅 輸系統第五實施例之一組PRD-型資料匯流排放大器圖形。 在這實施例中,引動信號enA和euB被供應以控制第23圖中 展示的分別PRD比較器61和62。 如第28圚中所展示,PRD-型資料匯流排放大器6包含以 交錯方式被驅動的兩組平行的PRD比較器61'和62'。亦即, 當一組PRD比較器61'(A)進行符號間干擾評估操作時,另一 49 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ^---;---<裝------訂-----「線 (請先聞讀背面之注意事項再填寫本頁) 經濟部中央橾準局貝工消费合作社印製 A7 B7 五、發明説明(叼) 組PRD比較器62'(B)進行資料決定操作,並且當PRD比較器 61'進行資料決定操作時,另一組PRD比較器62'進行符號間 干擾評估操作。多工器63交互地選擇兩組PRD比較器61·和 62’之輸出而連接至输出,因此得到高速信號讀取操作· 在第五實施例之資料匯流排放大器6中,引動信號enA 和enB被供應至分別的PRD比較器6Γ和62·以至於匯流排放 大器6(61’,62’)除了當傳送資料時並不操作。 第29圖是展示第28圖的資料匯流排放大器中一組PRD 比較器之圚形。 如第29圚中所展示,PRD比較器61’(62·)中的差分放大 器64'被構成爲操作被引動信號enA(enB)控制的一組電流鏡 放大器。PRD功能區塊66和放大器預充電電路65相同於,例 如,第24圖中展示的PRD比較器》 第30圖是用以說明第28圖的資料匯流排放大器之操作 的一組範例圖形。 如第30圖中所展示,用以控制一組PRD比較器61’之操 作的引動信號enA是,例如,比用以控制另一組PRD比較器 62’之操作的引動信號enB較早一位元被輸出;這防止兩組 PRD比較器61'和62’在相同時間開始操作時無效的第一位元 資料被輸出。亦即,引動信號enA首先被輸出(被引動),允 許一組PRD比較器6 Γ進行符號間干擾評估和比較器自動歸 零操作。此時,另一組PRD比較器62’尙未被引動。 PRD比較器6Γ的引動信號enA比在匯流排放大器之資 料抵達較早一位元時間上升並且,在下一位元時間之開始點 50 本紙張尺度適用中國國家標準(CNS } A4規格(210X297公釐) -------1---^-1 裝-- (請先聞讀背面之注意事項再填寫本頁) 訂 A7 B7 經濟部中央樣準局貝工消費合作社印製 五、發明説明(4 ) (啓始位元開始點),另一組PRD比較器62’的引動信號enB被 输出以引動另一組PRD比較器62’。在這啓始位元週期時, PRD比較器61'接收資料並且形成資料決定,而在相同時間, 另一組PRD比較器62'進行符號間千擾評估以及自動歸零操 作。在第五實施例中(第28至30圖),PRD比較器(6 Γ,62’) 具有一種自動歸零功能(將差分放大器64'的一組輸入短路 至其輸出的一種重置功能)以消除比較器(差分放大器64')之 不對稱性並且增強靈敏性。 此處,如果至匯流排放大器(6)的輸入信號充分大(大到 足以補償比較器之不對稱性),則並不需要.提供自動歸零功 能。進一步地,引動信號enA和enB可同時被設定爲不作用, 或者兩組比較器61’和6 2’(差分放大器64|)可不被引動,但是 如果输出資料之位元數目是已知,例如,它們可依完成資料 輸出之順序而不被引動。 第31圖是展示第28圖的資料匯流排放大器之一種修改 範例圖形,其中在偶數位元區塊中資料永遠是被讀取,並且 第32圇是用以說明第31圖的資料匯流排放大器之操作範例 的波形圖•在第32圈中,沿著引動信號enA和enB所附帶的 ”1"指示符號間干擾(ISI)評估操作並且"D"指示信號決定操 作。 從第31和28圖之間的比較可知,在這修改範例中,PRD 比較器61’是相同於第28(29)圖中展示的組態,而在另一組 PRD比較器62"中的PRD功能區塊之組態相同於第15圚中展 示的相關技術中PRD功能區塊(266)。使用引動信號enA和 51 本紙張尺度適用中國國家標準(CNS ) A4洗格(2IOX297公釐} ----丨_---_---^ 1裝------訂-----『線 (請先聞讀背面之注意事項再填寫本頁) 經濟部中央揉準局貝工消費合作社印製 A7 __B7_ 五、發明説明(0 )
enB,PRD比較器6Γ首先被引動。當讀取偶數位元時,PRD 比較器61’永遠在在匯流排切換時序前一位元週期時進行符 號間干擾成份評估操作(I)並且在匯流排切換時序之後一位 元辱期時進行信號決定操作_(D)。 更明確地說,匯流排切換時序發生於每一預定偶數位元 之情況中(那是通常情況),亦即,在匯流排切換時序與PRD » 比較器6Γ(比較器A)的操作從符號間干擾成份評估操作I至 信號決定操作D之切換同步發生之情況中,如第32圖中所展 示,電容器C30a和C30b只需要被提供於PRD比較器61中’並 且它們的連接被控制信號必3所控制;結果,如果電容器C30a 和C30b以及被控制信號必3'控制的開關元件並未被提供於 另一組PRD比較器62"之PRD功能區塊(266)中仍可得到如先 前說明之相同影響。以此方式,以剛好足敷所欲功能且爲所 必須的方式組態電路,則與第28圖中展示的第五實施例之 PRD匯流排放大器6比較之下電路可被減少》在另一組PRD 比較器62"中差分放大器64·的自動歸零操作是被控制信號 4 2所控制^ 如第25圖之先前說明的範例中,接著將被選擇的區域性 資料匯流排(LDB5)之預充電也是在區域性資料匯流排切換 (從LDB1切換至LDB5)發生之前兩位元時間被啓動,但是預 充電可在切換之前一位元時間被啓動。另外地,可形成供應 以至於並非操作中的區域性資料匯流排永遠被保持在預充 電狀態並且,當區域性資料匯流排切換發生時,被選擇的區 域性資料匯流排從預充電狀態被釋放。 52 本紙張尺度適用中國國家標準(CNS ) A4说格(210X297公釐) ----^---^---_裝------訂-----線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局貞工消费合作社印製 A7 B7 五、發明説明(π) 第33圖是展示應用本發明之半導體記憶體元件中一組 寫入放大器(10)範例之電路圖,並且第34圖是展示應用本發 明之半導體記億體元件中另一寫入放大器範例之電路圖。 ,如第33和34圖中所展示•,各寫入放大器接收引動信號e 和資料(寫入資料)DATA並且驅動互補廣域性資料匯流排 GDB和/GDB至適合於資料DATA的位準》 從第33和34圖之間的比較可知,第34圖中展示的寫入放 大器不同於第33圖中展示的寫入放大器之點是一組另外的 NMOS電晶體被提供於驅動分S!J的廣域性資料匯流排GDB 和/GDB之各電源供應中,亦即,NMOS電晶體各被塞入在输 出級的PMOS電晶體和內部電源供應線(Vii)之間,以防止資 料匯流排(GDB,/GDB)被高於"內部供應電壓(Vii)-NMOS電 晶體臨限電屋(Vth)"之位準所驅動。寫入操作主要地包含利 用連接到低位準電壓供應線(Vss)的NMOS電晶體之驅動電 源將高位準"H"側上面的資料驅動至低位準"L";因此,資料 匯流排的高電壓位準"H"越低,資料越快地被驅動至低位準 "L",並且因此可達成較高速度的寫入操作。 第33和34圖中展示的寫入放大器之操作將參考第71圖 在稍後詳細說明。 第35圖是觀念性地展示應用本發明之信號傳输系統之 第六實施例的一種階層式匯流排結構圖。除了第三實施例中 展示的PRD-型資料匯流排放大器6是以上述第五實施例的 資料匯流排放大器(在第五實施例的修改範例中,利用引動 信號enA和enB控制的資料匯流排放大器)取代之外,這匯流 53 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 1,1裝------訂-----「線 (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 A7 __B7_ 五、發明説明(彳丨) 排結構是相同於第21圖中展示的第三實施例之階層式匯流 排結構。同時也可了解,利用引動信號enA和enB控制的資 料匯流排放大器同時也可被採用爲第22圖中展示的第四實 施@之分支匯流排結構中被使用的PRD-型資料匯流排放大 器6。 第36圖是展示作爲應用本發明之信號傳输系統之第七 實施例的半導體記憶體元件機構範例之方塊圖,並且第37 圖是展示第36圖的半導體記憶體元件中一組操作波形之範 例圖。在第36圖中,參考號碼1是一組記憶胞陣列,2'是一 組字組解碼器陣列(主要字組解碼器:MWDEC),3是一組感 應放大器(感應放大器陣列),4是一組區域性資料匯流排 (LDB), 5是一組廣域性資料匯流排(GDB), 6是一組資料匯 流排放大器(差分型PRD資料匯流排放大器:DPRD),9是一 組區域性資料匯流排開關,12是一組行解碼器(CDEC),13 是一組PRD脈波產生電路,14是一組區域性資料匯流排開關 脈波產生電路,以及1 5是一組列區塊狀態鎖定電路》PRD脈 波產生電路13是產生被使用於資料匯流排放大器6中控制信 號(01,42,03),等等之一組電路,並且區域性資料匯, 流排開關脈波產生電路14是產生用以控制分別的區域性資 料匯流排開關9之切換的信號之一組電路。 如第36圖中所展示,半導體記憶體元件(主要部份)包含 八組列區塊(RB : RB0-RB7)各具有一組主要字組解碼器 (MWDEC)2'以及一組次要字組解碼器(SWDEC)2。當區域性 資料匯流排(LDB)4從一組列區塊RB切換至另一組時,使用 54 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ,·------^—^裝------訂-----Ί線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局貝工消費合作社印製 A7 B7 五、發明説明U>) 感應放大器3作爲一組驅動器可進行一種連續的(無間隙並 且未中斷)資料讀取操作。PRD-型資料匯流排放大器6被提 供於各廣域性資料匯流排5。但是’本發明並不被限制於具 有寧3 6圖中展示的特定組態之半導體記憶體元件,將可了解 本發明可應用於各種其他組態的半導體記憶體元件。 在第七實施例中,來自感應放大器3之資料經由被選擇 行閘和區域性資料匯流排開關9並且經由廣域性資料匯流排 5被傳送,並且被具有符號間干擾成份消除(評估)功能的互 補型匯流排放大器所放大。被使用於PRD匯流排放大器6中 的脈波(控制信號)是利用PRD脈波產生電路13產生。在第七 實施例中,來自一組PRD脈波產生電路13的脈波被供應至兩 組PRD匯流排放大器6,但是脈波供應方法並不受限於所展 示範例。例如,組態可被修改以至於來自一組PRD脈波產生 電路13的脈波被傳送至四組PRD匯流排放大器,或者即使至 所有的PRD匯流排放大器6。 供應至PRD脈波產生電路13的時脈CLK,例如,以樹狀 形式被供應以防止依據位置而呈現扭轉,但是時脈供應方法 並不受限於這特定的範例。進一步地,在第七實施例中,列 谨塊狀態鎖定電路15被提供以儲存當從一組區域性資料匯 流排4切換至另一組時進行無間隙資料讀取所必須的列區塊 狀態;列區塊狀態鎖定電路1 5可被構成爲用以儲存,例如, 各列區塊RB之兩組狀態的一組鎖定器•其中一組狀態指示 該列區塊是接著將被存取的一組(NEXT)並且另一組指示該 列區塊是目前被存取(CURRENT)。指示這些狀態之信號, 55 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ----^---^---裝------訂------叫?線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消费合作社印裝 A7 __B7 五、發明説明(θ) 亦即,一組RB@C信號(指示RB@是目前被存取列匾塊)和一 組RB@N信號(指示RB@是接著將被存取的列區塊),從鎖定 電路15被輸出至主要字組解碼器(MWDEC)2’,並且RB@C信 號和RB@N信號被供應至分別的列區塊RB(RB0-RB7)(此 處,@代表從〇至7的任何數目)。在匯流排切換時選擇地驅 動匯流排的選擇電晶體(行閘)的選擇信號(CL)公用於被引 動和不被引動的區域性匯流排》 第37圖展示目前被存取列區塊(CURRENT列區塊)是 RB1(RB 1C)以及將接著被存取列區塊(NEXT列區塊)是 RB3(RB3N)的情況。 在第37圖中,參考文字TP1展示互補區域性資料匯流排 4(LDB,/LDB)被短路並且預充電至一組中間電壓(Vii/2)的 時序,並且ΤΡ2指示將接著被存取的列區塊RB3中開始引動 連接廣域性資料匯流排(GDB : 5)至區域性資料匯流排 (LDB: 4)的開關(區域性資料匯流排開關9)之時序。時序ΤΡ2 同時也是不引動信號上升而不引動目前被存取列區塊RB1 中連接廣域性資料匯流排GDB至區域性資料匯流排LDB的 區域性資料匯流排開關(9)之時序。在第七實施例中,下一 列區塊RB3之預充電信號(PRE3)以較早於切換時序一位元 之時序(時序ΤΡ1)被输出,以便將列區塊RB3中的匾域性資 料匯流排LDB預充電。第37圖中展示的波形一般對應於先前 第25圚中展示的操作波形》 第38圖是展示第36圖的半導體記憶體元件中一組列區 塊(RB@)機構範例之方塊圖,並且第39圖是用以說明第38 56 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐) ----1-----裝------訂-----「線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局員工消#合作杜印製 A7 B7 五、發明説明(外) 圖中一組操作序列範例之波形圖》在第38圖中,行閘選擇信 號線(CL),廣域性資料匯流排(GDB),區域性資料匯流排 (LDB),以及區域性資料匯流排開關(9)並未展示出以免複 雜.。第39圖中展示利用來自列區塊狀態鎖定電路15之信號 (RB@C和RB@N)啓動的區塊選擇操作之序列範例》 在第38和39圖中,參考文字RBPRE@指示各列區塊(RB) 中利用RBPRE產生電路51產生並且供應於區塊(列區塊)內 之一組列區塊預充電信號*這信號同時也供應至WL時序信 號產生電路52。當RBPRE信號被引動時,字組線(WL)被重 置。WL時序信號產生電路52對於區塊內字組線(WL)產生上 升時序和下降時序。進一步地,一組RBMW@信號被RBMW 產生電路53產生並且供應至區塊內的主要字組解碼器 (MWDEC)2,》當RBMW@信號是在髙位準”H"時,區塊中的 主要字組解碼器2’可接受一組位址;當RBMW@信號是在低 位準"L"時,如果主要字組解碼器2’中的一組位址信號改 變,被選擇的主要字組(MW)將維持不受影響》參考號碼57 是用以將區塊中的一組區域性資料匯流排預充電之一組 LDB@預充電電路。 —組RBSW產生電路54產生一組RBSW@信號(脈波)。在 第38圖的範例中,RBSW@信號是一組互補信號,它被傳經 各感應放大器陣列(3)並且供應至置放在感應放大器和次要 字組解碼器(SWDEC)2相交處之一組RB-特定SW預先解碼位 址鎖定電路55。該RB-特定SW預先解碼位址鎖定電路55利用 RBSW@信號鎖定區塊之一組公用次要字組預先解碼信號 57 本紙張尺度逋用中國國家標準(CNS ) Λ4規格(210X297公釐) ^---^---^ ί -- (請先聞讀背面之注意事項再填寫本頁) 訂 線 經濟部中央橾準局負工消費合作杜印製 A7 B7 五、發明説明(〆) (SW預先解碼信號#);以此方式,當次要字組預先解碼信號 試圖存取另一組區塊時> 如果區域性資料匯流排切換發生, 則次要字組預先解碼信號可被維持於各區塊。 ,在第七實施例中,有四•組次要字組預先解碼信號,〇至 3,並且SW預先解碼信號#中的#代表從0至3的任何數目。一 組RBLDBPRE產生電路56產生一組RBLDBPRE@信號;各區 塊中區域性資料匯流排(L0B)的預充電信號 號)是從RB@N信號和LDB預充電信號(RBLDBPRE@信號)產 生》利用RBLDBPRE@信號,將接著被選擇的匯流排在切換 發生之前至少一位元時間可被預充電。如果此處同時也進行 一種無間隙寫入操作(未中斷寫入操作),則必須改變 RBLDBPRE@信號,將在稍後詳細說明《同時也可明白,應 用至半導體記億體元件之本發明的信號傳輸系統(匯流排系 統)中,並不需要在無縫式資料讀取時進行資料匯流排預充 電。 在半導體記憶體元件的資料讀取操作中,因爲讀取資料 的位元數目事先知道,已經讀取的位元數目使用,例如,晶 片(半導體記憶體元件)內的時脈信號CLK並且在最後位元 切換之前被一組計數器加以計算出,LDBSW信號產生電路 產生用以切換區域性資料匯流排開關(GDB-LDBSW)之一組 信號;LDBGDB-SW電路接著對於各區塊取得在切換信號和 號之間的通輯以至於區域性資料匯流排切換操作 剛好在切換時序之前被啓動。第七實施例因此採用該方法以 便剛好在切換時序之前啓動匯流排切換操作,並且其操作如 58 本紙張尺度逋用中國國家揉率(CNS ) A4規格(210X297公釐) ----^-----「裝-- (請先閲讀背面之注意事項再.填寫本頁)
T 線 經濟部中央標準局貝工消费合作社印製 A7 ______B7___ 五、發明説明 第39圖中所展示。在第36圖中,展示出記憶胞陣列只有配置 在主要字組解碼器(MWDEC)2·之一側(圖之上方左側),但是 將可了解記憶胞陣列可被配匱在其兩側,並且該配置可以各 種方式修改。 · 第40圖是展示作爲應用本發明之信號傳輸系統之第八 實施例的半導體記億體元件機構範例之方塊圖。如前面的第 .七實施例,第八實施例也包含八組列區塊(RB : RB0-RB7), 但是列區塊RB之數目並不需要受限於8;例如,也可能使用, 例如,四組或者1 6列區塊的組態。進一步地,如第七實施例, 在第八實施例中,也是多數個區域性資料匯流排4(LDB, /LDB)經由區域性資料匯流排開關9(GDB-LDBSW)連接到一 組廣域性資料匯流排5(GDB,/GDB),並且一組PRD-型資料 匯流排放大器6提供於廣域性資料匯流排5。第40圖展示具有 多數個此種區塊之範例。展示於圖中下半部的列區塊RB具 有四倍於第38圖中展示的列區塊RB之容量。進一步地,各 區域性資料匯流排(LDB)在利用參考文字DP指示之位置被 分割成爲兩部份。參考文字RB@CK展示一組列區塊狀態轉 移時脈,其中@代表從0至7的任何數目》 行選擇信號(CL)被引動經過多數個列區塊(RB0-RB7),如第七資施例,各列區塊具有一組主要字組解碼器 (MWDEC)2’和一組次要字組解碼器(SWDEC)2。第八實施 例係關於一組範例其中,當從一組列區塊切換區域性資料匯 流排(LDB)至另一組時,使用感應放大器3作爲一組驅動器 而進行無間隙資料讀取。 59 本紙張尺度適用子國國家標準(CNS ) A4規格(210X297公釐) ----^---^---「裝------訂-----1線 (請先閲讀背面之注意Ϋ項再填寫本頁) 經濟部中央揉準局貝工消費合作社印裝 A7 B7 五、發明説明(θ) 進一步地,被使用於PRD匯流排放大器6中的脈波(控制 信號)被PRD脈波產生電路(13)產生,它是相同於前面的第七 實施例並且,因此,不在此處詳細展示。來自一組PRD脈波 產生電路(13)的脈波可被供•應至兩組PRD匯流排放大器6, 如第七實施例:另外地,可形成供應以至於來自一組PRD脈 波產生電路之脈波被傅送,例如,至四組PRD匯流排放大器 6,或者即使至所有的PRD匯流排放大器6 »接至PRD脈波產 生電路之時脈(CLK)可以樹狀形式被供應以防止依據位置 而呈現扭轉,但是,例如,在允許緩慢操作速度的情況中接 線不需要受限於樹狀配置。 第八實施例展示具有四組匯流排狀態信號之範例:第一 狀態(NEXT)指示對於將接著被存取之匯流排之匯流排引動 被啓動,第二狀態(CURRENT)指示匯流排是目前被引動並 且被存取,第三狀態(PREVIOUS)指示匯流排仍然作用但是 存取已完成,並且第四狀態(STANDBY)指示匯流排不作用 並且不被存取。此處STANDBY係指列區塊(RB)備妥供任何 時間之存取操作,並且並不表示列區塊是在靜止狀態。這四 組狀態信號(RB@N,RB@C,RB@P,和PB@S)被保持於提 供在各列區塊中的列區塊狀態鑛定電路15’· 第41圖是展示第40圖的第八實施例中一組鎖定電路(列 區塊狀態鎖定電路151)之方塊圖,第42圖是展示第41圚的一 組鎖定電路範例之一種區塊電路圖,並且第43圖是展示第42 圖的鎖定電路之操作範例之一組波形電路圖· 如第41和42圖中所展示,列區塊狀態鎖定電路(RB狀態 60 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公嫠) ^---^----Ί裝------訂-----叫線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準局属工消費合作社印製 A7 _ B7 五、發明説明(β ) 鎖定電路)15’包含四組正反器(RS正反器)和一組反相器,並 且被構成以接收一組列區塊狀態轉移時脈(RB@CK信號,其 中@代表從〇至7的任何數目)以及一組重置信號(RESET信號) 並且保持(输出)四組狀態信號(RB@N,RB@C,RB@P,和PB@S) 之一組。 首先,當RESET信號轉至髙位準"H"時,RB狀態鎖定電 路15_和其相關的列區塊RB維持STANDBY狀態》在第八實施 例中,RESET信號是公用於所有的列區塊。對於被選擇的列 區塊(RB@),一組RB@CK信號脈波(RB@CK脈波)被施加至 鎖定電路15’,導致鎖定電路15’和RB@轉移至NEXT狀態。 NEXT狀態是一種資料讀取(或者資料寫入)的預備狀態:更 明確地說,在這狀態中,字組線(WL)的選擇和提昇,感應 放大器(3)的引動,等等被進行。 當接著RB@CK脈波抵達時,RB@進入CURRENT狀態, 亦即,進行資料讀取(或者資料寫入)的狀態。當進一步地 RB@CK脈波抵達時,RB狀態鎖定電路15’和118@進入 PREVIOUS狀態。在PREVIOUS狀態中,字組線(WL)的降低, 感應放大器(3)之不引動,位元線(BL)之預充電,等等被進 行。在資料寫入操作中,一組記憶胞資料重新儲存操作同時 也被進行。在PREVIOUS狀態中,至列區塊的外部存取被禁 止。亦即,指示PREVIOUS狀態的信號(RB@P)同時也被使用 作爲存取禁止信號,並且如必需的話被輸出至外部。使用這 信號(RB@P),同時也可能將一組外部存取置於等待狀態 中。 61 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公釐) ^—-Ί裝------訂-----叫線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央梂準局w;工消費合作社印製 A7 B7 五、發明説明(糾) 在上述操作中,爲了在RB(列區塊)切換(區域性資料匯 流排LDB切換)時提供無間隙資料讀取(或者資料寫入),將接 著被選擇的RB被置於NEXT狀態以至於例如提昇將接著被 選擇RB中字組線之操作是當目前被存取RB是在CURRENT 狀態時被進行。當目前RB中資料讀取(或者資料寫入)完成 時,目前RB被置於PREVIOUS狀態並且,在相同時間,下一 RB被置於CURRENT狀態,因而防止在RB切換時發生間隙(不 連繽)》利用平行地進行這些操作,無間隙(未中斷並且無縫 的)讀取或者寫入操作可被達成。 第44圖是以放大形式展示第40圖的第八實施例中一組 列區塊(主要部份)的機構範例之方塊圖,並且第45圖是用以 說明第40圖中展示之第八實施例的半導體記憶體元件中一 組操作序列範例之波形圖》 從第44和38圖之間的比較可知,除了含在各列區塊中記 億胞陣列數目(儲存容量)不同之外,第八實施例之半導體記 憶體元件的列區塊機構大致相同於前面的第七實施例》如第 38圖中所示,在第44圖中也是一樣,行閘選擇信號線(CL), 廣域性資料匯流排(GDB),區域性資料匯流排(LDB),以及 區域性資料匯流排開關(9)並未展示以免複雜。第45圖中展 示利用來自列區塊狀態鎖定電路(RB狀態鎖定電路)15’之信 號(RB@C,RB@N,RB@P,RB@S)啓動的區塊選擇操作之 序列範例。 如先前所述,RB狀態鎖定電路15_是提供於各RB(列區 塊),並且被供應RB@CK。RB狀態鎖定電路15 1依據RB狀態 62 本紙張尺度逋用中國國家梯準(CMS ) A4规格(210X297公釐) -·---^---•「裝------訂-----1線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(W ) 輸出四組狀態信號,RB@N信號、RB@C信號、RB@P信號、 或者RB@S信號之一組。在第44圖中,參考文字RBPRE@是 利用各列區塊(RB)中RBPRE產生電路51從RB@N信號和 RB@C信號產生的一組列區塊預充電信號並且供應於該區 塊內。這信號同時也供應至WL時序信號產生電路52。當 RBPRE®信號被引動時,字組線(WL)被重置。WL時序信號 產生電路52產生區塊內字組線(WL)之上升時序和下降時 序》進一步地,利用RBMW產生電路53從RB@N信號產生一 組RBMW@信號並且供應至區塊內主要字組解碼器 (MWDEC)2,·當1^\1评@信號是在髙位準"H”時,在該區塊 中的主要字組解碼器2'可接受一組位址:當RBMW@信號是 在低位準"L"時,如果在主要字組解碼器2’中的一組位址信 號改變,被選擇的主要字組(MW)將維持不受影響。參考號 碼57是用以將區塊中一組區域性資料匯流排預充電的一組 LDB@預充電電路。 RBSW產生電路54從RB@N信號產生一組RBSW@信號 (脈波)。在第44圖的範例中*RBSW@信號是一組互補信號, 它傳經各感應放大器陣列(3)並且供應至置放在感應放大器 和次要字組解碼器(SWDEC)2相交處的RD-特定SW預先解碼 位址鎖定電路55。RD·特定SW預先解碼位址鎖定電路55利用 RBSW@信號鎖定區塊之一組公用次要字組預先解碼信號 (SW預先解碼信號#):以此方式,當次要字組預先解碼信號 試圖存取另一組區塊時,如果區域性資料匯流排切換發生, 次要字組預先解碼信號仍可被維持於各區塊。 63 本紙張尺度適用中國國家揉準(CNS ) A4規格(210X297公釐) ----^---^----Ί裝------訂-----叫線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印装 A7 ___B7_五、發明説明() 在第八實施例中,有四組次要字組預先解碼信號,〇至 3,並且SW預先解碼信號#中的#代表從0至3之任何數目。 RBLDBPRE產生電路56從RB@N信號和RB@C信號產生一組 RELDBPRE®信號;第八實施例採用一種方法-其中只有當 讀取(或者寫入)資料時被選擇RB中的LDB預充電被停止。這 預充電方法同時也提供一種稍後將說明的無間隙寫入(連續 寫入)操作(第15實施例:參考第72圖)。同時也可明白,應 用至半導體記憶體元件之本發明的信號傳輸系統(匯流排系 統)中,資料匯流排預充電不需要在無縫式資料讀取時被進 行。 如先前的說明,在第八實施例之半導體記億體元件中的 資料讀取操作,因爲讀取資料之位元數目是預先知道,已經 讀取的位元數目使用,例如,晶片(半導體記億體元件)內的 時脈信號CLK並且在最後位元切換之前被一組計數器加以 計算出,LDBSW信號產生電路產生用以切換區域性資料匯 流排開關(GDB-LDBSW)之一組信號;LDBGDB-SW電路接著 對於各區塊取得在切換信號和RB@N信號之間的邏輯以至 於區域性資料匯流排切換操作剛好在切換時序之前被啓 動。第八實施例因此採用該方法以便剛好在切換時序之前啓 動匯流排切換操作,並且其操作如第39圖中所展示》在第40 圖中,展示出記憶胞陣列只有配置在主要字組解碼器 (MWDEC)2_之一側(圖之上方左側),但是將可了解記憶胞陣 列可被配置在其兩側,並且該配置可以各種方式修改。 第46和47圖展示第40圖中所示之第八實施例的半導體 -------^---裝-- (請先閱讀背面之注$項再填寫本頁) 、tr-
T 線 64 本紙張尺度逋用中國國家標準(C'NS ) A4規格(210X297公釐) 經濟部中央標準局具工消费合作社印裂 A7 __B7_ 五、發明説明(β) 記憶體元件之操作狀態圖。 如第46和47圖中所展示,在週期ST3中,例如,列區塊 RB5(區域性匯流排族群5)是作用並且百前被存取 (CURRENT狀態),而列區塊RB1(區域性匯流排族群1)仍然 是作用但是對於它的存取已完成•此處,無法對於PREVIOUS 狀態中的RB 1 (列區塊)進行存取直至在RB 1中重新儲存記憶 胞資料、降低字組線(WL)、並且將位元線(BL)預充電之後 爲止。進一步地,在PREVIOUS狀態的RB1中,位元線傳送 閘被提昇(導通)並且區域性資料匯流排(LDB)在稍後說明之 實施例中的SSA機構寫入時被預充電。列區塊RB6(區域性匯 流排族群6)是在NEXT狀態,備妥以便存取,字組線開始上 升並且感應放大器保持鎖定在該等處的資料。其他的列區塊 (RB0,RB2,RB3,RB4,和 RB7)是不作用並且在 STANDBY 狀態•在STANDBY狀態的列區塊備妥以便在任何時間選 擇。在讀取操作中,反應於NEXT狀態信號和切換信號,在 NEXT狀態中列區塊之區域性資料匯流排剛好在切換形成之 前從預充電狀態被釋放。讀取操作波形是相同於第七實施例 (參考第37圖)並且,因此,此處未展示出。 第48圖是展示作爲應用本發明之信號傳輸系統之第九 實施例的半導體記憶體元件中一組主要字組解碼器 (MWDEC)2’之組態範例的方塊圖。此處展示的電路組態可應 用於上述第七和第八實施例之半導體記憶體元件。參考文字 Vpp指示拉升電壓位準(拉升電壓供應線)。 如第48圖以及第38和44圖中所展示,作爲主要字組線 65 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ----^---;---裝------訂-----「線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 A7 __B7_ 五、發明説明(吣) (MWL)之保持電路的主要字組解碼器2’被供應來自RBMW 產生電路53的RBMW@信號’來自RBPRE產生電路51的 RBPRE@信號(實際上,其互補信號/RBPRE@),以及一組預 先解碼位址,並且输出供給MWL之一組MW信號(RBMW@信 號)》亦即,在第七和第八實施例的半導體記億體元件中, 記憶胞陣列之列選擇線以親子式結構(階層式結構)配置’而 次要字組線(SWL)配置在比主要字組線(MWL)較低之位 準。 MWDEC(主要字組解碼器)2’保持MWL(主要字組線)之 狀態在動態模式;這允許不論列預先解碼信號是與其他的 RB(列區塊)分享均可選擇其他的RB中之任何列位址》吏明 確地說,只有當1^1^评@和/RBPRE@信號均是高位"H"時 MWDEC2’才接受一組位址(預先解碼位址)改變。在位址轉 移之後,即使MWL預先解碼位址改變而提昇另一組RB中的 MWL,只要號是在低位準”L”,MWDEC2’將不 受影響。當/RBPRE信號是低位"L"時MWL被降低。 在第九實施例中,MWL的高位準"H"作用如供應至 SWDEC(次要字組解碼器)2之電源;因此,當MWL被重置時 (至低位準"L"),SWDEC2的操作並不影響MWL的選擇。 第49圚是展示作爲應用本發明之信號傳輸系統之第九 實施例的半導體記億體元件中一組次要字組預先解碼位址 鎖定電路(PB·特定SW預先解碼位址鎖定電路5 5)之組態範 例的方塊圖。 如配合第七和第八實施例之說明,第九實施例也採用一 66 本紙張尺度適用中國國家標準(〇呢)八4規格(210父297公釐) -----;---7--'「裝-- (請先閲讀背面之注意事項再填寫本頁) ,11
T 經濟部中央標準局貝工消費合作社印製 A7 _____B7 _ 五、發明説明(Ιβψ) 種方法’其中公用於RB之次要字組預先解碼位址(SW預先解 碼位址)被各RB的SW預先解碼位址鎖定電路55所保持。當然 可能如MWL情況中將它組態爲動態地保持SWL。因爲四組 SWL提供於每組MWL,所以提供四組預先解碼線。 如第49圖中所展示,SW預先解碼位址鎖定電路55包含 串接傳送閘和一組鎖定器,並且利用對於各RB產生的 RBSW@信號(RBSW@, /RBSW@)鎖定SW預先解碼位址。SW 預先解碼位址鎖定電路55具有一種重置功能,此處未展示 出。 第50圖是觀念性展示作爲應用本發明之信號傳輸系統 之第十實施例的一種階層式匯流排結構圖。此處所展示是當 資料通道從一組區域性資料匯流排(LDB)被切換至另一組 時使用PRD-型匯流排放大器達成無間隙資料讀取之方法範 例。 在第十實施例中,一組廣域性資料匯流排位準檢測和預 充電電路60被提供於,例如,第35圖中所展示第六實施例之 各區域性匯流排開關DBSW(DBSWi,DBSWj,…,DBSWk : 9)的位置。預充電信號(Prei,Prej,…,Prek)被施加至分別 的廣域性資料匯流排位準檢測和預充電電路60以便控制預 充電電路60之預充電操作。 更明確地說,在第十實施例中,各廣域性資料匯流排位 準檢測和預充電電路60檢測廣域性資料匯流排(GDB : GDB,/GDB)上面的電壓,並且供應作爲預充電位準一組電 壓,接近廣域性資料匯流排上面的電壓,至將接^被選擇之 67 本紙張尺度適用中國國家揉準( CNS ) A4規格(210X297公釐) -----;---;---裝------訂-----線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央樣準局貝工消費合作社印裝 A7 _____B7___ 五、發明説明() 資料匯流排(LDB5 : LDB5,/LDB5),因而在資料匯流排被 選擇之前將它預充電。這允許使用習見的PRD-型匯流排放 大器(沒有電容器C30之匯流排放大器,例如,第9和10圖中 所展示)。利用廣域性資料匯流排位準檢測和預充電電路60 供應之預充電位準不需要被設定爲如廣域性資料匯流排相 同之位準|但是只需要被設定爲一種位準而使得區域性資料 匯流排(LDB5)在減低當接著將被選擇的區域性資料匯流排 • (LDB5)是連接到廣域性資料匯流排(GDB)時所發生的電壓 改變量方向預充電。在後者情況中,最好使用PRD-型匯流 排放大器,例如,第三和第五實施例中所使用(參考第23和 24圖以及第28和29圖)。進一步地,在第十實施例中,各廣 域性資料匯流排位準檢測和預充電電路60的位置並不受限 於各區域性匯流排開關DBSW被提供之位置》 第51圖是展示第50圖的信號傳输系統中一組操作波形 之範例圖。 如第51圖中所展示,在第十實施例中,剛好在資料匯流 排切換發生之前,接近廣域性資料匯流排GDB之位準的一組 預充電信號(Pre5)被供應作爲將接著被選擇區域性資料匯 流排(LDB5)之預充電位準,因而減少當LDB5連接到GDB時 發生的電壓改變量》將LDB5預充電之時序並不受限於在切 換時序之前的一位元時間;唯一需求是預充電剛好在區域性 資料匯流排切換形成之前被進行。 第52圖是展示作爲應用本發明之信號傳輸系統之第十 一實施例的一組匯流排位準設定電路之組態範例之電路 68 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ----^----·---^ 1裝------訂-----「線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局貝工消費合作社印裝 A7 __^_B7_ 五、發明説明(W?) 圖,並且第53圖是用以說明第52圖的匯流排位準設定電路之 操作圖形。 相似於前面的實施例,在第十一實施例中’匯流排位準 設定電路61被提供以減低當接著將被選擇的區域性資料匯 流排(LDB5)是連接到廣域性資料匯流排(GDB)時所發生的 電壓改變量,如第52圖中所展示》如第53圖中所展示,匯流 排位準設定電路61利用即時地在切換形成於區域性資料匯 流排LDB5之前的時序導通預充電開關(PreSW)將區域性資 ' 料匯流排LDB5預充電至接近廣域性資料匯流排GDB位準之 位準。此處,連接到高位準電壓供應線(Vii)之NMOS電晶體 和連接到低位準電壓供應線(Vss)之PMOS電晶體均需真有 接近零之臨限電壓(Vth)(亦即,非常小的臨限電壓)。 第54圖是展示用以說明依據本發明之一種無間隙寫入 操作的基本觀念之一種階層式匯流排結構範例,並且第55 圖是展示用以說明依據本發明之一種無間隙寫入操作的基 本觀念之一種分支式匯流排結構範例。第54和55圖分別地對 應於先前所給予的第21和22圖,而以第21和22圖中的PRD-型資料匯流排放大器G在此處被組態爲一組寫入放大器。 在第54和55圖中,在當資料正被寫入至相同區域性資料 匯流排上面的單元C之週期時,基本上預充電並未進行於該 區域性資料匯流排,因此提供高速寫入操作•此處,廣域性 資料匯流排(GDB)和區域性資料匯流排(LDBi,LDBj,…, LDBk)被構成爲互補式資料匯流排(GDB,/GDB ; LDB, /LDB),並且各單元C被構成,例如,爲具有互補输入之一 69 本紙張尺度適用中圃國家標準(CNS ) A4規格(210X297公釐) ----^---Γ--^裝------訂-----Λ跦 (請先聞讀背面之注意事項再填寫本頁) 經濟部中央樣準局員工消費合作社印製 A7 B7 五、發明説明(θ ) 組感應放大器。 第56圖是展示作爲應用本發明之信號傳輸系統之第十 二實施例的半導體記憶體元件機構之範例方塊圖,其展示使 用一種分別的感應放大器(SSA)方法在一組動態隨機存取記 憶體(DRAM :半導體記憶體元件)中高速資料寫入之範例》 該機構本身基本上相同於習見的DRAM。 第十二實施例之半導體記憶體元件不同於習見的 DRAM之處是連接感應放大器(S/A: 3)至其相關的位元線(BL) 之位元線傳送閘的控制電路(控制信號BLT)。更明確地說, 在習見的DRAM中,當一組資料寫入操作被啓動時,其中資 料將被寫入之記憶胞的字組線(WL)已經打開並且感應放大 器將目前寫入操作之前儲存在記憶胞中的先前資料保持在 其中。因此,如果將被寫入該記憶胞的資料是相同於已經被 寫入的資料,則寫入操作即時地完成。另一方面,如果將被 寫入該記憶胞的資料是相反於已經被寫入的資料,這是一種 最差情況之寫入操作,其因此決定寫入操作所需的時間。 更明確地說,如果將被寫入該記憶胞的資料是相反於已 經被寫入的資料,則連接到廣域性資料匯流排(GDB : GDB, /GDB)之寫入放大器(WA)操作而經由廣域性資料匯流排 GDB(5),資料匯流排開關(9),和區域性資料匯流排 LDB(LDB , /LDB : 4)並且經由行傳送閘(CL)將鎖定在感應 放大器(S/A)中的資料反相•接著,連接到感應放大器之位 元線對(BL,/BL)上面的電位也被反相。此處,當匾域性資 料匯流排切換未進行時,不需要提供廣域性資料匯流排和區 70 本紙張尺度逋用中國國家標準(CNS ) Α4規格(210Χ297公釐) ----·--^---f -- Η ^ (請先聞讀背面之注意事項再填寫本頁) 訂 線 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明(成) 域性資料匯流排之預充電電路(8和7)。 第57至62圖展示第56圖的半導體記憶體元件中一種寫 入操作序列之圖形。 首先,如第57圖中所展示,資料從各記憶胞(MC)被讀 取,並且從MC取得的資料被利用相關的感應放大器(S/A)放 大至某一程度,在其後,位元線傳送閘(BLT)被關閉以便從 位元線對(BL,/BL)分離感應放大器》此處,放大至某一程 度表示將資料放大至足以防止S/A中資料被BLT關閉操作反 相之程度,並且表示位元線對不需要被打開如同當重新儲存 資料至記憶胞時一般寬。在那之後,行傳送閘(CL)被打開, 並且感應放大器中的資料被經由廣域性資料匯流排 (GDB)、資料匯流排開關(DBSW)、和區域性資料匯流排(LDB) 之寫入放大器(WA)的動作而被反相》此時,因爲位元線對 未連接到感應放大器,感應放大器中發生高速反相。 進一步地,連接到相同區域性資料匯流排之行傳送閘一 組接一組地被打開,如第58至61圖中所展示,以便順序地將 資料從寫入放大器寫入至分別的感應放大器》資料可因此, 例如,以大約兩倍於利用習見的寫入方法達成之速度被寫 入。此處,第58圖展示從寫入放大器WA將資料寫入至感應 放大器A,第59圖展示從寫入放大器WA將資料寫入至感應 放大器B,第60圖展示從寫入放大器WA將資料寫入至感應 放大器C,以及第61圖展示從寫入放大器WA將資料寫入至 感應放大器D » 接著,如第62圖中所展示,在資料被寫入至分別的感應 71 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ----1--^---jri裝------訂-----' 線 (請先閲讀背面之注意事項再填寫本頁) A7 __._B7__ 五、發明説明(州) 放大器之後,BLT被打開以便將感應放大器中的資料寫入對 應的記億胞(MC)。當至各記憶胞的資料重新儲存操作完成 時,字組線(WL)被降低位,感應放大器不被引動,並且位 元線組對(BL,/BL)被預充電。 第57至62圖中展示的序列係關於在寫入操作之前或者 之後匯流排預充電未進行之範例。如果匯流排預充電將在寫 入操作之前和之後進行,則在當資料從第57圖中記憶胞被讀 取並且利用感應放大器被放大至某一程度並且感應放大器 是從位元線對分離之週期(TT1)時,或者在週期TT1之前一 週期並且繼續進入週期TT1之一部份時,匯流排(LDB及/或 GDB)被LDB預充電電路(7)及/或GDB預充電電路(8)預充 電;或者如第58至61圖中所展示在資料從寫入放大器被顒序 地寫入至感應放大器時的週期(TT2)結束之後,匯流排(LDB 及/或GDB)被LDB預充電電路(7)及/或GDB預充電電路(8)預 充電》 第63圖是展示可應用於第56圖的半導體記億體元件 中,用以延緩一組位元線(位元線傳送閘控制電路)之上升速 度之一組範例電路的電路圖· 經濟部中央標準局員工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁) 如第63圖中所展示,這電路是由_組反相器構成,其包 含塞入於拉升電壓供應線(Vpp)和低位準電壓供應線(Vss) 之間具有小驅動能力之一組PMOS電晶體以及具有大驅動能 力之一組NMOS電晶體。BLT(位元線傳送閘控制信號)之上 升速度由於介入延遲而因此緩慢1以防止當資料從感應放大 器被寫入至記憶胞時感應放大器中的資料被反相。在這範例 72 本紙張尺度適用中國國家標隼(CNS } A4規格(210X297公嫠) 經濟部中央橾準局貝工消費合作社印製 A7 _____B7_ 五、發明説明(7… 中’ BLT的上升速度由於使用一組延遲電路而緩慢;防止感 應放大器資料反相的一種另外方法是使BLT以兩階段或者 三階段上升。 第64圖是展示可應用於第56圖的半導體記憶體元件 中,用以導致位元線以一種階段般方式(位元線傳送閛控制 電路)上升之一組範例電路的電路圖。在這範例中,BLT以 兩階段或者三階段上升。第65圖是展示被使用於第64圖的電 路中之信號位準圖》 如第64圖中所展示,這電路包含連接到拉升電壓供應線 (Vpp)之一組第一 PMOS電晶體,連接到高位準電壓供應線 (Vcc)之一組第二PMOS電晶體,以及連接到低位準電屋供應 線(Vss)之一組NMOS電晶體。 第一PMOS電晶體在其閘極被供應一組控制信號 BLTpl ,第二PMOS電晶體在其閘極被供應一組控制信號 BLTp2,並且NMOS電晶體在其聞極被供應一組控制信號 BLTn。這些控制信號BLTpl,BLTp2,和BLTn之波形如第 65圖中所展示•使用這些控制信號,位元線傳送閘控制信號 (BLT)被導致以兩階段上升。這同時也作爲防止當將資料從 感應放大器寫入至記憶胞時感應放大器中的資料被反相· 第66圚是展示可應用於第56圖的半導體記憶體元件 中,用以導致位元線以一種階段般方式(位元線傳送閘控制 電路)上升之另一組範例電路的電路圓。在這範例中,BLT 被導致以三階段上升。 從第66和64圖之間的比較可知,在這電路中,一組第三 73 I紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐) ------^---^ 裝------訂-----f .線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央棣準局貝工消費合作社印製 A7 B7 五、發明説明(7丨) PMOS電晶體被添加在第64圖電路中第二PMOS電晶體和 NMOS電晶體之間,並且一組中間電壓(Vii/2)被施加至第三 PMOS電晶體的源極且一組控制信號BLTp3施加至其閘極。 以此配匱,BLT以三階段上升,使得可防止當將資料從感應 放大器寫入至記憶胞時感應放大器中的資料被反相。利用在 第65圖中控制信號BLTn的下降和控制信號BLTp2的下降之 間提供一區間,並且利用在該區間時設定控制信號BLTp3 爲低位"L",可製作控制信號BLTp3。 第67A,67B、和67C圖分別地展示依據第63、64、和66 圖的電路,位元線如何上升》 如第67A圖中所展示,來自第63圖電路的BLT信號(位元 線傳送閘控制信號)由於具有小驅動能力之PMOS電晶體的 作用而緩慢地上升,並且因此防止感應放大器資料被反相· 如第67B圖中所展示;來自第64圖電路的BLT信號以兩 階段上升,並且如第67C圖中所展示,來自第66圖電路的BLT 信號以三階段上升以防止感應放大器資料反相。 在上述任何電路中,BLT信號並不會被導致緩慢地下降 或者以階段般方式下降,因爲最好是盡可能快速地降低 BLT。進一步地,當順序地將資料寫入連接到相同區域性資 料匯流排之感應放大器時,不會如讀取操作中一般進行匯流 排預充電。亦即,利用消除匯流排預充電週期,在寫入時序 之間的區間可被縮短,得到更快的寫入操作。 第68圖是展示第56圖的半導體記億體元件中一組寫入 操作範例之波形圖》此處展示的範例以400Mbps速度進行寫 74 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) ----:--^---^ 1 裝------訂-----^線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局員工消費合作社印製 A7 _____B7_ 五、發明説明(7>) 入操作。亦即,此處說明的第十二實施例得到的寫入速度與 習見的方法比較更快兩倍。 連續地寫入,例如,至連接到相同區域性資料匯流排 (LDB,/LDB)之四組感應放大器(例如,第58至62圖中展示 的S/A-A至S/A-D)如第68圖中所展示進行。首先,字組線WL 上升至高位準"H",並且資料從分別的記億胞(記憶胞·Α至記 憶胞-D)被讀取並且利用對應的感應放大器(S/A-A至S/A-D) 被放大至某一程度。在第68圖的範例中,資料"1","0"," 1 ··, 以及"〇"首先被分別地儲存在記憶胞-Α,記億胞-Β,記憶胞 -C,以及記憶胞-D中。因此,感應放大器節點SAin-A, /SAin-B,SAin-C,和 /SAin-D(位元線 BL-A,/BL_B,BL-C, 和/BL-D)在高位準"Η",並且感應放大器節點/SAin-A, SAin-B,/SAin-C,和 SAin-D(位元線/BL-A,BL-B,/BL-C, 和BL-D)在低位準”L" » 接著,位元線傳送閘控制信號BLT被設定爲低位準"L” 以關閉分別的位元傳送閘,因而將分別的位元線對(BL-A, /BL-A : BL-B,/BL-B ; BL-C,/BL-C ;和 BL-D,/BL-D)從 它們的相關感應放大器(S/A-A ; S/A-B ; S/A-C ;和S/A-D) 分離》 接著,將被寫入分別的記憶胞(記憶胞-A至記億胞-D) 的資料被供應至區域性資料匯流排(LDB,/LDB)並且,利用 順序地開啓行傅送閘(CL-A至CL-D),資料被寫入對應的感 應放大器(S/A-A至S/A-D) »在第68圖的範例中,將被寫入的 資料是”0”,"1","0"和"1",需要將所有的被儲存資料反相(重 75 本紙張尺度遑用中國國家橾準(CNS〉Λ4规格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 經濟部中央橾準局貞工消費合作社印製 A7 __B7 五、發明説明(W ) 新寫入)》 首先’利用設定行傅送閘控制信號CL-A至高位準"H”, 感應放大器S/A-A中的資料(”1 ")被反相爲資料"0"(參考第58 圃)’並且接著,利用設定行傳送閘控制信號CL-B至高位準 "H”,感應放大器S/A-B中的資料(”〇_·)被反相爲資料"〗,,(參考 第59圖):進一步地,利用設定行傳送閘控制信號cl_C至高 位準"H",感應放大器S/A_C中的資料("1")被反相爲資料 "〇"(參考第60圖)’並且最後,利用設定行傳送閘控制信號 CL-D至高位準"H" ’感應放大器S/A-D中的資料("〇,,)被反相 爲資料”1"(參考第61圖)。此時,因爲感應放大器(S/A-A至 S/A-D)未連接到分別的位元線對(BL-A,/BL-A ; BL-B, /BL-B ; BL-C,/BL-C ;和 BL-D,/BL-D),所以可高速地進 行各感應放大器中的資料反相。 隨後,位元線傳送閘控制信號BLT被設定爲高位準"H" 以打開分別的位元線傳送閘,因此將感應放大器(S/A-A至 S/A-D)中的資料寫入對應的記憶胞(記億胞至記憶胞· D)(參考第62圖)》亦即,利用設定位元線BL-A,/BL-B,BL-C , 和/BL-D至低位準"L”,並且位元線/BL-A,BL-B,/BL-C, 和BL-D至高位準"Η",在分別的記憶胞中的資料被重新寫 入,並且字組線WL被接著較低至低位準"L"·在第68圖的範 例中,形成供應以在提昇字組線WL至高位準"Η"之前和之後 設定BL預充電信號至高位準"Η",而將各位元線對(BL,/BL) 預充電。 對於連續寫入的位元數目不需要受限於4組;例如位元 76 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X297公釐) ----:--,,---^ 1裝------訂-----f 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準局員工消費合作社印製 A7 __B7_ 五、發明説明(7中) 數目可增加至8組或者甚至於16組。 第69圖是用以說明可應用於第56圖之半導體記憶體元 件,在感應放大器電晶體和行傳送閘電晶體之間的關係圖。 如第69圖中所展示,作爲用以控制與互補區域性資料匯 流排(LDB,/LDB)連接之行傅送閘,兩組N·通道MOS電晶體 (NMOS電晶體)被使用於各感應放大器(S/A: 3),並且在感 應放大器(S/A)之PMOS電晶體和行傳送閘之NMOS電晶體之 間览比率小,使得感應放大器容易拉至互補匯流排之較低電 壓側。在第十二實施例之上述範例,在資料寫入操作之前或 者之後未進行預充電》 第70圖是用以說明作爲應用本發明之信號傳輸系統之 第十三實施例的半導體記憶髖元件之一組操作範例圖。 如第70圖中所展示,除了當進行連接到相同區域性資料 匯流排(LDB,/LDB)之感應放大器的連續寫入時,預充電進 行於區域性資料匯流排之外,如同習見的DRAM,第十三實 施例主要相同於前面的第十二實施例。該寫入操作,因此, 較慢於前面的第十二實施例,但是寫入速度仍是習見的 DRAM之大約1.5倍。 第71圓是用以說明作爲應用本發明之信號傳輸系統之 第十四實施例的半導體記憶體元件之一組操作範例圖。 從第71和68圖之間的比較可知,在第十四實施例中,在 寫入資料經由區域性資料匯流排(LDB,/LDB)供應至感應放 大器(SA-A至SA-D)之前和之後,區域性資料匯流排(LDB, /LDB)LDB預充電信號預充電》亦即,在資料被寫入第一感 77 本紙張尺度適用中國國家標準(CMS > A4規格(210X29"?公釐〉 ----^--^---f I裝------訂丨·----「線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央橾準局員工消费合作社印製 A7 _B7___ 五、發明説明(7$ ) 應放大器(S/Α-Α)之前以及在資料已經被寫入最後一組感應 放大器(S/A-D)之後區域性資料匯流排(LDB,/LDB)被預充 電。 第十四實施例採用先前第33圓中展示的寫入放大器 (WA: 10),並且減低區域性資料匯流排(LDB)之高位準"H"。 亦即,從LDB波形可知,區域性資料匯流排(LDB)的高位準 "H"越低,它越快地被驅動至低位準"L",並且低位準"L"週 期越長。在此情況中,對於相同操作速度可得到較大操作邊 限。換言之,匯流排必須被保持在低位準"L"的時間長度可 被減少至,例如,大約地如第6S圖中LDB波形展示的相同長 度;因此,操作頻率可被進一步地增加而供較髙速度的操 作。 第72圖是用以說明作爲應用本發明之信號傳輸系統之 第十五實施例的半導體記億體元件之機構範例圖。 第72圖展示之第十五實施例的半導體記憶體元件,如第 40圖中展示的第八實施例,包含八組列區塊(RB : RB0-RB7),並且被組態以進行一種無間隙寫入操作。其基本的 機構相同於第40圖中展示的第八實施例,並且此處將不給予 其詳細內部機構,信號產生電路,等等之說明。在第十五實 施例和第八實施例之間的差異是寫入放大器(WA) 1 0被提供 以取代第八實施例中被使用的PRD匯流排放大器(8) »其寫 入操作序列也相同於第八實施例。 亦即,如第八實施例,第十五實施例也使用四組列區塊 (RB)狀態(CURRENT狀態,PREVIOUS狀態’ NEXT狀態,和 78 本紙張尺度適用中國國家標準(CNS ) A4说格(210X297公釐) ---.--1---f" .f 裝------訂-----線 (請先閱讀背面之注$項再填寫本頁) 經濟部中央揉準局員工消費合作社印製 A7 _B7_ 五、發明説明(7G) STANDBY狀態)》但是,應注意到如果狀態數目是大於四組 或者小於四組基本上可能有相同操作。同時也有無間隙讀取 操作(第八實施例)。 除了注意到無間隙寫入操作中重要狀態是CURRENT狀 態和PREVIOUS狀態之外,各狀態之說明相同於第八實施例 中所給予的並且,因此將不在此處重複。 在第十五實施例中,當從一組區域性資料匯流排(LDB) 切換至下一組時,下一組LDB不需要被預先預充電:反而, 當相同LDB上面的寫入操作被完成並且形成至下一組LDB 的切換時,或者即時地在該時序之前或者之後,亦即,在 CURRENT狀態之結束時,不被選擇的LDB(區域性資料_流 排)被快速地預充電•這用以防止當行選擇信號被分享於多 數個列區塊時至不被選擇列區塊的錯誤寫入。 進一步地,利用設定這LDB預充電位準至一組較高的位 準,可能防止當某些其他的行閘被打開以便當不被選擇的列 區塊是在PREVIOUS狀態並且其字組線仍然打開時在其他 的列區塊中選擇一組感應放大器時的一種錯誤寫入。亦即, 一組較高的LDB預充電位準用以防止位元線(BL)上面的資 料被拉向低位準"L",因爲,基本上,寫入操作是利用從高 位準”H"狀態轉移至低位準”L"狀態經由一組行選擇閘而進 行。因此,對於_入操作,最好是設定預充電位準等於內部 供應電壓(Vii)。 只要被保持在PREVIOUS狀態,存取PREVIOUS狀態中 的列區塊是被禁止的。在PREVIOUS狀態的列區塊中,在啓 79 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ----^------^ -裝------訂-----「線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央棣準局貝工消費合作社印製 A7 B7 五、發明説明(77 ) 動寫入操作之前被降低的BLT(位元線傅送閘控制信號)被 提昇,資料被重新儲存至記億胞’字組線(WL)被降低’感 應放大器不被引動’並且位元線被預充電。 第十五實施例之半導體記憶體元件的操作狀態相同於 第46和47圖中展示的第八實施例之半導體記億體元件’並且 其說明將不在此處重複。 第73和74圖展示第72圖中所示的第十五實施例之半導 體記憶體元件中一組寫入操作之範例圖。第73和74圖中展示 的寫入操作對應至第71圖中所展示:第73圖展示列區塊RB5 中資料之四位元寫入,並且第74圖展示列區塊RB1中資料之 四位元寫入》 首先,如第73圖中所展示,在列區塊RB5中,利用連接 到區域性資料匯流排(LDB,/LDB)之四組感應放大器,資料 被連續地(以一種未中斷並且無間隙方式)寫入四組記憶 胞,記憶胞-A至記億胞-D,如第71圖(第68圖)之情況;進一 步地,如第74圖中所展示,在列區塊RB1中·利用連接到區 域性資料匯流排(LDB,/LDB)之四組感應放大器,資料被無 間隙地寫入四組記憶胞,記億胞-A·至記億胞-D1,如第71圖 (第68圖)之情況。利用重複這些操作,連續的資料寫入被順 序地進行。此處,連續地被寫入之資料的位元數目並不受限 於四組,如先前所述。 第75圖是展示作爲應用本發明之信號傳輸系統之第十 六實施例的半導體記憶體元件之機構範例之一種方塊圖。這 實施例是第40圖中展示的第八實施例和第72圖中展示的第 __ 80 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ----;-----^ 1裝------訂-----' 線 、, · (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局貝工消費合作社印装 A7 __B7 __ 五、發明説明(% ) 十五實施例之組合。亦即,第十六實施例的半導體記億體元 件包含PRD匯流排放大器6和寫入放大器10以進行無間隙讀 取和寫入操作。如第八和第十五實施例,第十六實施例使用 四組列區塊(RB)狀態(CURRENT狀態,PREVIOUS狀態,NEXT 狀態,和STANDBY狀態)。 如第75圖中所展示,第十六實施例的半導體記憶體元件 包含八組列區塊(RB : RB0-RB7)並且,使用PRD方法並且變 化PRD比較器內之電容,如第八(第九)資施例,即使當從一 組列區塊切換至另一組時進行無間隙資料讀取。對於寫入操 作,第十五實施例之方法被採用以進行無間隙資料寫入。第 十六實施例的半導體記憶體元件之操作狀態相同於第八實 施例的半導體記億體元件,並且因此,其說明將不在此處重 複。在第十六實施例中,當連續的讀取進行於相同區域性資 料匯流排時不進行區域性資料匯流排之預充電。 第76圖是展示作爲應用本發明之信號傅输系統之第十 七實施例的半導體記億體元件中一組行選擇信號產生電路 範例之電路圖。 如第76圖中所展示,在第十七實施例中,爲了變化行選 擇信號(CL)之脈波長度,利用讀取信號(RE)和寫入信號(WE) 控制延遲時間,因而控制行選擇信號CL之脈波持續。更明 確地說,資料讀取時,行選擇信號CL之脈波持續比資料寫 入時較短,因爲使用PRD方法之讀取操作基本上更快於寫入 操作並且,因此,能以較短脈波進行。使行選擇信號CL的 脈波持續(長度)對於資料讀取較短可用以使操作時序容易 81 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ----^--^---Γ I裝------訂-----f 線 - (請先閲讀背面之注$項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 ___B7_ 五、發明説明(7今) 並且同時也防止讀取操作導致的錯誤寫入•這同時表示行選 擇信號CL的脈波持續對於資料寫入較長,因爲資料寫入操 作基本上較慢於PRD方法的資料讀取操作。 第77圖是展示作爲應用本發明之信號傳输系統之第十 八實施例的半導體記憶體元件中區域性資料匯流排預充電 位準》 第77圖中展示的第十八實施例中,在讀取操作中NEXT 狀態之結束時預充電位準(讀取預充電位準)不同於寫入操 作中在資料讀取結束時區域性資料匯流排之預充電位準(寫 入預充電位準):該等預充電位準因此被設定爲分別的操作 之最佳値。 亦即,如第77圖中所展示,區域性資料匯流排(LDB)之 寫入預充電位準被設定爲較高値(較髙於Vii/2),並且讀取預 充電位準被設定爲中間電壓(例如,Vii/2)»設定寫入預充電 位準至一組較高値可使得當存取被形成至另一組列區塊 (RB5)(它是在CURRENT狀態)而列區塊(RB1)是在 PREVIOUS狀態時已經被寫入PREVIOUS狀態中的列區塊 (RB1)的資料不易被破壞》當然,LDB預充電位準對於讀取 和寫入操作可被設定爲相同値。 已經說明之各種實施例主要係應用至半導體記憶體元 件(DRAM),但是應可了解本發明之信號傳輸系統並不受限 於應用至DRAM,該信號傳輸系統也不受限於DRAM中的資 料匯流排》 如上述詳細說明,依據本發明,不僅可能形成連續的(無 82 本紙張尺度適用中國—國家^TCNS ) A4規格(210X297公釐) ----^---:---I裝------訂-----「線 (請先閲讀背面之注意事項再填寫本頁) A7 B7 五、發明説明() 間隙)行讀取,讀取和寫入操作同時也可更快,因此改進半 導體記憶體元件之整體速度。 本發明可有許多不同的實施例而不脫離本發明之精神 和範醻,並且應該可了解本發明並不受限於本說明之該等特 定實施例,而是由附加的申請專利範圍加以界定。 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公釐) 五、發明説明Ui )
7 7 A B 元件標號對照表 1 記憶胞陣列 2 字組解碼器 2, 字組解碼器陣列 3 感應放大器 4 區域性資料匯流排 5 廣域性資料匯流排 7 區域性資料匯流排 預充電電路 8 廣域性資料匯流排預 充電電路 9 區域性匯流排開關 10 寫入放大器 11 感應放大器驅動器 12 行解碼器 13 PRD脈波產生電路 14 區域性資料匯流排開 關脈μ生電路 15,15' 列區雛態鎖定電路 31 鎖定型感應放大器 32 行傳送閘 33 位元線短路/預充電 電路 34 位元線傳送閘 51 RBPRE產生電路 52 WL時序信號產生電 路 53 RBMW產生電路 54 RBSW產生電路 55 RB-特定SW預先解碼 位址鎖定電路 56 RBLDBPRE產生電路 57 LDB@預充電電路 60 讀取放大器 61,62 ,6Γ,62' PRD-型比較器 63 多工器 64,64’ 差分放大器 65 放大器預充電電路 66 PRD功能區塊 106 資料匯流排放大器 206 PRD-型互補放大器 260 PRD放大器 261,262 PRD放大器 263 多工器 264 差分放大器 265 放大器預充電電路 266 PRD功能區塊 ----^---^---^ 1^. i (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印裝
本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)

Claims (1)

  1. 修煩 正請争委 有員|1 年 准孑 予9 I所 至提 。之 經濟部智慧財產局員工消費合作社印製 第87106020號申請案申請專利範圍修正本 89.01.07 1,: 一種信號傳輸系統,用以利、用消除先_..前......資料引介 的符號間干擾成份供握由·號傳輸線輪資 料而不需要對於每一兔JtJf該信號傳輸線預充 電,其中: 該信號傳輸線包含以一種分夫結構或考一種 .階層式結構被構成之多數條可切換的信號傳輪 線,至少一組將被讀取資料名目標單元被連接到 各-該等多數條信號傳輸線以及包含用以消除$ 符號間干擾成份之電路的一組讀取電路被連接到 該信號傳輸線;並且— 該符號間干擾..成份消除電路減〜低…當..該.信號傳 .· ..... 輸線在該等多數條信號傳輸線之間被切換時引介 的雜訊,並且因而提供當.該信號傳輸線被切換時 之一種平順的符號間干擾成份消除操作。 如申請專利範圍第1項之信號傳輪鲈統—,其中該信 號傳輸.線_之举應時間被設'定為大約等於或者較長 於被傳輸符號之長度。 如申請專利益®第1項之信號傳輪泰統,其中,當 從相—1信號傳輸線傳送連.缘的資料時,對於每一 位元之該信號傳、輸鲁的稱―充電未進行,並且在該 傳輸秦的切換之先前一週期時以及當在未進行連 續的資料傳輸之一週期時’某些該等多數條信號 傳輸線被預充電至一預定電壓位準。 2. 3. -85- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁} 線!------------^
    修煩 正請争委 有員|1 年 准孑 予9 I所 至提 。之 經濟部智慧財產局員工消費合作社印製 第87106020號申請案申請專利範圍修正本 89.01.07 1,: 一種信號傳輸系統,用以利、用消除先_..前......資料引介 的符號間干擾成份供握由·號傳輸線輪資 料而不需要對於每一兔JtJf該信號傳輸線預充 電,其中: 該信號傳輸線包含以一種分夫結構或考一種 .階層式結構被構成之多數條可切換的信號傳輪 線,至少一組將被讀取資料名目標單元被連接到 各-該等多數條信號傳輸線以及包含用以消除$ 符號間干擾成份之電路的一組讀取電路被連接到 該信號傳輸線;並且— 該符號間干擾..成份消除電路減〜低…當..該.信號傳 .· ..... 輸線在該等多數條信號傳輸線之間被切換時引介 的雜訊,並且因而提供當.該信號傳輸線被切換時 之一種平順的符號間干擾成份消除操作。 如申請專利範圍第1項之信號傳輪鲈統—,其中該信 號傳輸.線_之举應時間被設'定為大約等於或者較長 於被傳輸符號之長度。 如申請專利益®第1項之信號傳輪泰統,其中,當 從相—1信號傳輸線傳送連.缘的資料時,對於每一 位元之該信號傳、輸鲁的稱―充電未進行,並且在該 傳輸秦的切換之先前一週期時以及當在未進行連 續的資料傳輸之一週期時’某些該等多數條信號 傳輸線被預充電至一預定電壓位準。 2. 3. -85- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁} 線!------------^ 經濟部智慧財產局員工消費合作社印制衣 __ g8S___ 六、申請專利範圍 " " ~~' 4. 如申請專利範圍第1項之信號傳輸系統,其中,當 '讓信號傳輸線從一第一道m線1切換至-第 二信號傳輸線時,該接著被選擇之第二信號傳輸 線·春該信號傳輸線被切換之前被預充電至—預定 電壓位準》 5. 如申請專利範圍第1項之信號傳輸系統,其中該讀 取電路是採用一種部份響應檢測方法之—組電 辂,並且當該信號肩輸線被切換時,採用該部份 響應檢測歹法之該讀取電路利用變化一組輸入、電 容值而更正符—號;干擾成份消!^。 6. 如申請專利範圍第5項之信號傳輸系統,其中採用 該部份響應檢測方法之該讀取電路包含:用以枚 一組先前的接收信號評估符號間干擾孓一組符號 間干擾評估裝置;以及用以利用從該目―前接收信 號減去該評估符號間于擾而在一組I前—接收信號 上面形成一邏輯決定之一組迭定裝置。 7. 如申請專利範圍第5項之信號傳輸系統,其中採用 該部份響應檢測方法之該讒取電路包含彼此平行 「配置的第一和第二部份響應檢測放大器,並且其 中當該第二部份響應檢測放大器正進行一種資料 ,決定操作時該第一部份響應放大器進行一種符號 間干擾評估操作並且,在锋著時序,當該第二部 ,份響應檢測放大器正進行一種符號間干擾評估操 作時進行一種資料決定操作。 -86- 本紙張尺度適用中國國家標準(CNS)A4規格(2〗〇x297公釐) (請先閱讀背面之注意事項再填寫本I) --Γ--------訂· A8 B8 C8
    六、申請專利範圍 經濟部智慧財產局員工消費合作社印製 .如申請專利範圍第1項之信號傳輸系統,其中該信 號傳輸線被組態成互補匯流排並且該讀取電路被 組態成一組互補型匯流排放大器。 9.如申請專利範圍第1項之信號傳輸系統,其中只有 當資料是經由該信號傳輸線被傳送哼該讀取電路 才操作。 1 〇.如申請專利範圍第1項之信號傳輸系統,其中,當 該信號傳輸線被切換時前傳輸 資料之一組被引,動信號傳輸線上面之__叙展動器 的第一驅動器選擇信號以及用以選擇目前不作用 並且預期將在切換之後被引動之一息信號傳輸線 上面的一組驅動器之第二堪毒|遷擇信號作為一 組共同驅動器選擇信號’並且該不作用信號傳輸 線是在包含一種狀態的最後週期之週期時被預先 電’在該狀態中,該不作用信號傳输線上面之一 組任意的驅動器,當選擇該被引動信號傳輪線上 面之一組驅動器時同—時地被選擇,之資料棘傳輪 於該不作用傺號傳輸線上面。 11. 如申請專利範圍第丨〇項之信號傳輸系統,其中該 、共同驅動器選擇信號同時也共—同供應至除了預期 將接著被引動的該信號傳輸線之外的鼓等多教條 信號傳輸線。 12. 如申請專利範圍第1項之信..號.傳輸系...統,其中用以 進行該信號傳輸線之切換的一組時序信號在外部 (請先閱讀背面之注意事項再填寫本頁) -Γ 訂· 線Λ •87-
    六、申請專利範圍 被產生並且分配至各信號傳輪線之一組切換電 路,或者以一組目t被引動—信1傳|線的放大之 最後一週期之前的時序被供應。 13. 如申請專利範圍第】項之信號傳輸系統,·其中在切 換該信號傳輸線之前一組不作用信號傳輸線在一 方向被預充電而減少會影響接著在該讀取電路中 進行之符號間干擾成份消除操作的雜訊,或者被 預充電至該信號傳輸線之讀取或者寫入最大振幅 之一半電壓的一組預定電壓王_負範圍内之電壓位 準,該預定電壓小於電晶體臨限電壓。 14. 一種信號傳輸系統,用以利用消除先前資料引介 的符號間干擾成份供經由一組信號傳輸線傳輸資 料而不需要對於每一位元.將該信號傳輸線預充 電,其中: > 該信號傳輸..線―包.含多-數-條可-切〜换-傳.輸_.滅...,.並 且.當--該信-號-傳…輸米··從ύ-組第一傳輪線破切、換.至___ 組第二傳輸線時,接著將被選擇之該第二傳輸線 在鬼.換.該信...號..傳輸線之前.被預充.電至.一組預定.位 準,^便繼續資料傳輸。- 15. 知申請專利範圍第14項之信號傳輸系統,其中該 信號傳輸系統包含一組狀態,鎮定電路,用以至少 保持包含指示一組-匯流排目前在作用狀態之 C U R« E NT狀態以及指示—組匯流排將被選擇並且接 著被引動之NEXI狀態之兩組狀態’或考包含該 -88- 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) (請先閱讀背面之注意事項再填寫本頁) Ϊ ^-------訂 ί -線-Λ 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 ' CURRENT狀態、該NEXT狀態、指示一組匯流排在 待機狀態之STANDBY狀態、以及指示一組匯流排 剛好不被引動之PREVIOUS狀態之四組狀態。 16. —種半導體記憶體元件,丼係採用如申請專利範 圍第 1、2、3、4、5、6、7 10、11 經濟部智慧財產局員工消費合作社印製 12、13、14或15項之該信號傳輪系統,其中 該目標單元是用以從—組記憶胞讀取資料的 一組感應放大器,並且該讀取電路是具有___種符 號間干擾成份消除功能的·^叙資料匯流排教大 器。 ι;7 ·如申請專利範圍第16項之半導體纪懷m,農 '中η_^—mm.胞.讀取資n琴感應放大器本身 周一—疫..也~生‘為-兹—資._身,屋_流..排—之.一..组_驅.動電路0 18.如申請專利範圍第16項之半導體記憶艘·元件,其 中該半導趙記憶體元件是一組動應隨機存取記憶 體。 1 9.如申讀專利範圍第4 6項之半導體記憶禮元件,其 中資料首先從該感應放$器經·由一組.選擇行閘而 傳送至一組區域性凑料匯流排,並且接著經由選 擇該區域性資料匯流排之二mi資料屋流辨 :開關而傳送至一組.廣.域性資料匯流排,基具笔實 料被具有符號間干擾成份消除功能之一組基補型 ,資料匯流排放大器加,以故大,―因两未申谢地繼績 (請先閱讀背面之注意事項再填寫本頁) I---訂---------線人 -89- A8 B8 C8
    六、申請專利範圍 經濟部智慧財產局員工消費合作社印制衣 資料傳輸而〃不需在資料傳送時進行資料匯流排預 充電。 20. —種半導體記憶體元件,包含多數傭展壤,其中 該半導艘記憶體元·件…包—含一ir—lL狀-態鎮·定電路,用 以至少保持包含指兔一组匯氣株目前在作用狀態 之CURRENT.狀態以及名^--—組孤流排將-被_還擇—旅且 接著被引動之NEXt狀態_之兩無_1態―,―或 ζϋΡΕΝΤ狀態、該NEXT狀態、指示一組蘧流排在待 — ................... — 爽狀廣之STA|iDBY狀態、以及指示一故凰流挑剛好 不被引動之P R E V10 U S狀態!四組狀態。 21. 如申請專利範圍第2〇項之半導體記憶體元件,其 中各該區塊循環經過四組狀態,狀態改變從 STANDBY狀態至NEXT狀態至CUMENT狀態至 PREVIOUS狀態並且接著回矣STANDBY狀態, 22. 如申請專利範圍第20項之半導體記憶體元件,其 .中:當該區塊是在STANDBY狀態時,用以提昇該區 塊内一組字组線之一組信號輸入被引動;當該區 塊是在NEXT狀態時,該區塊是在備妥1從」rjjL單 元目標或者一組感應放大器讀取/資料至复m 排或者備妥以,將資料寫入至該單元目標或考該感 應放大器的狀態,而至少在該NEXT狀態嗵J8.結束 务組線上升並且一組感應放_大器被引動;當 該區塊是在CURRENT狀態時,資料被讀出或者被被 寫入該區魏中;並且當該區塊是在PREVIOUS狀態 -90- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) <請先閱讀背面之注意ί項再填寫本頁) Λ It---------1---------_---η----------- 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 _ D8 六、申請專利範圍 時’資料被重寫入,並且接著該字組線被降低且 一組位元線被預充電。 23. 如申請專利範圍第20項之半導體記憶體元件,其 中’當進行一種資料寫入操作時,連接一組感應 放大器至一組位元線的一組開關在靠近當該區塊 是在NEXT狀態時的週期結束時被切斷並且,當在 CURRENT狀態保持該切斷狀態時,連接到一組資料 匯流排之一組資料寫入感應放大器將資料寫入連 接到資料將被寫入之一組記憶胞的感應放大器; 當形成從CURRENT狀態至PREVIOUS狀態的一種轉移 -.... ...., ·-〆 時,將該感應放大器連接至該位元線之該開關被 導通並且’在PREVIOUS狀態週期之一部份時,被 保持在該感應放大器中的資料經由該位元線被寫 入該記憶胞,隨後—rr—组—字組—線被降低,-該展遍-放 大器不被弓動,—並且讓位灰線被預充電,該區.塊 接.著進入STANDBY狀態》 24. 如申請專利範圍第23項之半導體記憶,艘元件,其 中當該.區塊是在該PREVIOUS狀態時之週期中是不 允許對於該區塊之記憶胞陣列的外部存取。 2f5.如申請專利範圍第20項之半導體記憶體元件,其 中該狀態鎖定電路提供於各區塊。 26.如申請專利範圍第20項之半導體記憶體元件,進、 一步地包含一組操作信號產主電路一,用以從各該 區塊之該狀態鎖定.電路輪出的狀態信號產生供使 -91- 本^張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ' (請先閱讀背面之注意事項再填寫本頁) -I ^ — — — — — 訂11 -線-人Ϊ 六、申請專利範圍 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 用於各該區塊内之一些操作信號。 _____ —1— ------------------- * · %.·. -r - · ,-- 一--一 27‘如申請專利範圍第26項丄半導趙記速體&發,其 中該操作信號產生電路與患、取各該區塊之該狀態 ~____ ..鎖定電路—输出的狀塵信號之指示NgjT狀嚀的一組 狀態信敢產生一组位__址_鎧..定復_歡。 一種半導體記憶趙元件’包含多數個區塊,其中 各該列區塊具有利用一組選擇開關選擇地控 制以連接旱在階層—式上方位準之一組養g锋資料 匯流排的一組區域性資料匯流排,並且 提供一週期,在該週斯時該等多數個列區塊 之、革少兩組在相同時間作用並且,當—該區域性實 料匯流排被切換於在該週斯時在袓同時間被引動_ 之該等列區塊之間時,從該區域性資料匯流排傳 f-送-於故廣―域性資料匯流排上面的資料被連績地讀 取。 如申請專利範圍第2 8項之半導體記憶J1元件,1 土談丰導趙記憶體元件被ϋ以至於L<备記憶胞或者用以讀取鼓t己憶胞史資料的_ :-組感-應放大器利用一組列選擇線和一組行選擇 信—號傳送資料至該區域性、資料匯流排_ ; 一組區域性資料匯流排依據一組列區線選擇 信號被選擇; 1少一組區域性資料匯流排被連接趾該廣域 性資料匯流排;以及 28. 29 -92- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 297公釐) A8 B8 C8 -~~~~---- D8__— 六、申請專利範圍 ~ 使用連接到該廣域性.資斜ϋ排的一組互補 =部t!應檢MiA!放大器,該廣域性資料匯 流排上面之符號間干擾成#被消陰,因而提供— 種高速資料讀取》 如申請專利範圍第28項之半導體記憶難元件,它 包含一組電路,在形成從一無第一區域性資料= 流排切換至一組第二區域性資料|流排之後其 .保持具有該第一屬域性.資料匯流排之列―區塊中列 選擇線之被選擇狀態經過一預定的時間量, 2| Α 玛此 弓丨動區域性資料匯流排在多數個被引·•動列區塊之 間切換。 31. 如申請專利範圍第3〇項之半導體記憶艘元件進 一步地包含一組解碼器和列選擇線停持電路,其 依據被給予至各區塊的一組列位址銷定信號鎖定 一組列位址進入該解碼器,選擇該區塊内之一組 _指定列選擇線,並且保持該列選擇線於甚舞舉擇 態經過一預定的時間量或者1至用以啟始該解 :碼器之一組信號被输入為止。 32. 如申請專利範圍第31項之半導體記憶體元件其 中該解碼器和列選擇線保持電路與提供於其他區 塊的解碼器和列選擇線保持電路共用位址線,鎖 定該位址信號並且選擇到位址鎖定信ft被給予至 各該等區塊是有效的區塊中指定列選探線,並且 防止該列位址鎖定信號並非有效的其他區塊中列 -93- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) f請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 - — — — — I—-*-r°JI - - — 111 — — I — — — — — — — — —^ — 1,I — — — — — —— — — 六、申請專利範圍 選擇線之轉務。 33·如申請專利範圍第31項之半導體記憶體元件,其 中該解碼器和列選揲線保農i蹲ϋϋ控制該 邏輯電路的引ϋ一m邏輯電路和·一組開關 裝置’並且當該列位址在該邏輯電路之輸入端被 .................... 1*^ 輸入’以及該開關裝置是導通時,一纟瓦資科解碼 器輪出部份的轉移被引動,旅儿當該開紐麗置被 切'衡時’該解碼器輸也-部份的轉移被禁iL双保持 該列選擇線的狀態。 34..如申請專利轉圍第33項之半專體記檍體元件,其 中該解碼器和列選擇線保祷t電路保持該列選擇線 的狀態經過一有限時間曼。 35. 如申請專利範圍第3丨項之半導體起憶艘^_件,其 中該解碼器和列選擇線保組電路, ^供於.各-區-塊用-养龙各保-鲁备—被.輪入一至. .該解瑪器的—位址,並爯善於各區塊保持.該位 址…而-保-择該列選擇線的狀。 36. 如申請專利範圍第30項名手導體皇馋體元件,其 經濟部智慧財產局員工消費合作社印製 中該列選擇線是在一組記憶胞陣列中的一組字年 線。 3 7—種信號傳輸系統,供用於將資料從—組寫入放 大器經由一組資料匯流排寫入至一祖感應放大器 -的半導體記憶艘元件,其中 ,當寫入時,至少在當用以連接該資料匯疯排 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公楚) 六 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 申請專利範圍 至該感應放大器的一組選擇信號被一保應時之週期 的—部份時,連接到該感應放大器以兔放大之一 _位元線從該感應放大器_被分象—,_…®而允許資 料'單淥排上面的資I ΐλ高速_度—被隹ϋ灰該感應 放大器。 抑·如申請專利I雷項之信號傳輸 資料匯流排和該感應放―大器=藤油—.^組被該選擇信 號控制的行閘而連接。 39. 如申請專利範圍第37項之信號傳輸系…統,其中在 ‘ 該寫入時’在傳送資料至該感應放大mg入 該處之後,從該感_應羞大器分雜!隻皇元線重新 遠接到城感應放太_器_丄.故直入益太器中的 資料被傳送β便一寫__入從—达益,凰^位元嗥 中被一組記憶歡遷棵差!里A —组記攙_應丄蓋具_ 隨農談.記選_幕線冬選擇上—春糞一料H 記憶胞中。 40. 如申請專利範圍第20、21、22、23、H、25、 26、27、28、29、30、31、3i、. 31、34、35 或 36 項之半導體記憶體元件,_矣具有如申請專利範―固 第 1 、 2 、 3 、 4 、 5 、 6 、 7 、 8 、 9) 10 、 11 、 12 、 1 3、14或1 5項之信號傳輸系统作__备1—料_41農复輸 線。 41. 一種半導體記憶饈元件,其中脊普是支一組資 料匯流排從一組寫入放大I破放 -95- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 一61 · n I —Bi ϋ I ^ n ϋ n a— «Βν n n If ϋ —a I 1 I I OOOQ88 AKCD 六、申請專利範圍 大器,其中 當寫入時,至少在當用以連接該資料匯流排 至該感應放大器的一組選擇信號被併應時之週期 的一部份時,連接到該感應放大m 大之一 組位元線從該感應放大器被分離,因蓋允許該資 料匯流排上面的資訊以高速度被傳送進八該感應 放大器。 今2·知申請專利範圍第41項之半導體記.1st遭元件,其 中該位元線分離之進行方式在以相同辱 塊内依序地被選捧皇農表應放太器連績地進 行寫入週—期時之^週觀中」該等多數個感應放大 1維持從它們的相關位元線分離…,並且t底相同 區塊内的連續寫入被完成時,.該等分離位元線被 重新連接到它們的相關感應放大器。 ,41·如申請專利範圍第41項之半導想記11元件,其 中’在該寫入時,在傳送資满至該感應放大器見 .便寫入該處之後,從铉感應放大器分離之該位元 ··-·.-----------....— 線被重新連接到該感應放.大—器之被名„入_讓_感JI放 - 大器中的資料被傳送以便寫入連接到該—位線的 記檍〜胞中被一組記憶胞選擇線斯選擇之一組記憶 胞,並且隨後該記憶取選擇線不選擇,因而儲存 資料.於該記憶胞中。 44.如申請專利範圍第41項之半導體記憶體元件,其 中,該感應放大器被組態為一種CMOS互補型式,並 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂---------線A 經濟部智慧財產局員工消費合作社印製 A8B8C8D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 县兩組N-通道i〇S電晶體被使用作為連接到互補匯 流排之一組行選擇閘,並且其中該感應放大器之 P-通道MOS電晶體對於該很選擇閘之N-通道MOS電 晶體的比率小以至於該互補匯流排之低電壓側上 面的^資料被寫入。 45·如申請專利範圍第41項之半導體記憶艘元件,其 ..........· 中該資料匯流排和該感應放大器經由被該選擇信 號所控制的一組行閛而連接。 46. 如申請專利範圍第41項之半導體記像教无旅,其 中’當從一組區塊切換至組時」.在^成寫 入之區塊中的區成nm捶被预充電从防止 在該完成寫入區塊中有錯誤的寫入。 47. 如申請專利範圍第41項之半導體記憶體元件,其 . .... 中’至少在寫入至該感應放大器時,在—該資料 流排之高電壓側上面資料的最大值被設定為較低 於在被引.動狀態中之該感應放大器的該P-通道M0S 電晶艘之源極電壓或者在讀取狀德中該資料匯流 务之最大電壓,並且m該最大電壓之一半。 ..^ 48. 如申請專利範圍第41項之半導體記憶體元件,其 中該寫入放大器中最後級驅動器所輸出在該資料 匯流排之高電壓側上面資料的最大值無關該寫入 放大器的輸出位準而被籍限在靠近窺盛應ϋ器 ...... 之一組預定電壓。 49. 如申請專利範圍第41項之半導艘記憶艘—元体』..其 -97- (請先閲讀背面之注意事項再填寫本頁) f ---—訂i -線 k----------— II---------- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A8 B8 C8 D8 六、申請專利範圍 中在引動一組.被選擇列區塊文後,該資料匯流排 .在將資料寫入至第..、一.感應放大器..之...前,..並且在將資 料寫入至最後感應放大器之後被預充電·。 50. >申請專利範圍第41項之半導體記槐想元件,其 中在供應該選擇信號之前資料匯流排之預充電至 少在當進行該連續寫入週期時之週期中成為非必_ 51. 如申請專利範圍第41項之半導體記憶體元件,其 .............. 中該半導體記憶體元件包含一挺-鎮-定型感應放_冬 器,並且在該感應放.大器_和該位元線之間的連接 是以一組控制信_號..施至,組位元^線.傳送且缺 连-地操典分專並且鍰慢地操作以連接命破^位 元線傳送閘所控制。 52. 如申請專利範圍第51項之半導體記憶,體元件,其 中施加至該位元線傳送閘的控制信號被形成只至 於該位元線緩慢地.或者以階段般方文=上先双防1 被鎖定在該感應放大器中資料的反相。 W·如申請專利範圍第52項之半導體記憶-播元件,基 中施加至該无線傳送閘‘控制信號是科用經由. J4一遲装置延遲而產生以至..於該^..制-信-號緩慢地上 升,或者-利用具有其遂_極耦合至不同的電壓或煮 其閘極被供應不同的在刺電屎之多數假切換電晶 體之--組電u產生以至於银控制信號以階段般 嗲式上升。 -98- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) <請先閱讀背面之注意事項再填寫本頁) I I I I 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 經 濟 部 智 慧 財 產 局 消 費 合 作 社 印 製 六、申請專利範圍 54. 如申請專利範圍第41項之半導體記憶體元件,其 中 '用以選擇在該目標-單式和缚—置羞1流排之間 的連接私供資料讀取之一纟且讀取赛擇信號的脈波 寬度被形成較普於用以選择在該目構軍元和該資 料匯流排之間連I以供I料复入之一組寫入選輝 信號的脈波寬度。 55. 如申請專利範圍第41瑣之半導體記憶蹀元件,其 中 在該連績週期時,不論是讀取友1寫ϋ 期’至、少對於被iL動匯淹排之資料匯流排預支電 成為並非必須。 56. 如申請專利範圍第41項之半導體記憶體元件,其 中 除了該等連續的讀取和寫入週期之外的任何 資料匯流排狀態中’讀取預充電位旱被設定為不 同於寫入預充電位準之位幕。 一種接收器電路’供使用於音翁备輪▲爲中,复 信4傳^^魏遵由互補匯流教傳輸資料並且利用 -消除先前資料引介會符號間—干擾成份而檢測該資 料,並且其中從一組第一傳輸線至連接到相同接 收器之一組第二傳輸線電路的切換在信據傳輸時 發生,其包含: 一組差分放大器; 57.
    (請先閱讀背面之注意事項再填寫本頁) -n n n n ^e,r · n >^i n I ^ .- _1 I a.— n al n _ϋ _1 a— n _1 1 1 n 1> · 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 _ D8 六、申請專利範圍 一組提供於碎差分放大器之一组輪入蟓的放 大器預充電電路;以及 一種功能’提供於該差分放大器之—組輸入 端,用以在從該第一傳輸線至該第二傳輪線的切 換之前和之後每次η位元週期地l改變農美收器電路 中電容值’因而減少由於從該第一傳輸線切換至 該第二傳輸線所導致的傳輪線電壓位準改髮引起 的雜訊。 58.如申請專利範圍第57項名接收器電路,其包含: 具有第一:第二閘接.收_.互展,輪入—端^的__^教.差 分放大器; 一組放大器預充電電路丄提m差^^Λ 器之各談第一和第二輸入端,用以將該差分放太 器預充電;以及 包含提供在該差分放大_器之該—第和第.二輸 入端…之第—、第二、和第―三_電容ρ的三類電容 器’其中—該.差分—放_太.器.—之^該j-—和.第.....二.輪_^端經 由該第一和第二電•容器耦合至該等互褚匯流排, 而該第一-電容器耦合至該等互補匯流排之一組並 且該第二電容器利用開關裝置選择_地耦ϋ該等 互補匯流排之一組或者其他組’並且該第.三電容 器利用開關裝置被連接用以在從該^一一一傳輸魏至 該第二傳輸線的切換之前和之後每次η位元週.期地 改變在該差分故大器之該第二和第士輸入端的電 -100- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) -1 · 乂 ·'--------訂· 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 容值》 59. 如申請專利範圍第58項之接收器電路,其中在操 作以評估該符罈間干擾成佾時,該第二電容器被 耦合至連接到相舟差分輸入之兹第一電容器所耦 合匯流排之相對I流排,並且杳資料決定操作 時’該第二電容器被耦合至速接^到表同差分輸入 之該第一電容器被耦合的相降匯流排。 60. 如申請專利範面第58項之接收器電路,其中,當 誃第一電容器的電容值ϋΐς—lQ,該第二電容器 的電容值利用€20,並且該第三電容器的—電容值牡 用G.3 0指示時,該第一和第二電容器之電容值被選 ^ ^ /¾ Μ, C1 0/(CJ^ ) = (l+exp(-T/r )),2 以及方程式 C30={ a (CIO-C20)气(C10 + C2Q)}/U2-a )C10+ a C20},其中(居 該M流排的時間常數,T是一位元週期或者一位元 資料呈現^在該匯流排上面的時間,以及α是由於 氧輸缘切換之電容改變的比率。 61. 如申請專利範圍第60項之接收器電身,其中,當 '發生從一組第一區域性資流排至一組第二區 威性—資料匯流排_的傳輪線切換以連接至一組廣域 性資料匯流排時’由於該傳輸線切換之電容爲變 比率α滿足方程式a =CLDB2(C,GPB + CLDB),其中 是該廣減性資料屋i並ϋ容並且CUB是該 邊域性資料匯流排的電容。 -101- (請先閱讀背面之注意事項再填寫本頁) -Γ ‘ 訂·---- 線 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 申請專利範圍 慧 財 產 局 消 費 合 62. 如申請專利範圍第57項之接收器電路,其中—種 I號1于擾成—I評金操作土在從該第一傳輸線切 .換至益革_二像輪|之前几位元返斯—時一進行,以及_ 種資蘇森座_^在复該第一傳输線尊.換至該第 二#輪期時進行。 63. 如申請寻利範圍第57項之接收器電路,其中在該 第一傳輪線和該第二傳輸線之間的該等電壓位準 是不同。 64. —種接收器電路,包含兩組如申請專利範圍第 57、58、59、60、61、62或63項之接收器電路作 為第一和第二接收器電路區塊,其中 利甩操作該接收器而讀取資料的方式使得在 當該第一揍收器電路區塊正進行一種符號間干擾 成伤s平估操作時之一位元時間,該第二接收器電 ‘區塊進行—種嘖料決定操作並且,在接著位元 時間中,該第一接收器電路區塊進行一種資料決 定-操作而謂第二接收器電路區塊進存_後符號間 十擾成份評估操作。 65. 如申請專利範圍第64項之接收赛零路,其中該接 收Is中電容值的改變功能只提供於該第一接收器 電路區塊中,在該傳輸線切換發生的一組傳輸線 上面,該第一接收器電路區線友該傳輪線切換之 前〇位元週期時進行該符皇間土擾成餘評估操作並 且在該傳輸線切換之後n、位元週象㈣行 ----------( * . (請先閱讀背面之注意事項再填寫本頁) L_____-102- 本紙張尺度適用中國國家標準(CNWA4規格(210 x 297公爱7 I ^ > — — — — — — — — 1^ · I I I I--— II---^ — — — — — — — — t I A8 B8 C8 D8 六、申請專利範圍 定操作。 66.如申請專利範圍第64項之接收器電鬼,其中該第 二接收mu查一奇m暖股邊進行該符 號間干援成份許展,並且該第三電容器以及用以 控制諒第'三電容器的連接之該開關奘置從該第_ 接收器電路區塊被略去》 67如申諸直利範圍第57項之搔收器電路,其中該接 收器電路被供應來自該等H個-扳收赛電路所共 有的一組操作脈波產生電路之一組輪出信號。 68,..如申請冬利範圍第57項之接收器.電路,其中該接 收器電路是具直鬼复使#傳輸線切換是從一組第 一區域性置料匯流排皂一組第二辱蜂性資料藤洎 排以便連接至-一—紐^廣—域」.料匯琉排的.一組動態 ..........—---·.—--------- 隨機存取記憶-艘之披羞ϋ。 (請先閲讀背面之注意事項再填寫本頁) Λ 訂---------線Λ 經濟部智慧財產局員工消費合作社印製 -103- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
TW087106020A 1997-11-19 1998-04-20 Singal transmission system using PRD method, receiver circuit for use in the signal transmission, and semiconductor memory device to which the signal transmission system is applied TW396307B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31857297A JP4197755B2 (ja) 1997-11-19 1997-11-19 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置

Publications (1)

Publication Number Publication Date
TW396307B true TW396307B (en) 2000-07-01

Family

ID=18100640

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087106020A TW396307B (en) 1997-11-19 1998-04-20 Singal transmission system using PRD method, receiver circuit for use in the signal transmission, and semiconductor memory device to which the signal transmission system is applied

Country Status (6)

Country Link
US (3) US6185256B1 (zh)
EP (5) EP1450374B1 (zh)
JP (1) JP4197755B2 (zh)
KR (1) KR100305549B1 (zh)
DE (4) DE69841224D1 (zh)
TW (1) TW396307B (zh)

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7266725B2 (en) * 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
JP4052697B2 (ja) * 1996-10-09 2008-02-27 富士通株式会社 信号伝送システム、および、該信号伝送システムのレシーバ回路
DE19651075A1 (de) * 1996-12-09 1998-06-10 Pact Inf Tech Gmbh Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen
DE19654595A1 (de) * 1996-12-20 1998-07-02 Pact Inf Tech Gmbh I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen
DE59710317D1 (de) * 1996-12-27 2003-07-24 Pact Inf Tech Gmbh VERFAHREN ZUM SELBSTÄNDIGEN DYNAMISCHEN UMLADEN VON DATENFLUSSPROZESSOREN (DFPs) SOWIE BAUSTEINEN MIT ZWEI- ODER MEHRDIMENSIONALEN PROGRAMMIERBAREN ZELLSTRUKTUREN (FPGAs, DPGAs, o.dgl.)
DE19654846A1 (de) * 1996-12-27 1998-07-09 Pact Inf Tech Gmbh Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.)
US6542998B1 (en) 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
US8686549B2 (en) 2001-09-03 2014-04-01 Martin Vorbach Reconfigurable elements
DE19861088A1 (de) * 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
US7031214B2 (en) * 1999-01-14 2006-04-18 Silicon Storage Technology, Inc. Digital multilevel memory system having multistage autozero sensing
DE10081643D2 (de) 1999-06-10 2002-05-29 Pact Inf Tech Gmbh Sequenz-Partitionierung auf Zellstrukturen
JP3420133B2 (ja) * 1999-10-13 2003-06-23 Necエレクトロニクス株式会社 半導体記憶装置
KR100334574B1 (ko) * 2000-01-31 2002-05-03 윤종용 풀-페이지 모드를 갖는 버스트-타입의 반도체 메모리 장치
JP2004506261A (ja) * 2000-06-13 2004-02-26 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト パイプラインctプロトコルおよびct通信
US8058899B2 (en) 2000-10-06 2011-11-15 Martin Vorbach Logic cell array and bus system
JP2004517386A (ja) * 2000-10-06 2004-06-10 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト 方法および装置
US20090300262A1 (en) * 2001-03-05 2009-12-03 Martin Vorbach Methods and devices for treating and/or processing data
US20090210653A1 (en) * 2001-03-05 2009-08-20 Pact Xpp Technologies Ag Method and device for treating and processing data
US7444531B2 (en) 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
US9037807B2 (en) * 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US7844796B2 (en) 2001-03-05 2010-11-30 Martin Vorbach Data processing device and method
US20070299993A1 (en) * 2001-03-05 2007-12-27 Pact Xpp Technologies Ag Method and Device for Treating and Processing Data
US7657877B2 (en) * 2001-06-20 2010-02-02 Pact Xpp Technologies Ag Method for processing data
KR100408716B1 (ko) * 2001-06-29 2003-12-11 주식회사 하이닉스반도체 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리소자의 오토프리챠지장치
US7996827B2 (en) * 2001-08-16 2011-08-09 Martin Vorbach Method for the translation of programs for reconfigurable architectures
US7434191B2 (en) * 2001-09-03 2008-10-07 Pact Xpp Technologies Ag Router
US8686475B2 (en) 2001-09-19 2014-04-01 Pact Xpp Technologies Ag Reconfigurable elements
US7577822B2 (en) * 2001-12-14 2009-08-18 Pact Xpp Technologies Ag Parallel task operation in processor and reconfigurable coprocessor configured based on information in link list including termination information for synchronization
WO2003071418A2 (en) * 2002-01-18 2003-08-28 Pact Xpp Technologies Ag Method and device for partitioning large computer programs
WO2003060747A2 (de) * 2002-01-19 2003-07-24 Pact Xpp Technologies Ag Reconfigurierbarer prozessor
EP2043000B1 (de) * 2002-02-18 2011-12-21 Richter, Thomas Bussysteme und Rekonfigurationsverfahren
US8914590B2 (en) * 2002-08-07 2014-12-16 Pact Xpp Technologies Ag Data processing method and device
US20060075211A1 (en) * 2002-03-21 2006-04-06 Martin Vorbach Method and device for data processing
JP2004039130A (ja) * 2002-07-04 2004-02-05 Sony Corp 最尤復号方法及び最尤復号装置
AU2003286131A1 (en) * 2002-08-07 2004-03-19 Pact Xpp Technologies Ag Method and device for processing data
US7657861B2 (en) * 2002-08-07 2010-02-02 Pact Xpp Technologies Ag Method and device for processing data
US20110238948A1 (en) * 2002-08-07 2011-09-29 Martin Vorbach Method and device for coupling a data processing unit and a data processing array
US7394284B2 (en) * 2002-09-06 2008-07-01 Pact Xpp Technologies Ag Reconfigurable sequencer structure
US6759974B1 (en) * 2003-05-20 2004-07-06 Northrop Grumman Corporation Encoder and decoder for data transfer in superconductor circuits
US6774675B1 (en) * 2003-06-24 2004-08-10 Fairchild Semiconductor Corporation Bus hold circuit with power-down and over-voltage tolerance
EP1676208A2 (en) 2003-08-28 2006-07-05 PACT XPP Technologies AG Data processing device and method
KR100564603B1 (ko) * 2004-01-10 2006-03-29 삼성전자주식회사 센스 앰프 회로 및 센스 앰프 회로의 데이터 독출 및 기입방법
KR100605592B1 (ko) * 2004-05-06 2006-07-31 주식회사 하이닉스반도체 멀티-포트 메모리 소자의 리드용 버스 연결회로
US7126394B2 (en) * 2004-05-17 2006-10-24 Micron Technology, Inc. History-based slew rate control to reduce intersymbol interference
JP4416572B2 (ja) * 2004-05-27 2010-02-17 富士通株式会社 信号処理回路
JP4528044B2 (ja) * 2004-07-13 2010-08-18 富士通セミコンダクター株式会社 半導体装置
JP2008530642A (ja) * 2005-02-07 2008-08-07 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト 低レイテンシーの大量並列データ処理装置
KR100725980B1 (ko) * 2005-07-23 2007-06-08 삼성전자주식회사 비휘발성 메모리에 저장된 데이터를 독출하는 속도를개선할 수 있는 반도체 장치와 그 개선방법
US8250503B2 (en) 2006-01-18 2012-08-21 Martin Vorbach Hardware definition method including determining whether to implement a function as hardware or software
US7710184B2 (en) * 2006-02-08 2010-05-04 Broadcom Corporation ISI reduction technique
TW200811874A (en) * 2006-08-25 2008-03-01 Etron Technology Inc Sense amplifier-based latch
KR100897282B1 (ko) * 2007-11-07 2009-05-14 주식회사 하이닉스반도체 리시버 회로
KR20100091640A (ko) * 2009-02-11 2010-08-19 삼성전자주식회사 메모리 장치, 이를 포함하는 메모리 시스템, 및 이들의 데이터 처리 방법
US8477550B2 (en) * 2010-05-05 2013-07-02 Stmicroelectronics International N.V. Pass-gated bump sense amplifier for embedded drams
KR101143471B1 (ko) * 2010-07-02 2012-05-11 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
KR20150122515A (ko) * 2014-04-23 2015-11-02 삼성전자주식회사 소스 드라이버
US9965415B2 (en) * 2015-12-18 2018-05-08 Intel Corporation DRAM data path sharing via a split local data bus and a segmented global data bus
US10083140B2 (en) * 2015-12-18 2018-09-25 Intel Corporation DRAM data path sharing via a segmented global data bus
US9934827B2 (en) * 2015-12-18 2018-04-03 Intel Corporation DRAM data path sharing via a split local data bus
JP6752126B2 (ja) * 2016-11-25 2020-09-09 ラピスセミコンダクタ株式会社 センスアンプ回路
US11144483B2 (en) 2019-10-25 2021-10-12 Micron Technology, Inc. Apparatuses and methods for writing data to a memory
US11677423B1 (en) 2021-07-23 2023-06-13 T-Mobile Usa, Inc. Interference mitigation in wireless communication using artificial interference signal
WO2023235216A1 (en) * 2022-06-02 2023-12-07 Rambus Inc. 3d memory device with local column decoding

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS518777B1 (zh) 1971-03-25 1976-03-19
JPS5676654A (en) * 1979-11-29 1981-06-24 Fujitsu Ltd Bus transmission system
US4525836A (en) * 1982-12-27 1985-06-25 The Grass Valley Group, Inc. Circuit for converting a logical signal into two balanced logical signals
US4646305A (en) 1983-09-26 1987-02-24 Case Communications, Inc. High speed data modem using multilevel encoding
JPS60239993A (ja) * 1984-05-12 1985-11-28 Sharp Corp ダイナミツク型半導体記憶装置
US4811342A (en) * 1985-11-12 1989-03-07 Racal Data Communications Inc. High speed analog echo canceller
KR900006293B1 (ko) 1987-06-20 1990-08-27 삼성전자 주식회사 씨모오스 디램의 데이터 전송회로
DE3739467A1 (de) 1987-11-21 1989-06-01 Philips Nv Schaltungsanordnung fuer eine doppel-busleitung
US5022004A (en) 1988-10-28 1991-06-04 Apollo Computer, Inc. Method and apparatus for DRAM memory performance enhancement
US5265125A (en) 1990-11-16 1993-11-23 Matsushita Electric Industrial Co., Ltd. Signal detection apparatus for detecting digital information from PCM signal
JP2863012B2 (ja) * 1990-12-18 1999-03-03 三菱電機株式会社 半導体記憶装置
JP2866750B2 (ja) * 1991-01-28 1999-03-08 三菱電機株式会社 半導体試験装置および半導体装置の試験方法
US5142238A (en) * 1991-07-18 1992-08-25 Silicon Systems, Inc. Switched-capacitor differential amplifier
US5369622A (en) 1993-04-20 1994-11-29 Micron Semiconductor, Inc. Memory with isolated digit lines
US5506808A (en) 1993-09-14 1996-04-09 Fujitsu Limited Semiconductor memory device and method for reading data
US5715274A (en) * 1995-01-09 1998-02-03 Lsi Logic Corporation Method and system for communicating between a plurality of semiconductor devices
US5682496A (en) * 1995-02-10 1997-10-28 Micron Quantum Devices, Inc. Filtered serial event controlled command port for memory
JP3386924B2 (ja) * 1995-05-22 2003-03-17 株式会社日立製作所 半導体装置
JPH08335390A (ja) * 1995-06-08 1996-12-17 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JPH0955080A (ja) * 1995-08-08 1997-02-25 Fujitsu Ltd 半導体記憶装置及び半導体記憶装置のセル情報の書き込み及び読み出し方法
TW307869B (en) * 1995-12-20 1997-06-11 Toshiba Co Ltd Semiconductor memory
KR100224769B1 (ko) 1995-12-29 1999-10-15 김영환 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치
JPH10111828A (ja) 1996-09-27 1998-04-28 Internatl Business Mach Corp <Ibm> メモリシステム、データ転送方法
JP4052697B2 (ja) 1996-10-09 2008-02-27 富士通株式会社 信号伝送システム、および、該信号伝送システムのレシーバ回路
US5872809A (en) * 1996-12-09 1999-02-16 Controlnet, Inc. Methods and apparatus for a common denominator transceiver design for data transmission
US5920223A (en) * 1996-12-12 1999-07-06 Xilinx, Inc. Method and apparatus to improve immunity to common-mode noise
JPH10308100A (ja) * 1997-05-06 1998-11-17 Mitsubishi Electric Corp 半導体記憶装置
US6247138B1 (en) * 1997-06-12 2001-06-12 Fujitsu Limited Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system
US6105083A (en) * 1997-06-20 2000-08-15 Avid Technology, Inc. Apparatus and method for controlling transfer of data between and processing of data by interconnected data processing elements

Also Published As

Publication number Publication date
US6185256B1 (en) 2001-02-06
EP1450374A1 (en) 2004-08-25
EP0918333A3 (en) 1999-09-15
EP1351249A3 (en) 2006-06-14
EP1798731A2 (en) 2007-06-20
EP1351249A2 (en) 2003-10-08
EP0918333B1 (en) 2007-11-28
KR19990044731A (ko) 1999-06-25
EP1798731B1 (en) 2009-10-07
US7154797B1 (en) 2006-12-26
EP0918333B8 (en) 2008-10-15
EP1351248B1 (en) 2009-10-07
DE69841228D1 (de) 2009-11-19
DE69838776T2 (de) 2008-10-30
DE69841224D1 (de) 2009-11-19
EP1351248A3 (en) 2004-01-02
US7505532B2 (en) 2009-03-17
EP0918333A2 (en) 1999-05-26
KR100305549B1 (ko) 2001-11-22
EP1351248A2 (en) 2003-10-08
JP4197755B2 (ja) 2008-12-17
JPH11149777A (ja) 1999-06-02
DE69841225D1 (de) 2009-11-19
EP1450374B1 (en) 2009-10-07
US20070071130A1 (en) 2007-03-29
EP1798731A3 (en) 2007-06-27
DE69838776D1 (de) 2008-01-10

Similar Documents

Publication Publication Date Title
TW396307B (en) Singal transmission system using PRD method, receiver circuit for use in the signal transmission, and semiconductor memory device to which the signal transmission system is applied
JP3834996B2 (ja) 選択的プリチャージ回路及びランダムアクセスメモリ
US6678198B2 (en) Pseudo differential sensing method and apparatus for DRAM cell
US7586804B2 (en) Memory core, memory device including a memory core, and method thereof testing a memory core
US6831853B2 (en) Apparatus for cleaning a substrate
US20070183234A1 (en) Semiconductor memory device having reduced voltage coupling between bit lines
US6333884B1 (en) Semiconductor memory device permitting improved integration density and reduced accessing time
JP2001176267A (ja) 半導体記憶装置
CN101339804A (zh) 集成电路、静态随机存取存储电路与存储器电路控制方法
US6324110B1 (en) High-speed read-write circuitry for semi-conductor memory
US7599237B2 (en) Memory device and method for precharging a memory device
US7170805B2 (en) Memory devices having bit line precharge circuits with off current precharge control and associated bit line precharge methods
US9589608B2 (en) Semiconductor memory device
TW200839783A (en) A semiconductor integrated circuit and method of operating the same
JP3831309B2 (ja) 同期型半導体記憶装置及びその動作方法
TWI483250B (zh) 階層式動態隨機存取記憶體(dram)感測
WO2023278189A1 (en) Memory write methods and circuits
CN100477002C (zh) 半导体存储器
JP5034133B2 (ja) 半導体記憶装置
US8437204B2 (en) Memory array with corresponding row and column control signals
US7215595B2 (en) Memory device and method using a sense amplifier as a cache
TW516036B (en) Semiconductor memory device
US6816397B1 (en) Bi-directional read write data structure and method for memory
TWI484499B (zh) 靜態隨機存取記憶體
US6928009B2 (en) Redundancy circuit for memory array and method for disabling non-redundant wordlines and for enabling redundant wordlines

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees