TW588513B

TW588513B - Clock generating circuit including memory for regulating delay amount of variable delay circuit in ring oscillator

Info

Publication number: TW588513B
Application number: TW092115514A
Authority: TW
Inventors: Satoshi Kaneko
Original assignee: Renesas Tech Corp
Priority date: 2002-11-15
Filing date: 2003-06-09
Publication date: 2004-05-21
Also published as: DE10327925A1; US20040095169A1; CN1501580A; JP2004166114A; TW200408197A; KR20040042794A

Description

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【發明所屬之技術領域】本發明係有關於時序產生電路。【先前技術】知a 11往之數位方式之PLL(Phase L〇cked Lo〇P)電路，相你I父器比較輸入時序之相位和環振盪器之振盪時序之 <丄相位比較器依照其比較結果控制部環振盪器之延 :二砰細說明之’在振盪時序之相位比輸入時序之相位即，振i頻率比所要之頻率高之情％，相位比 ί:ίί:用。以控制環振盈器之延遲量’即用以控制振盈頻 …计數器之值。反之，在振盪時序之相位比輸入時序之相位慢之情況，即，振盪頻率比所要之頻率低之情況，相位比較器增加該計數器之值。此時，在以往之pLL電路，相2比較器每次將計數器之值增減"丨"（在電路上（硬體上）固定）。此外，例如在以下之文獻介紹數位PLL電路。 [專利文獻1] 特開平1 1 -220365號公報 [專利文獻2 ] 特開平8-31 6826號公報 [專利文獻3 ] 美國專利第6, 225, 840號專利說明書 [專利文獻4 ]

588513 五、發明說明（2) 美國專利第6, 049, 238號專利說明書 [專利文獻5] 美國專利第6, 1 57, 226號專利說明書 [專利文獻6] 美國專利第6, 366, 1 50號專利說明書 [非專利文獻1 ]

Michel Combes ? Karim Dioury » and Alain Greiner ’A Portable Clock Multiplier Generator Using Digital CMOS Standard Cells，n IEEE JOURNAL OF SOLID-STATE CIRCUITS ， VOL.31 ， NO·7 ， JULY 1 996·，，p· 958-965 [非專利文獻2] 石見幸一、澤井克典、清水一禎，針對低電壓化之全數位PLL之開發，信學技報，社團法人電子情報通信學會 ’νο1·97 ，Ν〇106 ，ρ·29-36 ，1997/6 【發明内容】發明要解決之課題

在以往之數位PLL電路，因相位比較器對於，：遲量每次將計數值增減”"，有至振盈頻率：以值為止之時間，即至輸出時序安定為止拄 …題。又’隨著電晶體微細化，有電=(之鎖二時: 隻大ΐ 1向，有那種變動降電路之安定性之門願本發明鑑於上述之問題點，其目的在於提供一問:時

588513 五、發明說明（3) 產生電路，4 A ^ 比Μ往之電路縮短鎖定 1而且安定化解決課題之手段方依據本發明，時序產生電路增後輸出具有所要之頻率之時序的2入時序之頻率倍寫，記憶體、判定部以及延遲控制部？””器、可改以數位式調整延遲量之可變延遲衣振盪态利用包括儲存用以調整該延遲量之複數個調整量^，構成。記憶體調整量包括至少一個之第一調整量，八▲。在此，該複數個該環振盪器之振盈頻率增加；及至量減少，令令該延遲量增加’令該環振盪器之 7调ί量，在構造上判定該振蘯頻率相對於該所要定部遲控制部在構造上依照該判定部之判定結撰ς々延哨^斧、、易相杏Γ 中個，依照所選擇之調整量在 4除振盛頻率和所要之頻率之差之方向控制該延遲量。【實施方式】實施例1 在圖1表示用以說明實施例1之時序產生電路丨〇〇之方塊圖。時序產生電路100包括數位方式之PLL(phase Locked Loop)電路1〇1及緩衝器1〇4，PLL電路1〇ι包括倍增電路102及相位同步電路1〇3。倍增電路1 02在構造上按照所要之倍增比n將輸入時序 IN之頻率倍增後，產生倍增時序Ν — ουτ(或211 )後輸出。相 2108-5690-PF(Nl).ptd 第7頁 588513

位同步電路103在構造上以某延遲量（延遲時間）令倍增時序N-OUT延遲後作為PLL時序PLL-OUT輸出。pll時序 PLL - OUT經由緩衝器104作為時序產生電路1〇〇之輸出時序 PHI輸出。供給與其同步動作之別的電路輸出時序pHI，而且向相位同步電路103回授。相位同步電路在構造上比較輸入時序IN和所回授之輸出時序ph I之相位後，決定對於倍增時序N-0UT之輸出時序PLL-OUT之延遲量，使得消除其相差。 μ 因而，時序產生電路100將輸入時序IN之頻率倍增而具有所要之頻率，而且產生和輸入時序”同步之時序PHI 後輸出。此外，因利用倍增電路丨02進行上述之倍增處理，可將至少包括倍增電路丨02之電路稱為將輪又^ =in 之頻率倍增後輸出具有所要之頻率之時序之「時序產生電路」。例如，可只將倍增電路102稱為「時序產生電路」，此時，來自倍增電路102之輸出時序N —〇υτ相合於詨「時序產生電路」之輸出時序。又，例如，可只將孔/ Λ 路101稱Α「時序產生電路」，此時，來自PLL電路1〇1之輸出時序PLL-OUT相當於該「時序產生電路」之輸出時一其次，參照圖2之方塊圖詳述倍增電路1〇2。如示，倍增電路102包括環振盪器11〇、記憶體12〇、延遲制部130、脈衝計數器14〇以及相位比較器（或判定工部)〃150。此外，倍增等各種值例如經由鍵盤或觸控面板等輸入裝置160供給倍增電路1〇2(包括該值已知之^況

2108-5690-PF(Nl).ptd 第8頁 588513 五、發明說明（5) 於倍增電路102用之程式内之情況），例如儲存於暫存益等圖上未示之記憶體内。環振盪器110包括數位延遲線（或可變延遲電路） NAND電路11 2，NAND電路11 2之輸出經由延遲線丨丨j和該 NAND電路112之-方之輸人連接。，環振盈器ii()利用由延遲線111及NAND電路112組成之環電路（為了說明以粗圖示）構成。此時，環振盪器U〇以負、在信號在環繞一圈之期間其位準反相===付盛。此外，來自延遲線m之輸出信號（或振盈時序） 211如上述所不被調整至倍增比倍後作為倍增時序出。延遲線111係在構造上可數位式（換言之分段或離散式）的調整延遲量之可變延遲電路。更具體而言，延遲線 111包括可自由選擇的縱向連接之複數個延遲元件，其延遲量和縱向連接之延遲元件之個數成正比，可數位式的改變。此外，延遲線1 1 1之極性係正極性，利用這種構> 造在環振盪器110延遲量可變，環振盪器110之振盪週期之一半’即半週期和信號繞一圈之期間之延遲量一致。利用包括控制電路131及延遲控制用計數器132之延遲量控制部130控制延遲線ηΐ之延遲量。具體而言，延遲線 111之延遲量和在計數器132所設定之值對應，延遲線111 在構造上計數器132之值愈大所設定之延遲量愈小。延遲 I愈小’環振盈器1 1 〇之振盈週期愈短，即振盈頻率愈高。即，計數器132之值愈大，振盪頻率愈高，換言之計 588513

數器132之值之增減（大小）和振盪頻率之增減（高低）對應。計數器132之值依據來自控制電路131之信號231控制，以信號232自計數器132傳給延遲線lu。此外，^於延遲量控制部1 3 0將後述。、其次，參照圖3之方塊圖說明脈衝計數器丨4〇。脈衝數器140包括單發電路141、（第一及第二）計數器U2b、° 142c以及比較器143，利用輸入時序IN及環振盪器丨1〇之 NAND電路112之輸出信號（或振盪時序）212產生信號24〇&、 240b 、 240c 。此外，在此，如後述之圖4及圖5所示，說明輸入時序 IN之一個週期為脈衝之上升緣（自L〇w位準往High位準之轉移開始時）間之期間之情況，但是也可例如如在一個週期設定脈衝之下降緣（自High位準往L〇w位準之轉移開始時）間之期間般構成倍增電路1 〇 2。單發電路141在構造上和輸入時序in之上升緣同步的產生單發信號24 1。此外，該單發信號24 1係所謂的時序信號或脈衝信號。將單發信號241傳給計數器142b。 ° 計數器142b在構造上取得單發信號mi及振盪時序212 後’對各單發信號241重設，計數振盪時序212之脈衝數。即，計數器142b計算在輸入時序in之一個週期内之環振盈器110之脈衝數。而且，計數器“？!）以信號2 40b輸出所計數之值。如圖2及圖3所示，在倍增電路1〇2向控制電路131 及比較器143傳送信號24013。而’計數器142c在構造上取得輸入時序IN及振盈時序

588513 五、發明說明（7) 212後’在輸入時序in之High位準之期間將計數值重設，在輸入時序IN之Low位準之期間計算振盪時序212之脈衝數。即’計數器142c計數在輪入時序in之一個週期之後半之環振盪器110之振盪時序212之脈衝數。然後，計數器 142c以信號240c輸出所計數之值。如圖2及圖3所示，在倍增電路102，向控制電路131傳送信號24〇c。此外’信號（線）240b係多條信號（線）之集合，但是在圖2等以1條信號（線）簡略的圖示，對於信號（線）2 4 〇 c也一樣。又，比較器143在構造上取得來自計數器142b之輸出 k號240b及倍增比N後’在信號24〇b表示之值和倍增比n — 致之情況輸出Low位準之信號240a，在上述以外之情況輸出High位準之信號240a。如圖2所示，向環振盪器u〇之· NAND電路112之另一方之輸入及相位比較器15〇傳送信费 2 4 0a。 u 在環振盪器110之NAND電路112取得High位準之信號 240a之情況，NAND電路112將所回授之信號21}之位準反相後輸出，環振盪器11〇持續振盪。而，在信號24〇3為1^^位準之情況，NAND電路112之輸出和所回授之信號211無關，因總是High位準，NAND電路112停止振盪。回到圖2，相位比較器15〇在構造上利用輸入時序in、延遲線ill之輸出信號211以及來自脈衝計時器14〇之定對於所要之頻率之振蘯時序211之頻心率）之咼低。而，相位比較器15〇當判定結果為振盪頻率比 588513 五、發明說明（8) 所要之頻率低時輸出頻率而，若振盈頻率比所要之頻=數增加信·; 數減少信號250d。间時輸出頻率降低信號或計具體而在來自脈衡許主 . ，^^rr^4^24〇a^High 240b表示之值，即振盪時序冲數裔142b之輸出信號即，因振盪頻率比所要之頻率:二未達到倍增比卜古俏夕幻—,丄田頭半低，相位比較器1 50在頻率同低之判定結果上輸出頻率上升信號25()u。在頻羊而，在號240a為Low位準夕捧、；？ « .

脈衝數和倍增m::丰之情況，即振I時序212之 9H “ 情況，相位比較器15〇比較H Γ時序=ΓΓΙΝ之相位。輸入相位比較_之振振盪時戽2〗〗f 0序1Ν之相位。因輸入相位比較器150之準以後，振盈時序211之脈衝數達到倍 24〇=|序之第Ν個脈衝轉移）。因而，若信號 211之^ ^W r以後之振盪時序2 1丨之相位（即振盪時序衝之相位）比輸入時序IN之相位早，因振盪 3 之頻率高’相位比較器150在頻率高低之判定了果上輸出頻率降低信號“Μ。反之，若振|時序2ΐι之目位比輸入時序丨N之相位慢，因振盪頻率比所要之頻率低，相位比杈器1 5 〇在頻率高低之判定結果上輸出頻率上升信號25〇U。向控制電路131傳送這些信號250u、250d。〇而，控制電路131若收到頻率上升信號25〇u，依據信號2 3 1々延遲控制用計時器丨3 2之值增加；若收到頻率降低國第12頁 2108-5690-PF(Nl).ptd 588513

信號250d ,依據信號231令延遲控制用計時器132之值減少。此外，在兩輸入時序IN、211之相位，即該兩頻率一致之情況（此時兩信號250u、250d都例如是Low位準），栌制電路131不將計時器132之值增減，因而計時器132之^ 保持定值。丄此時，尤其控制電路131依照自脈衝計時器14〇所接收之h號240b、240c控制延遲控制用計時器132之值。以倍增比N = 20之情況為例’參照圖4~圖6之模式圖說明這種^

首先，如圖4所示，在振盪時序212(或211、Ν_〇υτ)之頻率比所要值低之情況，在輸入時序ΙΝ之一個週期内之振盪時序212之脈衝數比倍增比20少，在圖4之例子⑽個。而，如圖5所不，在振盪頻率比所要之頻率高之情況，在輸入時序IΝ之後半之振盪時序2丨2之脈衝數比係倍增比ν之一半之10少，在圖5之例子係5個。此時，輸入時序ιν之一個週期内及後半内之各脈衝數和倍增比Ν之差分量相對於振盪頻率和所要之頻率之差分量’因&，得知各脈衝數，換吕之對應之信號240b、240c之各值提供關於振盪頻所要之頻率之差分量之資訊。

鑑於這一點，控制電路131進行圖6所示之處理。控制電路131首先比較信號240b之值和倍增比N = 2〇(處理 51)。該比較之結果，若信號24〇b比較小，參照記憶内之資料或資訊，選擇延遲控制用計時器丨32之增力1量，將計數器132之值只增加所選擇之增加量（處理53)。尤豆

588513 在記憶體120内，和作為關於振盪頻率和所要之頻率之差分量之資訊之信號240b之值相關的儲存4個增加量ml、 m2、m3、m4(此外，1< ml<m2<m3<m4。例如mi=2、m2 = 3、 ni3 = 4、m4 = 5)，信號240b之值愈小，即振盪頻率和所要之頻率之差分量愈大，準備更大之增加量。然後，控制電路 131選擇按照信號24〇b之值之增加量mi、m2、m3或m4。上述之比較處理51之結果，在信號24〇b比倍增比n = 20 小之情況，控制電路131接著比較信號24〇c之值和係倍辩比N = 20之1/2之值1〇(處理52)。該比較結果，若信號比較小，參照記憶體120内之資料或資訊，選擇延遲控制用計時器1 32之減少量，將計數器丨32之值只減少所選二擇之減少量（處理53)。和上述之增加量!!!！、m2、m3、m4 —樣，在記憶體1 2 0内，和作為關於振盪頻率和所要之頻率之差分量之資訊之信號2 4 0 c之值相關的儲存4個減少量n j、 n2、n3、n4(此外，1< ηι<η2<η3<η4。例如ηι=2、n2 = 3、 η3 = 4、η4 = 5)，信號240c之值愈小，即振盪頻率和所要之頻率之差分量愈大，準備更大之減少量。然後，控制電路 131選擇按照信號240c之值之減少量nl、^2、n3或n4。又，該比較處理52之結果，在信號24〇c比N/2 = l〇小之情況，控制電路131將計時器132之值增加！或減少丨（處理此外，處理5 1 ' 5 2之任一個先處理都可。依據延遲控制用計時器132之更新後之計數值調少或增加）延遲線1 1 1之延遲量，調整（減少或增加）環振盪

2108-5690-PF(Nl).ptd 第14頁 588513 五、發明說明（11) 器110之振盡頻率。即，該4個增加量ml、m2、m3、m4係用以令延遲線111之延遲量減少而令環振盪器Π〇之振盪頻率增加之（第一）調整量；該4個減少量nl、n2、n3、n4係用以令延遲線111之延遲量增加而令環振盪器110之振盪頻率減少之（第二）調整量。因而，倍增電路1〇2朝向消除振盪頻率和所要之頻率之差之方向動作。例如，若在控制電路1 3 1使用微電腦，利用程式可實現上述之動作。又，記憶體1 20係可改寫之記憶體，例如由利用正反器等之暫存器或DRAM(Dynamic Random Access M e in o r y )或快閃$己憶體等構成’因而，例如經由輸入裝置 160或控制電路131之程式可變更記憶體12〇内所儲存之增加量ml、m2、m3、m4及減少量nl、n2、n3、n4。此外，在該處理54之增減量"1”也儲存於記憶體12〇内般構成倍增電路1 02也可。在上述之以往之PLL電路，對於環振盪器之延遲量，計數值每次增滅” Γ，而在倍增電路1〇2，因可利用比1大之增加量ml、m2、m3、m4及減少量ηΐ、η2、η3、η4，可使至振盪頻率達到所要之頻率為止之時間比以往之電路短，即可更早得到安定之輸出。而且此時，因振盪頻率和所要之頻率之差分f大時使用大的增加量或減少量，可迅速的令差分量減少，差分量小時因使用小的增加量或減少·量，可微細的調整。即’若依據倍增電路丨0 2，可使縮短鎖定時間和使輸出安定。又’因用以调整延遲線111之延遲量之調整調整量

2108-5690-PF(Nl).ptd 第15頁 588513 五、發明說明（12) ml、m2、m3、m4、nl、n2、n3、n4儲存於可改寫之記憶體 120内，可容易的變更這些值。因此，和依據固定之計數值” 1 ”調整延遲量之以往之電路相比，對於各種狀況，例如按照倍增比之大小可彈性的應對。又，由於製程之變動而在電晶體之特性發生變動，隨著電晶體之微細化有特性變動變大之傾向。係這種情況，例如在具有量測電晶體特性之測試電路之半導體晶片或半導體裝置，藉著依據電晶體特性設定該調整量ml、m2、m3、m4、nl、n2、n3、n4，可和上述之製程無關的應付。即安定性提高。包括倍增電路102之PLL電路1〇1及時序產生電路1〇〇當然也具一樣之效果。 w 此外，增加昼或減少量之個數未限定為上述之例子。又，在圖4及圖5圖示輸入時序IN之任務因數（duty factor)，即對於一個週期之High位準期間之比例為5〇%之二兄’但是任務因數未限定為該值。例如在任務因數為 25/之情況，計數器142c計算在一個週期之中自週期開始始除去1/4個週期後（換言之自週期開 0 個週期後)之剩下之3/4個週期中之振盪時序之脈夕 f時:/4若該剩下之3/4個週期中之脈衝數比15個增比20><3/4)少，可判定振盈頻率比所要之頻率高。倍實施例2 圖7表示用以說明實施例2之倍增電路此外，倍增電路102B可替代倍增電之方塊圖。田电路102，應用於時序產 2108-5690-PF(Nl).ptd 第16頁 588513 五、發明說明（13) ----— 生電路1 0 〇 (參照圓1 )。倍增電路10 2B具有在圖2之倍增電路1〇2將記憶體 120、延遲量控制部13〇以及脈衝計時器14〇改成記憶體 1 2 0 B、延遲置控制部丨3 〇 B以及脈衝日^ ^ ^ ^ ^ ^ ^ ^ ^ 外，倍增電路職之其他之構造基本上和圏2之倍構二此 102B —樣。曰电峪詳細說明之，脈衝計時器140B如圖8之方塊圖所示，具有自圖3之脈衝計時器14〇拿掉了計數器U2c之構造，在構造上只輸出來自比較器143之信號24〇a。即，和圖2之倍增電路102不同，在圖7之倍增電路1〇2B，自脈衝計時器σ 140Β未向延遲量控制部13〇3傳送信號。因而，延遲量^制部130Β之控制電路131Β進行和圖2之控制電路131不同^後述之動作。此外，延遲量控制部13卟包括圖2之延遲控制用計時器1 3 2。 ,記憶體12〇Β和圖2之記憶體120 —樣的可改寫，尤其在 δ己憶體1 20Β内儲存一個增加量m及一個減少量η。此外，例如經由輸入裝置1 60或控制電路丨3丨β之程式可變更記憶體 120Β内之增加量m及減少量η之值。而’如圖9之模式圖所示，控制電路丨3丨Β自相位比較器150接收頻率上升信號25〇11時（處理51Β),參照記憶體 12 0Β内之資料取得增加量m後，將計數器132之值只增加增加量m(處理53 B)。而，控制電路1 31B自相位比較器150接 $頻率降低信號250d時（處理52B)，參照記憶體120B内之資料取得減少量η後，將計數器132之值只減少減少量n(處

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理53 B)。此外，處理sib、52B之任一個先處理執行都〇若依據倍增電路102B，因在可改寫之記憶體12〇Br 存調整量m、n，可容易的變更這些值。因此，和倍增電 1 02 —樣的可彈性的應付各種狀況。此外，包括倍°增0電路 1 02B之PLL電路1 〇1及時序產生電路丨〇〇當然也具二效果。，實施例3 圖10表示用以說明實施例3之倍增電路1〇2c之方塊，。倍增電路1〇 2C具有將圖7之倍增電路1〇2β之脈衝計時器140Β改成圖2之脈衝計時器140之構造。此外，倍增電路 =2C在構造上向外部電路19〇c輸出來自脈衝計時^乂〇之信號240b、240c(如上述所示，提供關於振盪頻率和所要之頻率之差分量之資訊），而且外部電路19〇c可向記憶體 120B存取。此外，倍增電路1〇2C之其他之構造基本上和圖 7之倍增電路i〇2B —樣。一”外部電路190C包括控制電路191C及記憶體192(：，接收信號240b、240c後，執行圖丨丨之模式圖所示之處理。此外’在此’列舉倍增比N = 2 〇之情況。如圖11所示，在記愧體192C内儲存和上述之記憶體 12 0 (參照圖2及圖6 ) —樣之資料。而，控制電路丨9丨c在構造上接收來自脈衝計時器140之信號240b、240c後，和圖2 之L牦電路102—樣的執行處理51、52、53，選擇一個增

五、發明說明（15) :量：:213、“或—個減少量ni n2、 ΐ二Λ路19lc依據信號290C將所選擇之增加量或L )於倍增電路1〇%之記憶體12〇B，因而，更新 §己憶體12〇B内之增加量m或減少h(處理53C)。更新憶體=:^^:二^二體:冓成外部電則咖之記改寫記憶體Γ心圖上未示之輸入裝置 n3、“。内之以里ml、m2、m3、“、nl、心、而，倍增電路102C之控制電路131B參昭之資料執行圖9之處理。丨I…己隐體120B内拉inn^ ^1Q2e可替代倍增電路102應用於時序產生電路1〇〇(參照圖1及圖12)。此時，如圖斤屋生電外部電路190C上可利用在眸& # 鬼圖所不，在夕拉wJ和用在時序產生電路1 00之外部所設置可改寫^二^PHI之電路°此時’ i由於記憶體120B係所要Ltd二:Γ制電路19lc可按照振堡頻率和貝手之差分1之大小彈性的改寫。外二卜制=路102C因相當於在圖2之倍增電路m令比:ΐΐ=κ分擔處理之一部分之構造，電路規模比仏增電路102小，因此係小型。路ηΓΛ ’也包Λ倍增電路1G2G之以電路lQi及時序產生電峪UiU田然也具有一樣之效果。實施例4 圖1 3表不用以說明實施例4之倍增電路1 〇 2 D之方塊

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圓。倍增電路102D具有在圓7之倍增電路102β將脈衝計時器140Β改成脈衝計時器140D之構造。此外，倍增電路1〇2d 在構造上向外部電路190D輸出來自脈衝計時器之传麥 240d，而且外部電路190D可向記憶體12〇β存取。此外^ 增電路102D之其他之構造基本上和圖7之倍增電路ι〇2β 一樣。如圖14之方塊圖所示，脈衝計時器14〇D具有在圖3之脈衝計時器140追加了差分量判定電路]44之構造，差分量判定電路144在構造上利用來自計數器142b、H2c之信號 240b、240c及倍增比N，在振盪頻率和所要之頻率之差分量係既疋值以上之情況輸出信號2 4 0 d。例如在倍增比n = 2 0 之例子，在來自計數器142b之信號240b之值為16以下之情況’差分量判定電路丨44以信號240d輸出振盪頻率比所要之頻率低之資訊。一樣的，差分量判定電路144在來自計數器142c之信號240c之值為6以下之情況，差分量判定電路144以信號240d輸出振盪頻率比所要之頻率高之資訊。外部電路190D包括控制電路19 1D，執行圖15之模式圖所不之處理。具體而言，若控制電路1911)接收表示振盪頻率比所要之頻率低之信號24〇d(處理61)，依據信號29〇D將倍增電路102D之記憶體12〇8内之增加量m改寫為更大之值 (處理62)。然後，控制電路191D在經過固定時間後依據信號290D使增加量m回到變更前之值或起始值（處理63)。在信號2 40d表示振盪頻率比所要之頻率高之情況控制電路 1 9 1 D也一樣的動作。

⑽513 五、發明說明（17) 之資ί拥倍增電路102D之控制電路131B參照記憶體12_ 心貧枓執行圖9之處理。倍增電路102D可替代倍增電路1〇2應用於照圖υ…倍增電路難及外部電路1_可替 300°d ^路㈣及外部電路19〇C應用於時序產生電路 d D 0 (參照圖j 2 )。吩 -樣倍ΐ電路贈’可得到和上述之倍增電路_ 果。包括倍增電路1〇2Ι)2ΡΙΛ電路101及時庠產生電路100也具有一樣之效果。及時序發明之效果若依據本發明’因將用以調整延遲量之複數個調 ^存於可改寫之記憶體内，可容易的變更調整量。因此 j二^定值調整延遲量之以往之時序產生電路相比，可彈愈、…付各種狀況（例如按照倍增比之大小或按照振盪二Π所要之頻率之差分量之大小或按照電晶體之特性此時，藉著在記憶體内儲存比以往之固定值大之量，可使振盪頻率達到所要之頻率為止之時間（鎖時 =)比以往之時序產生電路的短，即可更快的得到安: 輸出。々

588513 圖圖圖圖圖圖圖路之方塊圏 0 方塊圖 0 之方塊圖〇動作之模式圖。動作之模式圖。動作之模式圖。方塊圖〇之方塊圖〇動作之模式圖。圖 ^ 1 ν ^ 1私格夂方塊圖。圖1 1係用以說明實施例3之外部電路之說^ 叫 < 動作之模式圖1 2係用以說明實施例3之時序產生圖1 3係用以說明實施例4之倍增電路圖1 4係用以說明實施例4之脈衝計數圖1 5係用以說明實施例4之外部電路圖系統之方塊圖之方塊圖。器之方塊圖。之動作之模式符號說明 100 時序產生電路、 101數位PLL電路（時序產生電路）、 102、102B〜102D倍增電路（時序產生電 11 〇環振盪器、） ill延遲線（可變延遲電路）、 588513 圖式簡單說明 120、120B記憶體、 1 3 0、1 3 0 B延遲控制部、 142b、142c (第一、第二）計數器、 144差分量判定電路、 150 相位比較器（判定部）、 1 9 1 C、1 9 1 D 外部之控制電路、 212、211、N-OUT 振盪時序、 240b、240c信號（計數值）、 240d信號、 250d頻率降低信號（判定結果）、 250u頻率上升信號（判定結果）、 3 0 0 時序產生系統、 1 N輸入時序、 N倍增比、 PHI、PLL-OUT、N-OUT、211 輸出時序（振盪時序）、 2 1 2振盪時序、 ml-m4、m增加量（（第一）調整量）、 nl-n4、n減少量（（第二）調整量）。

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Claims

六、申請專利範圍具有1 所將輪入時序之頻率倍增後檢出其特徵在於包括：電路利用包括以數值式調整延遲量之可變延遲电路之迴路構成；及 < 可改寫之6己憶體，儲存用以調整該延遲量之複數個調整量；該複數個調整量包括：令該延遲量減少，令該環振令該延遲量增加，令該環振至少一個之第一調整量盪器之振盪頻率增加；及至少一個之第二調整量盪器之振盪頻率減少；該時序產生電路還包括：判定部，在構造上判定該振盪頻率相對於該所要之率之高低；及 ’ 延遲控制部’在構造上依照該判定部之判定結果選该S己憶體内之該複數個調整量之中之一個，依照所選擇調，量在消除振盪頻率和所要之頻率之差之方向控制該延遲1 〇 2·如申請專利範圍第丨項之時序產生電路，其中；誃至少一個之第一調整量包括和關於振盪頻率和所要之Λ 之差分畺之^訊相關之複數個第一調整量；該至少一個之第二調整量包括和關於該差分量之資訊

2108-5690-PF(Nl).ptd 第24頁 588513 六、申請專利範圍相關之複數個第二調整量；該延遲控制部在構造上按照關於該差分量之該資訊選擇該複數個調整量之中之一個。 3. 如申請專利範圍第1項之時序產生電路，其中，該至少一個之第一調整量係一個第一調整量；該至少一個之第二調整量係一個第二調整量；該時序產生電路在構造上向外部之控制電路輸出關於振盪頻率和所要之頻率之差分量之資訊，而且該外部之控制電路依照關於該差分量之該資訊改寫該記憶體内之該一個第一調整量或該一個第二調整量。 4. 如申請專利範圍第2或3項之時序產生電路，其中，還包括：第一計數器，計算在該輸入時序之一個週期内之該環振盪器之振盪時序之脈衝數；及第二計數器，計算在該輸入時序之該一個週期之中自週期開始時刻開始除去既定期間之剩下之期間中之該振盪時序之該脈衝數；關於該差分量之該資訊包括該第一及第二計數器之計數值。 5. 如申請專利範圍第1項之時序產生電路，其中，還包括：第一計數器，計算在該輸入時序之一個週期内之該環振盪器之振盪時序之脈衝數；第二計數器，計算在該輸入時序之該一個週期之中自

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