KR101947580B1

KR101947580B1 - 지연 동기 루프들에서의 자동 위상 동기화

Info

Publication number: KR101947580B1
Application number: KR1020167017448A
Authority: KR
Inventors: 브하빈 오데다라; 디팍 판콜리; 비샬 러스타기
Original assignee: 샌디스크 테크놀로지스 엘엘씨
Priority date: 2014-01-30
Filing date: 2015-01-28
Publication date: 2019-02-14
Also published as: WO2015116670A1; IN2014CH00427A; KR20160114052A; US9148157B2; CN105874716A; CN105874716B; US20150214965A1

Abstract

튜닝 회로는 마스터-슬레이브 지연 동기 루프(DLL) 회로의 마스터 지연선에서의 상이한 지점들에서 발생된 신호 쌍에 대한 위상 차이를 결정하도록 구성된 제어기를 포함할 수 있다. 이 쌍의 신호들 중 하나는 위상 차이가 결정되기 전에 마스터-슬레이브 DLL 회로의 슬레이브 지연선을 통해 전달될 수 있다. 슬레이브 지연선의 위상 지연을 설정하는데 사용되는 프로그래밍 지연 값이 위상 차이에 기초하여 조절되거나 튜닝될 수 있다.

Description

지연 동기 루프들에서의 자동 위상 동기화{AUTO-PHASE SYNCHRONIZATION IN DELAY LOCKED LOOPS}

마스터-슬레이브 지연 동기 루프(delay locked loop)(DLL) 회로들은 입력 신호를 원하는 위상 지연만큼 지연시키도록 구성되는 슬레이브 지연선(slave delay line)을 포함할 수 있다. 마스터-슬레이브 DLL 회로들에 대한 아키텍처가 보다 작은 기하학적 형태 쪽으로 이동함에 따라, 상이한 슬레이브 지연선들(상이한 다이들에서의 것들을 포함함)과 연관된 위상 지연들이 상당히 다를 수 있다. 그에 따라, 일부 슬레이브 지연선들은 원하는 위상 지연과는 상이한 양만큼 수신 신호를 지연시킬 수 있다. 이러한 차이 또는 불일치(mismatch)(정적 위상 오차(static phase error)라고 지칭됨)는, 데이터를 래치할 타이밍 마진(timing margins)을 감소시키는 것과 같이, 성능을 감소시키거나 제한할 수 있다.

제1 양태에서, 회로가 마스터-슬레이브 지연 동기 루프(DLL) 회로의 슬레이브 지연선의 위상 지연을 설정하는데 사용되는 프로그래밍 지연 값을 조절하도록 구성될 수 있다. 본 회로는 마스터-슬레이브 DLL 회로의 마스터 지연선의 상이한 지점들에서 발생된 마스터 지연선 신호 쌍 사이의 위상 차이를 결정하도록 구성된 제어기를 포함할 수 있다. 쌍의 마스터 지연선 신호들 중 하나는 위상 차이가 결정되기 전에 슬레이브 지연선을 통해 전달된다. 그에 부가하여, 본 제어기는 조절된 프로그래밍 지연 값을 발생시키기 위해 위상 차이에 기초하여 프로그래밍 지연 값을 조절하고; 슬레이브 지연선의 위상 지연을 설정하기 위해, 조절된 프로그래밍 지연 값에 기초하여 출력 바이어스를 발생시키고 출력 바이어스를 슬레이브 지연선에 공급하는 바이어스 발생기에, 조절된 프로그래밍 지연 값을 출력하도록 구성될 수 있다.

제2 양태에서, 마스터-슬레이브 지연 동기 루프(DLL) 회로의 슬레이브 지연선의 위상 지연을 설정하는데 사용되는 초기 프로그래밍 지연 값을 조절하는 방법은 지연된 제1 마스터 지연선 신호를 발생시키기 위해 마스터 지연선 신호 쌍의 제1 마스터 지연선 신호를 슬레이브 지연선을 통해 전달하는 단계; 제어기가 슬레이브 지연선의 출력으로부터의 지연된 제1 마스터 지연선 신호 및 쌍의 제2 마스터 지연선 신호를 수신하는 단계; 제어기가 지연된 제1 마스터 지연선 신호와 쌍의 제2 마스터 지연선 신호 간의 위상 차이를 결정하는 단계; 제어기가 위상 차이에 기초하여 초기 프로그래밍 지연 값으로부터 조절되는 조절된 프로그래밍 지연 값을 발생시키는 단계; 및 제어기가 슬레이브 지연선의 위상 지연을 설정하기 위해, 조절된 프로그래밍 지연 값에 기초하여 출력 바이어스를 발생시키고 출력 바이어스를 슬레이브 지연선에 공급하는 바이어스 발생기에, 조절된 프로그래밍 지연 값을 출력하는 단계를 포함할 수 있다.

제3 양태에서, 시스템은 마스터 지연선; 슬레이브 지연선; 및 슬레이브 지연선의 위상 지연을 설정하기 위해 출력 바이어스를 슬레이브 지연선에 공급하도록 구성된 바이어스 발생기를 포함하는 마스터-슬레이브 지연 동기 루프(DLL) 회로를 포함할 수 있다. 본 시스템은 또한 마스터 지연선의 상이한 지점들로부터의 마스터 지연선 신호 쌍을 수신하고; 쌍의 제1 마스터 지연선 신호를 슬레이브 지연선에 출력하며; 슬레이브 지연선으로부터의 지연된 제1 마스터 지연선 신호를 수신하고; 지연된 제1 마스터 지연선 신호와 쌍의 제2 마스터 지연선 신호 간의 위상 차이에 기초하여 프로그래밍 지연 값을 발생시키고; 프로그래밍 지연 값을 바이어스 발생기에 출력하도록 구성된 튜닝 회로(tuning circuit)를 포함할 수 있다. 바이어스 발생기는 튜닝 회로로부터 수신되는 프로그래밍 지연 값에 기초하여 출력 바이어스의 레벨을 설정하도록 구성될 수 있다.

요약하면, 튜닝 회로는 슬레이브 지연선의 출력의 정적 위상 오차가 감소 및/또는 최소화될 수 있도록 마스터-슬레이브 지연 동기 루프 회로의 슬레이브 지연선에 대한 출력 바이어스를 발생시키는데 사용되는 프로그래밍 지연 값을 조절 및/또는 튜닝하도록 구성될 수 있다. 또한, 포스트 실리콘 트리밍(post-silicon trimming)과 같은, 정적 위상 오차를 감소시키려는 고비용의 그리고/또는 시간이 많이 걸리는 노력이 회피되거나 최소화될 수 있다.

본 설명의 이들 및 다른 실시예, 특징, 양태 및 장점이 본원에서의 설명, 첨부된 청구항들, 및 첨부 도면으로부터 더 잘 이해될 것이다.

본 명세서에 포함되며 본 명세서의 일부를 구성하는 첨부 도면들은 본 발명의 다양한 양태들을 예시하며, 본 설명과 함께, 본 발명의 원리들을 설명하는 역할을 한다. 편리한 어디에서든 간에, 이러한 도면들 전체에 걸쳐 동일하거나 유사한 요소들을 지칭하기 위해 동일한 참조 번호들이 사용될 것이다.
도 1은 마스터-슬레이브 지연 동기 루프 회로, 및 슬레이브 지연선에 대한 프로그래밍 지연 값들을 튜닝하는 튜닝 회로를 포함하는 예시적인 시스템의 블록도이다.
도 2는 슬레이브 지연선에 대한 바이어스 발생기 및 슬레이브 지연선과 통신하는 튜닝 회로의 예시적인 회로 구현의 블록도이다.
도 3은 도 2에 도시된 튜닝 회로의 제어기의 예시적인 구성의 블록도이다.
도 4는 도 2에 도시된 제어기의 다른 예시적인 구성의 블록도이다.
도 5는 마스터-슬레이브 지연 동기 루프 회로, 및 복수의 슬레이브 지연선에 대한 프로그래밍 지연 값들을 독립적으로 튜닝하는 튜닝 회로를 포함하는 다른 예시적인 시스템의 블록도이다.
도 6은 마스터-슬레이브 지연 동기 루프의 슬레이브 지연선의 위상 지연을 설정하는데 사용되는 프로그램 지연 값을 조절하는 예시적인 방법의 플로우차트이다.

기술되고 도시되는 실시예에 대한 다양한 수정 및 그의 등가물이 가능하고, 본원에서 정의되는 다양한 일반 원리가 이들 및 다른 실시예에 적용될 수 있다. 이와 같이, 청구된 발명은 본원에 개시되는 원리, 특징, 및 교시 내용과 부합하는 가장 넓은 범주를 부여받아야 한다.

본 개시 내용은 마스터-슬레이브 지연 동기 루프(DLL) 회로에 대한 프로그래밍 지연 튜닝 회로와 관련 시스템 및 방법을 기술한다. 튜닝 회로는 마스터-슬레이브 DLL 회로의 슬레이브 지연선의 위상 지연을 설정하는데 사용될 수 있는 초기 프로그래밍 지연 값을 조절하도록 구성될 수 있다. 튜닝된 프로그래밍 지연 값은, 그렇지 않고 초기 프로그래밍 지연 값이 위상 지연을 설정하는데 사용되는 경우 얻게 될 위상 지연보다, 원하는 위상 지연에 더 가까운 슬레이브 지연선의 실제 위상 지연을 산출할 수 있다.

마스터-슬레이브 DLL 회로의 마스터 지연선의 마스터 지연선 신호의 통계 처리가 튜닝된 프로그래밍 지연 값을 발생시키는데 사용될 수 있다. 상세하게는, 상이한 마스터 지연선 신호들의 지연된 버전을 발생시키기 위해, 상이한 위상들을 갖는 상이한 마스터 지연선 신호들이 마스터 지연선을 따라 있는 상이한 지점들에서 취해지고 슬레이브 지연선을 통해 보내질 수 있다. 이 지연된 마스터 지연선 신호들이 대응하는 위상 지연들을 가지는 다른 마스터 지연선 신호들과 비교될 수 있다. 이 비교로부터 결정되는 마스터 지연선 신호들의 위상 지연 차이들이 평균될 수 있고, 이 차이들의 평균이 초기 프로그래밍 지연 값을 튜닝하는데 사용될 수 있다.

도 1은 마스터 지연선(102) 및 슬레이브 지연선(104)을 가지는 예시적인 마스터-슬레이브 지연 동기 루프(DLL) 회로를 포함하는 시스템(100)을 나타낸 것이다. 슬레이브 지연선(104)은 입력 신호(SIG_IN)의 위상에 대해 지연되거나 오프셋된 위상을 가지는 출력 신호(SIG_OUT)를 발생시키고 출력하도록 구성될 수 있다. 슬레이브 지연선(104)은 미리 결정된 및/또는 원하는 위상 지연과 일치하는 위상 지연을 가지는 출력 신호(SIG_OUT)를 발생시키도록 구성될 수 있다. 그렇게 하기 위해, 슬레이브 지연선(104)은 N 개의 하나 이상의 슬레이브 지연 셀(slave delay cell, SDC)(106₀ 내지 106_N-1)을 포함할 수 있다. 도 1에 도시된 예시적인 마스터-슬레이브 DLL 회로는 2 개의 슬레이브 지연 셀(106₀ 및 106₁)을 갖지만, 2 개 이외의 개수의 하나 이상의 슬레이브 지연 셀이 사용될 수 있다. 슬레이브 지연 셀(106₀ 및 106₁) 각각은 연관된 위상 지연을 가질 수 있다. 연관된 위상 지연들의 합은 출력 신호(SIG_OUT)의 위상 지연과 동일할 수 있다. 그에 부가하여, 슬레이브 지연 셀(106₀ 및 106₁)은 동일한 위상 지연을 갖도록 구성될 수 있다. 예시하기 위해, 원하는 위상 지연이 90도이면, 지연 셀(106₀ 및 106₁) 각각은 45도의 연관된 위상 지연을 갖도록 구성될 수 있다. 대안의 예시적인 예로서, 단지 단일의 슬레이브 지연 셀을 가지는 슬레이브 지연선(104)에 대해서는, 단일의 슬레이브 지연 셀이 90도의 연관된 위상 지연을 갖도록 구성될 수 있고; 3 개의 슬레이브 지연 셀을 가지는 슬레이브 지연선(104)에 대해서는, 3 개의 슬레이브 지연 셀 각각이 30도의 연관된 위상 지연을 갖도록 구성될 수 있으며; 4 개의 슬레이브 지연 셀을 가지는 슬레이브 지연선(104)에 대해서는, 4 개의 슬레이브 지연 셀 각각이 22.5도의 연관된 위상 지연을 갖도록 구성될 수 있고, 이하 마찬가지이다.

마스터 지연선(102)은 마스터 지연선(102)에 입력되는 입력 또는 기준 신호(SIG_REF)로부터 하나의 전체 주기 또는 360도 위상이 벗어난 마스터 지연선 출력 신호(MDL_OUT)를 발생시키도록 구성될 수 있다. 예시적인 기준 신호는 기준 클럭 신호 또는 약 50 퍼센트의 듀티 사이클을 갖는 정사각형 파형을 가지는 다른 유사한 유형의 신호일 수 있다. 마스터 지연선 출력 신호(MDL_OUT)를 발생시키기 위해, 마스터 지연선(102)은 M 개의 마스터 지연 셀(master delay cell, MDC)(108₀ 내지 108_M-1)을 포함할 수 있고, 여기서 M은 2 이상이다. 도 1에 도시된 예시적인 마스터-슬레이브 DLL 회로는 8 개의 마스터 지연 셀(108₀ 내지 108₇)을 갖지만, 8 개 이외의 개수의 2 개 이상의 마스터 지연 셀이 사용될 수 있다. 슬레이브 지연 셀(106₀ 및 106₁)과 같이, 마스터 지연 셀(108₀ 내지 108₇) 각각은 연관된 위상 지연을 가질 수 있다. 마스터 지연선(102)에 대해, 연관된 위상 지연들의 합은 기준 신호(SIG_REF)에 대한 360도의 위상 지연과 동일할 수 있다. 그에 부가하여, 마스터 지연 셀(108₀ 내지 108₇)은 동일한 위상 지연을 갖도록 구성될 수 있다. 그에 따라, 8 개의 마스터 지연 셀(108₀ 내지 108₇) 각각은 45도의 위상 지연을 갖도록 구성될 수 있다. 8 개 이외의 개수의 마스터 지연 셀을 가지는 대안의 예시적인 구성에 대해, 마스터 지연선의 총 위상 지연이 360도이도록, 마스터 지연 셀은 비례하는 위상 지연을 갖도록 구성될 수 있다. 예시적인 예로서, 3 개의 마스터 지연 셀을 가지는 마스터 지연선(102)에 대해서는, 3 개의 마스터 지연 셀 각각이 120도의 연관된 위상 지연을 가질 수 있고; 4 개의 마스터 지연 셀을 가지는 마스터 지연선(102)에 대해서는, 4 개의 마스터 지연 셀 각각이 90도의 연관된 위상 지연을 가질 수 있으며; 12 개의 마스터 지연 셀을 가지는 마스터 지연선(102)에 대해서는, 12 개의 슬레이브 지연 셀 각각이 30도의 연관된 위상 지연을 가질 수 있고, 이하 마찬가지이다.

일부 예시적인 구성에 대해, 마스터 지연 셀(108₀ 내지 108₇)이 동일한 연관된 위상 지연을 갖도록 구성되고 슬레이브 지연 셀(106₀ 내지 106₁)이 동일한 연관된 위상 지연을 갖도록 구성되는 것에 부가하여, 마스터 지연 셀(108₀ 내지 108₇) 및 슬레이브 지연 셀(106₀ 내지 106₁)은 서로 간에 동일한 지연을 갖도록 구성될 수 있다. 그에 따라, M 개의 마스터 지연 셀(108₀ 내지 108_M-1) 대 N 개의 슬레이브 지연 셀(106₀ 내지 106_N-1)의 비는 하나의 전체 주기의 위상 지연(즉, 360도) 대 슬레이브 지연선(104)으로부터 출력되는 출력 신호(SIG_OUT)의 원하는 위상 지연의 비와 동일할 수 있다. 도 1에 도시된 예시적인 마스터-슬레이브 DLL에 대해, 출력 신호(SIG_OUT)의 원하는 위상 지연은 90도인데, 그 이유는 마스터 지연선(102)이 8 개의 마스터 지연 셀(108₀ 내지 108₇)을 포함하고 슬레이브 지연선(104)이 2 개의 슬레이브 지연 셀(106₀ 및 106₁)을 포함하기 때문이다.

그에 부가하여, 마스터 지연 셀(108₀ 내지 108₇) 및 슬레이브 지연 셀(106₀ 및 106₁) 각각은 그 각자의 위상 지연이, 지연 셀을 통해 도출되는 전류의 양 및/또는 지연 셀에 인가되는 전압의 양을 조절하거나 변화시키는 것에 의해, 조절 또는 변화될 수 있는 가변 지연 셀로서 구성될 수 있다. 예시적인 가변 지연 셀은, 예로서, 전류 제어 인버터 또는 차동 증폭기와 같은, 가변 지연 인버터를 포함할 수 있다.

도 1에 도시된 예시적인 마스터-슬레이브 DLL 회로에 대해, 제어 전압(V_CTRL)이 발생되어 MDL 바이어스 발생기(110) 및 SDL 바이어스 발생기(112)에 인가될 수 있다. 제어 전압(V_CTRL)에 응답하여, MDL 바이어스 발생기(110)는, 마스터 지연 셀(108₀ 내지 108₇)에(예컨대, 마스터 지연 셀(108₀ 내지 108₇)을 구성하는 트랜지스터의 게이트 단자에) 인가될 수 있는, 하나 이상의 마스터 바이어스 전압(V_mb)과 같은, 하나 이상의 마스터 출력 바이어스를 발생시킬 수 있다. 이와 유사하게, 제어 전압(V_CTRL)에 응답하여, SDL 바이어스 발생기(110)는, 슬레이브 지연 셀(106₀ 및 106₁)에(예컨대, 슬레이브 지연 셀(106₀ 및 106₁)을 구성하는 트랜지스터의 게이트 단자에) 인가될 수 있는, 하나 이상의 슬레이브 바이어스 전압(V_sb)과 같은, 하나 이상의 출력 바이어스를 발생시킬 수 있다. 그 각자의 마스터 및 슬레이브 바이어스 전압(V_mb, V_sb)의 수신에 응답하여, 마스터 및 슬레이브 지연 셀(108₀ 내지 108₇, 106₀ 및 106₁) 각각은 각자의 전류를 도출할 수 있고, 이 전류는 차례로 각각의 지연 셀에 의해 생성되는 위상 지연의 양을 결정할 수 있다. 마스터 및 슬레이브 바이어스 전압(V_mb, V_sb)의 전압 레벨은 도출되는 전류의 양을 결정할 수 있고, 이 전류의 양은 차례로 지연 셀에 의해 생성되는 위상 지연의 양을 결정할 수 있다. 그에 따라, 마스터 및 슬레이브 지연 셀(108₀ 내지 108₇, 106₀ 및 106₁) 각각에 의해 생성되는 위상 지연을 변화시키기 위해, 제어 전압(V_CTRL)이 변화될 수 있고, 이는 마스터 및 슬레이브 바이어스 전압(V_mb, V_sb)을 변화시킬 수 있으며, 이는 차례로 각자의 마스터 및 슬레이브 지연 셀(108₀ 내지 108₇, 106₀ 및 106₁)을 통해 도출되는 전류를 변화시킬 수 있다. 트랜지스터의 구성에 따라, 하나 이상의 마스터 바이어스 전압(V_mb) 및/또는 하나 이상의 슬레이브 바이어스 전압(V_sb)은 단일의 전압 또는 상이한 유형의 트랜지스터에 인가되는 복수의 전압(하나는 n-형 금속 산화물 반도체 전계 효과 트랜지스터(n-type metal-oxide-semiconductor field effect transistor)(NMOS 트랜지스터)에 인가되고 다른 하나는 p-형 금속 산화물 반도체 전계 효과 트랜지스터(p-type metal-oxide-semiconductor field effect transistor)(PMOS 트랜지스터)에 인가되는 한 쌍의 전압 등)을 포함할 수 있다. 그에 부가하여, MDL 및 SDL 바이어스 발생기(110, 112)는 다양한 회로 구성을 가질 수 있다. 일 예에서, MDL 및 SDL 바이어스 발생기(110, 112)는 수신되는 제어 전압(V_CRTL)에 적어도 부분적으로 기초하여 각자의 전류를 발생시키는 전압-전류(V/I) 컨버터를 가질 수 있다. MDL 및 SDL 바이어스 발생기(110, 112) 각각은 마스터 및 슬레이브 바이어스 전압(V_mb, V_sb)을 발생시키기 위해 각자의 V/I 컨버터에 의해 발생되는 전류를 미러링할 수 있는 전류 미러 회로를 더 포함할 수 있다. 제어 전압(V_CTRL)에 기초하여 마스터 및 슬레이브 바이어스 전압(V_mb, V_sb)을 발생시키는 다른 회로 구성 또는 토폴로지가 가능할 수 있다.

도 1에 도시된 예시적인 마스터-슬레이브 DLL 회로는, 마스터 지연선(102)의 출력 신호(MDL_OUT)가 기준 신호(SIG_REF)인 마스터 지연선(102)에의 입력 신호로부터 360도 위상이 벗어나도록, 제어 전압(V_CTRL)을 설정하도록 구성되어 있는 동기 회로(locking circuitry)를 포함할 수 있다. 동기 회로는 위상 주파수 검출기(114), 차지 펌프(charge pump)(116), 저역 통과 필터(118), 동기 검출기(lock detector)(120), 및 오동기 검출기(false lock detector)(122)를 포함할 수 있다.

위상 주파수 검출기(114)(위상 검출기라고도 지칭될 수 있음)는 차지 펌프(116)에 대한 UP 및 DOWN 신호를 발생시킨다. UP 및 DOWN 신호는 기준 신호(SIG_REF) 및 출력 신호(MDL_OUT)의 에지들(상승 에지들 등) 사이의 시간 차이에 기초하여 발생될 수 있다. UP 및 DOWN 신호는 에지들 중 어느 것이 먼저 도착하는지를 차지 펌프(116)에 알려줄 수 있다. 상세하게는, 기준 신호(SIG_REF)의 에지가 출력 신호(MDL_OUT)의 에지보다 먼저 도착하면, 위상 주파수 검출기(114)는 UP 신호를 출력할 수 있다(또는 UP 신호는 논리 하이 레벨에서 출력될 수 있는 반면, DOWN 신호는 논리 로우 레벨에서 출력될 수 있다). 대안적으로, 출력 신호(MDL_OUT)의 에지가 기준 신호(SIG_REF)의 에지와 동시에 또는 그보다 먼저 도착하면, 위상 주파수 검출기(114)는 DOWN 신호를 출력할 수 있다(또는 DOWN 신호는 논리 하이 레벨에서 출력될 수 있는 반면, UP 신호는 논리 로우 레벨에서 출력될 수 있다).

저역 통과 필터(118)는 MDL 및 SDL 바이어스 발생기(110, 112)에 인가될 수 있는 제어 전압(V_CTRL)을 발생시키도록 구성되어 있는 커패시터 또는 다른 유사한 에너지 저장 회로를 포함할 수 있다. 차지 펌프(116)는 제어 전압(V_CTRL)의 전압 레벨을 설정(예컨대, 풀업 및 풀다운)하기 위해 저역 통과 필터(118)에 전류를 소싱(source)하고 저역 통과 필터(118)로부터 전류를 싱킹(sink)하도록 구성되어 있는 소스 및 싱크 회로 또는 다른 유사한 회로를 포함할 수 있다. 차지 펌프(116)에 의해 수행되는 전류의 소싱 및 싱킹은 위상 주파수 검출기(114)에 의해 제공되는 UP 및 DOWN 신호에 의존할 수 있다.

도 1에 도시된 바와 같이, 위상 주파수 검출기(114)는 또한 마스터 지연선(102)이 기준 신호(SIG_REF)로부터 360도 위상이 벗어난 위상 지연을 갖는 출력 신호(MDL_OUT)를 안정적으로 출력하고 있는 때를 검출하도록 구성되어 있는 동기 검출기(120)에 UP 및 DOWN 신호를 출력할 수 있다. 마스터 지연선(102)이 360도 위상 지연을 갖는 출력 신호(MDL_OUT)를 안정적으로 출력하고 있을 때, 동기 검출기(120)는 출력 신호(MDL_OUT)의 위상 지연이 정착되었고 그리고/또는 동기되어 있다는 것을 나타낼 수 있는 동기 신호(LOCK)를 출력할 수 있다.

그에 부가하여, 기준 신호(SIG_REF) 및 출력 신호(MDL_OUT)를 수신할 수 있는 오동기 검출기(122)는 기준 신호(SIG_REF)와 출력 신호(MDL_OUT)가 정렬되어 있더라도 출력 신호(MDL_OUT)가 기준 신호(SIG_REF)로부터 360도 지연되지 않을 때를 결정하도록 구성될 수 있다. 예를 들어, 출력 신호(MDL_OUT)는 기준 신호(SIG_REF)로부터 2 개의 전체 주기(즉, 720도) 또는 3 개의 전체 주기(즉, 1080도)만큼 위상이 벗어날 수 있다. 오동기 검출기(122)는 이러한 상황을 검출하고 그를 위상 주파수 검출기(114)에 전달하도록 구성될 수 있음으로써, 기준 신호(SIG_REF)와 출력 신호(MDL_OUT)가 정렬되어 있지만 서로로부터 단지 하나의 주기만큼 위상이 벗어나 있지 않을 때 동기 검출기(120)가 동기 신호(LOCK)를 부적절하게 출력하지 않도록 해준다.

실제로는, 출력 신호(MDL_OUT)의 위상 지연이 동기될 때, 마스터 지연 셀(108₀ 내지 108₇)의 위상 지연들의 총합이 360도일 수 있지만, 개개의 마스터 지연 셀(108₀ 내지 108₇) 모두가 동일한 것은 아닐 수 있고 그리고/또는 마스터 지연 셀(108₀ 내지 108₇)의 전부는 아니지만 일부가 45도의 의도된 또는 이상적인 위상 지연을 갖지 않을 수 있다. 예를 들어, 마스터 지연 셀(108₀ 내지 108₇)의 실제 위상 지연은 45도의 의도된 또는 이상적인 위상 지연으로부터 ± 소정의 연관된 값 δ일 수 있다. 이러한 위상 지연의 변동은, 공정, 물질(예컨대, 실리콘), 및/또는 제조 변동에 따른, 마스터 지연 셀(108₀ 내지 108₇) 사이의 다양한 비이상성(non-ideality) 또는 불일치로 인할 것일 수 있다.

유사한 이유로, 슬레이브 지연 셀(106₀ 및 106₁)이 서로 동일한 위상 지연을 갖지 않을 수 있다. 그에 부가하여, 동기 회로가 슬레이브 지연선(104)의 출력 신호(SIG_OUT)가 아니라 마스터 지연선(102)의 출력 신호(MDL_OUT)에 대한 위상 지연을 동기시키는데 사용되기 때문에, 출력 신호(MDL_OUT)의 위상 지연이 동기될 때, 슬레이브 지연선(104)으로부터 출력되는 출력 신호(SIG_OUT)의 실제 위상 지연이 원하는 위상 지연과 상이할 수 있다. 예시하기 위해, 출력 신호(SIG_OUT)에 대한 원하는 위상 지연이 90도인 것으로 가정한다. 게다가, 동기 회로가 제어 전압(V_CTRL)을 SDL 바이어스 발생기(112)로 하여금 슬레이브 바이어스 전압(V_sb)을 제1 슬레이브 지연 셀(106₀)에 대한 50도의 위상 지연 및 제2 슬레이브 지연 셀(106₁)에 대한 55도의 위상 지연을 산출하는 레벨로 출력하게 하는 전압 레벨에 동기시키는 것으로 가정한다. 그에 따라, 출력 신호(SIG_OUT)의 위상 지연이 90도의 원하는 위상 지연으로부터 15도 벗어난 105도일 수 있다. 출력 신호(SIG_OUT)의 실제 위상 지연과 원하는 위상 지연 사이의 이 차이 또는 불일치는 정적 위상 오차라고 지칭될 수 있다.

정적 위상 오차를 보상하기 위해, SDL 바이어스 발생기(112)는 슬레이브 바이어스 전압(V_sb)을 발생시키기 위해 제어 전압(V_CTRL)에 부가하여 디지털 제어 비트를 수신하도록 구성될 수 있다. 상세하게는, 초기 프로그래밍 지연 값(PRG_DEL)이 슬레이브 바이어스 전압(V_sb)을 조절 및/또는 튜닝하는데 사용될 수 있다. 프로그래밍 지연 값(PRG_DEL)은, 일부 예시적인 구성에 대해 7-비트 값일 수 있는, 다중 비트 값일 수 있다. 이 값의 비트들 중 하나 이상 비트의 조절은 슬레이브 바이어스 전압(V_sb)의 전압 레벨을 변경할 수 있다. 그에 따라, 출력 신호(SIG_OUT)의 원하는 위상 지연, 실제 위상 지연, 및/또는 실제 위상 지연과 원하는 위상 지연 간의 위상 지연 차이에 기초하여, 특정의 프로그래밍 지연 값(PRG_DEL)이 복수의 프로그래밍 지연 값 중에서 선택되고, 제어 전압(V_CTRL)과 함께, 슬레이브 바이어스 전압(V_sb)을 발생시키는데 사용될 수 있다. 제어 전압(V_CTRL)만을 적용하는 것보다 제어 전압(V_CTRL) 및 선택된 프로그래밍 지연 값(PRG_DEL) 둘 다를 적용하는 것이 원하는 위상 지연에 더 가까운 출력 신호(SIG_OUT)의 실제 위상 지연을 산출할 수 있다.

프로그래밍 지연 값(PRG_DEL)은 시스템(100)의 제조 및/또는 동작 이전에 시뮬레이션 또는 다른 활동을 통해 결정될 수 있는 초기 프로그래밍 지연 값일 수 있다. 그렇지만, 다양한 제조, 공정, 및/또는 물질의 일관성 없음 또는 변동으로 인해, 프로그래밍 지연 값(PRG_DEL)은 슬레이브 바이어스 전압(V_sb)의 일관성 없는 위상 지연 및/또는 불충분한 튜닝을 제공할 수 있다. 예를 들어, 실리콘 다이의 차이로 인해, 프로그래밍 지연 값(PRG_DEL)이 상이한 마스터-슬레이브 DLL 회로의 상이한 슬레이브 지연선을 상이하게 튜닝할 수 있다. 그 결과, 프로그래밍 지연 값(PRG_DEL)이 SDL 바이어스 발생기(112)에 출력될 때 출력 신호(SIG_OUT)의 실제 위상 지연과 원하는 위상 지연 사이의 개선 가능한 양의 불일치 또는 정적 위상 오차가 여전히 있을 수 있다.

시스템(100)은 정적 위상 오차를 추가로 감소시킬 수 있는 튜닝된 프로그래밍 지연 값을 발생시키기 위해 프로그래밍 지연 값(PRG_DEL)의 "온칩(on-chip)", "동작중(on-the-fly)", 및/또는 제조후(post-manufacturing) 튜닝을 수행하도록 구성될 수 있는 프로그래밍 지연 튜닝 회로(124)를 더 포함할 수 있다. 튜닝된 프로그래밍 지연 값은 초기 프로그래밍 지연 값(PRG_DEL) 대신에 SDL 바이어스 발생기(112)에 인가되는 프로그래밍 지연 출력 값(PRG_DEL_OUT)일 수 있고, 이는 초기 프로그래밍 지연 값(PRG_DEL)이 그 대신에 SDL 바이어스 발생기(112)에 직접 인가된 경우보다 원하는 위상 지연에 더 가까운 출력 신호(SIG_OUT)에 대한 위상 지연을 산출할 수 있다.

프로그래밍 지연 튜닝 회로(124)는 마스터 지연선(102)에서의 상이한 지점들에서 취해진 마스터 지연선 신호들의 하나 이상의 비교에 기초하여 프로그래밍 지연 값(PRG_DEL)을 튜닝 또는 조절하도록 구성될 수 있다. 마스터 지연선 신호는 마스터 지연선(102)에의 입력 신호(즉, 기준 신호(SIG_REF)), 마스터 지연선(102)의 출력 신호(즉, 출력 신호(MDL_OUT)), 및/또는 마스터 지연선(102)의 마스터 지연 셀(108₀ 내지 108_M-1)의 출력에서 발생되는 신호를 포함할 수 있다.

마스터 지연선(102)의 마스터 지연 셀(108₀ 내지 108_M-1)의 출력에서 발생되는 마스터 지연선 신호는 제i 마스터 지연 셀(108₀ 내지 108_M-1) 각각의 출력 및/또는 제(i+1) 마스터 지연 셀(108₀ 내지 108_M-1) 각각의 입력에서 발생되는 M 개의 제i 마스터 지연선 신호(PH(i-1))을 포함할 수 있고, 여기서 i는 0부터 M-1까지 증가한다. 상세하게는, M=8인 마스터 지연선(102)에 대해, 마스터 지연선(102)의 마스터 지연 셀(108₀ 내지 108_M)의 출력에서 발생되는 마스터 지연선 신호는 제1 마스터 지연 셀(108₀)의 출력에서 발생되는 제1 마스터 지연선 신호(PH0), 제2 마스터 지연 셀(108₁)의 출력에서 발생되는 제2 마스터 지연선 신호(PH1), 제3 마스터 지연 셀(108₂)의 출력에서 발생되는 제3 마스터 지연선 신호(PH2), 제4 마스터 지연 셀(108₃)의 출력에서 발생되는 제4 마스터 지연선 신호(PH3), 제5 마스터 지연 셀(108₄)의 출력에서 발생되는 제5 마스터 지연선 신호(PH4), 제6 마스터 지연 셀(108₅)의 출력에서 발생되는 제6 마스터 지연선 신호(PH5), 제7 마스터 지연 셀(108₆)의 출력에서 발생되는 제7 마스터 지연선 신호(PH6), 및 제8 마스터 지연 셀(108₇)의 출력에서 발생되는 제8 마스터 지연선 신호(PH7)를 포함할 수 있다. 제 8 마스터 지연선 신호(PH7)는 또한, 도 1에 도시된 바와 같이, 마스터 지연선(102)의 출력 신호(MDL_OUT)일 수 있다.

각각의 제i 마스터 지연선 신호(PH(i-1))는 기준 신호(SIG_REF)에 대한 의도된 위상 지연을 가질 수 있다. 이전에 기술된 바와 같이, 마스터 지연선(102)이 동기될 때, 마스터 지연 셀(108₀ 내지 108_M-1) 각각은 45도의 의도된 위상 지연을 가질 수 있다. 그에 따라, 각각의 제i 마스터 지연선 신호(PH(i-1))에 대해, 기준 신호(SIG_REF)의 위상에 대한 각자의 의도된 위상 지연은 의도된 위상 지연(예컨대, 45도)과 제i 마스터 지연선 신호(PH(i-1))를 출력하도록 구성되어 있는 제i 마스터 지연 셀(108_i)에 대응하는 정수 (i+1)를 곱한 것일 수 있다. 도 1에 도시된 바와 같은 M=8인 예에 대해, 기준 신호(SIG_REF)에 대한 의도된 위상 지연은 제1 마스터 지연선 신호(PH0)에 대한 45도(45x1), 제2 마스터 지연선 신호(PH1)에 대한 90도(45x2), 제3 마스터 지연선 신호(PH2)에 대한 135도(45x3), 제4 마스터 지연선 신호(PH3)에 대한 180도(45x4), 제5 마스터 지연선 신호(PH4)에 대한 225도(45x5), 제6 마스터 지연선 신호(PH5)에 대한 270도(45x6), 제7 마스터 지연선 신호(PH6)에 대한 315도(45x7), 및 제8 마스터 지연선 신호(PH7)에 대한 360도(45x8)일 수 있다.

프로그래밍 지연 튜닝 회로(124)에 의해 수행되는 하나 이상의 비교 각각에 대해, 복수의 마스터 지연선 신호 중 2 개(또는 한 쌍)가 선택될 수 있다. 프로그래밍 지연 튜닝 회로(124)는 선택된 마스터 지연선 신호들 중 하나를 출력(TNG_CIR_OUT)으로서 슬레이브 지연선(104)에 출력할 수 있다. 슬레이브 지연선(102)으로 보내지는 선택된 마스터 지연선 신호는 슬레이브 지연선(104)에 의해 출력 신호(SIG_OUT)로서 출력될 수 있는 지연된 마스터 지연선 신호를 발생시키기 위해 슬레이브 지연선(104)을 통과할 수 있다. 지연된 마스터 지연선 신호는 이어서 다시 프로그래밍 지연 튜닝 회로(124)로 보내질 수 있고, 이 회로에서 지연된 마스터 지연선 신호와 다른 선택된 마스터 지연선 신호 간의 실제 위상 차이를 결정하기 위해 다른 선택된 마스터 지연선 신호와 비교될 수 있다. 하나보다 많은 마스터 지연선 신호 쌍이 선택되고 비교되어야 하는 경우, 모든 쌍이 선택되고 비교되어 실제 위상 차이가 결정될 때까지 상기 프로세스가 반복될 수 있다.

단지 단일의 비교가 수행되는 경우, 이 비교로부터 결정되는 실제 위상 차이가 튜닝된 프로그래밍 지연 값을 발생시키기 위해 프로그래밍 지연 값(PRG_DEL)을 조절 또는 튜닝하는데 사용될 수 있다. 다수의 비교가 수행되는 경우, 다수의 비교로부터 결정되는 복수의 실제 위상 차이가 먼저 평균될 수 있고, 복수의 실제 위상 차이의 평균이 튜닝된 프로그래밍 지연 값을 발생시키기 위해 프로그래밍 지연 값(PRG_DEL)을 조절 또는 튜닝하는데 사용될 수 있다.

마스터 지연선 신호의 선택은 선택되어 비교될 마스터 지연선 신호 쌍을 식별해주는 미리 결정된 선택 방식에 따라 행해질 수 있다. 그에 부가하여, 일부 예에 대해, 미리 결정된 선택 방식은 또한 식별된 마스터 지연선 신호 쌍이 비교를 위해 선택되는 순서를 식별해줄 수 있다.

일부 예에 대해, 선택 방식은 서로 간의 의도된 위상 지연의 차이가 출력 신호(SIG_OUT)의 원하는 위상 지연과 동일한 마스터 지연선 신호 쌍을 식별해줄 수 있다. 마스터 지연 셀(108₀ 내지108_M-1)의 의도된 위상 지연이 슬레이브 지연 셀(106₀ 내지 106_N-1)의 의도된 위상 지연과 동일할 때, 가능한 쌍은 서로로부터 N 개의 마스터 지연 셀 떨어져 있는 마스터 지연선 신호를 포함할 수 있다. 일 예로서, 도 1에 도시된 마스터 및 슬레이브 지연선(102, 104)에 대해, N=2이고, M=8이며, 원하는 위상 지연이 90도인 경우, 가능한 마스터 지연선 신호 쌍은 기준 신호(SIG_REF)와 제2 마스터 지연선 신호(PH1), 제1 마스터 지연선 신호(PH0)와 제3 마스터 지연선 신호(PH2), 제2 마스터 지연선 신호(PH1)와 제4 마스터 지연선 신호(PH3), 제3 마스터 지연선 신호(PH2)와 제5 마스터 지연선 신호(PH4), 제4 마스터 지연선 신호(PH3)와 제6 마스터 지연선 신호(PH5), 제5 마스터 지연선 신호(PH4)와 제7 마스터 지연선 신호(PH6), 및 제6 마스터 지연선 신호(PH5)와 제8 마스터 지연선 신호(PH7)를 포함할 수 있다.

그에 부가하여, 선택 방식은 원하는 위상 지연과 동일한 위상 지연 차이를 가지는 가능한 마스터 지연선 신호 쌍 중 전부, 전부가 아닌 일부, 또는 적어도 하나를 식별해줄 수 있다. 가능한 쌍 중 전부가 아닌 일부를 식별해주는 일 예에서, 비교를 위해 선택되는 다음 마스터 지연선 신호 쌍에 대해, 마스터 지연선 신호들 중 하나는 비교를 위해 선택된 바로 이전의 마스터 지연선 신호 쌍과 공통이다. N=2이고, M=8이며, 원하는 위상 지연이 90도인 상기 예를 사용하여, 이러한 쌍은 기준 신호(SIG_REF)와 제2 마스터 지연선 신호(PH1), 제2 마스터 지연선 신호(PH1)와 제4 마스터 지연선 신호(PH3), 제4 마스터 지연선 신호(PH3)와 제6 마스터 지연선 신호(PH5), 및 제6 마스터 지연선 신호(PH5)와 제8 마스터 지연선 신호(PH7)를 포함할 수 있다. 이 선택 방식이 도 1에서 기준 신호(SIG_REF)와 제2, 제4, 제6 및 제8 마스터 지연선 신호(PH1, PH3, PH5, 및 PH7)가 프로그래밍 지연 튜닝 회로(124)에 입력되는 것으로 도시되어 있다. 대안적으로, 이러한 쌍은 제1 마스터 지연선 신호(PH0)와 제3 마스터 지연선 신호(PH2), 제3 마스터 지연선 신호(PH2)와 제5 마스터 지연선 신호(PH4), 및 제5 마스터 지연선 신호(PH4)와 제7 마스터 지연선 신호(PH6)를 포함할 수 있다.

게다가, 선택 방식은, 각각의 쌍에 대해, 쌍의 어느 마스터 지연선 신호가 쌍의 다른 마스터 지연선 신호와 비교되기 전에 슬레이브 지연선(104)을 통과해야 하는지를 식별해줄 수 있다. 하나의 예시적인 방식에서, 선택 방식은 기준 신호(SIG_REF)의 위상에 대해 보다 낮은 의도된 위상 지연을 갖는 마스터 지연선 신호가 슬레이브 지연선(104)을 통해 보내질 수 있다는 것을 식별해줄 수 있다. 대안적으로, 보다 높은 의도된 위상 지연을 갖는 마스터 지연선 신호가 선택될 수 있다. 그에 부가하여 또는 대안적으로, 일부 예시적인 선택 방식에 대해, 각각의 선택된 쌍에 대해 2 번의 비교 - 마스터 지연선 신호 쌍의 한쪽 마스터 지연선 신호가 슬레이브 지연선(104)을 통과하는 제1 비교 및 마스터 지연선 신호 쌍의 다른 쪽 마스터 지연선 신호가 슬레이브 지연선(104)을 통과하는 제2 비교 - 가 수행될 수 있다.

그에 부가하여 또는 대안적으로, 선택 방식이 다음 쌍과 이전 쌍에 공통인 마스터 지연선 신호들 중 하나를 포함하는 경우, 공통의 마스터 지연선 신호가 비교들 중 하나의 비교에 대해서는 슬레이브 지연선(104)을 통과할 수 있지만 다른 비교에 대해서는 그렇지 않을 수 있다. 예를 들어, 공통의 마스터 지연선 신호가 바로 이전의 비교에 대해 슬레이브 지연선(104)을 통과하지 않았으면, 공통의 마스터 지연선 신호가 다음 비교에 대해 슬레이브 지연선(104)을 통과할 수 있거나, 그 반대일 수 있다. 대안적으로, 공통의 마스터 지연선 신호는 바로 이전의 비교 및 다음 비교 둘 다에 대해 슬레이브 지연선(104)을 통과하는 또는 바로 이전의 비교 및 다음 비교 둘 다에 대해 슬레이브 지연선(104)을 통과하지 않는 쌍의 마스터 지연선 신호일 수 있다.

그에 부가하여 또는 대안적으로, 일부 예시적인 선택 방식은 각각의 쌍의 마스터 지연선 신호를 2 개의 마스터 지연선 신호 그룹으로 분리하거나 그룹화할 수 있고, 그룹들 중 하나는 슬레이브 지연선(104)을 통과할 마스터 지연선 신호를 포함하거나 식별해주고 다른 그룹은 제1 그룹에 포함되거나 그에서 식별되는 것과 비교되는 마스터 지연선 신호를 포함하거나 식별해준다.

선택 방식 하에서 선택되어 비교될 것으로 식별되는 그 마스터 지연선 신호는 마스터 지연선(102)으로부터 프로그래밍 지연 튜닝 회로(124)로 전달될 수 있다. 도 1에 도시된 예시적인 구성에서, 선택 및 비교를 위해 선택 방식 하에서 식별되는 마스터 지연선 신호는 기준 신호(SIG_REF), 제2 마스터 지연선 신호(PH1), 제4 마스터 지연선 신호(PH3), 제6 마스터 지연선 신호(PH5), 및 제8 마스터 지연선 신호(PH7)이다.

도 2는 슬레이브 지연선(104) 및 SDL 바이어스 발생기(112)와 통신하는 프로그래밍 지연 튜닝 회로(124)의 예시적인 구성의 블록도를 나타낸 것이다. 프로그래밍 지연 튜닝 회로(124)는 마스터 지연선(102)으로부터 식별된 마스터 지연선 신호를 수신하고 비교를 위한 신호 쌍을 선택하도록 구성되어 있는 선택 회로를 포함할 수 있다. 선택 회로는 비교를 위한 선택된 쌍을 선택적으로 그리고/또는 순차적으로 출력하도록 추가로 구성될 수 있다. 선택 회로는 제1 멀티플렉서(MUX1)(202) 및 제2 멀티플렉서(MUX2)(204)를 포함할 수 있다. 제1 멀티플렉서(202)는 슬레이브 지연선(104)을 통해 전달되어야 하는 쌍의 마스터 지연선 신호를 수신하도록 구성될 수 있다. 제2 멀티플렉서(204)는 제1 멀티플렉서(202)로 보내지는 마스터 지연선 신호가 슬레이브 지연선(104)을 통해 전달된 후에 이 신호와 비교될 쌍의 마스터 지연선 신호를 수신하도록 구성될 수 있다.

프로그래밍 지연 튜닝 회로(124)는 제어기(206)를 더 포함할 수 있다. 제어기(206)는 선택 방식 하에서 식별되는 하나 이상의 마스터 지연선 신호 쌍 각각을 수신하고, 각각의 쌍에 대해, 마스터 지연선 신호들의 위상들을 비교하고 위상들 간의 위상 차이를 결정하도록 구성될 수 있다.

그에 부가하여, 제어기(206)는, 시스템(100)의 외부에 있는 외부 제어기, 마스터-슬레이브 DLL 회로, 및/또는 프로그래밍 지연 튜닝 회로(124) 등으로부터, 초기 프로그래밍 지연 값(PRG_DEL)을 수신하도록 구성될 수 있다. 제어기(206)는 또한 프로그래밍 지연 출력 값(PRG_DEL_OUT)을 발생시켜 SDL 바이어스 발생기(112)에 출력하도록 구성될 수 있다. 프로그래밍 지연 출력 값(PRG_DEL_OUT)은, 제어 전압(V_CTRL)과 함께, 이전에 기술된 바와 같이, 슬레이브 바이어스 전압(V_sb)을 발생시키는데 사용될 수 있다.

제어기(206)는 하나 이상의 마스터 지연선 신호 쌍의 결정된 하나 이상의 위상 차이에 기초하여 초기 프로그래밍 지연 값(PRG_DEL)을 조절 및/또는 튜닝할지를 결정하도록 추가로 구성될 수 있다. 예를 들어, 하나 이상의 위상 차이로부터, 제어기(206)는 초기 프로그래밍 지연(PRG_DEL)의 하나 이상의 비트의 조절이, 초기 프로그래밍 지연 값이 그 대신에 사용되는 경우보다, 원하는 위상 지연에 더 가까운 출력 신호(SIG_OUT)의 실제 위상 지연을 산출할 수 있는지를 결정하도록 구성될 수 있다. 그러한 경우, 제어기(206)는 튜닝된 프로그래밍 지연 값을 발생시키기 위해 초기 프로그래밍 지연 값(PRG_DEL)을 조절 및/또는 튜닝할 수 있다. 튜닝된 프로그래밍 지연 값이 그러면 SDL 바이어스 발생기(112)로 보내지는 프로그래밍 지연 출력 값(PRG_DEL_OUT)일 수 있다. 대안적으로, 그렇지 않은 경우, 제어기(206)는 초기 프로그래밍 지연 값(PRG_DEL)을 조절 및/또는 튜닝하지 않을 수 있고, 초기 프로그래밍 지연 값(PRG_DEL)이 SDL 바이어스 발생기(112)로 보내지는 프로그래밍 지연 출력 값(PRG_DEL_OUT)일 수 있다.

선택 방식이 선택되어 비교될 단일의 마스터 지연선 신호 쌍만을 식별해주는 경우, 제어기(206)는 단일의 위상 차이에 기초하여 초기 프로그래밍 지연 값(PRG_DEL)을 조절할지를 결정하도록 구성될 수 있다. 대안적으로, 선택 방식이 선택되어 비교될 다수의 마스터 지연선 신호 쌍을 식별해주는 경우, 제어기(206)는 다수의 쌍과 연관된 다수의 위상 차이의 평균을 결정하도록 구성될 수 있다. 제어기(206)는 그러면 평균에 기초하여 초기 프로그래밍 지연 값(PRG_DEL)을 조절할지 그리고/또는 얼마나 조절할지를 결정하도록 구성될 수 있다.

제어기(206)는 제1 멀티플렉서(202) 및 제2 멀티플렉서(204)에 의해 선택되는 마스터 지연선 신호 쌍의 선택을 제어하도록 추가로 구성될 수 있다. 제어기(206)는 선택 신호 또는 신호 버스(SEL1 및 SEL2)를 발생시키고 그리고/또는, 각각, 제1 멀티플렉서(202) 및 제2 멀티플렉서(204)에 출력하도록 구성될 수 있다. 일부 예시적인 구성에 대해, 선택 신호(SEL1 및 SEL2)는 그 각자의 멀티플렉서(202, 204)로 보내지는 상이한 신호일 수 있다. 대안적으로, 선택 신호가 동일한 신호일 수 있다. 즉, 제어기(206)는 제1 멀티플렉서(202) 및 제2 멀티플렉서(204) 둘 다를 제어할 단일의 선택 신호만을 출력하도록 구성될 수 있다.

제1 및 제2 멀티플렉서(202, 204)는 그 각자의 선택 신호(SEL1, SEL2)를 수신하도록 구성될 수 있다. 수신된 선택 신호(SEL1, SEL2)에 기초하여, 제1 및 제2 멀티플렉서(202, 204) 각각은 수신된 마스터 지연선 신호들 중 하나를 선택하여 각자의 멀티플렉서 출력 신호(MUX1_OUT 및 MUX2_OUT)로서 출력하도록 구성될 수 있다.

제어기(206)는 제1 및 제2 멀티플렉서(202, 204)에 의해 출력될 마스터 지연선 신호 쌍을 선택하고 그리고/또는 미리 결정된 선택 방식에 따라 선택 신호(SEL1, SEL2)를 출력하도록 구성될 수 있다. 그에 부가하여, 제어기(206)는, 선택된 바로 이전의 쌍의 마스터 지연선 신호 사이의 위상 차이를 결정 및/또는 등록한 것에 응답하여, 선택 방식 하에서 비교를 위한 다음 마스터 지연선 신호 쌍을 선택하도록 구성될 수 있다.

예시하기 위해, 도 2는 각각의 쌍의 신호들이 N 개의 마스터 지연 셀만큼 떨어져 있고, 선택될 다음 쌍이 선택되어 비교된 바로 이전의 쌍과 공통인 마스터 지연선 신호를 가지며, 공통의 마스터 지연선 신호가 바로 이전의 마스터 지연선 신호 쌍의 일부일 때는 슬레이브 지연선(104)을 통해 전달되지 않고, 다음 마스터 지연선 신호 쌍의 일부일 때는 슬레이브 지연선(104)을 통해 전달되는 미리 결정된 선택 방식 하에서, 제1 및 제2 멀티플렉서(202, 204)를 마스터 지연선 신호 쌍을 수신하도록 구성되어 있는 것으로 나타내고 있다. 상세하게는, N=2이고 M=8인 마스터 및 슬레이브 지연선(102, 104)에 대해, 4 개의 마스터 지연선 신호 쌍 - 기준 신호(REF_SIG)와 제2 마스터 지연선 신호(PH1)를 포함하는 제1 쌍, 제2 마스터 지연선 신호(PH1)와 제4 마스터 지연선 신호(PH3)를 포함하는 제2 쌍, 제4 마스터 지연선 신호(PH3)와 제6 마스터 지연선 신호(PH5)를 포함하는 제3 쌍, 및 제6 마스터 지연선 신호(PH5)와 제8 마스터 지연선 신호(PH7)를 포함하는 제4 쌍 - 이 선택 회로를 구성하는 멀티플렉서(202, 204)에 입력된다. 더 상세하게는, 제1 멀티플렉서(202)에 의해 수신되어 슬레이브 지연선(104)으로 보내지는 쌍의 마스터 지연선 신호는 제1 쌍의 기준 신호(REF_SIG), 제2 쌍의 제2 마스터 지연선 신호(PH1), 제3 쌍의 제4 마스터 지연선 신호(PH3), 및 제4 쌍의 제6 마스터 지연선 신호(PH5)이다. 제2 멀티플렉서(204)에 의해 수신되는 쌍의 마스터 지연선 신호는 제1 쌍의 제2 마스터 지연선 신호(PH1), 제2 쌍의 제4 마스터 지연선 신호(PH3), 제3 쌍의 제6 마스터 지연선 신호(PH5), 및 제4 쌍의 제8 마스터 지연선 신호(PH7)이다. 그에 부가하여, 선택 방식 하에서, 제어기(206)는 제1 쌍을 첫 번째로, 제2 쌍을 두 번째로, 제3 쌍을 세 번째로, 그리고 제4 쌍을 네 번째로 선택하도록 구성될 수 있다.

초기 프로그래밍 지연 값의 튜닝을 수행하기 위해, 제어기(206)는 초기 프로그래밍 지연 값(PRG_DEL)을 프로그래밍 지연 출력 값(PRG_DEL_OUT)으로서 SDL 바이어스 발생기(112)에 제공하도록 구성될 수 있고, SDL 바이어스 발생기(112)는 차례로 슬레이브 지연선(104)이 초기 프로그래밍 지연 값(PRG_DEL)에 기초한 초기의 연관된 위상 지연을 갖도록 슬레이브 바이어스 전압(V_sb)을 발생시킬 수 있다.

그에 부가하여, 제어기(206)는 제1 마스터 지연선 신호 쌍이 먼저 출력되도록 - 즉, 제1 멀티플렉서 출력(MUX1_OUT)이 기준 신호(REF_SIG)이고 제2 멀티플렉서 출력(MUX2_OUT)이 제2 마스터 지연선 신호(PH1)이도록 - 선택 신호(SEL1, SEL2)를 제1 및 제2 멀티플렉서(202, 204)에 출력하도록 구성될 수 있다. 기준 신호(REF_SIG)는 프로그래밍 지연 튜닝 회로(124)의 출력(TNG_CIR_OUT)으로서 슬레이브 지연선(104)으로 보내질 수 있다. 기준 신호(REF_SIG)는 슬레이브 지연선(104)을 통해 전달될 수 있고, 기준 신호(REF_SIG)의 지연된 버전은 슬레이브 지연선(104)으로부터 슬레이브 지연선(104)의 출력(SIG_OUT)으로서 출력될 수 있다. 도 2에 도시된 바와 같이, 기준 신호(REF_SIG)의 지연된 버전이 제어기(206)로 보내질 수 있고, 제어기(206)는 기준 신호(REF_SIG)의 지연된 버전을 제2 멀티플렉서(204)에 의해 출력되는 제2 마스터 지연선 신호(PH1)와 비교할 수 있다. 비교에 기초하여, 제어기(206)는 기준 신호(REF_SIG)의 지연된 버전과 제2 마스터 지연선 신호(PH1) 사이의 위상 차이를 결정할 수 있다. 제어기(206)는 결정된 위상 차이를 등록하거나 다른 방식으로 저장하도록 구성될 수 있다.

기준 신호(REF_SIG)의 지연된 버전과 제2 마스터 지연선 신호(PH1) 사이의 위상 차이를 결정하고 그리고/또는 결정된 위상 차이를 등록한 후에, 제어기(206)는 다음(즉, 제2) 마스터 지연선 신호 쌍을 선택하고, 제2 쌍이 제1 및 제2 멀티플렉서(202, 204)에 의해 각각 출력되도록, 선택 신호(SEL1 및 SEL2)를 출력할 수 있다. 제2 마스터 지연선 신호(PH1)의 지연된 버전과 제4 마스터 지연선 신호(PH3) 사이의 위상 차이를 결정하고 그리고/또는 등록한 후에, 제어기(206)는 제3 쌍이 제1 및 제2 멀티플렉서(202, 204)에 의해 각각 출력되도록 선택 신호(SEL1 및 SEL2)를 출력할 수 있다. 제4 마스터 지연선 신호(PH3)의 지연된 버전과 제6 마스터 지연선 신호(PH5) 사이의 위상 차이를 결정하고 그리고/또는 등록한 후에, 제어기(206)는 제4 쌍이 제1 및 제2 멀티플렉서(202, 204)에 의해 출력되도록 선택 신호(SEL1 및 SEL2)를 출력할 수 있다. 제6 마스터 지연선 신호(PH5)의 지연된 버전과 제8 마스터 지연선 신호(PH7) 사이의 위상 차이가 결정되고 그리고/또는 등록될 수 있다. 그 후에, 제어기(206)는 선택 방식 하에서 선택하여 비교할 마스터 지연선 신호 쌍이 더 이상 없다고 결정할 수 있다.

이어서, 제어기(206)는 등록된 위상 차이들의 평균을 결정하도록 구성될 수 있다. 이 평균에 기초하여, 제어기(206)는 초기 프로그래밍 지연 값(PRG_DEL)을 조절할지 그리고/또는 얼마나 조절할지를 결정할 수 있다. 이 결정에 기초하여, 제어기(206)는 튜닝된 프로그래밍 지연 값을 프로그래밍 지연 출력 값(PRG_DEL_OUT)으로서 출력할 수 있거나, 대안적으로 초기 프로그래밍 지연 값(PRG_DEL)을 프로그래밍 지연 출력 값(PRG_DEL_OUT)으로서 SDL 바이어스 발생기(112)에 계속 출력할 수 있다. 초기 프로그래밍 지연 값(PRG_DEL)이 튜닝되었으면, 새로운 또는 조절된 슬레이브 바이어스 전압(V_sb)이 제어 전압(V_CTRL) 및 튜닝된 프로그래밍 지연 값에 기초하여 발생될 수 있고, 이는 차례로 슬레이브 지연선(104)의 연관된 위상 지연을 튜닝할 수 있다.

프로그래밍 지연 튜닝 회로(124)는 제1 멀티플렉서(202)의 출력(MUX1_OUT) 및 입력 신호(SIG_IN)를 수신하여 시스템(100) 및/또는 마스터-슬레이브 DLL 회로에 선택적으로 출력하도록 구성되어 있는 제3 멀티플렉서(MUX3)(208)를 더 포함할 수 있다. 입력 신호(SIG_IN)는 기준 신호(REF_SIG) 및/또는 데이터 신호(도시되지 않음)와 위상 정렬되어 있는 위상 정렬된 신호일 수 있다. 그에 부가하여 또는 대안적으로, 입력 신호(SIG_IN)는 그의 위상이 슬레이브 지연선(104)에 의해 지연되도록 요망되거나 의도되어 있는 신호일 수 있다. 예시적인 입력 신호(SIG_IN)는 데이터 신호(도시되지 않음)와 위상 정렬되어 있는 데이터 신호의 데이터를 래치하는데 사용되는 스트로브 신호일 수 있다. 스트로브 신호가 스트로브 신호의 상승 에지 및 하강 에지 둘 다에서 데이터를 래치하는데 사용될 수 있도록, 스트로브 신호가 데이터 신호로부터 원하는 위상 오프셋(90도 등)을 갖는 것이 바람직할 수 있다. 그에 따라, 원하는 지연을 갖는 스트로브 신호의 지연된 버전을 발생시키기 위해, 스트로브 신호가 마스터-슬레이브 DLL 회로의 슬레이브 지연선(104)로 보내질 수 있다.

제어기(206)가 초기 프로그래밍 지연 값(PRG_DEL)의 튜닝을 수행하기로 결정할 때, 제어기(206)는 제3 멀티플렉서(208)를 제1 멀티플렉서(202)의 출력(MUX1_OUT)을 출력하도록 구성하는 튜닝 인에이블 신호(TNG_EN)를 출력하도록 구성될 수 있다. 대안적으로, 제어기(206)가 초기 프로그래밍 지연 값(PRG_DEL)의 튜닝을 수행하지 않기로 결정할 때, 제어기(206)는 제3 멀티플렉서(208)가 입력 신호(SIG_IN)를 출력하도록 구성되도록 튜닝 인에이블 신호(TNG_EN)를 출력할 수 있다.

하나의 예시적인 상황에서, 제어기(206)는, 튜닝을 수행하는 것을 마친 후에, 튜닝을 수행하지 않기로 결정할 수 있다. 예시하기 위해, 상기 예를 사용하여, 제4(즉, 마지막) 마스터 지연선 신호 쌍이 비교되고, 평균 값이 결정되며, 초기 프로그래밍 지연 값(PRG_DEL)의 임의의 튜닝이 수행된 후에, 제어기(206)는 제1 멀티플렉서(202)의 출력(MUX1_OUT)보다는 입력 신호(SIG_IN)가 슬레이브 지연선(104)으로 전달될 수 있도록 제3 멀티플렉서(208)를 구성하기 위해 튜닝 인에이블 신호(TNG_EN)를 출력하도록 구성될 수 있다. 차례로, 슬레이브 지연선(104)은 그의 연관된 위상 지연이 튜닝된 후에 입력 신호(SIG_IN)를 지연시킬 수 있다.

다른 예시적인 상황에서, 제어기(206)는 마스터-슬레이브 DLL이 아직 동기되지 않은 경우 튜닝을 수행하지 않기로 결정할 수 있다. 즉, 마스터-슬레이브 DLL 회로 자체가 아직 동기되지 않은 경우 제어기(206)가 자신이 수신하고 있는 초기 프로그래밍 지연 값(PRG_DEL)에 대한 튜닝을 수행하는 것이 바람직하지 않을 수 있다. 그에 따라, 제어기(206)는 동기 검출기(120)(도 1)에 의해 출력되는 동기 신호(LOCK)를 수신하도록 구성될 수 있다. 동기 신호(LOCK)가 마스터-슬레이브 DLL 회로가 동기되어 있지 않다는 것을 나타내면, 제어기(206)는 수신된 프로그래밍 지연 값(PRG_DEL)의 어떤 튜닝도 수행하지 않기로 결정할 수 있다.

그에 부가하여, 도 1에 도시된 바와 같이, 제어기(206)는 그의 동작 및/또는 기능이 수행되는 타이밍을 제어하기 위해 클럭 신호(CLK)를 수신하기로 구성될 수 있다. 클럭 신호(CLK)는 다양한 소스들 중 하나로부터 수신될 수 있다. 하나의 예시적인 구성에서, 클럭 신호(CLK)는 제1 멀티플렉서(202)의 출력(MUX1_OUT)일 수 있다. 대안적으로, 클럭 신호(CLK)는 기준 신호(REF_SIG)일 수 있다. 다른 대안의 구성에서, 클럭 신호(CLK)는 적어도 기준 신호(REF_SIG)의 주파수만큼 빠른 클럭 주파수를 가지는 시스템(100)에의 외부 입력일 수 있다.

도 3은 제어기(206)의 예시적인 회로 구현(300)을 나타낸 것이다. 예시적인 회로 구현(300)은 제2 멀티플렉서(204)의 출력(MUX2_OUT)과 슬레이브 지연선(104)의 출력(SIG_OUT)을 수신하여 이들 사이의 위상 차이를 결정하도록 구성될 수 있는 프런트엔드 비교기 회로(302)를 포함할 수 있다. 위상 차이에 기초하여, 프런트엔드 비교기 회로(302)는 초기 프로그래밍 지연 값(PRG_DEL)을 조절 및/또는 튜닝할지 그리고/또는 얼마나 조절 및/또는 튜닝할지를 나타내는 증가 및 감소 신호(INC, DEC)를 출력할 수 있다.

제어기(206)의 예시적인 회로 구현(300)은 프런트엔드 비교기 회로(302)로부터 증가 및 감소 신호(INC, DEC)를 수신하도록 구성될 수 있는 백엔드 처리 회로(304)를 더 포함할 수 있다. 증가 및 감소 신호(INC, DEC)에 기초하여, 백엔드 처리 회로(304)는 초기 프로그래밍 값(PRG_DEL)을 조절 및/또는 튜닝하도록 구성될 수 있다. 상세하게는, 증가 신호(INC)의 수신에 응답하여, 백엔드 처리 회로(304)는 증가 신호(INC)가 나타내는 양만큼 초기 프로그래밍 지연 값(PRG_DEL)을 증가시키도록 구성될 수 있다. 그에 부가하여, 감소 신호(DEC)의 수신에 응답하여, 백엔드 처리 회로(304)는 감소 신호(DEC)가 나타내는 양만큼 초기 프로그래밍 지연 값(PRG_DEL)을 감소시키도록 구성될 수 있다.

일부 예시적인 구성에 대해, 백엔드 처리 회로(304)는, 증가 및/또는 감소 신호(INC, DEC)가 나타내는 바와 같이, 초기 프로그래밍 지연 값(PRG_DEL)이 증가 또는 감소되어야 하는 양을 나타내는 값을 등록 및/또는 저장하도록 구성될 수 있다. 이전에 기술된 바와 같이, 다수의 마스터 지연선 신호 쌍이 다수의 쌍과 연관된 다수의 위상 차이를 결정하기 위해 출력 신호(MUX2_OUT 및 SIG_OUT)로서 제어기(206)로 전달될 수 있다. 초기 프로그래밍 지연 값(PRG_DEL)을 조절하는데 사용될 수 있는 다수의 위상 차이의 평균이 이어서 결정될 수 있다. 그에 따라, 백엔드 처리 회로(304)는 프런트엔드 비교기 회로(302)로부터 다수의 증가 및/또는 감소 신호(INC, DEC) - 각각이 다수의 마스터 지연선 신호 쌍 중 하나에 기초하여 발생됨 - 를 수신하도록 구성될 수 있다. 마스터 지연선 신호 쌍 전부가 프런트엔드 비교기 회로(302)로 전달되고 초기 프로그래밍 지연 값(PRG_DEL)을 증가 또는 감소시키는 양을 나타내는 다수의 값이 등록 및/또는 저장될 때, 백엔드 처리 회로(304)는 다수의 값의 평균 값을 결정하도록 구성될 수 있다. 백엔드 처리 회로(304)는 이어서 초기 프로그래밍 지연 값(PRG_DEL)을 조절 및/또는 튜닝할지 그리고/또는 얼마나 조절 및/또는 튜닝할지를 결정하기 위해 평균 값을 사용하도록 구성될 수 있다.

일부 예시적인 구성에 대해, 백엔드 처리 회로(304)는 스텝 크기 또는 카운트 수에 의해 결정되는 증가분 및 감소분만큼 초기 프로그래밍 지연 값(PRG_DEL)을 증가 및 감소시키도록 구성될 수 있다. 예를 들어, 백엔드 처리 회로(304)는 초기 프로그래밍 값(PRG_DEL)을 식별하도록 그리고/또는 초기 프로그래밍 값(PRG_DEL)을 초기 카운트 값과 연관시키도록 구성되어 있는 카운터를 포함할 수 있다. 증가 및 감소 신호(INC, DEC) 및/또는 다수의 증가 및/또는 감소 신호(INC, DEC)로부터 결정되는 평균 값에 응답하여, 카운터는 초기 카운트 값을 대응하는 카운트 또는 스텝 수만큼 증가 또는 감소시키도록 구성될 수 있다. 그에 부가하여 또는 대안적으로, 초기 프로그래밍 지연 값(PRG_DEL)이 이전에 기술된 바와 같이 다중 비트 값인 경우, 초기 프로그래밍 지연 값(PRG_DEL)의 증가 또는 감소는 다중 비트 값의 하나 이상의 비트의 변화에 대응할 수 있다.

초기 프로그래밍 지연 값(PRG_DEL)을 튜닝 및/또는 조절하는 것에 부가하여, 백엔드 처리 회로(304)는 제어기(206)의 다른 기능들을 수행하도록 구성될 수 있다. 예를 들어, 백엔드 처리 회로(304)는 프로그래밍 지연 출력 값(PRG_DEL_OUT)을 발생시키고, 초기 프로그래밍 지연 값(PRG_DEL) 또는 튜닝된 프로그래밍 지연 값으로서, SDL 바이어스 발생기(112)에 출력하도록 구성될 수 있다. 그에 부가하여, 백엔드 처리 회로(304)는 선택 신호(SEL1, SEL2)를 제1 및 제2 멀티플렉서(202, 204)로 각각 출력하도록 구성될 수 있다. 또한, 이전에 기술된 바와 같이, 백엔드 처리 회로(304)는, 예컨대, 동기 신호(LOCK)의 수신에 응답하여, 초기 프로그래밍 지연 값(PRG_DEL)의 튜닝을 수행할지를 결정하고, 튜닝 인에이블 신호(TNG_EN)를 발생시켜 제3 멀티플렉서(208)에 출력하도록 구성될 수 있다.

백엔드 처리 회로(304)는 하나 이상의 상태 머신을 포함하고 그리고/또는 그의 기능을 수행하는데 사용할 수 있다. 그에 부가하여, 백엔드 처리 회로(304)는 하드웨어 또는 하드웨어와 소프트웨어의 소정의 조합으로 구현될 수 있다. 예를 들어, 백엔드 처리 회로(304)는 하드웨어 논리 및/또는 디지털 논리로 구현될 수 있다. 그에 부가하여 또는 대안적으로, 백엔드 처리 회로(304)는 적어도 하나의 일반 프로세서, 디지털 신호 프로세서, 제어기, 마이크로컨트롤러, ASIC(application specific integrated circuit), FPGA(field programmable gate array), 아날로그 회로, 디지털 회로, 이들의 조합, 또는 다른 현재 공지된 또는 나중에 개발되는 프로세서를 포함하고 그리고/또는 이들로서 구현될 수 있다. 프로세서들은 함께 또는 개별적으로 구성될 수 있고, 함께 또는 개별적으로, 단일의 디바이스, 복수의 디바이스, 또는 디바이스들의 조합(예컨대, 네트워크 또는 분산 처리와 연관되어 있음)일 수 있다. 멀티 프로세싱, 멀티 태스킹, 병렬 처리, 원격 처리 등과 같은 다양한 처리 전략 중 임의의 것이 사용될 수 있다. 프로세서는 소프트웨어, 하드웨어, 집적 회로, 펌웨어, 마이크로 코드 등의 일부로서 저장된 명령어에 응답하고 그리고/또는 그 명령어를 실행하도록 구성될 수 있다.

일부 예시적인 구성에 대해, 백엔드 처리 회로(304)는 메모리(306)와 통신하고, 메모리(306)에 액세스하며, 그리고/또는 메모리(306)를 사용하여 그의 기능을 수행하도록 구성될 수 있다. 메모리(306)는 비일시적 컴퓨터 판독 가능 저장 매체일 수 있다. 컴퓨터 판독 가능 저장 매체는 랜덤 액세스 메모리, 판독 전용 메모리, 프로그램 가능 판독 전용 메모리, 전기적 프로그램 가능 판독 전용 메모리, 전기적 소거 가능 판독 전용 메모리, 플래시 메모리, 자기 테이프 또는 디스크, 광 매체 등(이들로 제한되지 않음)을 비롯한, 다양한 유형의 휘발성 및 비휘발성 저장 매체를 포함할 수 있다. 메모리(306)는 함께 또는 개별적으로 구성될 수 있고 그리고/또는 단일의 디바이스 또는 디바이스들의 조합일 수 있다. 메모리(306)는 프로세서에 인접해 있고, 프로세서의 일부이며, 프로세서와 네트워크로 연결되고 그리고/또는 프로세서로부터 분리 가능할 수 있다. 실행을 위해 하나 이상의 비일시적 컴퓨터 판독 가능 저장 매체에 인코딩된 논리는 백엔드 처리 회로(304)에 의해 실행 가능하고 컴퓨터 판독 가능 저장 매체, 메모리, 또는 이들의 조합 상에 제공되는 명령어로서 정의된다.

메모리(306)는 백엔드 처리 회로(304)에 의해 실행 가능한 명령어를 나타내는 데이터를 저장하고 있는 컴퓨터 판독 가능 저장 매체일 수 있다. 메모리(306)는 백엔드 처리 회로(306)에 대한 명령어를 저장할 수 있다. 백엔드 처리 회로는 명령어로 프로그램되고 명령어를 실행할 수 있다. 백엔드 처리 회로(304)가 메모리(306)에 저장된 명령어를 실행하는 것에 의해 도면에 예시되거나 본원에 기술되는 기능, 동작, 방법 또는 작업이 수행될 수 있다. 기능, 동작, 방법 또는 작업은 특정 유형의 명령어 세트, 저장 매체, 프로세서 또는 처리 전략에 독립적일 수 있고, 단독으로 또는 결합되어 동작하는 소프트웨어, 하드웨어, 집적 회로, 펌웨어, 마이크로코드 등에 의해 수행될 수 있다. 명령어는 본원에 기술되는 프로세스, 기법, 방법, 또는 동작을 구현하기 위한 것일 수 있다.

예시적인 회로 구현(300)에서, 프런트엔드 비교기 회로(302)는 제2 멀티플렉서(204)의 출력(MUX2_OUT) 및 슬레이브 지연선(104)의 출력(SIG_OUT)을 수신하도록 구성되어 있는 위상 주파수 검출기(308)를 포함할 수 있다. 수신된 출력(MUX2_OUT 및 SIG_OUT)에 기초하여, 위상 주파수 검출기(308)는 UP 및 DOWN 신호를 발생시키도록 구성될 수 있다. UP 및 DOWN 신호는 제2 멀티플렉서(204)의 출력(MUX2_OUT) 및 슬레이브 지연선(104)의 출력(SIG_OUT)의 에지들(상승 에지들 등) 사이의 시간 차이에 기초하여 발생될 수 있다. UP 및 DOWN 신호는 에지들 중 어느 것이 먼저 도착하는지를 나타낼 수 있다. 상세하게는, 출력(MUX2_OUT)의 에지가 출력(SIG_OUT)의 에지보다 먼저 도착하면, 위상 주파수 검출기(308)는 UP 신호를 출력할 수 있다(또는 UP 신호는 논리 하이 레벨에서 출력될 수 있는 반면, DOWN 신호는 논리 로우 레벨에서 출력될 수 있다). 대안적으로, 출력(SIG_OUT)의 에지가 기준 신호(MUX2_OUT)의 에지와 동시에 또는 그보다 먼저 도착하면, 위상 주파수 검출기(308)는 DOWN 신호를 출력할 수 있다(또는 DOWN 신호는 논리 하이 레벨에서 출력될 수 있는 반면, UP 신호는 논리 로우 레벨에서 출력될 수 있다).

위상 주파수 검출기(308)는 UP 및 DOWN 신호를 신장 회로(stretching circuit)(310)에 출력하도록 구성될 수 있다. 신장 회로(310)는 UP 및 DOWN 신호에 표시된 시간 차이를 시간적으로 신장 또는 연장시키도록 구성될 수 있다. UP 및 DOWN 신호에 표시된 시간 차이가 출력(MUX2_OUT 및 SIG_OUT)의 에지의 도착 시각의 작은(예컨대, 피코초 정도) 차이로 인해 백엔드 처리 회로(304)가 인식 및/또는 사용하기에 너무 작을 수 있기 때문에 신장 회로(310)가 포함될 수 있다. 신장 회로(310)는 백엔드 처리 회로(304)로 이어서 출력될 수 있는 증가 및 감소 신호(INC, DEC)를 발생시키기 위해 시간 차이를 시간적으로 신장 또는 연장시키도록 구성될 수 있다.

도 4는 제어기(206)의 다른 예시적인 회로 구현(400)을 나타낸 것이다. 예시적인 회로 구현(400)은, 위상 검출기 및 신장 회로 둘 다를 갖는 대신에, 프런트엔드 비교기 회로(402)가 출력(MUX2_OUT, SIG_OUT)을 수신하고 출력(MUX2_OUT, SIG_OUT)에 기초하여 증가 및 감소 신호(INC, DEC)를 발생시키도록 구성되어 있는 포지티브 에지 차이 회로(positive edge difference circuit)(404)를 포함할 수 있다는 것을 제외하고는, 도 3에 도시된 예시적인 회로 구현(300)과 유사할 수 있다.

도 5는, 단일의 슬레이브 지연선(104)을 갖는 대신에, 예시적인 시스템(500)이 복수의 또는 P 개의 슬레이브 지연선(504₀ 내지 504_P-1)(P는 2 이상임)을 포함할 수 있다는 것을 제외하고는, 예시적인 시스템(100)과 유사할 수 있는 다른 예시적인 시스템(500)을 나타낸 것이다. P 개의 슬레이브 지연선(504₀ 내지 504_P-1) 각각은 P 개의 출력 신호(SIG_OUT₀ 내지 SIG_OUT_P-1)(각각은 각자의 입력 신호(SIG_IN₀ 내지 SIG_IN_P-1)의 위상에 대해 지연되거나 오프셋되어 있는 위상을 가짐) 중 하나를 발생시키도록 구성될 수 있다. 입력 신호(SIG_IN₀ 내지 SIG_IN_P-1)는 동일한 신호일 수 있거나, 대안적으로 상이한 신호일 수 있다. 일부 예시적인 구성에서, 슬레이브 지연선(504₀ 내지 504_P-1)은 동일한 원하는 위상 지연을 가질 수 있고 그리고/또는 서로 동일한 수의 슬레이브 지연 셀을 가질 수 있다. 대안적으로, 슬레이브 지연선(504₀ 내지 504_P-1) 중 하나 이상은 상이한 원하는 위상 지연을 가질 수 있고 그리고/또는 서로 상이한 수의 슬레이브 지연 셀을 가질 수 있다. 시스템(500)은 또한 P 개의 SDL 바이어스 발생기(512₀ 내지 512_P-1) - 각각은 각자의 슬레이브 바이어스 전압(V_sb0 내지 V_sbP-1)을 연관된 슬레이브 지연선(504₀ 내지 504_P-1)에 개별적으로 또는 독립적으로 공급하도록 구성됨 - 를 포함할 수 있다.

그에 부가하여, 시스템(500)은 P 개의 프로그래밍 지연 튜닝 회로(524₀ 내지 524_P-1)를 갖는 튜닝 회로를 포함할 수 있다. 프로그래밍 지연 튜닝 회로(524₀ 내지 524_P-1) 각각은 P 개의 프로그래밍 지연 출력 값(PRG_DEL_OUT₀ 내지 PRG_DEL_OUT_P-1)의 각자의 프로그래밍 지연 출력 값을 연관된 SDL 바이어스 발생기(512₀ 내지 512_P-1)에 그리고 출력(TNG_CIR_OUT₀ 내지 TNG_CIR_OUT_P-1)의 각자의 출력을 연관된 슬레이브 지연선(504₀ 내지 504_P-1)에 출력하도록 구성될 수 있다. 그에 부가하여, 프로그래밍 지연 튜닝 회로(524₀ 내지 524_P-1) 각각은 각자의 튜닝된 프로그래밍 지연 값을 프로그래밍 지연 출력 값(PRG_DEL_OUT₀ 내지 PRG_DEL_OUT_P-1)으로서 발생시키기 위해 P 개의 초기 프로그래밍 지연 값(PRG_DEL₀ 내지 PRG_DEL_P-1)을 개별적으로 또는 독립적으로 튜닝하도록 구성될 수 있다. 초기 프로그래밍 지연 값(PRG_DEL₀ 내지 PRG_DEL_P-1)은, 슬레이브 지연선(504₀ 내지 504_P-1)의 원하는 위상 지연, 실제 위상 지연, 및/또는 원하는 위상 지연과 실제 위상 지연 사이의 차이에 따라, 서로 동일하거나 상이할 수 있다. 프로그래밍 지연 튜닝 회로(524₀ 내지 524_P-1) 각각은 하나 이상의 마스터 지연선 신호 쌍을 개별적으로 또는 독립적으로 선택하여 비교함으로써 각자의 초기 프로그래밍 지연 값(PRG_DEL₀ 내지 PRG_DEL_P-1)을 튜닝할 수 있고, 여기서 각각의 쌍의 신호들 중 하나는 비교 이전에 슬레이브 지연선(504₀ 내지 504_P-1) 중 연관된 슬레이브 지연선을 통과한다. SDL 바이어스 발생기(512₀ 내지 512_P-1) 각각은 각자의 슬레이브 바이어스 전압(V_sb0 내지 V_sbP-1)을 발생시키기 위해 튜닝된 프로그래밍 지연 값(PRG_DEL_TND₀ 내지 PRG_DEL_TND_P-1)의 각자의 튜닝된 프로그래밍 지연 값을 제어 전압(V_CTRL)과 함께 수신할 수 있다.

튜닝 회로를 이루고 있는 P 개의 프로그래밍 지연 튜닝 회로(524₀ 내지 524_P-1)는 다양한 방식으로 구현될 수 있다. 예를 들어, 프로그래밍 지연 튜닝 회로(524₀ 내지 524_P-1) 각각은 도 2 내지 도 4를 참조하여 도시되고 기술된 바와 같이 개별적으로 구성될 수 있다. 대안적으로, 프로그래밍 지연 튜닝 회로(524₀ 내지 524_P-1)의 구성요소들 중 하나 이상이 공통이거나 공유될 수 있다. 예를 들어, 프로그래밍 지연 튜닝 회로(524₀ 내지 524_P-1)는 초기 프로그래밍 지연 값(PRG_DEL)의 P 번의 튜닝 또는 조절을 수행하고 P 개의 프로그래밍 지연 출력 값(PRG_DEL_OUT₀ 내지 PRG_DEL_OUT_P-1)을 발생시켜 각자의 SDL 바이어스 발생기(512₀ 내지 512_P-1)에 출력하도록 구성될 수 있는 공통의 백엔드 처리 회로 및/또는 메모리를 가질 수 있다. 프로그래밍 지연 튜닝 회로(524₀ 내지 524_P-1)에 대한 다양한 구성 또는 구성들의 조합이 가능할 수 있다.

도 6은 마스터-슬레이브 DLL 회로의 적어도 하나의 슬레이브 지연선의 적어도 하나의 위상 지연을 설정하는데 사용되는 적어도 하나의 튜닝된 프로그래밍 값을 발생시키기 위해 적어도 하나의 초기 프로그래밍 지연 값을 튜닝하는 예시적인 방법(600)을 나타낸 것이다. 간단함을 위해, 예시적인 방법(600)은 단일의 슬레이브 지연선에 대한 튜닝된 프로그래밍 값을 발생시키기 위해 초기 프로그래밍 지연 값을 튜닝하는 것을 참조하여 기술된다. 그렇지만, 방법(600)은 복수의 슬레이브 지연선에 대해 동일하게 적용 가능할 수 있고, 여기서 복수의 슬레이브 지연선에 대한 복수의 튜닝된 프로그래밍 값을 발생시키기 위해 하나 이상의 초기 프로그래밍 지연 값이 개별적으로 또는 독립적으로 튜닝된다.

블록(602)에서, 기준 클럭 신호와 같은 기준 신호가 마스터-슬레이브 DLL 회로에 의해 수신될 수 있다. 상세하게는, 기준 신호가 마스터-슬레이브 DLL 회로의 마스터 지연선 및 동기 회로에 의해 수신될 수 있다. 블록(604)에서, 마스터-슬레이브 DLL 회로는, 마스터 지연선이 기준 신호로부터 한 주기 또는 360도 위상이 벗어나게 위상 지연되는 출력 신호를 안정적으로 출력할 때 - 이 시점에서, 마스터-슬레이브 DLL 회로는 동기될 수 있고 동기 회로가 동기 신호를 출력할 수 있음 - 까지, 마스터 지연선의 마스터 지연 셀에 인가되는 마스터 바이어스 전압을 발생시키는데 사용되는 제어 전압을 조절 및/또는 튜닝할 수 있다.

블록(606)에서, 프로그래밍 지연 튜닝 회로의 제어기는 동기 회로로부터 동기 신호를 수신할 수 있다. 그에 응답하여, 제어기는 슬레이브 지연선의 슬레이브 지연 셀에 대한 슬레이브 바이어스 전압을 설정하는데 사용되는 프로그래밍 지연 값의 튜닝을 수행하기 시작하기로 결정하도록 구성될 수 있다. 프로그래밍 지연 값은 슬레이브 지연선의 원하는 위상 지연, 마스터-슬레이브 DLL 회로가 일단 동기되면 슬레이브 지연선의 실제 위상 지연, 및/또는 실제 위상 지연과 원하는 위상 지연 사이의 위상 차이에 기초하여 복수의 프로그래밍 지연 값 중에서 결정 및/또는 선택되는 초기값일 수 있다. 프로그래밍 지연 값이, 슬레이브 바이어스 전압을 발생시키는 슬레이브 지연선 바이어스 발생기에 의해 직접 수신되는 대신에, 제어기에 의해 수신될 수 있다.

그에 부가하여, 블록(606)에서, 프로그래밍 지연 값의 튜닝을 수행하기 시작하기로 결정한 것에 응답하여, 제어기는 튜닝 인에이블 신호를, 슬레이브 지연선의 입력에의 출력을 제공하는 멀티플렉서에 출력할 수 있다. 튜닝 인에이블 신호에 응답하여, 멀티플렉서는 기준 신호와 위상 정렬되어 있는 입력 신호를 슬레이브 지연선에 출력하도록 구성되는 것으로부터 마스터 지연선으로부터의 하나 이상의 마스터 지연선 신호를 슬레이브 지연선에 출력하도록 구성되는 것으로 스위칭할 수 있다.

블록(608)에서, 마스터 지연선을 따라 있는 다양한 지점들에서 발생되는 마스터 지연선 신호 쌍이 위상 차이 비교를 위해 선택되고 출력될 수 있다. 이 쌍은 비교되어야 하는 복수의 마스터 지연선 신호 쌍 중에서 선택될 수 있다. 일부 예시적인 방법에서, 제어기는, 이전에 기술된 바와 같이, 비교될 마스터 지연선 신호 쌍 및/또는 쌍이 비교될 수 있는 순서를 식별해주는 선택 방식에 따라 쌍을 복수의 쌍 중에서 선택할 수 있다.

선택되고 비교될 마스터 지연선 신호 쌍은 프로그래밍 지연 튜닝 회로의 선택 회로로 전달될 수 있다. 일부 예시적인 방법에서, 각각의 쌍에 대해, 쌍의 제1 마스터 지연선 신호는 제1 멀티플렉서로 전달될 수 있고 쌍의 제2 마스터 지연선 신호는 제2 멀티플렉서로 전달될 수 있다.

쌍을 복수의 쌍 중에서 선택하기 위해, 제어기는 하나 이상의 선택 신호를 발생시켜 선택 회로에 출력할 수 있다. 하나 이상의 선택 신호를 수신한 것에 응답하여, 선택 회로는 선택된 마스터 지연선 신호 쌍을 출력할 수 있다. 예를 들어, 제1 선택 신호를 수신한 것에 응답하여, 제1 멀티플렉서는 자신이 수신하고 있는 복수의 마스터 지연선 신호 중에서 제1 마스터 지연선 신호를 선택하고 출력할 수 있고, 제2 멀티플렉서는 자신이 수신하고 있는 복수의 마스터 지연선 신호 중에서 제2 마스터 지연선 신호를 선택하고 출력할 수 있다.

블록(610)에서, 블록(608)에서 선택된 쌍의 제1 마스터 지연선 신호는 지연된 제1 마스터 지연선 신호를 발생시키기 위해 슬레이브 지연선을 통해 전달될 수 있고, 쌍의 제2 마스터 지연선 신호는 슬레이브 지연선을 통해 전달되지 않을 수 있다. 블록(612)에서, 제어기는 지연된 제1 마스터 지연선 신호 및 제2 마스터 지연선 신호를 수신하고 2 개의 신호 간의 위상 차이를 결정할 수 있다. 그에 부가하여, 블록(612)에서, 제어기는 위상 차이를 등록할 수 있다.

블록(614)에서, 제어기는 다른 또는 다음 마스터 지연선 신호 쌍이 위상 차이 비교를 위해 선택되어야 하는지를 결정할 수 있다. 일부 예시적인 방법에서, 제어기는, 이전에 기술된 바와 같이, 선택 방식에 기초하여 그 결정을 행할 수 있다. 다른 또는 다음 마스터 지연선 신호 쌍이 선택되어야 하는 경우, 방법(600)은 선택을 위한 블록(608)으로 다시 진행할 수 있다. 그렇지 않은 경우, 방법(600)은 블록(616)으로 진행할 수 있다. 대안의 방법에서, 단일의 마스터 지연선 신호 쌍만이 비교되는 경우, 블록(608)에서의 선택은 생략될 수 있고, 방법은 블록(606)으로부터 블록(610)으로 곧바로 진행할 수 있으며, 쌍의 마스터 지연선 신호들 중 하나가 슬레이브 지연선을 통해 전달될 수 있다.

블록(616)에서, 제어기는 복수의 결정되고 등록된 위상 차이의 평균 값을 결정할 수 있다. 대안의 방법에서, 제어기가 단일의 위상 차이를 결정하기 위해 단일의 비교만을 수행한 경우, 제어기는 단일의 위상 차이를 평균 값으로서 사용할 수 있다. 블록(618)에서, 제어기는 프로그래밍 지연 값을 평균 값에 대응하는 양만큼 조절 및/또는 튜닝할 수 있다. 이전에 기술된 바와 같이, 일부 예에 대해, 평균 값은 프로그래밍 지연 값을 조절하는데 사용되는 다수의 카운트 값 또는 스텝 크기에 대응할 수 있다. 그에 부가하여 또는 대안적으로, 프로그래밍 지연 값이 다수의 비트로 이루어진 다중 비트 값인 경우, 평균 값은 다수의 비트 중 어느 것을 그리고/또는 몇 개를 논리 로우(0) 값으로부터 논리 하이(1) 값으로 또는 그 반대로 변경해야 하는지를 나타낼 수 있다.

블록(620)에서, 제어기는 조절된 및/또는 튜닝된 프로그래밍 지연 값을 출력 프로그래밍 지연 값으로서 슬레이브 지연선 바이어스 발생기에 출력할 수 있다. 그에 응답하여, 블록(622)에서, 슬레이브 지연선 바이어스 발생기는 조절된 및/또는 튜닝된 슬레이브 바이어스 전압을, 슬레이브 지연선을 이루고 있는 슬레이브 지연 셀에 출력할 수 있다.

블록(624)에서, 제어기는 프로그래밍 지연 값을 튜닝하는 것을 끝낸 것으로 결정할 수 있고, 튜닝 디스에이블 신호(tuning disable signal)를, 슬레이브 지연선에 출력을 제공하는 멀티플렉서에 출력할 수 있다. 튜닝 디스에이블 신호의 수신에 응답하여, 멀티플렉서는 기준 신호와 위상 정렬되어 있는 입력 신호를 슬레이브 지연선에 출력하도록 구성되는 것으로 다시 스위칭할 수 있다.

블록(626)에서, 입력 신호가 멀티플렉서의 출력으로부터 슬레이브 지연선을 통해 전달될 수 있고, 여기서 입력 신호는 튜닝된 프로그래밍 지연 값에 적어도 부분적으로 기초하는 레벨로 설정된 슬레이브 바이어스 전압에 의해 바이어싱되는 슬레이브 지연 셀에 의해 위상 지연될 수 있다.

이상의 상세한 설명이 실시예가 취할 수 있는 선택된 형태의 예시로서 이해되어야 하고 이하의 청구항들을 제한하는 것으로 의도되어 있지 않은 것으로 의도되어 있다. 또한, 이하의 청구항들 중 일부는 구성요소가 특정 기능을 수행하도록 동작하거나 특정 작업을 위해 구성되어 있다는 것을 언급할 수 있다. 이들이 한정하는 제한이 아니라는 것에 유의해야 한다. 또한, 청구항에 언급되는 동작이 임의의 순서로 수행될 수 있다 - 동작이 언급되는 순서로 꼭 수행되는 것은 아님 - 는 것에 유의해야 한다. 그에 부가하여, 본원에 기술되는 바람직한 실시예들 중 임의의 실시예의 임의의 양태가 단독으로 또는 서로 결합하여 사용될 수 있다. 요약하면, 본 발명이 그의 특정 실시예를 참조하여 아주 상세히 기술되어 있지만, 다른 버전들이 가능하다. 따라서, 첨부된 청구항의 사상 및 범주가 본원에 포함된 실시예의 설명으로 제한되어서는 안 된다.

Claims

마스터-슬레이브 지연 동기 루프(delay locked loop)(DLL) 회로의 슬레이브 지연선(slave delay line)의 위상 지연을 설정하는데 사용되는 프로그래밍 지연 값을 조절하도록 구성된 회로로서,
제어기를 포함하고,
상기 제어기는,
상기 마스터-슬레이브 DLL 회로의 마스터 지연선의 상이한 지점들에서 발생된 마스터 지연선 신호 쌍(pair of master delay line signals) 사이의 위상 차이를 결정하고 - 상기 쌍의 마스터 지연선 신호들 중 하나는 상기 위상 차이가 결정되기 전에 상기 슬레이브 지연선을 통해 전달됨 -;
조절된 프로그래밍 지연 값을 발생시키기 위해 상기 위상 차이에 기초하여 프로그래밍 지연 값을 조절하고;
상기 조절된 프로그래밍 지연 값을 바이어스 발생기에 출력하도록 - 상기 바이어스 발생기는 상기 조절된 프로그래밍 지연 값에 기초하여 출력 바이어스를 발생시켜 상기 출력 바이어스를 상기 슬레이브 지연선에 공급함으로써 상기 슬레이브 지연선의 위상 지연을 설정함 -
구성되는 회로.
제1항에 있어서,
상기 제어기는,
복수의 위상 차이들을 결정하고 - 상기 복수의 위상 차이들 각각은 복수의 마스터 지연선 신호들 중에서 선택되는 복수의 상이한 마스터 지연선 신호 쌍들 중 하나의 쌍 사이의 위상 차이이고, 상이한 쌍들 각각에 대해, 상기 마스터 지연선 신호들 중 하나는 상기 쌍의 각자의 위상 차이가 결정되기 전에 상기 슬레이브 지연선을 통해 전달됨 -;
상기 복수의 위상 차이들에 기초하여 상기 조절된 프로그래밍 지연 값을 발생시키도록
더 구성되는 회로.
제2항에 있어서,
상기 제어기는,
상기 복수의 위상 차이들의 평균을 결정하고;
상기 평균에 기초하여 상기 조절된 프로그래밍 지연 값을 발생시키기 위해 상기 프로그래밍 지연 값을 조절하도록
더 구성되는 회로.
제2항에 있어서,
상기 복수의 마스터 지연선 신호들을 수신하도록 구성된 선택 회로를 더 포함하고,
상기 제어기는 상기 복수의 상이한 마스터 지연선 신호 쌍들 중에서 상기 마스터 지연선 신호 쌍을 선택하도록 더 구성되고,
상기 선택 회로는 상기 선택에 응답하여 상기 마스터 지연선 신호 쌍을 출력하도록 더 구성되고, 상기 쌍의 제1 마스터 지연선 신호는 상기 슬레이브 지연선에 출력되며, 상기 쌍의 제2 마스터 지연선 신호는 상기 제어기에 출력되는 회로.
제4항에 있어서,
상기 마스터 지연선 신호 쌍은 이전 쌍을 포함하고, 상기 제어기는 상기 복수의 상이한 마스터 지연선 신호 쌍들 중에서 다음 마스터 지연선 신호 쌍을 선택하도록 더 구성되고, 다음 쌍의 마스터 지연선 신호들 중 하나는 상기 이전 쌍과 공통이고,
상기 다음 쌍의 선택에 응답하여, 상기 선택 회로는 상기 다음 쌍을 출력하도록 구성되고, 상기 다음 마스터 지연선 신호 쌍의 하나의 마스터 지연선 신호는 상기 슬레이브 지연선에 출력되며, 상기 다음 쌍의 다른 마스터 지연선 신호는 상기 제어기에 출력되는 회로.
제4항에 있어서,
상기 선택 회로는 제1 멀티플렉서 및 제2 멀티플렉서를 포함하고,
상기 제1 멀티플렉서는,
상기 상이한 쌍들의 제1 마스터 지연선 신호들을 수신하고;
상기 제1 마스터 지연선 신호들 각각을 상기 슬레이브 지연선에 출력하도록
구성되고,
상기 제2 멀티플렉서는,
상기 상이한 쌍들의 제2 마스터 지연선 신호들을 수신하고;
상기 제2 마스터 지연선 신호들 각각을 상기 제어기에 출력하도록
구성되는 회로.
제1항에 있어서,
상기 쌍의 마스터 지연선 신호들이 발생되는 상기 상이한 지점들은, 상기 슬레이브 지연선에서의 슬레이브 지연 셀들의 개수와 동일한 개수의 상기 마스터 지연선의 마스터 지연 셀들에 의해 분리되어 있는 회로.
제1항에 있어서,
상기 마스터 지연선 신호 쌍 사이의 의도된 위상 차이는 상기 슬레이브 지연선의 원하는 위상 지연과 동일한 회로.
마스터-슬레이브 지연 동기 루프(DLL) 회로의 슬레이브 지연선의 위상 지연을 설정하는데 사용되는 초기 프로그래밍 지연 값을 조절하는 방법으로서,
지연된 제1 마스터 지연선 신호를 발생시키기 위해 상기 슬레이브 지연선을 통해 마스터 지연선 신호 쌍의 제1 마스터 지연선 신호를 전달하는 단계;
제어기를 사용하여, 상기 슬레이브 지연선의 출력으로부터의 상기 지연된 제1 마스터 지연선 신호 및 상기 쌍의 제2 마스터 지연선 신호를 수신하는 단계;
상기 제어기를 사용하여, 상기 지연된 제1 마스터 지연선 신호와 상기 쌍의 제2 마스터 지연선 신호 사이의 위상 차이를 결정하는 단계;
상기 제어기를 사용하여, 상기 위상 차이에 기초하여 상기 초기 프로그래밍 지연 값으로부터 조절되는 조절된 프로그래밍 지연 값을 발생시키는 단계; 및
상기 제어기를 사용하여, 상기 조절된 프로그래밍 지연 값을 바이어스 발생기에 출력하는 단계 - 상기 바이어스 발생기는 상기 조절된 프로그래밍 지연 값에 기초하여 출력 바이어스를 발생시켜 상기 출력 바이어스를 상기 슬레이브 지연선에 공급함으로써 상기 슬레이브 지연선의 위상 지연을 설정함 -
를 포함하는 방법.
제9항에 있어서,
상기 제어기를 사용하여, 복수의 위상 차이들을 결정하는 단계를 더 포함하고, 상기 복수의 위상 차이들 각각은 복수의 마스터 지연선 신호들 중에서 선택되는 복수의 상이한 마스터 지연선 신호 쌍들 중 하나의 쌍 사이의 위상 차이이고, 상이한 쌍들 각각에 대해, 상기 마스터 지연선 신호들 중 하나는 상기 쌍의 각자의 위상 차이가 결정되기 전에 상기 슬레이브 지연선을 통해 전달되고,
상기 조절된 프로그래밍 지연 값을 발생시키는 단계는, 상기 제어기를 사용하여, 상기 복수의 위상 차이들에 기초하여 상기 조절된 프로그래밍 지연 값을 발생시키는 단계를 포함하는 방법.
제10항에 있어서,
상기 제어기를 사용하여, 상기 복수의 위상 차이들의 평균을 결정하는 단계를 더 포함하고,
상기 복수의 위상 차이들에 기초하여 상기 조절된 프로그래밍 지연 값을 발생시키는 단계는, 상기 제어기를 사용하여, 상기 복수의 위상 차이들의 평균에 기초하여 상기 조절된 프로그래밍 지연 값을 조절하는 단계를 포함하는 방법.
제10항에 있어서,
선택 회로를 사용하여, 상기 복수의 마스터 지연선 신호들을 수신하는 단계;
상기 제어기를 사용하여, 상기 복수의 상이한 마스터 지연선 신호 쌍들 중에서 상기 마스터 지연선 신호 쌍을 선택하는 단계;
상기 쌍을 선택하는 것에 응답하여:
상기 선택 회로를 사용하여, 상기 수신된 복수의 마스터 지연선 신호들 중의 상기 쌍의 상기 제1 마스터 지연선 신호를 상기 슬레이브 지연선에 출력하는 단계; 및
상기 선택 회로를 사용하여, 상기 수신된 복수의 마스터 지연선 신호들 중의 상기 쌍의 상기 제2 마스터 지연선 신호를 상기 제어기에 출력하는 단계
를 더 포함하는 방법.
제12항에 있어서,
상기 마스터 지연선 신호 쌍은 이전 쌍을 포함하고,
상기 방법은,
상기 제어기를 사용하여, 상기 복수의 상이한 마스터 지연선 신호 쌍들 중에서 다음 마스터 지연선 신호 쌍을 선택하는 단계 - 다음 쌍의 마스터 지연선 신호들 중 하나는 상기 이전 쌍과 공통임 -;
상기 다음 쌍을 선택하는 것에 응답하여:
상기 선택 회로를 사용하여, 상기 수신된 복수의 마스터 지연선 신호들 중의 상기 다음 마스터 지연선 신호 쌍의 하나의 마스터 지연선 신호를 상기 슬레이브 지연선에 출력하는 단계; 및
상기 선택 회로를 사용하여, 상기 수신된 복수의 마스터 지연선 신호들 중의 상기 다음 마스터 지연선 신호 쌍의 다른 마스터 지연선 신호를 상기 제어기에 출력하는 단계
를 더 포함하는 방법.
제9항에 있어서,
상기 조절된 프로그래밍 지연 값을 상기 바이어스 발생기로 출력한 이후에, 상기 슬레이브 지연선을 통해 입력 신호를 전달하는 단계를 더 포함하고, 상기 슬레이브 지연선의 슬레이브 지연 셀들은 상기 조절된 프로그래밍 지연 값에 기초한 레벨로 설정된 상기 출력 바이어스에 의해 바이어싱되는 방법.
제9항에 있어서,
상기 마스터 지연선 신호 쌍 사이의 의도된 위상 차이는 상기 슬레이브 지연선의 원하는 위상 지연과 동일한 방법.
시스템으로서,
마스터-슬레이브 지연 동기 루프(DLL) 회로 - 상기 마스터-슬레이브 지연 동기 루프(DLL) 회로는,
마스터 지연선;
슬레이브 지연선; 및
상기 슬레이브 지연선의 위상 지연을 설정하기 위해 출력 바이어스를 상기 슬레이브 지연선에 공급하도록 구성된 바이어스 발생기
를 포함함 -; 및
튜닝 회로
를 포함하고,
상기 튜닝 회로는,
상기 마스터 지연선의 상이한 지점들로부터 마스터 지연선 신호 쌍을 수신하고;
상기 쌍의 제1 마스터 지연선 신호를 상기 슬레이브 지연선으로 출력하고;
상기 슬레이브 지연선으로부터 지연된 제1 마스터 지연선 신호를 수신하고;
상기 지연된 제1 마스터 지연선 신호와 상기 쌍의 제2 마스터 지연선 신호 사이의 위상 차이에 기초하여 프로그래밍 지연 값을 발생시키고;
상기 프로그래밍 지연 값을 상기 바이어스 발생기로 출력하도록
구성되고,
상기 바이어스 발생기는 상기 튜닝 회로로부터 수신되는 상기 프로그래밍 지연 값에 기초하여 상기 출력 바이어스의 레벨을 설정하도록 구성되는 시스템.
제16항에 있어서,
상기 튜닝 회로는,
선택 회로 - 상기 선택 회로는,
복수의 마스터 지연선 신호들을 수신하고;
상기 수신된 복수의 마스터 지연선 신호들로부터 도출되는 복수의 상이한 마스터 지연선 신호 쌍들을 순차적으로 출력하도록
구성되고, 상이한 쌍들 각각에 대해, 출력되는 상기 마스터 지연선 신호들 중 하나의 마스터 지연선 신호는 상기 마스터 지연선 신호들 중 지연된 마스터 지연선 신호를 발생시키기 위해 상기 슬레이브 지연선을 통해 전달되고, 출력되는 상기 마스터 지연선 신호들 중 다른 마스터 지연선 신호는 상기 슬레이브 지연선을 통해 전달되지 않음 -; 및
복수의 위상 차이들을 결정하도록 구성된 제어기 - 상기 복수의 위상 차이들 각각은 상기 복수의 상이한 마스터 지연선 신호 쌍들 중 하나의 쌍과 연관되고, 상기 상이한 쌍들 각각에 대해, 상기 연관된 위상 차이는 상기 슬레이브 지연선을 통해 전달되는 상기 마스터 지연선 신호들 중 상기 지연된 마스터 지연선 신호와 상기 슬레이브 지연선을 통해 전달되지 않는 상기 마스터 지연선 신호들 중 다른 마스터 지연선 신호 사이의 위상 차이임 -
를 포함하는 시스템.
제17항에 있어서,
상기 제어기는 상기 복수의 위상 차이들의 평균에 기초하여 상기 프로그래밍 지연 값을 발생시키도록 구성되는 시스템.
제16항에 있어서,
상기 쌍의 마스터 지연선 신호들이 발생되는 상기 상이한 지점들은, 상기 슬레이브 지연선에서의 슬레이브 지연 셀들의 개수와 동일한 개수의 상기 마스터 지연선의 마스터 지연 셀들에 의해 분리되어 있는 시스템.
제16항에 있어서,
상기 슬레이브 지연선은 제1 슬레이브 지연선을 포함하고, 상기 바이어스 발생기는 제1 바이어스 발생기를 포함하고, 상기 마스터 지연선 신호 쌍은 제1 마스터 지연선 신호 쌍을 포함하고, 상기 위상 차이에 기초한 상기 프로그래밍 지연 값은 제1 위상 차이에 기초한 제1 프로그래밍 지연 값을 포함하고,
상기 시스템은 제2 슬레이브 지연선을 더 포함하고,
상기 튜닝 회로는,
상기 마스터 지연선의 상이한 지점들로부터 제2 마스터 지연선 신호 쌍을 수신하고 - 상기 제2 쌍은 제3 마스터 지연선 신호와 제4 마스터 지연선 신호를 포함함 -;
상기 제2 쌍의 상기 제3 마스터 지연선 신호를 상기 제2 슬레이브 지연선에 출력하고;
상기 제2 슬레이브 지연선으로부터 지연된 제3 마스터 지연선 신호를 수신하고;
상기 지연된 제3 마스터 지연선 신호와 상기 제2 쌍의 상기 제4 마스터 지연선 신호 사이의 제2 위상 차이에 기초하여 제2 프로그래밍 지연 값을 발생시키고;
상기 제2 프로그래밍 지연 값을 제2 바이어스 발생기에 출력하도록
더 구성되는 시스템.