JP2015509672A - デューティ・サイクル調整回路および方法 - Google Patents
デューティ・サイクル調整回路および方法 Download PDFInfo
- Publication number
- JP2015509672A JP2015509672A JP2014555346A JP2014555346A JP2015509672A JP 2015509672 A JP2015509672 A JP 2015509672A JP 2014555346 A JP2014555346 A JP 2014555346A JP 2014555346 A JP2014555346 A JP 2014555346A JP 2015509672 A JP2015509672 A JP 2015509672A
- Authority
- JP
- Japan
- Prior art keywords
- duty cycle
- clock signal
- control voltage
- inverter
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Dc-Dc Converters (AREA)
Abstract
Description
Claims (20)
- クロック信号入力ノードと、
クロック信号出力ノードと、
前記クロック信号入力ノードに結合された制御電圧発生回路と、
前記クロック信号入力ノードにおいて受け取った入力クロック信号と前記制御電圧発生回路から受け取った制御電圧との和を含むインバータ入力信号を受け取るように、および前記クロック信号出力ノードにおいて出力クロック信号を出力するように構成された第1のインバータであって、前記制御電圧の変化が前記出力クロック信号のデューティ・サイクルを変化させるように構成された、前記第1のインバータと
を備えるデューティ・サイクル調整回路。 - 前記第1のインバータ両端間に並列に接続されたフィードバック抵抗器をさらに備える、請求項1に記載のデューティ・サイクル調整回路。
- 前記クロック信号入力ノードと前記第1のインバータとの間に直列に接続されたキャパシタをさらに備える、請求項1に記載のデューティ・サイクル調整回路。
- 前記制御電圧が前記第1のインバータのトリップ電圧にデルタ電圧を加えたものに等しく、前記制御電圧の変化が前記デルタ電圧の変化を含む、請求項1に記載のデューティ・サイクル調整回路。
- 前記制御電圧発生回路が、前記トリップ電圧にバイアスされた第2のインバータを備える、請求項4に記載のデューティ・サイクル調整回路。
- 前記制御電圧発生回路が、抵抗器と直列の可変電流源を備え、前記デルタ電圧が、前記可変電流源によって変えられる、請求項4に記載のデューティ・サイクル調整回路。
- 前記可変電流源が電流デジタル・アナログ変換器を備える、請求項6に記載のデューティ・サイクル調整回路。
- 前記制御電圧発生回路が、前記デルタ電圧を出力するように構成されたプログラム可能な電流源を備える、請求項4に記載のデューティ・サイクル調整回路。
- 前記デューティ・サイクル調整回路が差動デューティ・サイクル調整回路を備え、
前記制御電圧発生回路が、正のデルタ電圧および負のデルタ電圧を生成するように構成され、前記トリップ電圧に前記デルタ電圧を加えたものに等しい第1の制御電圧を前記第1のインバータに出力し、さらに前記トリップ電圧から前記デルタ電圧を引いたものに等しい第2の制御電圧を第3のインバータに出力するように構成された、請求項4に記載のデューティ・サイクル調整回路。 - 前記制御電圧の変化が、目標デューティ・サイクルを満たすように前記出力クロック信号の前記デューティ・サイクルに基づく前記制御電圧の閉ループ調整を含む、請求項1に記載のデューティ・サイクル調整回路。
- 第1のインバータを備えるデューティ・サイクル調整回路によるクロック信号のデューティ・サイクル調整のための方法であって、
クロック信号入力部において入力クロック信号を受け取るステップと、
制御電圧発生回路から制御電圧を受け取るステップと、
前記入力クロック信号と前記制御電圧との和を前記第1のインバータの入力部に入力するステップと、
前記第1のインバータのクロック信号出力部において出力クロック信号を出力するステップと、
前記出力クロック信号のデューティ・サイクルを変化させるように前記制御電圧発生回路によって前記制御電圧を変化させるステップと
を含む方法。 - 前記デューティ・サイクル調整回路が、前記第1のインバータ両端間に並列に接続されたフィードバック抵抗器をさらに備える、請求項11に記載の方法。
- 前記デューティ・サイクル調整回路が、前記クロック信号入力部と前記第1のインバータとの間に直列に接続されたキャパシタをさらに含む、請求項11に記載の方法。
- 前記制御電圧が、前記第1のインバータのトリップ電圧にデルタ電圧を加えたものに等しく、前記制御電圧を変化させるステップが、前記デルタ電圧を変化させるステップを含む、請求項11に記載の方法。
- 前記制御電圧発生回路が、前記トリップ電圧にバイアスされた第2のインバータを備える、請求項14に記載の方法。
- 前記制御電圧発生回路が、抵抗器と直列の可変電流源を備え、前記デルタ電圧が、前記可変電流源によって変えられる、請求項14に記載の方法。
- 前記可変電流源が電流デジタル・アナログ変換器を備える、請求項16に記載の方法。
- 前記制御電圧発生回路が、前記デルタ電圧を出力するように構成されたプログラム可能な電流源を備える、請求項14に記載の方法。
- 前記デューティ・サイクル調整回路が差動デューティ・サイクル調整回路を備え、前記方法が、
前記制御電圧発生回路による、正のデルタ電圧および負のデルタ電圧を生成するステップと、
前記トリップ電圧に前記デルタ電圧を加えたものに等しい第1の制御電圧を前記第1のインバータに出力するステップと、
前記トリップ電圧から前記デルタ電圧を引いたものに等しい第2の制御電圧を第3のインバータに出力するステップと
をさらに含む、請求項14に記載の方法。 - 前記制御電圧を変化させるステップが、目標デューティ・サイクルを満たすように前記出力クロック信号の前記デューティ・サイクルに基づく前記制御電圧の閉ループ調整を含む、請求項11に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/367,777 US8536917B2 (en) | 2012-02-07 | 2012-02-07 | Duty cycle adjustment circuit |
US13/367,777 | 2012-02-07 | ||
PCT/IB2013/050356 WO2013118000A1 (en) | 2012-02-07 | 2013-01-15 | Duty cycle adjustment circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015509672A true JP2015509672A (ja) | 2015-03-30 |
JP6161633B2 JP6161633B2 (ja) | 2017-07-12 |
Family
ID=48902363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014555346A Expired - Fee Related JP6161633B2 (ja) | 2012-02-07 | 2013-01-15 | デューティ・サイクル調整回路および方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8536917B2 (ja) |
JP (1) | JP6161633B2 (ja) |
CN (1) | CN104094524B (ja) |
DE (1) | DE112013000872B4 (ja) |
WO (1) | WO2013118000A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9762211B2 (en) * | 2015-11-03 | 2017-09-12 | Samsung Electronics Co., Ltd | System and method for adjusting duty cycle in clock signals |
CN105281712B (zh) * | 2015-11-04 | 2018-06-19 | 四川九洲电器集团有限责任公司 | 一种基带信号占空比保护方法及保护电路 |
US9882570B1 (en) * | 2016-12-23 | 2018-01-30 | Inphi Corporation | Compact high speed duty cycle corrector |
US10326460B2 (en) | 2017-01-19 | 2019-06-18 | Samsung Electronics Co., Ltd. | Wide-range local oscillator (LO) generators and apparatuses including the same |
EP3514955B1 (en) * | 2018-01-19 | 2021-12-15 | Socionext Inc. | Clock distribution circuit and method for duty cycle correction |
CN113330685B (zh) * | 2019-01-30 | 2023-10-20 | 华为技术有限公司 | 占空比调整方法、控制器芯片及闪存设备 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04266211A (ja) * | 1991-02-21 | 1992-09-22 | Nec Eng Ltd | パルス幅調整回路 |
JPH04326622A (ja) * | 1991-04-26 | 1992-11-16 | Nec Ic Microcomput Syst Ltd | 出力バッファ回路 |
JPH07106927A (ja) * | 1993-10-01 | 1995-04-21 | Hitachi Commun Syst Inc | デューティ補正回路 |
US20080150600A1 (en) * | 2006-12-22 | 2008-06-26 | Taylor Stewart S | Electrical signal duty cycle modification |
JP2012178670A (ja) * | 2011-02-25 | 2012-09-13 | Asahi Kasei Electronics Co Ltd | バッファ回路 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100281898B1 (ko) * | 1998-07-21 | 2001-02-15 | 윤종용 | 데이터의 듀티 사이클을 보정하는 듀티 사이클 보정회로 및 그방법 |
JP4015937B2 (ja) * | 2002-12-06 | 2007-11-28 | 松下電器産業株式会社 | デューティ比補正回路 |
KR100510515B1 (ko) | 2003-01-17 | 2005-08-26 | 삼성전자주식회사 | 공정의 변화에 따라서 클럭신호의 듀티 사이클을 보정하는듀티 사이클 보정회로를 구비하는 반도체 장치 |
US7271635B2 (en) * | 2004-07-15 | 2007-09-18 | Micron Technology | Method and apparatus for reducing duty cycle distortion of an output signal |
US7598779B1 (en) * | 2004-10-08 | 2009-10-06 | Altera Corporation | Dual-mode LVDS/CML transmitter methods and apparatus |
US7525358B1 (en) * | 2005-06-17 | 2009-04-28 | National Semiconductor Corporation | Duty-cycle correction for clock receiver |
US7518425B2 (en) * | 2007-02-05 | 2009-04-14 | Promos Technologies Pte.Ltd | Circuit and technique for adjusting and accurately controlling clock duty cycles in integrated circuit devices |
US7570094B2 (en) | 2007-06-22 | 2009-08-04 | Promos Technologies Pte.Ltd. | Automatic duty cycle correction circuit with programmable duty cycle target |
US7940103B2 (en) | 2009-03-09 | 2011-05-10 | Micron Technology, Inc. | Duty cycle correction systems and methods |
-
2012
- 2012-02-07 US US13/367,777 patent/US8536917B2/en not_active Expired - Fee Related
-
2013
- 2013-01-15 DE DE112013000872.6T patent/DE112013000872B4/de active Active
- 2013-01-15 JP JP2014555346A patent/JP6161633B2/ja not_active Expired - Fee Related
- 2013-01-15 CN CN201380008073.9A patent/CN104094524B/zh not_active Expired - Fee Related
- 2013-01-15 WO PCT/IB2013/050356 patent/WO2013118000A1/en active Application Filing
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04266211A (ja) * | 1991-02-21 | 1992-09-22 | Nec Eng Ltd | パルス幅調整回路 |
JPH04326622A (ja) * | 1991-04-26 | 1992-11-16 | Nec Ic Microcomput Syst Ltd | 出力バッファ回路 |
JPH07106927A (ja) * | 1993-10-01 | 1995-04-21 | Hitachi Commun Syst Inc | デューティ補正回路 |
US20080150600A1 (en) * | 2006-12-22 | 2008-06-26 | Taylor Stewart S | Electrical signal duty cycle modification |
JP2012178670A (ja) * | 2011-02-25 | 2012-09-13 | Asahi Kasei Electronics Co Ltd | バッファ回路 |
Also Published As
Publication number | Publication date |
---|---|
CN104094524B (zh) | 2016-12-07 |
US8536917B2 (en) | 2013-09-17 |
US20130200934A1 (en) | 2013-08-08 |
CN104094524A (zh) | 2014-10-08 |
DE112013000872T5 (de) | 2014-10-30 |
JP6161633B2 (ja) | 2017-07-12 |
WO2013118000A1 (en) | 2013-08-15 |
DE112013000872B4 (de) | 2017-03-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6161633B2 (ja) | デューティ・サイクル調整回路および方法 | |
US8947141B2 (en) | Differential amplifiers, clock generator circuits, delay lines and methods | |
US8519762B2 (en) | Adjusting circuit of duty cycle and its method | |
US7944262B2 (en) | Duty correction circuit | |
US8896358B2 (en) | Phase interpolator having adaptively biased phase mixer | |
JP3761858B2 (ja) | クロック信号発生回路 | |
WO2016089292A1 (en) | Power efficient high speed latch circuits and systems | |
EP2916441B1 (en) | Charge pump circuit | |
JP2014033425A (ja) | オシレーター | |
US10355683B2 (en) | Correcting duty cycle and compensating for active clock edge shift | |
Köse et al. | Digitally controlled wide range pulse width modulator for on-chip power supplies | |
JP6232726B2 (ja) | 半導体集積回路及び半導体集積回路の電源制御方法 | |
KR101053543B1 (ko) | 클럭 듀티 보정회로 | |
US11128284B2 (en) | Control circuit for controlling signal rising time and falling time | |
US7675339B2 (en) | System and method for generating a delayed clock signal of an input clock signal | |
KR20040019966A (ko) | 데이터 드라이버 | |
CN105306017B (zh) | 信号产生电路以及工作周期调整电路 | |
US20190229710A1 (en) | Clock distribution | |
TW201444275A (zh) | 差分信號驅動器 | |
Rhim et al. | A 5-Gb/s low-power transmitter with voltage-mode output driver in 90nm CMOS technology | |
Bui et al. | High speed differential pulse-width control loop based on frequency-to-voltage converters | |
WO2003090355A2 (en) | Integrated circuit with clock signal duty cycle control | |
RU2485668C1 (ru) | Октавный микропотребляющий высокочастотный кмоп генератор, управляемый напряжением | |
US10389112B2 (en) | Device and method for generating duty cycle | |
JP2014093937A (ja) | モータ駆動装置及びモータ駆動方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160105 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160921 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161007 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161014 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161111 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161124 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170525 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170613 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6161633 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |