KR20040019966A - 데이터 드라이버 - Google Patents

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KR20040019966A
KR20040019966A KR1020030059727A KR20030059727A KR20040019966A KR 20040019966 A KR20040019966 A KR 20040019966A KR 1020030059727 A KR1020030059727 A KR 1020030059727A KR 20030059727 A KR20030059727 A KR 20030059727A KR 20040019966 A KR20040019966 A KR 20040019966A
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도이야스유키
나카가와히로후미
도쇼시로
도쿠나가유스케
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은 직렬 COG(Chip On Glass)방식의 액정패널을 위한 데이터 드라이버에 있어서, 항상 클록과 데이터 사이의 준비시간(setup time) 및 유지시간(hold time)의 마진을 확보하기 위한 것이다.
제 1, 제 2, 제 3 및 제 4 인버터(21, 22, 23, 24)를 직렬 접속하여 인버터 체인(20)을 구성하며, 제 1 인버터(21)에 클록입력을 부여한다. 제 1 인버터(21)의 전원 쪽에 제 1 전류원(25)을, 제 3 인버터(23)의 접지 쪽에 제 2 전류원(27)을 각각 접속한다. 클록출력의 듀티비가 원하는 값보다 작을 경우에는, 제 1 전류원(25)의 전류량을 감소시킴으로써 클록출력의 하강을 늦춘다. 또 클록출력의 듀티비가 원하는 값보다 클 경우에는, 제 2 전류원(27)의 전류량을 감소시킴으로써 클록출력의 상승을 늦춘다.

Description

데이터 드라이버{DATA DRIVER}
본 발명은 액정패널, 플라즈마 디스플레이패널 등의 표시장치에 실장되는 데이터 드라이버에 관한 것이며, 특히 클록과 데이터 사이의 준비시간(setup time) 및 유지시간(hold time)의 마진을 확보하는 기술에 관한 것이다.
어떤 종래기술에 의하면, 액정패널의 수평 변을 따라 복수의 데이터 드라이버 칩이 배치되며, 각 칩 사이에 1 개의 클록선과 복수 개의 데이터선이 배설된다. 이들 데이터 드라이버는 각각, 1 개의 클록입력과 복수의 데이터입력을 수취하여,액정표시부에 필요한 데이터전압을 공급함과 동시에, 인접하는 데이터 드라이버에 1 개의 클록출력과 복수의 데이터출력을 부여한다(일특개평 11-194748호 공보).
이하, 저 원가화를 위한, 주지의 COG(Chip On Glass)기술을 채용한 액정패널에 있어서의 당해 방식을 직렬 COG방식이라 칭한다.
액정패널의 프레임 협소화에 수반하여, 데이터 드라이버의 칩 크기에 관한 제약이 강해지고 있다. 또 액정패널의 높은 정밀화 ·세밀화에 수반하여, 고속 데이터 드라이버의 실현이 요구되고 있다. 그러나 종래의 직렬 COG방식의 액정패널에서는, 클록과 데이터가 데이터 드라이버 사이에 전송돼가는 사이에, 클록과 데이터 사이의 타이밍 상충이 축적되어 증대한다는 문제가 있다. 높은 정밀화와 세밀화를 위해 클록입력의 주파수가 높아지면, 이 문제는 더욱 심각해진다. 각 데이터 드라이버에 PLL(Phase-Locked Loop)회로를 내장시킴으로써 당해 문제를 해결하는 시도도 있지만, 데이터 드라이버의 회로규모가 커져버린다.
본 발명의 목적은, 특히 직렬 COG방식의 액정패널을 위한 데이터 드라이버에 있어서, 항상 클록과 데이터 사이의 준비시간 및 유지시간의 마진을 확보하는 기술을 제공하는 데에 있다.
도 1은 본 발명에 관한 데이터 드라이버가 실장된 액정패널의 평면도.
도 2는 도 1 중의 개개의 데이터 드라이버의 내부구성 예를 나타내는 블록도.
도 3은 도 2 중의 인버터 체인 및 평활화회로의 내부구성 예를 나타내는 회로도.
도 4는 클록입력의 듀티비가 50%보다 작을 경우의 도 3의 회로 동작을 설명하기 위한 타이밍도.
도 5는 클록입력의 듀티비가 50%보다 클 경우의 도 3의 회로 동작을 설명하기 위한 타이밍도.
도 6은 도 2의 데이터 드라이버의 유리한 효과를 설명하기 위한 타이밍도.
도 7은 도 3 회로의 변형예를 나타내는 회로도.
도 8은 클록입력의 듀티비가 50%보다 작을 경우의 도 7의 회로 동작을 설명하기 위한 타이밍도.
도 9는 클록입력의 듀티비가 50%보다 클 경우의 도 7의 회로 동작을 설명하기 위한 타이밍도.
도 10은 도 2 구성의 변형예를 나타내는 블록도.
도 11은 도 3 및 도 7 중의 기준전압 발생회로의 내부구성 예를 나타내는 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 액정패널 11 : 액정표시부
12 : 데이터 드라이버 13 : 게이트 드라이버
15 : 제어기 20 : 클록용 인버터 체인
21~24 : 인버터 25, 27 : 전류원
26, 28 : 부전류원 30 : 평활화회로
40 : 비교기 45 : 기준전압 발생회로
50 : 데이터용 인버터 체인 51 : 래치
60 : 레벨시프터
상기 목적을 달성하기 위해 본 발명은, 간단한 회로구성으로 인버터로 보내는 전류를 조정함으로써, 클록의 듀티비를 원하는 값으로 조정하기로 한 것이다.
구체적으로 설명하자면, 본 발명에 관한 데이터 드라이버는, 1 개의 클록입력과, 1 개의 클록출력과, 복수의 데이터입력과, 복수의 데이터출력을 갖는 표시디바이스용 데이터 드라이버이며, 다음과 같은 인버터 체인과, 평활화회로와, 비교기와, 래치수단을 구비하는 구성을 채용한 것이다. 즉 인버터 체인은, 서로 직렬 접속된 복수의 인버터와, 이들 복수의 인버터 중 어느 한 인버터의 전원 쪽에 접속된 제 1 전류원과, 복수의 인버터 중 어느 한 인버터의 접지 쪽에 접속된 제 2 전류원을 가지며, 복수의 인버터 중 첫단 인버터가 클록입력을 수취하고, 또 복수의 인버터 중 마지막 단 인버터가 클록출력을 공급하도록 구성된다. 평활화회로는, 클록출력을 평활화하여 얻어지는 평균전압을 공급한다. 비교기는, 평균전압과 기준전압을 비교하며, 또 평균전압이 기준전압보다 낮을 경우에는 클록출력의 듀티비가 커지도록 제 1 전류원의 전류량을 제어하기 위한 제 1 제어전압을, 평균전압이 기준전압보다 높을 경우에는 클록출력의 듀티비가 작아지도록 제 2 전류원의 전류량을 제어하기 위한 제 2 제어전압을 각각 공급한다. 래치수단은, 클록출력에 동기하여 복수의 데이터입력을 래칭하고, 이 래칭 결과를 복수의 데이터출력으로서 표시장치의 표시부에 공급하기 위한 수단이다.
클록출력의 듀티비가 원하는 값보다 작은 것을 평균전압이 나타낼 경우에는, 제 1 전류원의 전류량을 감소시킴으로써 클록출력의 하강을 늦춘다. 또 클록출력의 듀티비가 원하는 값보다 큰 것을 평균전압이 나타낼 경우에는, 제 2 전류원의 전류량을 감소시킴으로써 클록출력의 상승을 늦춘다. 이와 같이 하여 클록출력의 상승 및 하강을 상충시킴으로써, 데이터의 준비시간 및 유지시간의 마진을 확보하기 쉬워진다.
또한 복수의 데이터입력과 래치수단 사이에 복수의 데이터용 인버터 체인을 개재시키며, 이들 데이터용 인버터 체인은 각각, 클록출력을 공급하는 상기 인버터 체인과 마찬가지의 내부구성을 가지며, 또 제 1 및 제 2 제어전압에 의해 전류량 제어가 이루어지는 것으로 하면, 이들 데이터용 인버터 체인의 출력을 다음 단 데이터 드라이버로 공급할 때, 클록출력의 타이밍조정 결과를 복수의 데이터출력에 반영시킬 수 있다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
(실시예)
이하, 첨부도면을 참조하면서 본 발명의 실시예를 상세하게 설명하기로 한다.
도 1은 본 발명에 관한 데이터 드라이버가 실장된 직렬 COG방식의 액정패널을 나타낸다. 도 1의 액정패널(10)은, 액정표시부(11)와 함께, 복수의 데이터 드라이버(12)와, 복수의 게이트 드라이버(13)를 구비한다. 각 데이터 드라이버(12)의 칩은 액정패널(10)의 수평 변을 따라 배치되며, 각 칩 사이에 1 개의 클록선과 복수 개의 데이터선이 배설된다. 게이트 드라이버(13)의 각 칩은, 액정패널(10)의 수직 변을 따라 배치된다. 제어기(15)는, 왼쪽 끝에 위치하는 데이터 드라이버(12)와, 아래쪽 끝에 위치하는 게이트 드라이버(13)에 각각 신호를 부여한다.
데이터 드라이버(12)는 각각, 1 개의 클록입력과 복수의 데이터입력을 수취하여, 액정표시부(11)에 필요한 데이터전압을 공급하는 동시에, 인접하는 데이터드라이버(12)에 1 개의 클록출력과 복수의 데이터출력을 부여한다.
도 2는 도 1 중 개개의 데이터 드라이버(12)의 내부구성 예를 나타낸다. 도 2의 데이터 드라이버(12)는, 클록용 인버터 체인(20)과, 평활화회로(30)와, 비교기(40)와, 복수의 데이터용 인버터 체인(50)과, 복수의 래치(51)를 구비한다. ICLK는 클록입력, OCLK는 클록출력, IDT1/2/3은 데이터입력, ODT1/2/3은 인접하는 데이터 드라이버(12)로의 데이터출력, DDT1/2/3은 액정표시부(11)로 향하는 데이터출력이다.
도 3에 상세하게 나타내는 바와 같이, 클록용 인버터 체인(20)은, 서로 직렬 접속된 제 1, 제 2, 제 3 및 제 4 인버터(21, 22, 23, 24)와, 제 1 인버터(21)의 전원 쪽에 접속된 제 1 전류원(25)과, 제 3 인버터(23)의 접지 쪽에 접속된 제 2 전류원(27)을 가지며, 제 1 인버터(21)가 클록입력(ICLK)을 수취하고, 제 4 인버터(24)가 클록출력(OCLK)을 공급하도록 구성된다. 각 인버터(21~24)는 P채널형 MOS(Metal Oxide Semiconductor) 트랜지스터와 N채널형 MOS트랜지스터로 구성된다. 또 제 1 전류원(25)은 P채널형 MOS트랜지스터로, 제 2 전류원(27)은 N채널형 MOS트랜지스터로 각각 구성된다. 도 3 중의 N1, N2, N3, N4 및 N5는 각각 노드를 나타내며, 노드(N1)가 클록 입력단이며, 노드(N5)가 클록 출력단이다. VDD는 전원전압, VSS는 접지전압(=0V), VTH는 각 인버터(21~24)의 임계전압이다.
평활화회로(30)는, 클록출력(OCLK)을 평활화하여 얻어지는 평균전압(VAVE)을 비교기(40)에 공급하도록, 저항(31)과 커패시터(32)에 의해 적분기로서 구성된다.
도 3에 나타낸 기준전압 발생회로(45)는 기준전압(VREF)을 비교기(40)에 공급한다. 단, 기준전압 발생회로(45)는 데이터 드라이버(12)의 외부에 구비해도 된다.
비교기(40)는, 비반전 입력단자에 공급된 평균전압(VAVE)과, 반전 입력단자에 공급된 기준전압(VREF)을 비교하여, VAVE＜VREF일 경우에는 클록출력(OCLK)의 듀티비가 커지도록 제 1 전류원(25)의 전류량을 제어하기 위한 제 1 제어전압(VCON1)을, VAVE＞VREF일 경우에는 클록출력(OCLK)의 듀티비가 작아지도록 제 2 전류원(27)의 전류량을 제어하기 위한 제 2 제어전압(VCON2)을 각각 공급한다.
도 2에서, 개개의 데이터입력(IDT1/2/3)과 래치(51) 사이에 개재하는 데이터용 인버터 체인(50)은, 각각 도 3에 나타낸 클록용 인버터 체인(20)과 마찬가지 내부구성을 가지며, 또 제 1 및 제 2 제어전압(VCON1/2)에 의해 전류량 제어가 이루어지도록 구성된다. 각 래치(51)는, 인버터 체인(20)으로부터의 클록출력(OCLK)에 동기하여, 대응하는 데이터용 인버터 체인(50)의 출력을 래칭하고, 이 래칭 결과를 데이터출력(DDT1/2/3)으로서 공급한다.
도 4는 클록입력(ICLK)의 듀티비가 50%보다 작을 경우의 도 3의 회로 동작을 나타낸다. 여기서는, VREF=VTH=VDD/2가 성립되는 것으로 한다. 노드(N1)에 50%보다 작은 듀티비를 갖는 클록입력(ICLK)이 부여됐을 때, 평활화회로(30)로부터 출력되는 평균전압(VAVE)은 VDD/2 보다 낮아진다. 이로써 비교기(40)는, 제 1 전류원(25)의 전류량을 적게 하는 방향의 제 1 제어전압(VCON1)을, 제 2 전류원(27)의 전류량을 많게 하는 방향의 제 2 제어전압(VCON2)을 각각 출력한다. 제 1 전류원(25)의전류량이 적어짐으로써, 전원(VDD)으로부터 노드(N2)로의 충전속도가 감소되기 때문에, 노드(N2)의 전압파형으로서 도 4에 나타내는 바와 같이 제 1 인버터(21)의 출력 상승이 늦어진다. 이 상승이 늦은 파형을 입력으로 하는 제 2 인버터(22)는, 노드(N2)의 전압이 임계전압(VTH)에 달할 때까지 반전동작 하지 않으므로, 노드(N3)의 파형으로 나타내는 전압이 얻어진다. 제 3 인버터(23)에는 제 2 전류원(27)이 접속되는데, 제 3 인버터(23)가 통상 인버터동작을 하기 위해 충분한 전류를 제 2 전류원(27)이 보내므로, 제 3 인버터(23)는 노드(N4)의 파형으로 나타내는 전압을 출력한다. 제 4 인버터(24)는 통상 인버터이므로, 노드(N5)의 파형으로 나타내는 전압이 클록출력(OCLK)으로서 얻어진다. 노드(N1)와 노드(N5)의 전압 파형을 비교하면 알 수 있는 바와 같이, 클록입력(ICLK)의 하강 타이밍을 상충시켜 클록출력(OCLK)의 듀티비를 50%에 가깝게 할 수 있는 것이다.
도 5는 클록입력(ICLK)의 듀티비가 50%보다 클 경우의 도 3의 회로 동작을 나타낸다. 노드(N1)에 50%보다 큰 듀티비를 갖는 클록입력(ICLK)이 부여됐을 때, 평활화회로(30)로부터 출력되는 평균전압(VAVE)은 VDD/2보다 높아진다. 이로써 비교기(40)는, 제 1 전류원(25)의 전류량을 많게 하는 방향의 제 1 제어전압(VCON1)을, 제 2 전류원(27)의 전류량을 적게 하는 방향의 제 2 제어전압(VCON2)을 각각 출력한다. 제 1 전류원(25)의 전류는 충분하므로, 제 1 인버터(21)는 통상 인버터로서 동작하며, 노드(N2)의 파형으로 도 5에 나타내는 전압이 얻어진다. 제 2 인버터(22)도 그대로 반전동작 하므로, 노드(N3)의 파형으로 나타내는 전압이 얻어진다. 제 3 인버터(23)에서는 제 2 전류원(27)의 전류량이 적어짐으로써 노드(N4)로부터 접지(VSS)로의 방전속도가 감소되기 때문에, 노드(N4)의 전압 파형으로 나타내는 바와 같이 제 3 인버터(23)의 출력 하강이 늦어진다. 이 하강이 늦은 파형을 입력으로 하는 제 4 인버터(24)는, 노드(N4)의 전압이 임계전압(VTH)에 달할 때까지 반전동작 하지 않으므로, 노드(N5)의 파형으로 나타내는 전압이 얻어진다. 노드(N1)와 노드(N5)의 전압 파형을 비교하면 알 수 있는 바와 같이, 클록입력(ICLK)의 상승 타이밍을 상충시켜 클록출력(OCLK)의 듀티비를 50%에 가깝게 할 수 있다.
도 6은 도 4의 경우와 마찬가지로 클록입력(ICLK)의 듀티비가 50%보다 작은 상황에서의 클록입력(ICLK), 데이터입력(IDT1), 클록출력(OCLK) 및 데이터출력(ODT1)의 파형을 각각 나타낸다. 여기서는 도 2에 나타낸 각 래치(51)가, 클록출력(OCLK)의 상승 및 하강의 양쪽 타이밍에서 데이터출력(ODT1/2/3)을 래칭하는 것으로 한다.
도 6에 나타내는 상황에서는, 클록입력(ICLK)의 상승에 대하여 데이터입력(IDT1)의 유지시간이 부족하다. 그러나 도 2의 데이터 드라이버(12)에 의하면, 클록용 인버터 체인(20)이 클록출력(OCLK)의 하강을 늦추며, 또 데이터용 인버터 체인(50)이 데이터출력(ODT1)의 천이를 늦춘다. 따라서 클록용 인버터 체인(20)으로부터의 클록출력(OCLK)의 상승에 대하여 충분한 유지시간을 데이터출력(ODT1)이 갖게 되는 결과, 래치(51)는 부여된 데이터출력(ODT1)을 정확하게 래칭할 수 있다. 또 이와 같이 하여 타이밍조정이 이루어진 클록출력(OCLK) 및 데이터출력(ODT1/2/3)이, 다음단의 데이터 드라이버(12)로 공급된다. 여기서, 도시는 생략하지만 도 2의 데이터 드라이버(12)는 데이터 준비시간의 확보에도 도움이 되는 것이다.
도 3 중 클록용 인버터 체인(20)은, 제 1 전류원(25)에 병렬 접속된 제 1 부전류원(26)과, 제 2 전류원(27)에 병렬 접속된 제 2 부전류원(28)을 추가로 갖는다. 제 1 부전류원(26)을 구성하는 P채널형 MOS트랜지스터의 게이트에는 일정한 바이어스전압(Vbias1)이, 제 2 부전류원(28)을 구성하는 N채널형 MOS트랜지스터의 게이트에는 일정한 바이어스전압(Vbias2)이 각각 부여된다. 즉, 이들 제 1 및 제 2 부전류원(26, 28)은, 상기 제 1 및 제 2 제어전압(VCON1/2)에 의한 전류량 제어가 이루어지지 않는 것이다.
클록입력(ICLK)의 듀티비가 극단적으로 작을 경우에는, 비교기(40)로부터 출력되는 제 1 제어전압(VCON1)이 제 1 전류원(25)의 전류량을 지나치게 작게 해버릴 가능성이 있다. 이 경우, 노드(N2) 전압 상승의 기울기가 지나치게 완만해지는 결과, 클록입력(ICLK)의 주파수가 높을 때, 당해 클록입력(ICLK)이 상승하기 전에 노드(N2)의 전압이 제 2 인버터(22)의 임계전압(VTH)을 초과할 수 없어, 노드(N2)의 전압이 고레벨로 올라가지 못하게 돼버린다. 이와 같은 문제를 방지하기 위해, 제 1 부전류원(26)이 제 1 인버터(21)에 미소전류를 항상 공급할 수 있도록 함으로써, 노드(N2) 전압 상승의 기울기가 지나치게 완만해지지 않도록 하는 것이다. 클록입력(ICLK)의 듀티비가 극단적으로 클 경우의 마찬가지 문제는, 제 2 부전류원(28)에 의해 해소된다.
도 7은 도 3 회로의 변형예를 나타낸다. 도 7에 나타내는 클록용 인버터 체인(20)은, 서로 직렬 접속된 제 1 및 제 2 인버터(21, 22)와, 제 1 인버터(21)의 전류 쪽에서 서로 병렬 접속된 제 1 전류원(25) 및 제 1 부전류원(26)과, 제 1 인버터(21)의 접지 쪽에서 서로 병렬 접속된 제 2 전류원(27) 및 제 2 부전류원(28)을 가지며, 제 1 인버터(21)가 클록입력(ICLK)을 수취하여, 제 2 인버터(22)가 클록출력(OCLK)를 공급하도록 구성된다.
도 8은 클록입력(ICLK)의 듀티비가 50%보다 작을 경우의 도 7의 회로 동작을, 도 9는 클록입력(ICLK)의 듀티비가 50%보다 클 경우의 도 7의 회로 동작을 각각 나타낸다. 도 7의 구성에 의하면, 회로규모를 축소시키면서 도 3의 경우와 마찬가지 효과를 얻을 수 있다. 여기서 상세한 동작 설명은 생략한다.
도 10은 도 2 구성의 변형예를 나타낸다. 도 10의 구성에서는 EMI(Electro-Magnetic Interference)의 저감을 목적으로, 각각 작은 진폭을 갖는 클록입력(ICLK) 및 데이터입력(IDT1/2/3)이 데이터 드라이버(12)에 부여된다. 복수의 레벨시프터(60)는, 클록입력(ICLK) 및 데이터입력(IDT1/2/3) 각각의 작은 진폭을 소정 레벨까지 내부에서 증대시키기 위한 수단이다.
도 11은 도 3 및 도 7 중 기준전압 발생회로(45)의 내부구성 예를 나타낸다. 도 11의 기준전압 발생회로(45)는, 라다(RADA) 저항(46)과 스위치(47)로 구성되며, 가변의 기준전압(VREF)을 비교기(40)에 공급할 수 있는 것이다. 상기와 같이 VREF=VDD/2면, 클록출력(OCLK)의 듀티비를 50%에 가깝게 할 수 있다. 또 스위치(47)의 절환에 의해, 기준전압(VREF)을 VDD/2보다 낮게 설정하면 클록출력(OCLK)의 듀티비를 50%보다 작은 값으로 조정할 수 있으며,기준전압(VREF)을 VDD/2보다 높게 설정하면 클록출력(OCLK)의 듀티비를 50%보다 큰 값으로 조정할 수 있다.
여기서 인버터 체인(20, 50) 각각을 구성하는 인버터의 수는, 상기의 4 개 또는 2 개에 한정되지 않는다. 클록입력(ICLK)으로부터 클록출력(OCLK)으로의 미소한 타이밍조정만을 행할 경우에는, 도 2 및 도 10 중의 데이터용 인버터 체인(50)을 생략하는 것도 가능하다.
이상 설명해온 바와 같이, 본 발명에 관한 데이터 드라이버는, 클록과 데이터 사이의 준비시간 및 유지시간의 마진을 간단한 회로구성으로 확보할 수 있는 것이며, 높은 정밀화 ·미세화가 요구되는 표시장치용 데이터 드라이버 등으로서 유용하다.
본 발명에 의하면, 클록입력의 주파수가 높아져도, 간단한 회로구성으로 데이터의 준비시간 및 유지시간의 마진을 쉽게 확보할 수 있다.

Claims (7)

1 개의 클록입력과, 1 개의 클록출력과, 복수의 데이터입력과, 복수의 데이터출력을 갖는 표시장치용 데이터 드라이버이며,
서로 직렬 접속된 복수의 인버터와, 상기 복수의 인버터 중 어느 한 인버터의 전원 쪽에 접속된 제 1 전류원과, 상기 복수의 인버터 중 어느 한 인버터의 접지 쪽에 접속된 제 2 전류원을 가지며, 상기 복수의 인버터 중 첫단 인버터가 상기 클록입력을 수취하고, 또 상기 복수의 인버터 중 마지막 단 인버터가 상기 클록출력을 공급하도록 구성된 인버터 체인과,
상기 클록출력을 평활화하여 얻어지는 평균전압을 공급하는 평활화회로와,
상기 평균전압과 기준전압을 비교하며, 또 상기 평균전압이 상기 기준전압보다 낮을 경우에는 상기 클록출력의 듀티비가 커지도록 상기 제 1 전류원의 전류량을 제어하기 위한 제 1 제어전압을, 상기 평균전압이 상기 기준전압보다 높을 경우에는 상기 클록출력의 듀티비가 작아지도록 상기 제 2 전류원의 전류량을 제어하기 위한 제 2 제어전압을 각각 공급하는 비교기와,
상기 클록출력에 동기하여 상기 복수의 데이터입력을 래칭하고, 이 래칭 결과를 상기 복수의 데이터출력으로서 상기 표시장치의 표시부에 공급하기 위한 래치수단을 구비하는 것을 특징으로 하는 데이터 드라이버.
제 1 항에 있어서,
상기 인버터 체인은, 서로 직렬 접속된 제 1, 제 2, 제 3 및 제 4 인버터를 구비하며, 상기 제 1 전류원은 상기 제 1 인버터의 전원 쪽에, 상기 제 2 전류원은 상기 제 3 인버터의 접지 쪽에 각각 접속되는 것을 특징으로 하는 데이터 드라이버.
제 1 항에 있어서,
상기 인버터 체인은, 서로 직렬 접속된 제 1 및 제 2 인버터를 구비하며, 상기 제 1 및 제 2 전류원은 상기 제 1 인버터의 전원 쪽 및 접지 쪽에 각각 접속되는 것을 특징으로 하는 데이터 드라이버.
제 1 항에 있어서,
상기 복수의 데이터입력과 상기 래치수단 사이에 개재하는 복수의 데이터용 인버터 체인을 추가로 구비하며,
상기 복수의 데이터용 인버터 체인은 각각, 상기 클록출력을 공급하는 상기 인버터 체인과 마찬가지의 내부구성을 가지며, 또 상기 제 1 및 제 2 제어전압에 의해 전류량 제어가 이루어지는 것을 특징으로 하는 데이터 드라이버.
제 1 항에 있어서,
상기 인버터 체인은,
상기 제 1 전류원에 병렬 접속된 제 1 부전류원과,
상기 제 2 전류원에 병렬 접속된 제 2 부전류원을 추가로 구비하며,
상기 제 1 및 제 2 부전류원은, 상기 제 1 및 제 2 제어전압에 의한 전류량 제어가 이루어지지 않는 것을 특징으로 하는 데이터 드라이버.
제 1 항에 있어서,
상기 클록입력 및 상기 복수 데이터입력 각각의 작은 진폭을 내부에서, 소정레벨까지 증대시키기 위한 레벨시프트수단을 추가로 구비하는 것을 특징으로 하는 데이터 드라이버.
제 1 항에 있어서,
가변 기준전압을 상기 비교기에 공급하는 기준전압 발생회로를 추가로 구비하는 것을 특징으로 하는 데이터 드라이버.
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