JPH04326622A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH04326622A JPH04326622A JP3096485A JP9648591A JPH04326622A JP H04326622 A JPH04326622 A JP H04326622A JP 3096485 A JP3096485 A JP 3096485A JP 9648591 A JP9648591 A JP 9648591A JP H04326622 A JPH04326622 A JP H04326622A
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- JP
- Japan
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- output
- signal
- inverter
- stage
- terminal
- Prior art date
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- Pending
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- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
Landscapes
- Logic Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関し
、特に半導体集積回路の出力バッファ回路に関する。
、特に半導体集積回路の出力バッファ回路に関する。
【０００２】
【従来の技術】この種の出力バッファ回路は、集積回路
内部で処理したディジタル信号を集積回路外部に出力し
て外部の回路を駆動するために、同一チップ上に設けら
れるものである。
内部で処理したディジタル信号を集積回路外部に出力し
て外部の回路を駆動するために、同一チップ上に設けら
れるものである。
【０００３】通常、集積回路内部の論理ゲートは、回路
を構成するトランジスタなどの素子が微細化されている
ため、数分の１ｐＦ程度の非常に小さい容量負荷を駆動
すればよい。しかし出力バッファ回路は、数１０ｐＦ程
度以上の大容量負荷を駆動する。
を構成するトランジスタなどの素子が微細化されている
ため、数分の１ｐＦ程度の非常に小さい容量負荷を駆動
すればよい。しかし出力バッファ回路は、数１０ｐＦ程
度以上の大容量負荷を駆動する。
【０００４】出力バッファ回路の回路構成は基本的には
インバータ回路であるが、前述のような大容量の負荷を
駆動するために、駆動用トランジスタには、集積回路内
部の論理ゲートに用いられるトランジスタより数１０倍
大きなサイズのトランジスタが用いられる。この場合、
論理ゲートが数１０倍大きなサイズのトランジスタを直
接駆動すると低速になるため、出力バッファ回路として
は、インバータ回路を多段に接続し、トランジスタの駆
動能力を段階的に大きくして行くような構成が一般的で
ある。
インバータ回路であるが、前述のような大容量の負荷を
駆動するために、駆動用トランジスタには、集積回路内
部の論理ゲートに用いられるトランジスタより数１０倍
大きなサイズのトランジスタが用いられる。この場合、
論理ゲートが数１０倍大きなサイズのトランジスタを直
接駆動すると低速になるため、出力バッファ回路として
は、インバータ回路を多段に接続し、トランジスタの駆
動能力を段階的に大きくして行くような構成が一般的で
ある。
【０００５】従来、半導体集積回路の出力バッファ回路
は、上述のように、内部の論理ゲートからの信号を増幅
して外部の負荷回路を駆動するという目的だけに適した
回路構成となっており、出力信号のデューティ比を変化
させることはできなかった。
は、上述のように、内部の論理ゲートからの信号を増幅
して外部の負荷回路を駆動するという目的だけに適した
回路構成となっており、出力信号のデューティ比を変化
させることはできなかった。
【０００６】
【発明が解決しようとする課題】以上のように、従来の
出力バッファ回路は、出力信号のデューティ比を変化さ
せることはできない回路構成となっている。このような
回路構成の出力バッファ回路が、例えばＡＳＩＣ（特定
用途向けＬＳＩ）などのように定められたデューティ比
の信号を出力しなければならないＬＳＩに用いられた場
合には、製造歩留りが低下したり、或いはこのＡＳＩＣ
を用いて構成された電子機器が誤動作を起すしやすくな
ってしまうことがある。
出力バッファ回路は、出力信号のデューティ比を変化さ
せることはできない回路構成となっている。このような
回路構成の出力バッファ回路が、例えばＡＳＩＣ（特定
用途向けＬＳＩ）などのように定められたデューティ比
の信号を出力しなければならないＬＳＩに用いられた場
合には、製造歩留りが低下したり、或いはこのＡＳＩＣ
を用いて構成された電子機器が誤動作を起すしやすくな
ってしまうことがある。
【０００７】通常、ＡＳＩＣはターンアラウンドタイム
を短縮するために、ゲートアレイ方式やスタンダードア
レイ方式で設計されることが多い。この設計方式の場合
、出力バッファ回路の前段に接続される内部論理ゲート
は、出力バッファ回路の設計段階で予め決められている
のではなく、ＡＳＩＣとしての用途や目的などに応じて
論理設計が決定されてから内部論理ゲートの組み合せが
決る。言い替えれば出力バッファ回路の入力信号（内部
論理ゲートからの出力信号）の特性が決まる。そしてこ
の入力信号の特性（つまり内部論理ゲートの組み合せ）
によっては、入力信号の立ち上り時間と立ち下り時間に
差が生じて、出力バッファ回路からの出力信号のデュー
ティ比が大きく変化してしまうことがあり、場合によっ
てはこのＡＳＩＣを用いた電子機器を誤動作させてしま
うなどの悪影響を与える。さらには、製造条件の変動な
ども加わったりすると、製造ロット毎に出力信号のデュ
ーティ比がばらつき、はなはだしい場合にはＡＳＩＣと
しての仕様を満足することができず、製造歩留りが低下
してしまう。
を短縮するために、ゲートアレイ方式やスタンダードア
レイ方式で設計されることが多い。この設計方式の場合
、出力バッファ回路の前段に接続される内部論理ゲート
は、出力バッファ回路の設計段階で予め決められている
のではなく、ＡＳＩＣとしての用途や目的などに応じて
論理設計が決定されてから内部論理ゲートの組み合せが
決る。言い替えれば出力バッファ回路の入力信号（内部
論理ゲートからの出力信号）の特性が決まる。そしてこ
の入力信号の特性（つまり内部論理ゲートの組み合せ）
によっては、入力信号の立ち上り時間と立ち下り時間に
差が生じて、出力バッファ回路からの出力信号のデュー
ティ比が大きく変化してしまうことがあり、場合によっ
てはこのＡＳＩＣを用いた電子機器を誤動作させてしま
うなどの悪影響を与える。さらには、製造条件の変動な
ども加わったりすると、製造ロット毎に出力信号のデュ
ーティ比がばらつき、はなはだしい場合にはＡＳＩＣと
しての仕様を満足することができず、製造歩留りが低下
してしまう。
【０００８】
【課題を解決するための手段】本発明の出力バッファ回
路は、出力信号のデューティ比を変化させる回路を有す
ることを特徴とし、外部の負荷を駆動する第１のインバ
ータと、この第１のインバータを駆動する第２のインバ
ータと、一端が第２のインバータの出力端に接続された
抵抗とを有している。前述の抵抗の他端には外部からの
制御信号が入力され、第１のインバータの出力端に出力
される出力信号のデューティ比がこの制御信号の電位に
よって制御されるように動作する。
路は、出力信号のデューティ比を変化させる回路を有す
ることを特徴とし、外部の負荷を駆動する第１のインバ
ータと、この第１のインバータを駆動する第２のインバ
ータと、一端が第２のインバータの出力端に接続された
抵抗とを有している。前述の抵抗の他端には外部からの
制御信号が入力され、第１のインバータの出力端に出力
される出力信号のデューティ比がこの制御信号の電位に
よって制御されるように動作する。
【０００９】
【実施例】次に、本発明の最適な実施例について、図面
を用いて説明する。図１は、本発明の一実施例の回路図
である。本実施例の回路は、縦続に接続された初段およ
び出力段の２段のＣＭＯＳインバータと、初段のインバ
ータの出力端（出力段のＣＭＯＳインバータの入力端）
に接続された抵抗Ｒとからなる。
を用いて説明する。図１は、本発明の一実施例の回路図
である。本実施例の回路は、縦続に接続された初段およ
び出力段の２段のＣＭＯＳインバータと、初段のインバ
ータの出力端（出力段のＣＭＯＳインバータの入力端）
に接続された抵抗Ｒとからなる。
【００１０】初段のＣＭＯＳインバータは、高位電源端
子１と接地端子２との間に直列接続されたＰチャンネル
ＭＯＳトランジスタＰ１ 及びＮチャンネルＭＯＳトラ
ンジスタＮ１ からなる。出力段のＣＭＯＳインバータ
は、同じく直列に接続されたＰチャンネルＭＯＳトラン
ジスタＰ２ 及びＮチャンネルＭＯＳトランジスタＮチ
ャンネルＭＯＳトランジスタＮ２ とからなる。抵抗Ｒ
の他端は制御信号入力端子３に接続され、ここに外部か
ら制御信号Ｃが入力される。本実施例では、制御信号Ｃ
の電位を変えることによって、出力信号ＯＵＴのデュー
ティ比を任意に制御することができる。
子１と接地端子２との間に直列接続されたＰチャンネル
ＭＯＳトランジスタＰ１ 及びＮチャンネルＭＯＳトラ
ンジスタＮ１ からなる。出力段のＣＭＯＳインバータ
は、同じく直列に接続されたＰチャンネルＭＯＳトラン
ジスタＰ２ 及びＮチャンネルＭＯＳトランジスタＮチ
ャンネルＭＯＳトランジスタＮ２ とからなる。抵抗Ｒ
の他端は制御信号入力端子３に接続され、ここに外部か
ら制御信号Ｃが入力される。本実施例では、制御信号Ｃ
の電位を変えることによって、出力信号ＯＵＴのデュー
ティ比を任意に制御することができる。
【００１１】以下に本実施例の動作について述べる。本
実施例において、通常、出力信号ＯＵＴのデューティ比
を変化させない場合には、制御信号入力端子３はオープ
ンにする。入力信号ＩＮとして図２（ａ）に示すような
波形の信号が入力されると、この入力信号ＩＮがそのま
ま増幅され、出力信号ＯＵＴとして出力段のＣＭＯＳイ
ンバータから出力される。
実施例において、通常、出力信号ＯＵＴのデューティ比
を変化させない場合には、制御信号入力端子３はオープ
ンにする。入力信号ＩＮとして図２（ａ）に示すような
波形の信号が入力されると、この入力信号ＩＮがそのま
ま増幅され、出力信号ＯＵＴとして出力段のＣＭＯＳイ
ンバータから出力される。
【００１２】次に、制御信号Ｃとして電源電圧ＶＤＤに
近い値の電位の信号を入力すると、出力段のＣＭＯＳイ
ンバータの入力信号（初段のＣＭＯＳインバータの出力
信号）Ｓの波形としては、図２（ｂ）に示すように、立
ち上りは入力信号ＩＮの信号波形とほぼ同じであり、立
ち下りがなだらかな波形になる。これは、制御信号入力
端子３から抵抗Ｒを通して初段のＣＭＯＳインバータの
出力端に電流が流れ込むからである。これにより出力段
のＣＭＯＳインバータからの出力信号ＯＵＴのパルス幅
が広くなる。
近い値の電位の信号を入力すると、出力段のＣＭＯＳイ
ンバータの入力信号（初段のＣＭＯＳインバータの出力
信号）Ｓの波形としては、図２（ｂ）に示すように、立
ち上りは入力信号ＩＮの信号波形とほぼ同じであり、立
ち下りがなだらかな波形になる。これは、制御信号入力
端子３から抵抗Ｒを通して初段のＣＭＯＳインバータの
出力端に電流が流れ込むからである。これにより出力段
のＣＭＯＳインバータからの出力信号ＯＵＴのパルス幅
が広くなる。
【００１３】次に、制御信号入力端子３に、接地電位Ｇ
ＮＤに近い値の電位の信号を入力すると、出力段のＣＭ
ＯＳインバータの入力信号Ｓの波形は、図２（ｃ）に示
すように、立ち下りは入力信号ＩＮの信号波形とほぼ同
じであり、立ち上りがなだらかな波形になる。これは、
初段のＣＭＯＳインバータの出力端から抵抗Ｒを介して
制御信号入力端子３に電流が流れ出るからである。これ
により出力段のＣＭＯＳインバータからの出力信号ＯＵ
Ｔのパルス幅が狭くなる。
ＮＤに近い値の電位の信号を入力すると、出力段のＣＭ
ＯＳインバータの入力信号Ｓの波形は、図２（ｃ）に示
すように、立ち下りは入力信号ＩＮの信号波形とほぼ同
じであり、立ち上りがなだらかな波形になる。これは、
初段のＣＭＯＳインバータの出力端から抵抗Ｒを介して
制御信号入力端子３に電流が流れ出るからである。これ
により出力段のＣＭＯＳインバータからの出力信号ＯＵ
Ｔのパルス幅が狭くなる。
【００１４】以上の回路動作の説明から、制御信号入力
端子３に入力する制御信号Ｃの電位を変化させることに
より、出力信号ＯＵＴのデューティ比を使用上最も適し
たものに設定することができることがわかる。
端子３に入力する制御信号Ｃの電位を変化させることに
より、出力信号ＯＵＴのデューティ比を使用上最も適し
たものに設定することができることがわかる。
【００１５】
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路は、外部から入力される制御信号により出力信
号のデューティ比を制御する回路を有している。このこ
とにより、本発明によれば、内部論理ゲートからの信号
の立ち上り時間や立ち下り時間の差によって生ずる出力
信号のデューティ比の変動や、製造時の条件の変動によ
って発生する製造ロット毎の出力信号のデューティ比の
ばらつきを、使用上最も適した値に任意に補正すること
ができる。従って、本発明による出力バッファ回路を備
えた半導体集積回路を用いて構成される電子装置が誤動
作を起したりするようなことをなくすことができる。
ファ回路は、外部から入力される制御信号により出力信
号のデューティ比を制御する回路を有している。このこ
とにより、本発明によれば、内部論理ゲートからの信号
の立ち上り時間や立ち下り時間の差によって生ずる出力
信号のデューティ比の変動や、製造時の条件の変動によ
って発生する製造ロット毎の出力信号のデューティ比の
ばらつきを、使用上最も適した値に任意に補正すること
ができる。従って、本発明による出力バッファ回路を備
えた半導体集積回路を用いて構成される電子装置が誤動
作を起したりするようなことをなくすことができる。
【図１】本発明の一実施例の回路図である。
【図２】図１に示す実施例の動作波形図である。
１ 高位電源端子
２ 接地端子
３ 制御信号入力端子
Claims (2)
- 【請求項１】 出力信号のデューティ比を変化させる
回路を有することを特徴とする出力バッファ回路。 - 【請求項２】 外部の負荷を駆動する第１のインバー
タと、前記第１のインバータを駆動する第２のインバー
タと、一端が前記第２のインバータの出力端に接続され
た抵抗とを含み、前記抵抗の他端には外部からの制御信
号が入力され、前記第１のインバータの出力端に出力さ
れる出力信号のデューティ比が前記制御信号の電位によ
って制御されるように動作することを特徴とする出力バ
ッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096485A JPH04326622A (ja) | 1991-04-26 | 1991-04-26 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096485A JPH04326622A (ja) | 1991-04-26 | 1991-04-26 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326622A true JPH04326622A (ja) | 1992-11-16 |
Family
ID=14166372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3096485A Pending JPH04326622A (ja) | 1991-04-26 | 1991-04-26 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326622A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015509672A (ja) * | 2012-02-07 | 2015-03-30 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | デューティ・サイクル調整回路および方法 |
-
1991
- 1991-04-26 JP JP3096485A patent/JPH04326622A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015509672A (ja) * | 2012-02-07 | 2015-03-30 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | デューティ・サイクル調整回路および方法 |
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