JPH0349315A - 入力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路等において相補型ＭＯＳトラ
ンジスタ（以下、ＣＩＶＩＯ８という）を用いて構成さ
れる入力回路に関するものである。

（従来の技術） 従来、この様な分野の技術としては、特開昭６１−１６
９０２１号公報等に記載されるものがあった。以下、そ
の構成を図を用いて説明する。

第２図は、従来の入力回路の一構成例を示す回路図であ
る。

この入力回路は、入力信号Ｖｉを入力する入力端子１を
有し、その入力端子１には静電破壊防止回路２が接続さ
れている。静電破壊防止回路２は、抵抗２ａおよび容量
２ｂで構成され、その静電破壊防止回路２の出力側には
インバータ３．４が縦続接続されている。さらに、イン
バータ３の出力側と電源電圧■ＣＣとの間には容量５が
接続されると共に、インバータ４の出力側が出力端子６
に接続されている。

次に動作を説明する。

例えば、入力端子１に“°Ｌ”レベルの入力信号Ｖｉが
入力されている場合、インバータ３．４の出力はそれぞ
れ°“Ｈ”レベル、“Ｌ”レベルとなる。この時、入力
端子１にノイズが乗り、インバータ３の入力電圧が、イ
ンバータ３の論理しきい値電圧を越えると、インバータ
３の出力電圧が下降し始める。この電圧降下がインバー
タ４の論理しきい値電圧より低くなると、インバータ４
の出力電圧が上昇し始める。こうして、ノイズはインバ
ータ３．４で増幅されつつ、出力端子６に接続されてい
る図示しない次段の回路に伝達され、その回路の誤動作
を引き起こす。

そこで、この入力回路は容量５を設けることにより、ノ
イズによるインバータ３の出力の電圧変動を平滑化させ
、安定した回路動作を得ようとしている。

（発明が解決しようとする課題） しかしながら、上記構成の入力回路では、次のような課
題があった。

例えば、多数の入力回路へ入力される入力信号Ｖｉが、
同時に変化して電源電圧端子や接地そのものに大きなノ
イズが生じた場合、インバータ４の入力電圧が容量５を
通じて変動する。そのため、一定の論理値であるべき出
力端子６の電圧が変動して次段の回路の誤動作を引き起
こす虞があった。

さらに、容量５を設けることにより、正常動作における
伝播遅延時間も大きくなって高速動作を阻害するという
問題があり、これらを解決することが困難であった。

本発明は、前記従来技術が持っていた課題として、次段
の回路の誤動作および高速化の阻害という点について解
決した入力回路を提供するものである。

（課題を解決するための手段） 第１の発明では、前記課題を解決するために、保護抵抗
を有する入力信号入力用の静電気破壊防止回路と、前記
静電気破壊防止回路を介して入力される入力信号を駆動
する縦続接続された０ＭＯ８構成の複数段のインバータ
と有する入力回路において、前記複数段のインバータの
内の初段のインバータの入出力間にノイズ消去用のミラ
ー容量を接続したものである。

第２の発明では、前記入力信号に基づきそれぞれ相補的
にオン・オフ動作するＰチャネル型ＭＯＳトランジスタ
（以下、ＰＭＯ８という）およびＮチャネル型ＭＯＳト
ランジスタ（以下、ＮＭＯ８という）と、前記ＰＭＯ８
およびＮＭＯ８の間に直列接続された抵抗手段とを備え
、前記ＮＭＯ８の制御電極およびその前記抵抗手段側電
極の間に前記ミラー容量を接続したものである。

（作用） 第１の発明によれば、以上のように入力回路を構成した
ので、ミラー容量はノイズを含んだ入力信号を初段のイ
ンバータの出力側からその入力側に帰還させ、保護抵抗
と初段のインバータとでノイズを吸収するように働く。

第２の発明によれば、ＰＭＯ３およびＮＭＯＳは、入力
信号に基づきそれぞれ相補的にオン・オフ動作して入力
信号の反転論理をとる。さらに、抵抗手段は、初段のイ
ンバータの出力である抵抗手段の両端の電位変動に時間
差が生ずるように働く。ＮＭＯ８の制御電極およびその
抵抗手段側電極の間に接続されたミラー容量は、ＮＭＯ
３に負帰還をかけるように働く。

したがって、前記課題を解決することができるのである
。

（実施例） 第１図は、本発明の実施例を示す入力回路の回路図であ
る。

この入力回路は、入力信号ＶＩ入力用の入力端子１０を
有し、その入力端子１０が保護抵抗２゜を介して接続点
Ｔに接続されている。さらに接続点Ｔには初段のＣＭＯ
Ｓインバータ３０の入力側が接続され、そのインバータ
３０の入出力間にノイズ消去用のミラー容量４０が接続
されている。

インバータ３０の出力側にはＣＭＯＳインバータ５０の
入力側に接続され、そのインバータ５ｏの出力側が出力
端子６０に接続されている。

ところで、この入力回路には接続点Ｔとグランド電位Ｇ
ＮＤとの間に、抵抗２０を有する静電破壊防止回路２０
ｂを有する。この静電破壊防止回路２０ｂでは、抵抗２
０およびインバータ３０の寄生容量と、配線容量からな
るキャパシタ２０ａとを考慮しなければならない。

図示しない静電破壊防止用ダイオードまたはトランジス
タが付加されている場合は、上記キャパシタ２０ａの容
量に、これらの寄生容量も含める。

インバータ３０の寄生容量、および配線容量を考慮した
キャパシタ２０ａが接続され、このキャパシタ２０ａと
保護抵抗２０とを含めて静電気から入力回路を保護する
ための静電破壊防止回路２０ｂが構成される。

また、インバータ３０の出力側とグランド電位ＧＮＤと
の間には、インバータ５０の寄生容量およびインバータ
３０．５０間等の配線容量を考慮したキャパシタ５０ａ
が接続されている。

第３図は、第１図中のミラー容量４０の一構成例を示す
構成図である。

このミラー容量４０は、ＰＭＯ８４１およびＮＭＯ８４
２で構成されている。そのＰＭＯ８４１のドレイン・ソ
ース間およびＮＭＯ３４２のドレイン・ソース間がそれ
ぞれ接続され、それらＰＭＯ３４１およびＮＭＯ３４２
は並列接続されている。

次に、動作を説明する。

例えば、入力端子１０に“ＬＩＴレベルの入力信号ＶＩ
が入力されている場合、インバータ３０゜５０の出力は
それぞれ“ＨＩＴレベル、“Ｌ″レベルなる。この時、
入力端子１０に詫状のパルスノイズが乗り、インバータ
３０の入力電圧が、インバータ３０の論理しきい値電圧
を越えると、インバータ３０の出力電位が下降し始める
。このような、ノイズによるインバータ３０の出力電圧
の変動は、ミラー容量４０によってインバータ３０の入
力に帰還される。つまり、負帰還がかかることになり、
インバータ３０、ミラー容量４０、および保護抵抗２０
によりミラー積分回路が構成される。このミラー容量４
０が、オペアンプのような反転増幅回路として機能する
ので、ノイズは平滑化され、その結果、インバータ５０
の出力は“Ｌ″レベル保持する。

本実施例では、次のような利点がある。

（１）　ミラー容量４０は、直接的に電源電圧■ＣＣあ
るいはグランド電位ＧＮＤに接続されていないので、電
源電圧■ＣＣあるいはグランド電位ＧＮＤに生じたノイ
ズを本人力回路に導くことがない。このようなノイズが
トランジスタ等を伝播して本人力回路に至る場合であっ
ても、ミラー容量４０によって電圧変動が平滑化され、
効果的にノイズの吸収がなされる。これにより、次段回
路の誤動作を防ぐことができる。

（２）　ミラー容量４０を、例えばＰＭＯ８４１または
ＮＭＯ８４２の１トランジスタで構成した場合、入力が
“Ｈ”論理であるか、“°Ｌ”論理であるかによって容
量値が変化する。しかし、本実施例では、相互に逆の容
量変化をするＰＭＯ８４１とＮＭＯ８４２とを組み合わ
せる２トランジスタで構成したので、入力論理の変化に
対して安定した容量値を得ることができる。

（３）　　ＰＭＯ３４１とＮＭＯ８４２とのトランジス
タ構成によりミラー容量ＡＯを形成したので、本人力回
路を例えばゲートアレイ回路のような予めトランジスタ
が多数形成されている回路と共に形成する場合は、ミラ
ー容量４０の製造が容易となる。

第４図は、本発明の第２の実施例を示す入力回路の回路
図であり、第１図中の要素と共通の要素には同一の符号
が付されている。

この入力回路は、例えば、ＴＴＬと他の装置を結合する
ためのインターフェイスに用いられる入力回路であり、
ＣＭＯＳインバータ３０ａを有し、そのＣＭＯＳインバ
ータ３０ａは、ＰＭＯ８３０ａ−１、ＮＭＯ８３０ｂ−
２、および抵抗手段３０ａ−３を備えている。ＰＭＯ８
３０ａ−１のソースが電源電圧■ＣＣに、そのドレイン
が抵抗手段３０ａ−３を介してＮＭＯ８３０ｂ−２のト
レインにそれぞれ接続され、ＮＭＯ８３０ｂ−２のソー
スがグランド電位ＧＮＤに接続されている。

さらに、ＰＭＯ３３０ａ−１およびＮＭＯ８３０ｂ−２
の各ゲートが接続点Ｔにおいて共通接続されると共に、
その接続点ＴとＮＭＯ３３０ｂ−２のドレインとの間に
ミラー容量４０が接続されている。

また、ＰＭＯ３３０ａ−１のドレインが、ノードＮ１に
おいてＣＭＯＳインバータ５０に接続されると共に、Ｐ
ＭＯ３３０ａ−２のドレインがノードＮ２においてＣＭ
ＯＳインバータ５０に接続されている。

ＣＭＯＳインバータ５０は、各ゲートがノードＮｌ、Ｎ
２にそれぞれ接続されたＰＭＯ３５１ＮＭＯ３５２を備
え、そのＰＭＯ３５１のソースが電源電圧ＶＣＣに、ド
レインがＮＭＯ８５２のドレインにそれぞれ接続されて
いる。さらに、２ＭＯ８５１，ＮＭＯ３５２の各ドレイ
ンが出力端子６０に接続されている。

また、ノードＮ１と電源電圧ＶＣＣとの間には、インバ
ータ５０の寄生容量およびインバータ３０ａ、５０間の
配線容量を考慮したキャパシタ５０ｂが接続されている
。そして、ノードＮ２とグランド電位ＧＮＤとの間には
、第１図と同様にキャパシタ５０ａが接続されている。

次に、動作を説明する。

例えば、入力端子１０に”Ｌ°゛レベルの入力信号ＶＩ
が入力されている場合、ＰＭＯ８３０ａ−１はオンし、
ＮＭＯ８３０ａ−２はオフする。そのなめ、ノードＮｌ
、Ｎ２は共に“Ｈ”レベルとなり、２ＭＯ８５１はオフ
し、ＮＭＯ８５２はオンする。その結果、出力端子６０
は“Ｌ゛°°レベル態となる。

この時、入力端子１０に詫状のパルスノイズが乗り、イ
ンバータ３０ａの入力電圧が、インバータ３０ａの論理
しきい値電圧を越えると、ＰＭＯ３３０ａ−１がオフし
、ＮＩＶＩＯ３３０ａ−２はオンする。このため、ノー
ドＮ１．Ｎ２の電位が下降し始める。ところが、ノード
Ｎ２の電荷はＮＭＯ３３０ａ−２を通じて放電されるが
、ノードＮ１の電位は、抵抗手段３０ａ−３およびＮＭ
Ｏ３３０ａ−２を通じて放電するので、ノードＮ１の電
位は、ノードＮ２の電位よりも遅れて降下する。

このノードＮ２の電位降下が、インバータ５０の論理し
きい値電圧より低くなると、ＮＭＯ８５２はオフする。

しかし、その時、ノードＮ１の電位がインバータ５０の
論理しきい値より低下していないので、ＰＭＯ３５１は
、オンするに至らない。

つまり、インバータ３０ａの出力て′あるノードＮ１、
Ｎ２の論理がノイズにより遷移する一瞬、ＰＭｏＳ５１
およびＮＭＯ３５２は共にオフする状態となる。これに
より、その間、出力端子６０における電位は、“°Ｌ′
ルベルを保持する。

ところで、抵抗手段３０ａ−３を設けたことにより、回
路の伝播遅延時間が増加する。そこで、本人力回路は、
ノードＮｌ、Ｎ２の電位変化の位相差を大きくするため
に、ＮＭＯ３３０ａ−２側にミラー容量４０を設け、こ
れにより、高速化の犠牲を最小に抑えている。即ち、Ｔ
ＴＬインターフェイス入力回路は、そのセンスレベルが
１．５Ｖであり、電源電圧ＶＣＣ（５ｖ）に対して低い
値が要求されるので、ＰＭＯ３３０ａ−１のゲインに対
してＮＭＯ８３０ａ−２のゲインを数倍にする必要があ
る。このため、初段のインバータ３０ａの出力側のノー
ドＮ１．Ｎ２における電位の遷移時間は、“Ｌｌｌレベ
ルから“Ｈ１ｌレベルに遷移する方が“Ｈ”レベルから
“′Ｌ゛レベルに遷移するに比べて著しく大きい。つま
り、回路の伝播遅延時間を大きく占めるのは、ノードＮ
１．Ｎ２の電位が“Ｌｌｌレベルから“Ｈ１ｌレベルへ
遷移する時間である。この時は、ＮＭＯ３３０ａ−２に
対して強い負帰還はかからないので、“°Ｌ′″レベル
から“Ｈ″レベルの遷移時間が著しく大きくなることは
ない。

さらに、ＮＭＯ８３０ａ−２のゲインが極めて大きいた
め、入力端子１０の電位が、センスレベル１．５ｖをわ
ずかに越えて変動しただけで、ノードＮｌ、Ｎ２には、
電位が“Ｈ“レベル−“ＬｌｌＬ／へ／ｌ／→“Ｈ＋＋
レベルと変化する負のノイズパルスが生じやすい。この
場合、ミラー容量４ｏを介して強い負帰還がかかるので
、ＴＴＬインターフェイス入力回路等において、とくに
誤動作の原因となりやすい初段のインバータ３０ａの負
のノイズパルスが吸収される。

本実施例では、次のような利点がある。

（１）　ノードＮｌ、Ｎ２の論理が、ノイズにより“°
Ｈ°゛レベル→“Ｌパレベル→１１　Ｈ１１レベルと遷
移する一瞬、ＰＭＯ３５１およびＮＭＯ８５２は共にオ
フ状態となるようにしたので、そのノイズのパルス幅が
短ければ、出力端子６０の電位は出力端子６０の負荷容
量に蓄えられた電荷によって一定の論理が保持される。

これにより、次段の回路にノイズが伝達することがなく
なり、次段回路の誤動作を引き起こすことが防止できる
。

（２）　ノードＮｌ、Ｎ２の電位がノイズにより”ｔ、
ｕレベルから“Ｈ″レベル遷移する場合は、遅延時間が
増大する原因となる。この場合は、強い負帰還がかから
ないようにしたので、その時の遷移時間が著しく増大す
ることはない。したがって、回路の高速化を保つことが
できる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。例えば、その変形例として次のようなも
のがある。

（Ｉ）　　第１および第２の実施例では、容量２０ａ、
５０ａ、５０ｂを寄生容量や配線容量等で構成したが、
ノイズが大きい場合は実際の素子として設けてもよい。

この場合、動作が遅くなるので、本人力回路の応用対象
により選択すべきものである。

（ｎ）　　上記実施例では、ミラー容量４０の構成とし
てトランジスタ構成としたが、半導体集積回路において
スペース的に余裕がある場合は、例えば、絶縁層を挟ん
だ配線層による眉間容量を用いた容量装置を設けてもよ
い。この場合、容量変化を考慮する必要がなくなる。

（ＩＩＩ）　　上記実施例では、バッファ用としてＣＭ
ＯＳインバータ３０．５０の２段構成としたが、２段以
上の多段に構成してもよい。

（発明の効果） 以上詳細に説明したように、本発明では、保護抵抗、ミ
ラー容量、および初段のインバータからなるミラー積分
回路を構成したので、その波形平滑化作用によってノイ
ズを効果的に吸収できる。

さらに、ミラー容量を初段インバータの入出力間に接続
したので、電源電圧端子または接地そのものにノイズが
生じても、そのノイズによる影響を受けることがない。

これにより、次段の回路の誤動作を防止できる。

第２の発明では、初段のインバータのＰＭＯ３とＮＭＯ
８との間に直列に抵抗手段を接続したので、抵抗手段の
両端の電位変動に時間差が生じ、ノイズを効果的に吸収
できる。

また、ＮＭＯ３の制御電極および抵抗手段側電極の間に
ミラー容量を接続し、ノイズにより初段のインバータの
出力電位が変動しても、その変動に相応してＮＭＯ８の
負帰還に程度差を生じるようにしたので、高速化を阻害
することなくノイズを効果的に吸収できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す入力回路の回路図
、第２図は従来の入力回路の回路図、第３図は第１図中
のミラー容量の構成図、第４図は本発明の第２の実施例
を示す入力回路の回路図である。 １０・・・・・・入力端子、２０・・・・・・保護抵抗
、２０ｂ・・・・・・静電破壊防止回路、３０．３０ａ
・・・・・・初段のインバータ、４０・・・・・・ミラ
ー容量、３０　ａ、−１・・・＝ＰＭＯ３，３０ａ−２
−−−−・−ＮＭＯ３，３０ａ−３・・・・・・抵抗手
段、Ｎｌ、Ｎ２・・・・・・ノード、ＶＣＣ・・・・・
・電源電圧、ＧＮＤ・・・・・・グランド電位、ＶＩ・
・・・・・入力信号。

Claims (1)

1. 【特許請求の範囲】 １、保護抵抗を有する入力信号入力用の静電気破壊防止
   回路と、前記静電気破壊防止回路を介して入力される入
   力信号を駆動する縦続接続された相補型ＭＯＳトランジ
   スタ構成の複数段のインバータと有する入力回路におい
   て、前記複数段のインバータの内の初段のインバータの
   入出力間にノイズ消去用のミラー容量を接続したことを
   特徴とする入力回路。２、請求項１記載の入力回路にお
   いて、 前記入力信号に基づきそれぞれ相補的にオン・オフ動作
   するＰチャネル型ＭＯＳトランジスタおよびＮチャネル
   型ＭＯＳトランジスタと、 前記Ｐチャネル型ＭＯＳトランジスタおよびＮチャネル
   型ＭＯＳトランジスタの間に直列接続された抵抗手段と
   を備え、 前記Ｎチャネル型ＭＯＳトランジスタの制御電極および
   その前記抵抗手段側電極の間に前記ミラー容量を接続し
   たことを特徴とする入力回路。