CN110376872B - 一种基于异步复位的应用于tadc的时间数字转换器 - Google Patents

Abstract

本发明涉及一种基于异步复位的应用于TADC的时间数字转换器，包括：细量化器模块、粗量化器模块、复位信号产生模块和数字译码电路模块。在每个采样周期中，细量化器模块用于产生相位，并采集锁存Start信号的相位值和Stop信号的相位值，同时产生计数时钟信号，粗量化器模块用于根据计数时钟信号进行计数，并采集锁存Start信号的整数值和Stop信号的整数值，最终数字译码电路模块通过细量化器模块和粗量化器模块采集锁存的值输出数字码，同时粗量化器模块根据复位信号产生模块产生的复位信号进行复位操作。本发明的时间数字转换器无需对Start和Stop信号的顺序进行检测，大大简化了时间数字转换器的结构，也提高了时间数字转换器的可靠性。

Description

一种基于异步复位的应用于TADC的时间数字转换器

技术领域

本发明属于数模混合信号集成电路技术领域，具体涉及一种基于异步复位的应用于TADC的时间数字转换器。

背景技术

随着半导体制造工艺的提升，所有的电压域模数转换器(Analog-to-DigitalConverter，简称ADC)都面临着由电源电压的降低而导致输入摆幅下降的问题，从而影响模数转换器的信噪比。相反，随着工艺节点的减小，晶体管的速度越来越快，这将给时间域模数转换器(Time-Domain ADC，简称TADC)带来巨大的优势，而时间数字转换器(Time-to-Digital Converter，简称TDC)是TADC的重要组成器件。

为了抑制噪声干扰，提高电路性能，TDC的前一级电压时间转换器(Voltage-to-Time Converter，简称VTC)通常采用差分结构，产生Start信号和Stop信号，TDC对所述Start信号和Stop信号进行采集和处理，得到两个信号之间的时间间隔。传统的TDC结构一般采用粗量化器和细量化器构成，其中，细量化器采用的是高频振荡器，提供皮秒级别的LSB(Least Significant Bit，最低有效位)；粗量化器采用计数器，高频振荡器每经过一个周期，计数器加1，记满后从0开始循环往复。由于粗量化器和细量化器是上电后一直运行，粗量化器记满后会从0开始重新计数，所以TDC的译码电路的输出值，不能直接采用采集到的Stop信号的码值和Start信号的码值的差值。

为了解决上述问题，一般会在传统的TDC结构上增加Start信号和Stop信号先后顺序的判断电路，通过判断先后关系来求取正确的Stop信号的码值和Start信号的码值。该判断电路的结构一般通过两个DFF(D类型触发器)互采得到两位的码值Flag[1:0]，然后通过Flag(标志位)来判断先后关系。但是该判断电路存在明显的缺陷，在纳米级半导体制造工艺下，TDC的LSB为几皮秒，而DFF所需的建立时间通常在十几皮秒到几十皮秒。因此当Start信号和Stop信号相距很近，即小于DFF建立时间时，该判断电路并不能正确判断Start信号和Stop信号的先后关系，导致译码错误，从而产生误码。因此还需在具有此判断电路的TDC结构上再增加误码校正电路，使得TDC的结构更加复杂。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种基于异步复位的应用于TADC的时间数字转换器。本发明要解决的技术问题通过以下技术方案实现：

本发明提供了一种基于异步复位的应用于TADC的时间数字转换器，包括：细量化器模块、粗量化器模块、复位信号产生模块和数字译码电路模块，其中，

所述细量化器模块用于产生相位，并采集锁存Start信号的相位值和Stop信号的相位值，同时产生计数时钟信号；

所述粗量化器模块连接所述细量化器模块，用于根据所述计数时钟信号进行计数，并采集锁存所述Start信号的整数值和所述Stop信号的整数值；

所述复位信号产生模块连接所述粗量化器模块，用于根据所述Start信号和所述Stop信号产生复位信号，并发送至所述粗量化器模块，以控制所述粗量化器模块进行复位操作；

所述数字译码电路模块的分别连接所述细量化器模块和所述粗量化器模块，用于根据所述Start信号的相位值和所述Stop信号的相位值以及所述Start信号的整数值和所述Stop信号的整数值，得到数字码。

在本发明的一个实施例中，所述细量化器模块包括相互连接的振荡器单元和第一采集锁存单元，其中，

所述振荡器单元用于产生所述计数时钟信号，包括串接的若干反相器，且所述反相器首尾连接形成环路；

所述第一采集锁存单元包括若干第一采集锁存组，且所述第一采集锁存组与所述反相器一一对应连接，其中，

所述第一采集锁存组包括第一D触发器和第二D触发器，所述第一D触发器的输入端和所述第二D触发器的输入端均连接所述反相器的输出端；

所述第一D触发器的时钟端输入所述Start信号，输出端连接所述数字译码电路模块，所述第一D触发器用于采集并锁存所述Start信号的相位值；

所述第二D触发器的时钟端输入所述Stop信号，输出端连接所述数字译码电路模块，所述第二D触发器用于采集并锁存所述Stop信号的相位值。

在本发明的一个实施例中，所述粗量化器模块包括相互连接的计数器单元和第二采集锁存单元，其中，

所述计数器单元用于根据所述计数时钟信号进行计数，包括串接的若干D-Q触发器，所述计数器单元中第一个D-Q触发器的时钟端连接至所述振荡器单元中第一个所述反相器的输入端，所述计数器单元中其他所述D-Q触发器的时钟端连接至前一个所述D-Q触发器的反向输出端，所述D-Q触发器的输入端连接其反向输出端，所述D-Q触发器的复位端连接所述复位信号产生模块的输出端；

所述第二采集锁存单元包括若干第二采集锁存组，且所述D-Q触发器与所述第二采集锁存组一一对应连接，其中，

所述第二采集锁存组包括第三D触发器和第四D触发器，所述第三D触发器的输入端和所述第四D触发器的输入端均连接所述D-Q触发器的输出端；

所述第三D触发器的时钟端输入所述Start信号，输出端连接所述数字译码电路模块，所述第三D触发器用于采集并锁存所述Start信号的整数值；

所述第四D触发器的时钟端输入所述Stop信号，输出端连接所述数字译码电路模块，所述第四D触发器用于采集并锁存所述Stop信号的整数值。

在本发明的一个实施例中，所述复位信号产生模块包括1个与门和延迟单元，其中，所述与门的两个输入端分别输入所述Start信号和所述Stop信号，输出端连接所述延迟单元，所述延迟单元连接所述粗量化器模块，用于产生延迟时间。

在本发明的一个实施例中，所述延迟单元产生的延迟时间大于所述粗量化器模块的锁存时间。

在本发明的一个实施例中，所述延迟单元包括若干串接的反相器。

在本发明的一个实施例中，所述数字译码电路模块包括相互连接的边沿检测译码求和单元和减法电路单元，其中，所述边沿检测译码求和单元的输入端分别连接所述第一D触发器、所述第二D触发器、所述第三D触发器和所述第四D触发器的输出端，

所述边沿检测译码求和单元根据所述Start信号的相位值和所述Start信号的整数值得到所述Start信号的码值，还用于根据所述Stop信号的相位值和所述Stop信号的整数值得到所述Stop信号的码值；

所述减法电路单元用于根据所述Start信号的码值和所述Stop信号的码值，得到数字码。

与现有技术相比，本发明的有益效果在于：

本发明的基于异步复位的应用于TADC的时间数字转换器，设置有复位信号产生模块，在每个采样周期，粗量化器模块根据所述复位信号进行复位操作，与传统的TDC相比，本发明TDC不需要顺序检测电路对Start和Stop信号的顺序进行检测，也无需对顺序检测结果导致的误码进行繁琐的数字校正，因此也不需要复杂的译码校正电路，一方面大大简化了TDC的结构，另一方面提高了TDC的可靠性。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是本发明实施例提供的一种基于异步复位的应用于TADC的时间数字转换器的结构框图；

图2是本发明实施例提供的一种细量化器模块的结构示意图；

图3是本发明实施例提供的一种粗量化器模块的结构示意图；

图4是本发明实施例提供的一种基于异步复位的应用于TADC的时间数字转换器的结构示意图；

图5是本发明实施例提供的一种基于异步复位的应用于TADC的时间数字转换器的工作时序图；

图6是本发明实施例提供的一种输出数字码与时间间隔的关系图。

图7是本发明实施例提供的另一种基于异步复位的应用于TADC的时间数字转换器的结构示意图。

具体实施方式

为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种基于异步复位的应用于TADC的时间数字转换器进行详细说明。

有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。

实施例一

请参见图1，图1是本发明实施例提供的一种基于异步复位的应用于TADC的时间数字转换器的结构框图。如图所示，本实施例的一种基于异步复位的应用于TADC的时间数字转换器，包括，细量化器模块1、粗量化器模块2、复位信号产生模块3和数字译码电路模块4，其中，细量化器模块1分别连接Start信号输入端和Stop信号输入端，粗量化器模块2分别连接所述Start信号输入端、所述Stop信号输入端和细量化器模块1，复位信号产生模块3的分别连接所述Start信号输入端、所述Stop信号输入端和粗量化器模块2，数字译码电路模块4的分别连接细量化器模块1和粗量化器模块2。

具体地，时间数字转换器是TADC的重要组成器件，其前一级为VTC，VTC通常采用差分结构，产生所述Start信号和所述Stop信号，所述Start信号和所述Stop信号之间存在时间间隔t_in，时间数字转换器用于采集并处理所述Start信号和所述Stop信号，得到所述Start信号和所述Stop信号的时间间隔t_in，并将其转换为数字码输出。其中，细量化器模块1用于产生相位，并采集锁存所述Start信号的相位值P_Start和所述Stop信号的相位值P_Stop，同时产生计数时钟信号CLK；粗量化器模块2用于根据计数时钟信号CLK进行计数，并采集锁存所述Start信号的整数值I_Start和所述Stop信号的整数值I_Stop；复位信号产生模块3用于根据所述Start信号和所述Stop信号产生复位信号RST，并发送至粗量化器模块2，以控制粗量化器模块2进行复位操作；数字译码电路模块4用于根据所述Start信号的相位值P_Start和所述Stop信号的相位值P_Stop以及所述Start信号的整数值I_Start和所述Stop信号的整数值I_Stop，得到数字码D_out。

在本实施例中，在一个采样周期中，当所述Start信号和所述Stop信号的上升沿到来时，细量化器模块1产生相位，并对所述Start信号的相位值P_Start和所述Stop信号的相位值P_Stop进行采集和锁存，并产生计数时钟信号CLK，粗量化器模块2根据计数时钟信号CLK进行计数，并对所述Start信号的整数值I_Start和所述Stop信号的整数值I_Stop进行采集和锁存，同时，细量化器模块1和粗量化器模块2将锁存的值传送至数字译码电路模块4，数字译码电路模块4根据接收的值计算得到所述Start信号和所述Stop信号的时间间隔，得到数字码D_out，完成时间到数字的转换。进一步地，在所有值锁存完毕之后，复位信号产生模块3产生复位信号RST并发送至粗量化器模块2，粗量化器模块2根据复位信号RST完成复位操作，复位后的粗量化器模块2从0开始计数，以备下个采样周期进行采样操作。

本实施例的基于异步复位的应用于TADC的时间数字转换器，设置有复位信号产生模块3，在每个采样周期，粗量化器模块2根据复位信号RST进行复位操作，与传统的TDC相比，本发明TDC不需要顺序检测电路对Start和Stop信号的顺序进行检测，也无需对顺序检测结果导致的误码进行繁琐的数字校正，因此也不需要复杂的译码校正电路，大大简化了TDC的结构，而且提高了TDC的可靠性。

实施例二

本实施例是对实施例一中所述的基于异步复位的应用于TADC的时间数字转换器的进一步限定说明，请参见图2，图2是本发明实施例提供的一种细量化器模块的结构示意图。如图所示，细量化器模块1包括相互连接的振荡器单元101和第一采集锁存单元102，其中，振荡器单元101用于产生计数时钟信号CLK，包括串接的若干反相器I，且反相器I首尾连接形成环路；第一采集锁存单元102包括若干第一采集锁存组，且所述第一采集锁存组与反相器I一一对应连接。具体地，所述第一采集锁存组包括第一D触发器D1和第二D触发器D2，第一D触发器D1的输入端in和第二D触发器D2的输入端in均连接反相器I的输出端。第一D触发器D1的时钟端cl输入所述Start信号，输出端out连接数字译码电路模块4，第一D触发器D1用于采集并锁存所述Start信号的相位值P_Start。第二D触发器D2的时钟端cl输入所示Stop信号，输出端out连接数字译码电路模块4，第二D触发器D2用于采集并锁存所述Stop信号的相位值P_Stop。

具体地，振荡器单元101是基于反相器I的环振，所述环振每经过一个周期，产生一个计数时钟信号CLK，反相器I是可以将输入信号的相位反转180度，用于产生相位。D触发器是一个具有记忆功能的信息存储器件，第一D触发器D1和第二D触发器D2作为锁存器分别用来锁存所述Start信号的相位值P_Start和所述Stop信号的相位值P_Stop，并将其发送至数字译码电路模块4。值得说明的是，在本实施例中，细量化器模块1的相位数可以根据实际所需的检测精度确定，另外细量化器模块1的电路结构不限于本实施例中的所述电路结构。

请参见图3，图3是本发明实施例提供的一种粗量化器模块的结构示意图。如图所示，粗量化器模块2包括相互连接的计数器单元201和第二采集锁存单元202，其中，计数器单元201用于根据计数时钟信号CLK进行计数，包括串接的若干D-Q触发器，计数器单元201中第一个D-Q触发器的时钟端C连接振荡器单元101中第一个反相器I的输入端，计数器单元201中其他所述D-Q触发器的时钟端C连接至前一个所述D-Q触发器的反向输出端Q’，所述D-Q触发器的输入端D连接其反向输出端Q’，所述D-Q触发器的复位端R连接复位信号产生模块3的输出端，接收复位信号RST；第二采集锁存单元202包括若干第二采集锁存组，且所述第二采集锁存组与所述D-Q触发器一一对应连接。具体地，所述第二采集锁存组包括第三D触发器D3和第四D触发器D4，第三D触发器D3的输入端in和第四D触发器D4的输入端均连接所述D-Q触发器的输出端Q；第三D触发器D3的时钟端cl输入所述Start信号，输出端out连接数字译码电路模块4，第三D触发器D3用于采集并锁存所述Start信号的整数值I_Start；第四D触发器D4的时钟端cl输入所述Stop信号，输出端out连接数字译码电路模块4，第四D触发器D4用于采集并锁存所述Stop信号的整数值I_Stop。

具体地，所述D-Q触发器做为计数器，根据接收到的计数时钟信号CLK，对所述Start信号的整数值I_Start和所述Stop信号的整数值I_Stop进行计数，第三D触发器D3和第四D触发器D4作为锁存器分别用来锁存所述Start信号的整数值I_Start和所述Stop信号的整数值I_Stop，并将其发送至数字译码电路模块4。在一个采样周期中，在细量化器模块1和粗量化器模块2的所有值锁存完毕之后，复位信号产生模块3产生复位信号RST，所述D-Q触发器接收复位信号RST并完成复位操作，复位后的所述D-Q触发器从0重新开始计数，以备下个采样周期进行采样操作。值得说明的是，在本实施例中，粗量化器模块2的位数可以根据实际所需的检测精度确定，一般细量化器模块1的位数大于粗量化器模块2的位数，以保证TDC的测量精度，另外粗量化器模块2的电路结构不限于本实施例中的所述电路结构。

请参见图4，图4是本发明实施例提供的一种基于异步复位的应用于TADC的时间数字转换器的结构示意图。如图所示，复位信号产生模块3包括与门A和延迟单元301，其中，与门A的两个输入端分别输入所述Start信号和所述Stop信号输入端，输出端连接延迟单元301，延迟单元301连接粗量化器模块2，具体地，延迟单元301连接所述D-Q触发器的复位端R，用于产生延迟时间，延迟单元301包括串接的若干反相器，进一步地，延迟单元301产生的延迟时间大于粗量化器模块2的锁存时间。

具体地，与门A在一个采样周期中，检测到所述Start信号和所述Stop信号之后，发送复位信号RST，同时延迟单元301产生的延迟时间，延迟单元301串接的反相器个数通过所述延迟时间来确定，其中，所述延迟时间大于粗量化器模块2的锁存时间，是为了确保所述Start信号或所述Stop信号稳定之后，粗量化器模块2完成采样和锁存，提高采样和锁存的准确性。

进一步地，数字译码电路模块4包括相互连接的边沿检测译码求和单元401和减法电路单元402，其中，边沿检测译码求和单元401的输入端分别连接第一D触发器D1、第二D触发器D2、第三D触发器D3和第四D触发器D4的输出端out。具体地，边沿检测译码求和单元401用于根据所述Start信号的相位值P_Start和所述Start信号的整数值I_Start得到所述Start信号的码值N_Start，还用于根据所述Stop信号的相位值P_Stop和所述Stop信号的整数值I_Stop得到所述Stop信号的码值N_Stop；减法电路单元402用于根据所述Start信号的码值N_Start和所述Stop信号的码值N_Stop，得到数字码D_out，在本实施例中，数字码D_out等于所述Stop信号的码值N_Stop与所述Start信号的码值N_Start的差值，即D_out＝N_Stop-N_Start。

请参见图5，图5是本发明实施例提供的一种基于异步复位的应用于TADC的时间数字转换器的工作时序图。如图所示，其中，CK表示时间域ADC的采样时钟信号，One Cycle表示一个采样周期，Start和Stop信号表示VTC产生的时间信号，RST表示复位信号产生模块3产生的复位信号，CNT表示粗量化器模块2的计数值，粗量化器模块2根据计数时钟信号CLK进行计数，计数时钟信号CLK由细量化器模块1产生，细量化器模块1每经过一个振荡周期，CNT加1，在复位信号RST的下降沿，也就是采样时钟信号CK的上升沿，CNT从0开始计数。

具体地，在一个采样周期中，当所述Start信号和所述Stop信号的上升沿到来时，细量化器模块1产生相位，并对所述Start信号的相位值P_Start和所述Stop信号的相位值P_Stop进行采集和锁存，同时产生计数时钟信号CLK，粗量化器模块2根据计数时钟信号CLK进行计数，并对所述Start信号的整数值I_Start和所述Stop信号的整数值I_Stop进行采集和锁存，同时，细量化器模块1和粗量化器模块2将锁存的值发送至边沿检测译码求和单元401，边沿检测译码求和单元401通过求和得到所述Start信号的码值N_Start和所述Stop信号的码值N_Stop，并发送至减法电路单元402，最终计算得到所述Start信号和所述Stop信号的时间间隔t_in，并得到其数字码D_out，完成时间到数字的转换，其中，D_out＝N_Stop-N_Start。另外，在复位信号产生模块3检测到所述Start信号和所述Stop信号的上升沿中比较靠后的一个之后，会经过一小段延迟时间之后产生复位信号RST，在本实施例中所述复位信号RST为高电平信号，使得粗量化器模块2进行复位操作，CNT清零，直到高电平信号变为低电平信号，也就是下一个ADC采样时钟信号CK的上升沿到来，粗量化器模块2开始从零计数，每个采样周期都如此往复。值得注意的是，所述复位信号RST也可以是低电平信号。

请结合参见图6，图6是本发明实施例提供的一种输出数字码与时间间隔的关系图，如图所示，横坐标表示所述Start信号和所述Stop信号之间的时间间隔t_in，纵坐标表示所述时间数字转换器输出的数字码D_out，从图中可以看出，当数字码D_out为负值时，说明所述Stop信号在所述Start信号之前，对应图5中的第二个采样周期的情形，当数字码D_out为正值时，说明所述Stop信号在所述Start信号之后，对应于图5中第一个采样周期的情形。

本实施例的基于异步复位的应用于TADC的时间数字转换器，在每个采样周期，粗量化器模块2根据复位信号RST进行复位操作，那么也就不存在粗量化器模块2在记满又重新从零开始计数的情况，因此不需要顺序检测电路对Start和Stop信号的顺序进行检测，也无需对顺序检测结果导致的误码进行繁琐的数字校正，也不需要复杂的译码校正电路，整个TDC结构简单，而且可靠性高。

实施例三

本实施例提供了一种以6位细量化器模块1和3位粗量化器模块2为例的基于异步复位的应用于TADC的时间数字转换器，具体电路结构请参见图7，图7是本发明实施例提供的另一种基于异步复位的应用于TADC的时间数字转换器的结构示意图。

在本实施例中，延迟单元301为两个串接的反相器，6位细量化器模块1共有2⁶个，即64个相位，假设在Start信号的上升沿，粗量化器模块2采集的Start信号的整数值I_Start为1，细量化器模块1采集的Start信号的相位值P_Start为20，那么经过边沿检测译码求和单元401计算得到Start信号的码值N_Start＝1*64+20＝84。假设在Stop信号的上升沿，粗量化器模块2采集的Stop信号的整数值I_Stop为3，细量化器模块1采集的Stop信号的相位值P_Stop为8，那么再经过边沿检测译码求和单元401计算得到Stop信号的码值N_Stop＝3*64+8＝200。由于在ADC的每个采样周期粗量化器模块2均会被复位清零，所以N_Start与N_Stop的大小能直接反映Start信号和Stop信号的先后关系，因此Start信号和Stop信号的时间间隔t_in可以直接用N_Stop与N_Start的差值表示，计算得到最终输出的数字码D_out＝N_Stop-N_Start＝200–84＝116，完成从时间到数字的转换。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (5)

1.一种基于异步复位的应用于TADC的时间数字转换器，其特征在于，包括：细量化器模块(1)、粗量化器模块(2)、复位信号产生模块(3)和数字译码电路模块(4)，其中，

所述细量化器模块(1)用于产生相位，并采集锁存Start信号的相位值(P_Start)和Stop信号的相位值(P_Stop)，同时产生计数时钟信号(CLK)；

所述粗量化器模块(2)连接所述细量化器模块(1)，用于根据所述计数时钟信号(CLK)进行计数，并采集锁存所述Start信号的整数值(I_Start)和所述Stop信号的整数值(I_Stop)；

所述复位信号产生模块(3)连接所述粗量化器模块(2)，用于根据所述Start信号和所述Stop信号产生复位信号(RST)，并发送至所述粗量化器模块(2)，以控制所述粗量化器模块(2)进行复位操作；

所述数字译码电路模块(4)分别连接所述细量化器模块(1)和所述粗量化器模块(2)，用于根据所述Start信号的相位值(P_Start)和所述Stop信号的相位值(P_Stop)以及所述Start信号的整数值(I_Start)和所述Stop信号的整数值(I_Stop)，得到数字码(D_out)；

所述复位信号产生模块(3)包括与门(A)和延迟单元(301)，其中，所述与门(A)的两个输入端分别输入所述Start信号和所述Stop信号，输出端连接所述延迟单元(301)，所述延迟单元(301)连接所述粗量化器模块(2)，用于产生延迟时间；

所述数字译码电路模块(4)包括相互连接的边沿检测译码求和单元(401)和减法电路单元(402)，其中，所述边沿检测译码求和单元(401)的输入端分别连接所述细量化器模块(1)和所述粗量化器模块(2)的输出端；

所述边沿检测译码求和单元(401)用于根据所述Start信号的相位值(P_Start)和所述Start信号的整数值(I_Start)得到所述Start信号的码值(N_Start)，还用于根据所述Stop信号的相位值(P_Stop)和所述Stop信号的整数值(I_Stop)得到所述Stop信号的码值(N_Stop)；

所述减法电路单元(402)用于根据所述Start信号的码值(N_Start)和所述Stop信号的码值(N_Stop)，得到数字码(D_out)，所述数字码(D_out)等于所述Stop信号的码值(N_Stop)与所述Start信号的码值(N_Start)的差值。

2.根据权利要求1所述的基于异步复位的应用于TADC的时间数字转换器，其特征在于，所述细量化器模块(1)包括相互连接的振荡器单元(101)和第一采集锁存单元(102)，其中，

所述振荡器单元(101)用于产生所述计数时钟信号(CLK)，包括串接的若干反相器(I)，且所述反相器(I)首尾连接形成环路；

所述第一采集锁存单元(102)包括若干第一采集锁存组，且所述第一采集锁存组与所述反相器(I)一一对应连接，其中，

所述第一采集锁存组包括第一D触发器(D1)和第二D触发器(D2)，所述第一D触发器(D1)的输入端(in)和所述第二D触发器(D2)的输入端(in)均连接所述反相器(I)的输出端；

所述第一D触发器(D1)的时钟端(cl)输入所述Start信号，输出端(out)连接所述数字译码电路模块(4)，所述第一D触发器(D1)用于采集并锁存所述Start信号的相位值(P_Start)；

所述第二D触发器(D2)的时钟端(cl)输入所述Stop信号，输出端(out)连接所述数字译码电路模块(4)，所述第二D触发器(D2)用于采集并锁存所述Stop信号的相位值(P_Stop)。

3.根据权利要求2所述的基于异步复位的应用于TADC的时间数字转换器，其特征在于，所述粗量化器模块(2)包括相互连接的计数器单元(201)和第二采集锁存单元(202)，其中，

所述计数器单元(201)用于根据所述计数时钟信号(CLK)进行计数，包括串接的若干D-Q触发器，所述计数器单元(201)中第一个D-Q触发器的时钟端(C)连接至所述振荡器单元(101)中第一个所述反相器(I)的输入端，所述计数器单元(201)中其他所述D-Q触发器的时钟端(C)连接至前一个所述D-Q触发器的反向输出端(Q’)，所述D-Q触发器的输入端(D)连接其反向输出端(Q’)，所述D-Q触发器的复位端(R)连接所述复位信号产生模块(3)的输出端；

所述第二采集锁存单元(202)包括若干第二采集锁存组，且所述第二采集锁存组与所述D-Q触发器一一对应连接，其中，

第二采集锁存组包括第三D触发器(D3)和第四D触发器(D4)，所述第三D触发器(D3)的输入端(in)和所述第四D触发器(D4)的输入端(in)均连接所述D-Q触发器的输出端(Q)；

所述第三D触发器(D3)的时钟端(cl)输入所述Start信号，输出端(out)连接所述数字译码电路模块(4)，所述第三D触发器(D3)用于采集并锁存所述Start信号的整数值(I_Start)；

所述第四D触发器(D4)的时钟端(cl)输入所述Stop信号，输出端(out)连接所述数字译码电路模块(4)，所述第四D触发器(D4)用于采集并锁存所述Stop信号的整数值(I_Stop)。

4.根据权利要求1所述的基于异步复位的应用于TADC的时间数字转换器，其特征在于，所述延迟单元(301)产生的延迟时间大于所述粗量化器模块(2)的锁存时间。

5.根据权利要求1所述的基于异步复位的应用于TADC的时间数字转换器，其特征在于，所述延迟单元(301)包括若干串接的反相器。

Images