JP2005209159A - プログラマブルロジックデバイス用のプログラマブル位相同期ループ回路 - Google Patents

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Abstract

【課題】柔軟なＰＬＬ回路をプログラマブルロジックデバイス（ＰＬＤ）上に配置し、ＰＬＬを使用しないときは、少なくとも部分的にリキャプチャできるようにする。
【解決手段】従来のアナログチャージポンプおよびループフィルタの代わりに、プログラムおよび調整が可能なデジタル信号プロセッサ１０４を使用してフィルタエレメント１０２をプログラマブルロジックデバイス（ＰＬＤ）上に構成する。ＰＬＬを特定のユーザ設計で使用しない場合には前記フィルタユニットをＰＬＤの他の部分と接続することにより他の目的に使用することを可能とする。
【選択図】図１

Description

この発明は、プログラマブル素子を含む位相同期ループ回路に関し、特にプログラマブル素子を他の目的に使用可能なプログラマブルロジックデバイス用のこの回路に関する。
プログラマブルロジックデバイス（ＰＬＤ）上に位相同期ループ（ＰＬＬ）回路を組み込むことは周知である。これは、例えば、種々の入出力標準に対応するＰＬＤに共通のものとなっている。その中には、非常に正確な高速クロックを必要とするものもある。このようなクロックを実現する１つの方法は、ＰＬＤ上にＰＬＬ回路を設けることである。
基本的なＰＬＬには、直列で接続された位相周波数検出器（ＰＦＤ）、チャージポンプ、ループフィルタ、および電圧制御発振器（ＶＣＯ）などがある。該ＰＦＤには、入力または基準周波数はワンインプットである。ＰＬＬの出力であるＶＣＯの出力もまた、ＰＦＤの別のワンインプットに対してフィードバックする。フィードバック信号が入力基準信号にロックされない場合は、ＰＦＤ出力は、サインが出力が進むか遅れるかを示す信号（電圧）となり、その大きさは進みか遅れかの量を示す信号となる。その信号は、チャージポンプおよびループフィルタにより濾過されてＶＣＯに入力され、出力周波数が変わる。最終的に、出力信号は入力基準信号の位相にロックされる。この単純な例では、出力信号も入力基準信号の周波数にロックされるが、ほとんどのＰＬＬでは、ＰＬＬの入力および出力カウンタを用いて入力周波数を割り、フィードバックループのカウンタ／分割器を用いて入力周波数を掛ける。このため、出力信号の周波数は入力周波数の有理倍数であればいずれでもよいが、入力周波数に位相同期される。
したがって、ＰＬＬは比較的大きく複雑な回路であるため、ＰＬＬをＰＬＤ上に配置すると、ＰＬＤに有効領域が加えられるか、または所定の大きさを持つＰＬＤ内のプログラマブルロジック回路に使用可能な領域が取り除かれてしまう。これが特に懸念されるのは、配置するＰＬＬが特定のユーザ設計では使用不可能なことから、そのユーザに関する限り、ＰＬＬ回路が無駄になってしまうことである。その回路をＰＬＬとして使用していないときはリキャプチャできるのが望ましい。
逆に、ＰＬＤに配置するＰＬＬは、一般的にＰＬＤメーカーが決定する固定設計であるが、固定ＰＬＬ設計が特定のユーザ設計に適さないことがある。これまでこのような場合には、ユーザはＰＬＬを外部に配置するか、または他のユーザにかけられたかもしれないＰＬＤ上のプログラマブルロジックリソースを費やして、特定のユーザ設計のニーズを満たすＰＬＬを構成しなければならなかった。もっと柔軟なＰＬＬ回路をＰＬＤ上に実現できることが望まれる。
発明の概要
本発明は、従来周知のプログラマブルロジックデバイス上の位相同期ループ回路より柔軟、且つＰＬＬとして使用していないときは、少なくとも部分的にリキャプチャできるＰＬＤにＰＬＬ回路を設けるものである。これを達成するには、ＰＬＬの制御ループ内の従来型アナログフィルタ素子を調整可能でもあれば、プログラム可能でもあり、またＰＬＤの他の部分との接続も可能な一連の素子に置き換えて行う。
ＰＬＤのＰＬＬ回路をＰＬＬとして使用するときは、素子に調整性があるため（もしあれば）、ＰＬＬが従来周知の固定ＰＬＬ実装より柔軟になる。さらに、素子をＰＬＤの他の部分と接続させた場合に、状況によっては、ユーザ設計がＰＬＬ回路に設けてあるものより複雑なフィルタリングが必要になった場合は、調整可能な素子であっても、より複雑なフィルタ素子をＰＬＤの他の場所に実装してＰＬＬ回路の部分に置き換えることができる。
また、ＰＬＬ回路をＰＬＬとして使用していないときに特定のＰＬＬ素子をＰＬＤの他の部分に接続させると、特定のＰＬＬ素子を他の目的のためのユーザ設計に組み込むことが可能となり、ユーザ設計の中には、無駄になるであろうところの回路を再要求するものもある。
本発明の好適な実施形態においては、特にＰＬＬの素子、すなわち、ユーザにプログラマブルロジックからＰＬＬを作成させるのではなく、ＰＬＤ上に専用のＰＬＬ回路を設けることを好ましいとする素子を、従来のＰＬＬ固定アナログ形式で提供するものである。これらの素子としては、特に、位相周波数検出器および電圧制御発振器が挙げられるが、１つまたは複数のアナログフィルタリング経路、すなわち、チャージポンプおよびループフィルタをデジタル形式で提供するので、これらの素子は調整可能でもあり、プログラム可能でもある。前述のように、これらの素子は他の目的のために再利用できるのに加えて、デジタル形式でフィルタリング素子を提供するので、もっと複雑なフィルタリング方式を使用することができると共に、フィードバックループのノイズ除去も改善することが可能となる。前述のように、これらのデジタル素子にはある種の調整性を持たせることができるので、ユーザはデジタル素子をプログラムすればそれらの何らかの効果を得ることができる。
好適な一実施形態においては、アナログフィルタリング素子、すなわち、チャージポンプおよびループフィルタをアナログフロントエンド、アナログ−デジタル変換器（ＡＤＣ）、デジタル信号プロセッサ（ＤＳＰ）、およびデジタル−アナログ変換器（ＤＡＣ）に置き換えてもよい。この実施形態の一つのバージョンでは、アナログフロントエンドは従来のチャージポンプと類似しているため、効果的にループフィルタだけをＡＤＣ、ＤＳＰ、およびＤＡＣに置き換えている。
前述の実施形態においては、第一の外部ピンからＡＤＣの入力、ＡＤＣの出力からＰＬＤのプログラマブルロジック素子（すなわち、ＰＬＤの１または複数のプログラマブルロジック領域へ、あるいはもう１つの方法として、ＰＬＤの汎用相互接続へ接続することで、ＡＤＣ出力をすべてのプログラマブルロジック領域に送ることが可能となる）、ＰＬＤのプログラマブルロジック素子からＤＡＣの入力、およびＤＡＣの出力から第二の外部ピンへの接続が設けてあるのが好ましい。これらの接続の可用性からいくつかの構成が可能となる。
第一に、ＰＬＬをＰＬＬとしてまったく使用していないときは、外部信号を第一外部ピンからＡＤＣに、そこからプログラマブルロジック素子に送れば、ユーザはデジタルロジックで処理する前に、ＡＤＣを介して外部入力信号を送ることができる。ＡＤＣがアナログ信号からデジタル形式への中間変換に必要な場合には、第一外部ピンを他の外部ピンに接続すれば、ＡＤＣを介して内部信号をＰＬＤと送受信することができる。
同様に、デジタル出力信号をアナログ出力信号として、プログラマブルロジック素子からＤＡＣに、そこから第二外部ピンに送ることができる。さらに、ＤＡＣがデジタル信号からアナログ形式への中間変換に必要な場合には、第二外部ピンを他の外部ピンに接続すれば、デジタル信号をＤＡＣを介してＰＬＤから送信し、他のピンを介して受信することができる。
あるいは、ＰＬＬを使用していないときは、ＡＤＣ、ＤＳＰ、およびＤＡＣを装置として使用してもよい。ＤＳＰが処理するアナログ信号は第一端子に入力され、そして第二端子に出力される。ユーザは、ＰＬＤの残りとは関係なくこの回路のブロックを使用することも、第一と第二の端子を他の端子に接続して、信号をＰＬＤのプログラマブルロジックコアからＡＤＣ／ＤＳＰ／ＤＡＣブロックに送ってからプログラマブルロジックコアに戻すこともできる。あるいは、第一端子と第二端子のどちらか１つだけを他の端子に接続すれば、ユーザは、ＡＤＣ／ＤＳＰ／ＤＡＣブロックをＰＬＤのプログラマブルロジックコアに入力信号を入力する前に該入力信号を処理するフロントエンドとしても、プログラマブルロジックコアからの出力信号を処理するバックエンドとしても使用することができる。
また、前述のように、ＰＬＬを用い、ユーザ設計に従ってＰＬＤコアに構成した代替ＤＳＰまたは他のフィルタを介してＰＬＬフィードバック信号を送るときは、ＡＤＣ出力からＰＬＤコアへの接続、およびＰＬＤコアからＤＡＣ入力への接続を用いることができるが、“標準”ＤＳＰが提供するフィルタリングより複雑なフィルタリング、つまり、標準ＤＳＰとは異なるフィルタリングを必要とすることがある。例えば、アプリケーションの中には、フィードバック信号を時間領域から周波数領域に変換して周波数領域においてフィルタリングを行うのが望ましいものもある。
他の接続については他の実施形態において提供することが可能である。例えば、ＰＬＤコアにおいてユーザロジックでＤＳＰ（ＡＤＣもＤＡＣも含まない）を使用可能にするためにＰＬＤコアからＤＳＰへの入力、およびＤＳＰからＰＬＤコアへの出力を設けることが可能である（例えば、ユーザロジックがすでにデジタルモード状態にある場合、またはユーザがより複雑な、すなわち単に異なるＡＤＣおよび／またはＤＡＣを構成する場合）。
なお、この時点まで本発明を電圧制御発振器（ＶＣＯ）を含むものとして説明してきたが、ＤＡＣが電圧モードではなく、電流モードで動作する場合には、本発明は電流制御発振器（ＣＣＯ）を含むことも可能である。
別の好適な実施形態においては、アナログＰＦＤを、ＡＤＣが不要な１または複数のデジタル素子に置き換えることが可能である。このような実施形態ではＡＤＣはもはや存在しないが、ＤＳＰおよびＤＡＣは、別個にあるいは装置として、ＡＤＣを含む実施形態について前述した方法で再利用することが可能である。
以上に述べた本発明の効果は、添付の図面を参考にして、以下に述べる詳細な説明に基づき明瞭となるものである。図面全体を通じて同じ参照文字は同じ部品を意味するものとする。
発明の詳細
前述のように、本発明は、ＰＬＤのプログラマブルロジックコアがＰＬＬの未使用の部分を他の機能に利用できるようにすると共に、プログラマブルロジックコアの部分をＰＬＬの部分に置き換えることができるようにすることで、ＰＬＬを組み込んだＰＬＤのリソース利用を高めるものである。これを実現するには、従来のＰＬＬフィードバックループのアナログフィルタエレメントを、デジタル回路を具備できるブロックと、プログラム可能でもあり調整可能でもあるブロックとに分け、それらの個々のブロックとＰＬＤのプログラマブルロジックコア間を接続して行う。
本発明を図１乃至図６を参照して以下説明する。
本発明に係る位相同期ループ（ＰＬＬ）１０は、好ましくは位相周波数検出器（ＰＦＤ）１１および電圧制御発振器（ＶＣＯ）１２を含むが、これらは従来のものであってもよい（が、従来のものでなくてもよい）。ＶＣＯ１２の出力は、基準信号も入力されるフィードバックループ１３を介してＰＦＤ１１にフィードバックされる。プリスケールカウンタ１４を入力バッファ１５とＰＦＤ１１との間に配置すると、入力基準周波数をプリインストールした整数値Ｎで割ることができる。ポストスケールカウンタ１６を設けると、出力周波数をプリインストールした整数値Ｋで割ることができる。フィードバックスケールカウンタ１７をフィードバックループ１３に設けると、フィードバック信号の周波数をプリインストールした整数値Ｍで割ることができる。これは出力周波数にＭを掛ける効果を有する。また、カウンタ１４、１６、および１７は入力周波数にＭ／（ＮＫ）を掛ける効果を有する。カウンタ１４、１６、および１７がないと、出力相が入力相と同じになる上に、出力周波数が入力周波数と同じになるため、ＰＬＬもまた「周波数同期ループ」となる。
ＶＣＯ１２の出力をフィードバックするには不十分というほかない特定専門分野のユーザ設計が存在することもある。場合によっては、出力信号を外部フィルタリングしてから、フィードバックループ１３を介して信号をフィードバックしたほうが望ましいこともある。このような場合のために、マルチプレクサ１８および入力バッファ１９が設けられている。
マルチプレクサ１８をＶＣＯ１２の後、フィードバックスケールカウンタ１７の前に配置することにより、ＶＣＯ１２の出力以外の信号をカウンタ１７を介してＰＦＤ１１にフィードバックすることが可能となる。ＰＬＤ２０の一部でもあり、ＰＬＤ２０の外部でもある外部回路の中には、入力バッファ１９を介して、適切に濾過されたカウンタ１６の出力を再入力することが可能なものもある。ＲＦ周波数が関与するものなど、特定の高周波応用においては、バッファ１９における信号入力の周波数がＰＬＬ１０には高すぎる場合がある。そのために、ＰＲＥＳＣＡＬＥ分割器１９０も設けてあり、マルチプレクサ１８がＶＣＯ１２の出力中、入力バッファ１９からの入力、またはＰＲＥＳＣＡＬＥ分割器１９０で周波数を割った後の入力バッファ１９からの入力のどれでも選択することが可能となっている。
入力バッファ１５、１９のそれぞれを２つの入力端子１５０と共に示す。バッファ１５、１９は、差動信号伝送方式が使えるように考えられている（例えば、小電圧差動信号伝送方式、すなわち“ＬＶＤＳ”）。しかしながら、このような信号伝送方式は本発明の一環をなすものではないが、差動またはシングルエンド信号伝送方式のどちらにも使用可能なものである。
従来のＰＬＬがアナログチャージポンプおよびループフィルタを備えている場合には、ＰＬＬ１０はデジタルフィルタ１００を含むのが好ましい。デジタルフィルタ１００は、好ましくはチャージポンプに取って代わるアナログフロントエンド（ＡＦＥ）１０１と、好ましくはループフィルタに取って代わるデジタルフィルタエレメント１０２とを含むのが好ましい。ＡＦＥ１０１とフィルタエレメント１０２のいずれか一方またはその両方は、ユーザが種々のフィルタ特性を選択できるように、調整可能およびプログラム可能、またはいずれか一方であるのが好ましい。
好ましくは、デジタルフィルタエレメント１０２は直列でアナログ−デジタル変換器（ＡＤＣ）１０３、デジタル信号プロセッサ（ＤＳＰ）１０４、およびデジタル−アナログ変換器（ＤＡＣ）１０５を含む。これら３つのデバイスは直列で接続するのが好ましいが、各デバイスはまた、ＰＬＬ１０が一部となっているＰＬＤ２０（図２）などのデバイスの他の部分との入力１０６、１０７、１０８のそれぞれ、および出力１０９、１１０、１１１のそれぞれを有するのが好ましい。特に、ＡＤＣ１０３への入力１０６およびＤＡＣ１０５からの出力１１１の場合には、デバイスの他の部分が入出力ピンのこともあれば、デバイス上の他の回路のこともある。これに対し、その他の入力および出力１０７乃至１１０の場合には、デバイスの他の部分が入出力ピンの可能性もあるが、デバイス上の他の回路であるのが好ましい。
ＡＤＣ１０３の分解能および変換範囲は、所望の位相エラー修正および位相検出器引き込み範囲を達成できるように選択するのが好ましい。また、ＤＡＣ１０５の分解能を測定するには、ＤＡＣ分解能がサポートしなければならない周波数変動を測定することができるＶＣＯ１２の利得を知った上で行うのが好ましい。例えば、ＶＣＯ利得が２ＧＨｚ／Ｖであり、ＤＡＣビット分解が１００μＶであるなら、１ビットの変動によって生じた周波数エラーは以下のようになる。
２ｘ１０３ＭＨｚ／Ｖｘ１００ｘ１０−６Ｖ＝２００ｘ１０−３ＭＨｚ＝０．２ＭＨｚ
例えば、５００ＭＨｚの周波数では、０．２ＭＨｚのエラーが以下に示すジッタとなる。
（１／（５００ＭＨｚ））−（１／（５００．２ＭＨｚ））＝８ｘ１０−７μｓ＝０．８ｐｓ
図２に図式的に示すＰＬＤ２０は、ＰＬＬ１０がその構成要素となっているデバイスの１例である。ＰＬＤ２０は、プログラマブル相互接続構造２２にアクセス可能な複数のプログラマブルロジック領域２１を含むのが好ましい。図２に示すように、領域２１および相互接続構造２２のレイアウトは、実際には多くの配置が当該技術における通常の技術を有する技術者に周知もしくは作成されているので、単に回路図を示すことを目的としている。同様に、ＰＬＬ１０は実際には、内部ロジック領域２１を含め、特定のＰＬＤ２０の設計に基づいたＰＬＤ上であればどこでも配置可能なので、ＰＬＤ２０上のＰＬＬ１０の配置についても図式的に示すに留めておく。
ＰＬＤ２０も複数の入出力（Ｉ／Ｏ）領域２３を具備する。Ｉ／Ｏ領域２３はプログラム可能であるのが好ましく、考え得る多くのＩ／Ｏ信号伝送方式のうちから１つを選択できるようになっているが、差動および／または非差動信号伝送方式を具備することもできる。あるいは、Ｉ／Ｏ領域２３を固定すると、各領域は特定の信号伝送方式だけが使用可能となる。一部の実施形態においては、種々の固定Ｉ／Ｏ領域２３を多数設けているため、個々の領域２３で信号伝送方式を選択できなくても、ＰＬＤ２０全体ではこうした選択ができるようになっている。いずれにせよ、それらの信号伝送方式の中から、Ｉ／Ｏ領域２３が１つの信号伝送方式だけを処理するのか、または複数の信号伝送方式を処理するのかによって、差動信号伝送方式となる可能性がある。こうしたことから、ＰＬＬ１０は、上記のように、差動信号伝送方式を使用するＰＬＤ２０上の回路など、ＰＬＬ１０の外部の回路に接続できるように設計してある。
デジタルフィルタ１００の一部として、ＤＳＰ１０４を設けていることで、デジタルフィルタ１００はこれまでのＰＬＬには見られなかった一定のプログラミング性、したがって柔軟性を備えている。ＤＳＰ１０４のプログラミング性により、ＰＬＬ自体のフィルタリング特性を調節できるだけでなく、ＰＬＤ２０にもＤＳＰのプログラミング機能を持たせることができる。ＰＬＤ２０上にデジタル信号が存在する場合、これらのデジタル信号は、使用していないＰＬＬ１０のＤＳＰ１０４により入力１０７および出力１１０を介して処理される。アナログ信号も同様に、使用していないＰＬＬ１０のＤＳＰ１０４により入力１０６および出力１１１を介して処理される。入力１０６と出力１１０とを組み合わせると、アナログ信号をＤＳＰ１０４で処理できるため、処理後に、デジタルモードで残すことが可能となる。入力１０７と出力１１１を組み合わせると、デジタル信号をＤＳＰ１０４で処理できるため、処理後に、アナログモードに変換することが可能となる。
また、ＰＬＬ１０を使用していないときは、ＡＤＣ１０３およびＤＡＣ１０５は、入力１０６および出力１０９、または入力１０８および出力１１１をそれぞれ介してスタンドアロンとして使用可能である。
さらに、ＰＬＬの使用時には、特定のアプリケーションにおいて、ＤＳＰ１０４を使用した場合よりも複雑なフィルタリングが必要になることがある。このような場合には、出力１０９および入力１０８を使用すれば、ＰＬＤ２０上のどこか他の場所にある回路によってではなく、あるいは信号経路を、受け付け不可能な信号スキューを避けられるだけ十分短かくしておくことが可能であれば、ＰＬＤ２０外でも、フィードバック信号を濾過することができるのである。このように、フィルタ回路はプログラマブルロジック領域２１のうちの１つに、ユーザ設計に従って構成することが可能である。あるいは、この出願人の米国特許第６，５３８，４７０号明細書に開示されているように、もっと複雑なＤＳＰをＰＬＤ２０上のどこか他の場所に組み込んでもよい。
好ましくは、ＡＦＥ１０１は図３に示す出力特性を有する。図示するように、出力は電圧３０であり、これはＰＦＤ１１によって示される位相エラーの一次関数である。実際問題として、ＡＦＥ１０１の最大出力電圧は制限することが可能である。例えば、通常、出力電圧は電源電圧を超えてはならないため、３１のファントムで示すように、位相エラーがどんなに大きくなっても、出力電圧を特定の値で飽和させることも可能である。
ＡＦＥ１０１として使用可能な適切な回路の一例を図４に示す。ＡＦＥ回路４０は、従来のＰＬＬで使用されている従来のチャージポンプと略同一である。それ故に、ＰＦＤ１１によりＵＰ信号が生成されると、すなわち、位相が進むと、スイッチ４１が閉じ、電流が電流源４３から出て抵抗器４４に正の電圧を生成し、デジタルフィルタ１０２に渡される。同様に、ＰＦＤ１１によりＤＯＷＮ信号が生成されると、すなわち、位相が遅れると、スイッチ４２が閉じて電流が電流源４５に入り込み、抵抗器４４に負の電圧を生成し、デジタルフィルタエレメント１０２に渡される。
なお、図３に示す特性など、所望の位相ｖｓ電圧特性を有するアナログフロントエンドはいずれも、ＡＦＥ１０１として使用することができる。
また、別の好適な実施形態においては、ＰＦＤ１１などのアナログＰＦＤ、およびＡＦＥ１０１などのアナログフロントエンドを設ける代わりに、図５に示すように、デジタルＰＦＤ５０およびＵＰ／ＤＯＷＮカウンタ５１を設けることもできる。
アナログ出力が、位相を遅らせるべきか、位相を進ませるべきかだけでなく、その大きさも示すＰＦＤ１１のように、アナログＵＰおよびＤＯＷＮ出力を供給するのではなく、デジタルＰＦＤ５０は単純なＵＰおよびＤＯＷＮ信号を供給する。所要の位相進みあるいは位相遅れの大きさは、ＵＰ／ＤＯＷＮカウンタ５１がカウントするように、信号５２、５３の大きさではなく、信号５２、５３の発生する頻度によって示している。デジタルＰＦＤ５０の出力を図６の表に示す。図示するように、フィードバック信号、ＦＢＣＬＫが基準信号、ＲＥＦＣＬＫの立ち上がり時に低い場合は、ＵＰ信号が上昇し、ＦＢＣＬＫを進ませる信号が送られる。基準信号、ＲＥＦＣＬＫがフィードバック信号、ＦＢＣＬＫの立ち上がり時に低い場合は、ＤＯＷＮ信号が上昇し、ＦＢＣＬＫを遅らせる信号が送られる。
この実施形態においては、デジタルフィルタ５００（フィルタ１００と類似のもの）はカウンタ５１およびデジタルフィルタエレメント５０２を含むのが好ましい。デジタルフィルタエレメント５０２は、ＡＤＣを具備していないことを除いて、デジタルフィルタエレメント１０２に類似していることが好ましい。但し、デジタルフィルタエレメント５０２は、カウンタ出力信号５４、５５を処理するためのＤＳＰ５０４、およびデジタルＤＳＰ出力５６をアナログ信号５７に変換するためのＤＡＣ５０５を含むのが好ましい。好ましくは、ＤＳＰ５０４およびＤＡＣ５０５は、リード線５０７、５０８、５１０、および５１１を含み、リード線１０７、１０８、１１０、１１１によりＤＳＰ１０４およびＤＡＣ１０５を再利用することができるように、ＤＳＰ５０４およびＤＡＣ５０５を個別にでも、装置としても再利用することができることである。
本発明に係るＰＬＬ１０を組み込んだプログラマブルロジックデバイス（ＰＬＤ）２０は、種々の電子デバイスで使用することができる。可能な１つの用途は、図７に示すデータ処理システム９００である。データ処理システム９００は、以下のプロセッサ９０１、メモリ９０２、Ｉ／Ｏ回路９０３、および周辺機器９０４など、１または複数の素子を具備することが可能である。これらの素子はシステムバス９０５によって連結され、エンドユーザシステム９０７に含まれる回路基板９０６に装着されている。
システム９００は広範囲のアプリケーションで使用することが可能である。例えば、コンピュータネットワーク、データ通信網、計測、ビデオ信号処理、デジタル信号処理、またはプログラマブルロジックあるいはリプログラマブルロジックを使用する効果が望ましいその他のすべてのアプリケーションで使用することが可能である。ＰＬＤ２０を用いて多種多様な論理関数を実行することができる。例えば、ＰＬＤ２０は、プロセッサ９０１と協働するプロセッサまたはコントローラとして構成することができる。ＰＬＤ２０はまた、システム９００の共用資源へのアクセスを調整するアービタとしても使用することができる。さらにもう１つの例として、ＰＬＤ２０はプロセッサ９０１とシステム９００内のその他の素子との間のインタフェースとして、構成することができる。なお、システム９００は典型であるに過ぎず、本発明の真の範囲と精神は特許請求の範囲に記載の内容によって定まるものである。
さまざまな技術を用いて、この発明を組み込んだ前述のＰＬＤ２０を実装することができる。
前述したことは、この発明の原理をもっぱら例示したものであって、種々の変更は本発明の範囲と精神から逸脱することなく当業者によって遂行することが可能であり、本発明は特許請求の範囲によってのみ限定されるものである。
本発明に係る位相同期ループ回路の好適な実施形態のブロック図である。 本発明に係る位相同期ループ回路を組み込んだ典型的なプログラマブルロジックデバイスのブロック図である。 図１の位相同期ループ回路のアナログフロントエンドの好適な入出力特性を示すグラフである。 図１の位相同期ループ回路のアナログフロントエンドの好適な実施形態の回路図である。 図１の位相同期ループ回路の一部の別の好適な実施形態のブロック図である。 図５の実施形態における位相周波数検出器の好適な特性を示す表である。 本発明に係る位相同期ループを組み込んだプログラマブルロジックデバイスを採用したシステムを図示する簡易ブロック図である。

Claims (84)

  1. プログラマブルロジックデバイス用の位相同期ループ回路であって、基準周波数を有する入力信号を受信するための入力端子と、前記基準周波数に位相同期した出力周波数を出力するための出力端子とを有する前記位相同期ループ回路が、
    前記出力周波数を生成するための発振器と、
    前記発振器を送り込むフィードバック経路とを備え、
    前記基準周波数と前記出力周波数を入力として受け取り、前記発振器に前記出力周波数を前記基準周波数との位相周波数同期へ追い込ませる前記フィードバック経路であって、前記フィードバック経路がそこに接続された少なくとも１つの素子を備え、
    前記少なくとも１つの素子の少なくとも１つを前記プログラマブルロジックデバイスの他の部分にも接続して、前記プログラマブルロジックデバイスの前記他の部分が前記少なくとも１つの素子の前記少なくとも１つで動作することを特徴とする位相同期ループ回路。
  2. 前記位相同期ループ回路を前記プログラマブルロジックデバイスで使用していないときは、前記少なくとも１つの素子の前記少なくとも１つを、前記プログラマブルロジックデバイスの前記他の部分が使用できることを特徴とする請求項１に記載の位相同期ループ回路。
  3. 前記位相同期ループ回路を前記プログラマブルロジックデバイスで使用しているときは、前記プログラマブルロジックデバイスの前記他の部分を、前記位相同期ループ回路において前記少なくとも１つの素子の前記少なくとも１つに置き換えることができることを特徴とする請求項１に記載の位相同期ループ回路。
  4. 前記少なくとも１つの素子が、
    前記基準周波数と前記出力周波数を入力として有する位相周波数検出器であって、
    前記基準周波数と前記出力周波数との関係を示す比較信号を出力する前記位相周波数検出器と、
    前記比較信号を入力として有し、前記比較を示すアナログ電圧信号を出力するアナログフロントエンド回路と、
    前記アナログ電圧信号を入力として有し、デジタル化電圧信号を出力するアナログ−デジタル変換器と、
    前記デジタル化電圧信号を入力として有し、デジタル制御信号を出力するデジタル信号プロセッサと、
    前記デジタル制御信号を有し、前記発振器に入力されるアナログ制御信号を出力するデジタル−アナログ変換器とを備えたことを特徴とする請求項１に記載の位相同期ループ回路。
  5. 前記アナログ−デジタル変換器が、
    前記プログラマブルロジックデバイスの第一の前記他の部分からの第二の入力と、
    前記プログラマブルロジックデバイスの第二の前記他の部分への第二の出力のうちの少なくとも１つを有することを特徴とする請求項４に記載の位相同期ループ回路。
  6. 前記第一の前記他の部分が、前記プログラマブルロジックデバイスのピンであることを特徴とする請求項５に記載の位相同期ループ回路。
  7. 前記第一の前記他の部分が、前記プログラマブルロジックデバイスのコアロジックに含まれていることを特徴とする請求項５に記載の位相同期ループ回路。
  8. 前記第二の前記他の部分が、前記プログラマブルロジックデバイスのピンであることを特徴とする請求項５に記載の位相同期ループ回路。
  9. 前記第二の前記他の部分が、前記プログラマブルロジックデバイスのコアロジックに含まれていることを特徴とする請求項５に記載の位相同期ループ回路。
  10. 前記デジタル信号プロセッサが、
    前記プログラマブルロジックデバイスの第一の前記他の部分からの第二の入力と、
    前記プログラマブルロジックデバイスの第二の前記他の部分への第二の出力のうちの少なくとも１つを有することを特徴とする請求項４に記載の位相同期ループ回路。
  11. 前記第一の前記他の部分が、前記プログラマブルロジックデバイスのピンであることを特徴とする請求項１０に記載の位相同期ループ回路。
  12. 前記第一の前記他の部分が、前記プログラマブルロジックデバイスのコアロジックに含まれていることを特徴とする請求項１０に記載の位相同期ループ回路。
  13. 前記第二の前記他の部分が、前記プログラマブルロジックデバイスのピンであることを特徴とする請求項１０に記載の位相同期ループ回路。
  14. 前記第二の前記他の部分が、前記プログラマブルロジックデバイスのコアロジックに含まれていることを特徴とする請求項１０に記載の位相同期ループ回路。
  15. 前記デジタル−アナログ変換器が、
    前記プログラマブルロジックデバイスの第一の前記他の部分からの第二の入力と、
    前記プログラマブルロジックデバイスの第二の前記他の部分への第二の出力のうちの少なくとも１つを有することを特徴とする請求項４に記載の位相同期ループ回路。
  16. 前記第一の前記他の部分が、前記プログラマブルロジックデバイスのピンであることを特徴とする請求項１５に記載の位相同期ループ回路。
  17. 前記第一の前記他の部分が、前記プログラマブルロジックデバイスのコアロジックに含まれていることを特徴とする請求項１５に記載の位相同期ループ回路。
  18. 前記第二の前記他の部分が、前記プログラマブルロジックデバイスのピンであることを特徴とする請求項１５に記載の位相同期ループ回路。
  19. 前記第二の前記他の部分が、前記プログラマブルロジックデバイスのコアロジックに含まれていることを特徴とする請求項１５に記載の位相同期ループ回路。
  20. 前記アナログフロントエンド回路がチャージポンプを備えたことを特徴とする請求項４に記載の位相同期ループ回路。
  21. 前記少なくとも１つの素子が、
    前記基準周波数と前記出力周波数を入力として有する位相周波数検出器であって、
    前記基準周波数と前記出力周波数との関係を示すデジタル比較信号を出力する前記位相周波数検出器と、
    前記デジタル比較信号を入力として有し、前記比較を示すデジタルカウント信号を出力するデジタルカウンタ回路と、
    前記デジタルカウント信号を入力として有し、デジタル制御信号を出力するデジタル信号プロセッサと、
    前記デジタル制御信号を有し、前記発振器に入力されるアナログ制御信号を出力するデジタル−アナログ変換器とを備えたことを特徴とする請求項１に記載の位相同期ループ回路。
  22. 前記デジタル信号プロセッサが、
    前記プログラマブルロジックデバイスの第一の前記他の部分からの追加入力と、
    前記プログラマブルロジックデバイスの第二の前記他の部分への第二の出力のうちの少なくとも１つを有することを特徴とする請求項２１に記載の位相同期ループ回路。
  23. 前記第一の前記他の部分が、前記プログラマブルロジックデバイスのピンであることを特徴とする請求項２２に記載の位相同期ループ回路。
  24. 前記第一の前記他の部分が、前記プログラマブルロジックデバイスのコアロジックに含まれていることを特徴とする請求項２２に記載の位相同期ループ回路。
  25. 前記第二の前記他の部分が、前記プログラマブルロジックデバイスのピンであることを特徴とする請求項２２に記載の位相同期ループ回路。
  26. 前記第二の前記他の部分が、前記プログラマブルロジックデバイスのコアロジックに含まれていることを特徴とする請求項２２に記載の位相同期ループ回路。
  27. 前記デジタル−アナログ変換器が、
    前記プログラマブルロジックデバイスの第一の前記他の部分からの第二の入力と、
    前記プログラマブルロジックデバイスの第二の前記他の部分への第二の出力とを有することを特徴とする請求項２１に記載の位相同期ループ回路。
  28. 前記第一の前記他の部分が、前記プログラマブルロジックデバイスのピンであることを特徴とする請求項２７に記載の位相同期ループ回路。
  29. 前記第一の前記他の部分が、前記プログラマブルロジックデバイスのコアロジックに含まれていることを特徴とする請求項２７に記載の位相同期ループ回路。
  30. 前記第二の前記他の部分が、前記プログラマブルロジックデバイスのピンであることを特徴とする請求項２７に記載の位相同期ループ回路。
  31. 前記第二の前記他の部分が、前記プログラマブルロジックデバイスのコアロジックに含まれていることを特徴とする請求項２７に記載の位相同期ループ回路。
  32. 前記発振器が電圧制御発振器であることを特徴とする請求項１に記載の位相同期ループ回路。
  33. 前記出力端子の下流に出力計数カウンタをさらに備えたことを特徴とする請求項１に記載の位相同期ループ回路。
  34. 前記入力端子の上流に入力計数カウンタをさらに備えたことを特徴とする請求項１に記載の位相同期ループ回路。
  35. 前記出力端子と前記フィードバック経路との間にフィードバック計数カウンタをさらに備えた請求項１に記載の位相同期ループ回路。
  36. 請求項１に記載の位相同期ループ回路を備えたプログラマブルロジックデバイス。
  37. 処理回路と、
    前記処理回路に連結したメモリと、
    該処理回路と該メモリに連結した請求項３６に記載のプログラマブルロジックデバイスとを備えたデジタル処理システム。
  38. 請求項３６に記載のプログラマブルロジックデバイスを搭載したプリント基板。
  39. 該プリント基板に搭載し、該プログラマブルロジックデバイスに連結したメモリ回路をさらに備えた請求項３８に記載のプリント基板
  40. 該プリント基板に搭載し、該メモリ回路に連結した処理回路をさらに備えた請求項３９に記載のプリント基板。
  41. 請求項１に記載の位相同期ループ回路を備えた集積回路装置。
  42. 処理回路と、
    前記処理回路に連結したメモリと、
    該処理回路と該メモリに連結した請求項４１に記載の集積回路装置とを備えたデジタル処理システム。
  43. 請求項４１に記載の集積回路装置を搭載したプリント基板。
  44. 該プリント基板に搭載し、該集積回路装置に連結したメモリ回路をさらに備えた請求項４３に記載のプリント基板。
  45. 該プリント基板に搭載し、該メモリ回路に連結した処理回路をさらに備えた請求項４４に記載のプリント基板。
  46. 少なくとも１つのプログラマブルロジック領域と、
    基準周波数を有する入力信号を受信するための入力端子と前記基準周波数に位相同期した出力周波数を出力するための出力端子とを有する位相同期ループ回路とを備えたプログラマブルロジックデバイスであって、
    前記出力周波数を生成するための発振器と、
    前記発振器を送り込むフィードバック経路とを備え、
    前記基準周波数と前記出力周波数を入力として受け取り、前記発振器に前記出力周波数を前記基準周波数との位相周波数同期に追い込ませる前記フィードバック経路であって、前記フィードバック経路が、そこに接続した少なくとも１つの素子を備え、
    前記少なくとも１つの素子の少なくとも１つを前記プログラマブルロジック領域にも接続して、前記プログラマブルロジック領域が前記少なくとも１つの素子の前記少なくとも１つで動作することを特徴とするプログラマブルロジックデバイス。
  47. 前記位相同期ループ回路を前記プログラマブルロジックデバイスで使用していないときは、前記少なくとも１つの素子の前記少なくとも１つを、前記少なくとも１つのプログラマブルロジック領域が使用できることを特徴とする請求項４６に記載のプログラマブルロジックデバイス。
  48. 前記位相同期ループ回路を前記プログラマブルロジックデバイスで使用しているときは、前記少なくとも１つのプログラマブルロジック領域の少なくとも一部を、前記位相同期ループ回路において前記少なくとも１つの素子の前記少なくとも１つに置き換えることができることを特徴とする請求項４６に記載のプログラマブルロジックデバイス。
  49. 前記少なくとも１つの素子が、
    前記基準周波数と前記出力周波数を入力として有する位相周波数検出器であって、
    前記基準周波数と前記出力周波数との関係を示す比較信号を出力する前記位相周波数検出器と、
    前記比較信号を入力として有し、前記比較を示すアナログ電圧信号を出力するアナログフロントエンド回路と、
    前記アナログ電圧信号を入力として有し、デジタル化電圧信号を出力するアナログ−デジタル変換器と、
    前記デジタル化電圧信号を入力として有し、デジタル制御信号を出力するデジタル信号プロセッサと、
    前記デジタル制御信号を有し、前記発振器に入力されるアナログ制御信号を出力するデジタル−アナログ変換器とを備えたことを特徴とする請求項４６に記載のプログラマブルロジックデバイス。
  50. 前記アナログ−デジタル変換器が、
    前記プログラマブルロジックデバイスの第一の前記他の部分からの第二の入力と、
    前記プログラマブルロジックデバイスの第二の前記他の部分への第二の出力のうちの少なくとも１つを有することを特徴とする請求項４９に記載のプログラマブルロジックデバイス。
  51. 前記第一の前記他の部分が、前記プログラマブルロジックデバイスのピンであることを特徴とする請求項５０に記載のプログラマブルロジックデバイス。
  52. 前記第一の前記他の部分が、前記プログラマブルロジックデバイスのコアロジックに含まれていることを特徴とする請求項５０に記載のプログラマブルロジックデバイス。
  53. 前記第二の前記他の部分が、前記プログラマブルロジックデバイスのピンであることを特徴とする請求項５０に記載のプログラマブルロジックデバイス。
  54. 前記第二の前記他の部分が、前記プログラマブルロジックデバイスのコアロジックに含まれていることを特徴とする請求項５０に記載のプログラマブルロジックデバイス。
  55. 前記デジタル信号プロセッサが、
    前記プログラマブルロジックデバイスの第一の前記他の部分からの第二の入力と、
    前記プログラマブルロジックデバイスの第二の前記他の部分への第二の出力のうちの少なくとも１つを有することを特徴とする請求項４９に記載のプログラマブルロジックデバイス。
  56. 前記第一の前記他の部分が、前記プログラマブルロジックデバイスのピンであることを特徴とする請求項５５に記載のプログラマブルロジックデバイス。
  57. 前記第一の前記他の部分が、前記プログラマブルロジックデバイスのコアロジックに含まれていることを特徴とする請求項５５に記載のプログラマブルロジックデバイス。
  58. 前記第二の前記他の部分が、前記プログラマブルロジックデバイスのピンであることを特徴とする請求項５５に記載のプログラマブルロジックデバイス。
  59. 前記第二の前記他の部分が、前記プログラマブルロジックデバイスのコアロジックに含まれていることを特徴とする請求項５５に記載のプログラマブルロジックデバイス。
  60. 前記デジタル−アナログ変換器が、
    前記プログラマブルロジックデバイスの第一の前記他の部分からの第二の入力と、
    前記プログラマブルロジックデバイスの第二の前記他の部分への第二の出力のうちの少なくとも１つを有することを特徴とする請求項４９に記載のプログラマブルロジックデバイス。
  61. 前記第一の前記他の部分が、前記プログラマブルロジックデバイスのピンであることを特徴とする請求項６０に記載のプログラマブルロジックデバイス。
  62. 前記第一の前記他の部分が、前記プログラマブルロジックデバイスのコアロジックに含まれていることを特徴とする請求項６０に記載のプログラマブルロジックデバイス。
  63. 前記第二の前記他の部分が、前記プログラマブルロジックデバイスのピンであることを特徴とする請求項６０に記載のプログラマブルロジックデバイス。
  64. 前記第二の前記他の部分が、前記プログラマブルロジックデバイスのコアロジックに含まれていることを特徴とする請求項６０に記載のプログラマブルロジックデバイス。
  65. 前記アナログフロントエンド回路がチャージポンプを備えたことを特徴とする請求項４９に記載のプログラマブルロジックデバイス。
  66. 前記少なくとも１つの素子が、
    前記基準周波数と前記出力周波数を入力として有する位相周波数検出器であって、前記基準周波数と前記出力周波数との関係を示すデジタル比較信号を出力する前記位相周波数検出器と、
    前記デジタル比較信号を入力として有し、前記比較を示すデジタルカウント信号を出力するデジタルカウンタ回路と、
    前記デジタルカウント信号を入力として有し、デジタル制御信号を出力するデジタル信号プロセッサと、
    前記デジタル制御信号を有し、前記発振器に入力されるアナログ制御信号を出力するデジタル−アナログ変換器とを備えたことを特徴とする請求項４６に記載のプログラマブルロジックデバイス。
  67. 前記デジタル信号プロセッサが、
    前記プログラマブルロジックデバイスの第一の前記他の部分からの追加入力と、
    前記プログラマブルロジックデバイスの第二の前記他の部分への第二の出力のうちの少なくとも１つを有することを特徴とする請求項６６に記載のプログラマブルロジックデバイス。
  68. 前記第一の前記他の部分が、前記プログラマブルロジックデバイスのピンであることを特徴とする請求項６７に記載のプログラマブルロジックデバイス。
  69. 前記第一の前記他の部分が、前記プログラマブルロジックデバイスのコアロジックに含まれていることを特徴とする請求項６７に記載のプログラマブルロジックデバイス。
  70. 前記第二の前記他の部分が、前記プログラマブルロジックデバイスのピンであることを特徴とする請求項６７に記載のプログラマブルロジックデバイス。
  71. 前記第二の前記他の部分が、前記プログラマブルロジックデバイスのコアロジックに含まれていることを特徴とする請求項６７に記載のプログラマブルロジックデバイス。
  72. 前記デジタル−アナログ変換器が、
    前記プログラマブルロジックデバイスの第一の前記他の部分からの第二の入力と、
    前記プログラマブルロジックデバイスの第二の前記他の部分への第二の出力と、
    を有することを特徴とする請求項６６に記載のプログラマブルロジックデバイス。
  73. 前記第一の前記他の部分が、前記プログラマブルロジックデバイスのピンであることを特徴とする請求項７２に記載のプログラマブルロジックデバイス。
  74. 前記第一の前記他の部分が、前記プログラマブルロジックデバイスのコアロジックに含まれていることを特徴とする請求項７２に記載のプログラマブルロジックデバイス。
  75. 前記第二の前記他の部分が、前記プログラマブルロジックデバイスのピンであることを特徴とする請求項７２に記載のプログラマブルロジックデバイス。
  76. 前記第二の前記他の部分が、前記プログラマブルロジックデバイスのコアロジックに含まれていることを特徴とする請求項７２に記載のプログラマブルロジックデバイス。
  77. 前記発振器が電圧制御発振器であることを特徴とする請求項４６に記載のプログラマブルロジックデバイス。
  78. 前記出力端子の下流に出力計数カウンタをさらに備えた請求項４６に記載のプログラマブルロジックデバイス。
  79. 前記入力端子の上流に入力計数カウンタをさらに備えた請求項４６に記載のプログラマブルロジックデバイス。
  80. 前記出力端子と前記フィードバック経路との間にフィードバック計数カウンタをさらに備えた請求項４６に記載のプログラマブルロジックデバイス。
  81. 処理回路と、
    前記処理回路に連結したメモリと、
    該処理回路と該メモリに連結した請求項４６に記載のプログラマブルロジックデバイスとを備えたデジタル処理システム。
  82. 請求項４６に記載のプログラマブルロジックデバイスを搭載したプリント基板。
  83. 該プリント基板に搭載し、該プログラマブルロジックデバイスに連結したメモリ回路をさらに備えた請求項８２に記載のプリント基板
  84. 該プリント基板に搭載し、該メモリ回路に連結した処理回路をさらに備えた請求項８３に記載のプリント基板。
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