KR101023827B1 - 국부 발진기 - Google Patents

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KR101023827B1
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Abstract

본 발명은 국부 발진기에 관한 것으로서, 상기 국부 발진기는 제1 신호를 생성하는 제1 발진부, 입력되는 신호의 주파수를 정해진 값으로 분주하여 상기 제2 신호를 출력하는 분주부, 제1 설정 시간 동안 상기 제1 신호와 상기 제2 신호의 펄스 수를 각각 계수하여 제1 펄스 계수값과 제2 펄스 계수값을 산출하고, 상기 제1 펄스 계수값과 상기 제2 펄스 계수값에 기초하여 제1 제어 신호를 출력하는 디지털 신호 처리부, 그리고 상기 제1 제어 신호에 대응하는 크기의 주파수를 갖는 신호를 생성하여 상기 분주부로 입력하는 제2 발진부를 포함한다. 이로 인해, 피드백되는 노이즈 성분의 영향을 차단하므로, 국부 발진기의 정확도가 향상되며, 계수되는 펄스 수에 따라, 거침 제어뿐만 아니라 미세 제어가 행해지므로, 목표 주파수를 출력하는 목표 전압으로의 변화 시간이 단축되며, 미세 제어로 인해 동작의 정확도가 더욱 향상된다.
분주기, 발진기, 국부발진기, 위상고정루프, 디지털신호처리

Description

국부 발진기{LOCAL OSCILLATOR}
본 발명은 국부 발진기에 관한 것이다.
유선 또는 무선 통신 시스템은 높은 주파수를 갖는 반송파에 전송하고자 하는 메시지를 실어 수신측에 전송하는 변조 동작과 변조된 신호에서 원하는 메시지만을 복원하는 복조 동작을 이용하여 원하는 데이터를 송신하게 된다.
이때 사용되는 반송파 신호는 국부 발진기를 이용하여 생성되는데, 일반적으로 국부 발진기는 위상 고정 루프(PLL, phase locked loop) 방식을 이용한 국부 발진기를 주로 사용한다.
다음, 도 1 및 도 2를 참고로 하여 종래의 위상 고정 루프 방식을 이용한 국부 발진기에 대하여 좀더 상세히 설명한다.
도 1은 일반적인 위상 고정 루프 방식을 이용한 국부 발진기의 블록도이고, 도 2의 (a) 내지 (c)는 각각 도 1에 도시한 제1 분주기, 제2 분주기 및 위상 비교기에서 각각 출력되는 신호의 파형도이다.
도 1에 도시한 것처럼, 일반적인 위상 고정 루프 방식을 이용한 국부 발진기는 기준 발진기(1), 기준 발진기(1)에 연결된 제1 분주기(2), 제2 분주기(3), 제1 및 제2 분주기(2, 3)에 연결된 위상 비교기(4), 위상 비교기(4)에 연결된 저역 통과 필터(low pass filter, LPF)(5), 저역 통과 필터(5)와 제2 분주기(3)에 연결된 전압 제어 발진기(voltage control oscillator, VCO)(6)을 구비한다.
제1 분주기(2)의 분주비와 제2 분주기(3)의 분주비는 서로 다르며, 제1 분주기(2)의 분주비는 제2 분주기(3)의 분주비보다 작을 수 있다.
다음, 도 2를 참고로 하여, 이러한 국부 발진기의 동작을 설명한다.
제1 분주기(2)는 기준 발진기(1)에서 출력되는 신호의 주파수를 정해진 분주비로 분주하여 도 2의 (a)와 같은 기준 신호(fr)를 생성한 후 위상 비교기(4)에 입력하고, 제2 분주기(3)는 전압 제어 발진기(6)에서 출력되는 출력 신호(fo)의 주파수를 정해진 분주비로 분주하여 도 2의 (b)와 같은 비교 신호(fv)를 생성한 후 위상 비교기(4)에 입력한다.
본 실시예에서, 기준 발진기(1)의 출력 신호는 제1 분주기(2)에 의해 정해진 분주비로 분주된 후 위상 비교기(4)에 입력되었지만, 이와는 달리, 기준 발진기(1)의 신호는 제1 분주기(2)를 거치지 않고 바로 기준 신호(fr)로서 위상 비교기(4)에 입력될 수 있다.
위상 비교기(4)는 제1 및 제2 분주기(2, 3)를 통해 입력되는 기준 신호(fr)와 비교 신호(fv)의 위상을 비교하여, 도 2의 (c)와 같이 비교 결과에 대응하는 신호를 출력한다. 즉, 기준 신호(fr)의 위상이 비교 신호(fv)의 위상보다 앞설 경우, 또는 반대로 비교 신호(fv)의 위상이 기준 신호(fr)의 위상보다 앞설 경우에 따라 출력되는 신호의 상태가 변하여 저역 통과 필터(5)로 출력된다.
저역 통과 필터(5)는 위상 비교기(4)에서 출력되는 신호에서 고주파 성분을 제거하여 직류(DC) 성분의 전압을 생성한 후 전압 제어 발진기(6)로 입력한다. 이때, 전압 제어 발진기(6)에 입력되는 전압의 상태는 위상이 앞선 신호가 기준 신호(fr)인지 또는 비교 신호(fv)인지, 그리고 기준 신호(fr)와 비교 신호(fv) 간의 위상 차 등에 따라 정해질 수 있다.
이로 인해, 전압 제어 발진기(6)는 저역 통과 필터(5)를 거쳐 입력된 전압에 따라 출력되는 주파수 크기가 제어되어 기준 발진기(1)에서 출력되는 신호의 주파수의 위상과 동일한 위상을 갖는 주파수의 신호를 출력한다.
이러한 국부 발진기를 이용하여 출력 신호(fo)를 출력할 때, 제1 분주기(2)의 분주비가 R이고, 제2 분주기(3)의 분주비가 N이고, 기준 발진기(1)에서 출력되는 신호의 주파수가 약 10MHz일 때, 전압 제어 발진기(6)에서 출력되는 신호(fo)의 주파수(fout)는 fout=(10MHzⅹN)/R이 된다.
이와 같이, 분주기(2, 3)와 위상 비교기(4)를 이용하여 입력 신호와 출력 신호의 위상차를 산출하여 전압 제어 발진기(6)의 동작을 제어하는 폐 루프 제어가 행해질 때, 전압 제어 발진기(6)에서 출력되는 출력 신호(fo)는 노이즈 성분을 포함하고 있고, 이 노이즈 성분을 포함된 출력 신호(fo)는 분주기(3)에 의해 분주되어 다시 위상 비교기(4)로 입력되므로, 출력 신호(fo)에 포함된 노이즈 성분이 계속해서 전압 제어 발진기(6)의 동작에 악영향을 미치게 된다.
즉, 도 1에서, 출력 신호(fo)의 주파수를 N으로 분주하면, 20ⅹlog(N)만큼 출력 신호(fo)에 대한 위상 잡음 특성이 발생되고, 이때 발생된 위상 잡음 특성은 위상 비교기(4)를 통해 전압 제어 발진기(6)의 동작에 악영향을 미치게 된다. 제2 분주기(3)의 분주 동작은 주파수의 크기뿐만 아니라 위상 잡음 특성과 같은 노이즈 성분의 크기 또한 분주하게 되므로, 제2 분주기(3)의 분주비를 조절하면 이러한 노이즈를 감소시킬 수 있다. 하지만, 위상 비교기(4)가 원하는 최소한의 주파수 크기 조건으로 인해, 제2 분주기(3)의 분주비를 이용한 노이즈 감소 동작은 회로적으로 한계가 발생한다.
따라서 본 발명이 이루고자 하는 기술적 과제는 노이즈 영향 없이 원하는 주파수를 출력하는 발진기를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 원하는 주파수를 출력할 때까지 소요되는 시간을 단축하는 것이다.
본 발명의 한 특징에 따른 국부 발진기는 제1 신호를 생성하는 제1 발진부, 입력되는 신호의 주파수를 정해진 값으로 분주하여 상기 제2 신호를 출력하는 분주부, 제1 설정 시간 동안 상기 제1 신호와 상기 제2 신호의 펄스 수를 각각 계수하여 제1 펄스 계수값과 제2 펄스 계수값을 산출하고, 상기 제1 펄스 계수값과 상기 제2 펄스 계수값에 기초하여 제1 제어 신호를 출력하는 디지털 신호 처리부, 그리고 상기 제1 제어 신호에 대응하는 크기의 주파수를 갖는 신호를 생성하여 상기 분주부로 입력하는 제2 발진부를 포함한다.
상기 디지털 신호 처리부는 상기 제1 설정 시간 동안 계수된 상기 제1 펄스 계수값과 상기 제2 펄스 계수값이 다를 경우, 제1 보정값에 기초하여 상기 제1 제어 신호를 보정할 수 있다.
상기 디지털 신호 처리부는 상기 제1 펄스 계수값에서 상기 제2 펄스 계수값을 감하여 제1 펄스 오차값을 산출하고, 상기 제1 보정값은 상기 제1 펄스 오차값에 기초하여 정해지는 것이 좋다.
상기 디지털 신호 처리부는 제2 설정 시간 동안 상기 제1 신호와 상기 제2 신호의 펄스 수를 각각 계수하여 제3 펄스 계수값과 제4 펄스 계수값을 산출하고, 상기 제3 펄스 계수값과 상기 제4 펄스 계수값에 기초하여 제2 제어 신호를 출력할 수 있다.
상기 디지털 신호 처리부는 상기 제2 설정 시간 동안 계수된 상기 제3 펄스 계수값과 상기 제4 펄스 계수값이 다를 경우, 제2 보정값에 기초하여 상기 제2 제어 신호를 보정하는 것이 좋다.
상기 디지털 신호 처리부는 상기 제3 펄스 계수값에서 상기 제4 펄스 계수값을 감하여 제2 펄스 오차값을 산출하고, 상기 제2 보정값은 상기 제2 펄스 오차값에 기초하여 정해지는 것이 좋다.
상기 특징에 따른 국부 발진기는 상기 제1 제어 신호와 상기 제2 제어 신호를 합산하여 생성된 신호를 상기 전압 제어 발진기에 출력하는 합산부를 더 포함할 수 있다.
상기 특징에 따른 국부 발진기는 상기 제1 제어 신호를 아날로그 신호로 변경하여 상기 합산부에 출력하는 제1 신호 변환부, 그리고 상기 제2 제어 신호를 아날로그 신호로 변경하는 상기 합산부에 출력하는 제2 신호 변환부를 더 포함할 수 있다.
상기 디지털 신호 처리부는 상기 제1 신호와 상기 제2 신호의 상태가 변경될 때 각각 상기 제1 신호의 펄스 수와 상기 제2 신호의 펄스 수를 계수할 수 있으며, 이때, 상기 디지털 신호 처리부는 상기 제1 신호와 상기 제2 신호의 상태가 상승 에지일 때 각각 펄스 수를 계수하는 것이 좋다.
상기 제1 설정 시간은 상기 제2 설정 시간과 상이한 것이 바람직하다.
상기 특징에 따른 국부 발진기는 상기 제1 보정값과 상기 제2 보정값이 기억되어 있는 기억 수단을 더 포함할 수 있다.
본 발명의 다른 특징에 따른 디지털 신호 처리기의 제어 방법은 기준 신호와 비교 신호를 이용하여 전압 제어 발진기의 동작을 제어하는 적어도 하나의 제어 신호를 출력하는 디지털 신호 처리기의 제어 방법으로서, 계수 시간이 제1 설정 시간에 도달했는지를 판단하는 단계, 상기 계수 시간이 상기 제1 설정 시간에 도달하면, 상기 제1 설정 시간 동안 계수된 상기 기준 신호의 제1 펄스 계수값과 상기 비교 신호의 제2 펄스 계수값을 이용하여 제1 펄스 오차값을 산출하는 단계, 상기 제1 펄스 오차값이 설정값이 아닐 경우, 상기 제1 펄스 오차값에 대응하는 제1 보정값을 이용하여 제1 제어 신호를 생성한 후 상기 전압 제어 발진기에 출력하고, 상기 제1 펄스 계수값과 상기 제2 펄스 계수값을 초기화시키는 단계, 그리고 상기 제1 펄스 오차값이 설정값일 경우, 현재 출력되는 제1 제어 신호를 상기 전압 제어 발진기에 그대로 출력하는 단계를 포함한다.
상기 특징에 따른 디지털 신호 처리기의 제어 방법은 상기 제1 펄스 오차값이 설정값일 경우, 상기 계수 시간이 상기 제2 설정 시간에 도달했는지를 판단하는 단계, 상기 계수 시간이 제2 설정 시간에 도달하면, 상기 제2 설정 시간 동안 계수된 상기 기준 신호의 제3 펄스 계수값과 상기 비교 신호의 제4 펄스 계수값을 이용하여 제2 펄스 오차값을 산출하는 단계, 상기 제2 펄스 오차값이 설정값이 아닐 경 우, 상기 제2 펄스 오차값에 대응하는 제2 보정값을 이용하여 제2 제어 신호를 생성한 후 상기 전압 제어 발진기에 출력하고, 상기 제1 내지 제4 펄스 계수값과 상기 제4 펄스 계수값을 초기화시키는 단계, 그리고 상기 제2 펄스 오차값이 설정값일 경우, 현재 출력되는 제2 제어 신호를 상기 전압 제어 발진기에 그대로 출력하는 단계를 더 포함할 수 있다.
상기 제1 펄스 오차값은 상기 제1 펄스 계수값에서 상기 제2 펄스 계수값을 뺀 값이고, 상기 제2 펄스 오차값은 상기 제3 펄스 계수값에서 상기 제4 펄스 계수값을 뺀 값일 수 있다.
상기 제1 보정값은 상기 전압 제어 발진기의 동작 특성과 상기 제1 펄스 오차값 중 적어도 하나에 기초하여 정해지고, 상기 제2 보정값은 상기 전압 제어 발진기의 동작 특성과 상기 제2 펄스 오차값 중 적어도 하나에 기초하여 정해질 수 있다.
상기 제1 설정 시간은 상기 제2 설정 시간과 상이할 수 있으며, 이때, 상기 제1 설정 시간은 상기 제2 설정 시간보다 짧은 것이 바람직하다.
또한, 상기 제2 설정 시간의 시작 시점은 제1 설정 시간의 시작 시점과 같고, 상기 제2 설정 시간의 종료 시점은 상기 제1 설정 시간과 다른 제1 설정 시간의 종료 시점과 같은 것이 좋다.
이러한 본 발명의 특징에 따르면, 피드백되는 노이즈 성분의 영향을 차단하므로, 국부 발진기의 정확도와 신뢰성이 향상된다.
또한, 계수되는 펄스 수에 따라, 거침 제어뿐만 아니라 미세 제어가 행해지므로, 목표 주파수를 출력하는 목표 전압으로의 변화 시간이 단축되며, 미세 제어로 인해 보다 정확한 제어 동작이 이루어진다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
이제 본 발명의 실시예에 따른 국부 발진기에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 3 및 도 4를 참고로 하여, 본 발명의 실시예에 따른 국부 발진기의 구조에 대하여 설명한다.
도 3은 본 발명의 실시예에 따른 국부 발진기의 블록도이고, 도 4는 도 3에 도시한 디지털 신호 처리부의 블록도이다.
본 발명의 실시예에 따른 국부 발진기는 광대역 국부 발진기로서, 도 3에 도시한 것처럼, 기준 발진기(10), 기준 발진기(1)에 연결된 디지털 신호 처리부(digital signal processor, DSP)(20), 디지털 신호 처리부(20)에 연결된 제1 및 제2 디지털-아날로그(digital-analog, D-A) 변환부(31, 32), 제1 및 제2 D-A 변환부(31, 32)에 연결된 합산부(adder)(40), 합산부(40)에 연결된 저역 통과 필터(50), 저역 통과 필터(50)에 연결된 전압 제어 발진기(60), 전압 제어 발진기(60)와 디지털 신호 처리부(20)에 연결된 분주기(70), 그리고 디지털 신호 처리부(20)에 연결된 타이머(80)을 구비한다.
기준 발진기(10)는 정해진 크기의 주파수를 갖는 기준 신호(fr1)을 출력하여 디지털 신호 처리부(20)에 입력한다.
디지털 신호 처리부(20)는 기준 신호(fr1)와 비교 신호(fv1)의 위상차에 산출하기 위해 일정 시간 동안 기준 신호(fr1)와 비교 신호(fv1)의 펄스 수를 각각 계수하고, 각 계수된 펄스 수의 차이에 기초하여 제1 및 제2 D-A 변환부(31, 32)에 각각 입력되는 제1 및 제2 제어 신호(CS1, CS2)를 출력한다.
이러한 디지털 신호 처리부(20)는 도 4에 도시한 것처럼, 기준 신호(fr1)와 비교 신호(fv1)가 입력되는 제1 및 제2 펄스 계수부(21, 22), 그리고 제1 및 제2 펄스 계수부(21, 22)와 연결되어 있는 신호 처리부(23)을 구비한다.
제1 펄스 계수부(21)는 제1 설정 시간(T1) 동안 입력되는 기준 신호(fr1)와 비교 신호(fv1)의 펄스 수를 각각 계수하여 펄스 계수값(Pr1, Pv1)을 출력하고, 제 2 펄스 계수부(22)는 제2 설정 시간(T2) 동안 입력되는 기준 신호(fr1)와 비교 신호(fv1)의 펄스 수를 각각 계수하여 펄스 계수값(Pr2, Pv2)을 출력한다. 이때, 펄스 계수값(Pr1)은 제1 설정 시간(T1) 동안 계수된 기준 신호(fr1)의 펄스 수이고, 펄스 계수값(Pv1)은 제1 설정 시간(T1) 동안 계수된 비교 신호(fv1)의 펄스 수이다. 또한, 펄스 계수값(Pr2)은 제2 설정 시간(T2) 동안 계수된 기준 신호(fr2)의 펄스 수이고, 펄스 계수값(Pv2)은 제2 설정 시간(T2) 동안 계수된 비교 신호(fv2)의 펄스 수이다.
본 실시예에서, 제1 및 제2 펄스 계수부(21, 22)는 각각 별도의 카운터를 이용하여 제1 설정 시간(T1)과 제2 설정 시간(T2) 동안 입력되는 기준 신호(fr1)와 비교 신호(fv1)의 펄스 수를 계수하지만, 이에 한정되지 않는다.
또한 제1 및 제2 펄스 계수부(21, 22)는 설정 시간(T1 및 T2) 동안 입력되는 기준 신호(fr1)와 비교 신호(fv1)의 상태가 상승 에지로 변경되는 횟수를 계수하여 기준 신호(fr1)와 비교 신호(fv1)의 펄스 수를 계수한다. 하지만, 이와는 달리, 설정 시간(T1 및 T2) 동안 입력되는 기준 신호(fr1)와 비교 신호(fv1)의 상태가 하강 에지로 변경되는 횟수를 계수하거나 상승 에지와 하강 에지로 변경되는 횟수를 모두 계수하여 기준 신호(fr1)와 비교 신호(fv1)의 펄스 수를 계수할 수 있다.
본 실시예에서, 제1 설정 시간(T1)과 제2 설정 시간(T2)은 상이하며, 제2 설정 시간(T1)이 제1 설정 시간(T1)보다 길 수 있다. 이때, 제1 설정 시간(T1)의 시작 시점은 제2 설정 시간(T2)의 시작 시점과 동일하고, 제1 설정 시간(T1)의 종료 시점은 제2 설정 시간(T2)의 종료 시점과 동일하지만, 이에 한정되지 않는다. 한 예로서, 제1 설정 시간(T1)은 약 0.1㎳이고, 제2 설정 시간(T2)는 약 10㎳일 수 있다.
신호 처리부(23)는 제1 및 제2 보정값을 저장하고 있는 룩업 테이블(lookup table)(231)과 같은 기억 수단을 구비하고 있다.
이러한 신호 처리부(23)는 제1 및 제2 펄스 계수부(21, 22)에서 각각 제1 및 제2 설정 시간(T1, T2) 동안 계수한 펄스 수인 펄스 계수값(Pr1, Pv2, Pr2, Pv2)과 제1 및 제2 보정값에 기초하여 제1 및 제2 제어 신호(CS1, CS2)를 생성한다.
이때, 제1 제어 신호(CS1)는 제1 설정 시간(T1)동안 산출된 기준 신호(fr1) 및 비교 신호(fv1)의 펄스 계수값(Pr1, Pv1)과 제1 보정값에 기초하여 산출되며, 제2 제어 신호(CS2)는 제2 설정 시간(T2)동안 산출된 기준 신호(fr1) 및 비교 신호(fv1)의 펄스 계수값(Pr2, Pv2)과 제2 보정값에 기초하여 산출된다.
제1 및 제2 D-A 변환부(31, 32)는 각각 입력되는 제1 및 제2 제어 신호(CS1, CS2)를 해당하는 아날로그 신호로 변환한다.
본 실시예에서, 제1 및 제2 디지털-아날로그 변환부(31, 32)는 디지털 신호 처리부(20)와 별개로 설계되었지만, 이와는 달리, 디지털 신호 처리부(20) 내부에 구현될 수 있다.
합산부(40)는 제1 및 제2 D-A 변환부(31, 32)에서 출력되는 신호의 크기를 합한다.
저역 통과 필터(50)는 입력되는 신호에서 고주파 성분을 제거한다.
전압 제어 발진기(60)는 입력되는 신호, 즉 전압의 크기에 따라 해당하는 크 기의 주파수를 갖는 출력 신호(fo1)를 출력한다.
분주기(70)는 전압 제어 발진기(70)의 출력 신호(fo1)의 주파수를 정해진 크기만큼 분주하여 비교 신호(fv1)를 생성한다.
타이머(80)는 시간은 계수하여 계수 시간(TC)를 디지털 신호 처리부(20)에 출력한다. 타이머(80)는 하드웨어적으로 구현되거나 소프트웨어적으로 구현될 수 있다. 도 3에 도시한 것처럼, 본 실시예에서, 타이머(80)는 디지털 신호 처리부(20)와는 별개의 구성요소로 구현되었지만, 디지털 신호 처리부(20)의 일부로 구현될 수 있다.
이러한 구조를 갖는 본 발명의 실시예에 따른 국부 발진기의 동작을 도 5 및 도 6을 참고로 하여 상세히 설명한다.
도 5는 도 4에 도시한 신호 처리부의 동작 순서도이고, 도 6의 (a) 내지 (c)는 각각 도 3에 도시한 제1 및 제2 D-A 변환부와 합산부에서 출력되는 신호의 파형도이다.
먼저, 동작이 시작되면, 기준 발진기(10)로부터 입력되는 기준 신호(fr1)와 분주기(70)로부터 출력되는 비교 신호(fv1)는 디지털 신호 처리부(20)의 제1 및 제2 펄스 계수부(21, 22)에 입력된다.
따라서, 타이머(80)에서 입력되는 계수 시간(TC)을 이용하여, 제1 및 제2 펄스 계수부(21, 22)는 입력되는 기준 신호(fr1)와 비교 신호(fv1)의 펄스 수를 계수하기 시작한다.
또한, 도 5에 도시한 것처럼, 신호 처리부(23)의 동작도 시작된다(S10).
본 실시예에서, 기준 신호(fr1)와 비교 신호(fv1) 간의 주파수 위상차가 발생되면, 이들 두 신호(fr1, fv1)의 주파수 위상이 서로 동기 되기 전까지, 주파수 위상차의 크기는 시간이 경과할수록 증가한다. 따라서, 기준 신호(fr1)와 비교 신호(fv1) 간의 주파수 위상차가 발생할 경우, 펄스 수를 계수하는 시간이 증가할수록, 즉 계수되는 펄스 수가 많을수록 계수된 기준 신호(fr1)와 비교 신호(fv1)의 펄스 수 차이도 증가하게 된다.
결국, 제1 설정 시간(T1) 동안 계수된 기준 신호(fr1)와 비교 신호(fv1)의 펄스 계수값(Pr1, Pv1)간의 차이가 제2 설정 시간(T2) 동안 계수된 기준 신호(fr1)와 비교 신호(fv1)의 펄스 계수값(Pr1, Pv1)간의 차이보다 작을 수 있다.
본 실시예에서, 신호 처리부(23)는 계수 시간(계수된 펄스 수의 개수)에 따른 펄스 수 차이를 이용하여 전압 제어 발진기(60)의 동작을 제어하는 제1 및 제2 제어 신호(CS1, CS2)를 출력한다.
즉, 신호 처리부(23)는 제2 설정 시간(T2)보다 짧은 제1 설정 시간(T1) 동안 계수된 기준 신호(fr1)와 비교 신호(fv1)의 펄스 계수값(Pr1, Pv1)간의 차이에 기초하여 제1 제어 신호(CS1)를 출력하는 전압 제어 발진기(70)의 거침 제어(coarse control)를 실시하다. 이러한 거침 제어에 의한 제1 제어 신호(CS1)의 단계적인 변화로 인해, 전압 제어 발진기(60)에 인가되는 제어 신호는 목표 주파수를 출력하는 목표 전압 부근까지 단계적으로 변하게 된다.
1차적으로 거침 제어가 완료되면, 신호 처리부(23)는 제1 설정 시간(T1)보다 긴 제2 설정 시간(T2) 동안 계수된 기준 신호(fr1)와 비교 신호(fv1)의 펄스 계수 값(Pr2, Pv2)간의 차이에 기초하여 제2 제어 신호(CS2)를 출력하는 전압 제어 발진기(70)의 미세 제어(fine control)를 실시한다. 이러한 미세 제어에 의한 제2 제어 신호(CS2)의 단계적인 변화에 인해, 전압 제어 발진기(70)에 인가되는 제어 신호는 목표 주파수를 출력하는 목표 전압으로 단계적으로 변하게 된다
이러한 동작을 위해, 신호 처리부(23)는 먼저, 사용되는 변수의 값을 초기화하고(S11), 타이머(80)에서 입력되는 계수 시간(TC)을 판정하여(S12), 계수 시간(TC)이 제1 설정 시간(T1)에 도달했는지를 판단한다(S13).
계수 시간(TC)이 제1 설정 시간(T1)에 도달하지 않으면, 신호 처리부(23)는 계수 시간(TC)이 제1 설정 시간(T1)에 도달했는지 계속 판단한다(S12)
계수 시간(TC)이 제1 설정 시간(T1)에 도달하면, 신호 처리부(23)는 제1 펄스 계수부(21)에서 입력되는 펄스 계수값(Pr1, Pv1)을 판독하여, 제1 펄스 오차값(Perr1)을 산출한다. 도 5에 도시한 것처럼, 제1 펄스 오차값(Perr1)은 기준 신호(fr1)에 대한 펄스 개수(Pr1)에서 비교 신호(fv1)에 대한 펄스 계수값(Pv1)을 뺀 값이지만, 이에 한정되지 않고, 이와는 반대로 비교 신호(fv1)에 대한 펄스 계수값(Pv1)에서 기준 신호(fr1)에 대한 펄스 계수값(Pr1)을 뺀 값일 수 있다.
다음, 신호 처리부(23)는 제1 펄스 오차값(Perr1)이 "0"인지를 판단한다. 즉, 제1 설정 시간(T1) 동안 계수된 기준 신호(fr1)와 비교 신호(fv1)의 펄스 계수값(Pr1, Pv1)이 동일한지를 판단한다.
제1 펄스 오차값(Perr1)이 "0"이 아니고 "0"보다 작을 경우, 신호 처리부(23)는 비교 신호(fv1)의 주파수 위상이 기준 신호(fr1)의 주파수 위상보다 앞선 상태로 판단하여, 제1 제어 신호(CS1)의 값을 보정한다(S16). 따라서 신호 처리부(23)는 현재 제1 계수 구간(예를 들어, A1)의 제1 설정 시간(T1) 동안 제1 D-A 변환부(31)에 출력되고 있는 제1 제어 신호(CS1)에 제1 보정값(D1)을 더하여 새로운 제1 제어 신호(CS1')를 생성한다.
이로 인해, 신호 처리부(23)는 다음 제1 계수 구간(A2)의 제1 설정 시간(T1) 동안 새롭게 생성된 제1 제어 신호(CS1')를 현재 제1 제어 신호(CS1)로서 출력한다. 이때, 제2 제어 신호(CS2)는 이전의 제1 계수 구간(A1) 동안 출력된 값을 유지한다.
그런 다음, 신호 처리부(23)는 타이머(80)를 리셋시켜 계수 시간(TC)을 "0"으로 초기화한다(S17).
계수 시간(TC)의 초기화로 인해, 제1 및 제2 펄스 계수부(21, 22)의 동작이 초기화되어, 제1 및 제2 펄스 계수부(21, 22)는 지금까지 산출한 펄스 값(Pr1, Pv1, Pr2, Pv2) 역시 "0"으로 초기화된다. 따라서, 제1 및 제2 펄스 계수부(21, 22)는 새로운 제1 설정 시간(T1)이 시작함과 동시에 입력되는 기준 신호(fr1)와 비교 신호(fv1)의 펄스 수를 다시 계수한다.
이처럼, 제2 설정 시간(T2)이 경과하기도 전에 제2 펄스 계수부(22)에서 계수된 펄스 계수값(Pr2, Pv2)을 "0"으로 초기화시키는 이유는 다음과 같다.
즉, 단계(S16)에서의 신호 처리부(23) 동작에 의해, 제1 D-A 변환부(31)로 출력되는 제1 제어 신호(CS1)가 보정된 값(CS1')으로 변경되면, 전압 제어 발진기(60)에서 출력되는 출력 신호(fo1)의 주파수 크기 역시 제1 보정값(D1)에 대응되 게 변하게 된다. 결국, 다음의 제1 계수 구간인(A2)의 제1 설정 시간(T1)부터 출력되는 출력 신호(fo1)의 상태가 변경되므로, 이전 제1 계수 구간(A1) 동안 계수된 펄스 계수값(Pr2, Pv2)은 보정값(D1)에 의해 변경된 출력 신호(fo1)의 상태를 반영하지 못하므로 무효화시키는 것이다.
이와 같이, 해당 계수 구간의 제1 설정 시간(T1)동안 판단된 펄스 계수값(Pr1, Pv1)에 기초하여 제1 제어 신호(CS1)의 보정 동작이 완료되면, 단계(S12)로 넘어가 이미 설명한 것처럼 다음 제1 계수 구간(A2)의 제1 설정 시간(T1)동안 판단된 펄스 계수값(Pr1, Pv1)에 기초하여 제1 제어 신호(CS1)의 보정 동작이 다시 행하게 된다.
이와는 달리, 제1 펄스 오차값(Perr1)이 "0"보다 클 경우, 신호 처리부(23)는 기준 신호(fr1)의 주파수 위상이 비교 신호(fv1)의 주파수 위상보다 앞선 상태로 판단하여, 제1 제어 신호(CS1)의 값을 보정한다(S18). 따라서 신호 처리부(23)는 현재 제1 계수 구간(예를 들면, A1)의 제1 설정 시간(T1) 동안 제1 D-A 변환부(31)에 출력되고 있는 제1 제어 신호(CS1)에 제1 보정값(D1)을 빼서 새로운 제1 제어 신호(CS1')를 생성한다.
이로 인해, 신호 처리부(23)는 다음 제1 계수 구간(A2)의 제1 설정 시간(T1) 동안 새롭게 생성된 제1 제어 신호(CS1')를 현재 제1 제어 신호(CS1)로서 출력한다. 이때, 이미 설명한 것처럼, 제2 제어 신호(CS2)는 이전의 제1 계수 구간(A1) 동안 출력된 값을 유지한다.
그런 다음, 신호 처리부(23)는 단계(S17)과 같이 타이머(80)의 계수 시 간(TC)을 "0"으로 초기화시켜 제1 및 제2 펄스 계수부(21, 22)의 동작을 초기화시킨다.
그런 다음, 단계(S12)로 넘어가 계수 시간(TC)이 제1 설정 시간(T1)에 도달했는지를 판단하여, 다음 제1 계수 구간(A2)동안 산출된 펄스 계수값(Pr1, Pv1)을 이용하여 제1 제어 신호(CS1)의 상태를 제어한다.
이미 설명한 것처럼, 제1 제어 신호(CS1)를 보정하는 제1 보정값(D1)은 사용되는 전압 제어 발진기(60)의 동작 특성과 제1 펄스 오차값(Perr1) 등에 기초하여 정해지고 룩업 테이블(231)에 저장되어 있다. 이때, 룩업 테이블(231)에 저장되는 제1 보정값(D1)는 전압 제어 발진기(60)의 동작 특성 등에 따라 물론 변경 가능하다.
따라서, 신호 처리부(23)는 산출된 제1 펄스 오차값(Perr1)에 대응하는 크기의 제1 보정값(D1)을 기억 수단으로부터 읽어와 현재 제1 제어 신호(CS1)에 더하여 보정된 제1 제어 신호(CS1')를 생성한 후, 제1 제어 신호(CS1)로서 출력한다. 이미 설명한 것처럼, 매 제1 계수 구간 동안 산출된 펄스 계수값(Pr1, Pv1)을 이용하여 제1 제어 신호(CS1)를 제어하는 거침 제어가 이루어지는 동안 제2 제어 신호(CS2)는 이전 제1 계수 구간 동안 출력된 상태를 유지한다.
하지만, 단계(S15)에서 판단된 제1 펄스 오차값(Perr1)이 "0"일 경우, 즉 제1 설정 시간(T1) 동안 계수된 기준 신호(fr1)와 비교 신호(fv1)의 펄스 수가 동일할 경우, 신호 처리부(23)는 적어도 한번의 제1 계수 구간(A1, A2)을 거친 후 다음에 이어지는 제1 계수 구간(A3)인 제1 설정 시간(T1) 동안 계수된 펄스 계수 값(Pr1, Pv1)이 서로 동일하여 기준 신호(fr1)와 비교 신호(fv1)의 주파수 위상이 서로 일치한 상태로 판단한다. 즉, 거침 제어가 완료된 상태로 판단한다. 따라서, 신호 처리부(23)는 제1 제어 신호(CS)와 제2 제어 신호(CS2)를 보정하지 않고 이전 상태를 유지한다(S20). 이 경우, 신호 처리부(23)는 타이머(80)의 계수 시간(TC)을 "0"으로 초기화시키지 않으므로, 제1 및 제2 펄스 계수부(21, 22)는 펄스 수의 계수 동작을 계속한다.
다음, 신호 처리부(23)는 제2 제어 신호(CS2)를 이용한 미세 제어를 행하기 위해, 계수 시간(TC)이 제2 설정 시간(T2)에 도달했는지를 판단한다(S21).
계수 시간(TC)이 제2 설정 시간(T2)에 도달하지 않으면, 신호 처리부(23)는 계수 시간(TC)이 제2 설정 시간(T2)에 도달했는지 계속 판단한다(S22).
계수 시간(TC)이 제2 설정 시간(T2)에 도달하면, 신호 처리부(23)는 제2 펄스 계수부(22)에서 입력되는 펄스 계수값(Pr2, Pv2)을 판독하여, 제2 펄스 오차값(Perr2)을 산출한다(S23). 제1 펄스 오차값(Perr1)의 산출 방법과 유사하게, 제2 펄스 오차값(Perr1)는 기준 신호(fr1)에 대한 펄스 계수값(Pr2)에서 비교 신호(fv1)에 대한 펄스 계수값(Pv21)을 뺀 값이지만, 이와는 반대로 산출될 수 있다.
다음, 신호 처리부(23)는 제2 펄스 오차값(Perr2)이 "0"인지를 판단한다(S24). 즉, 제2 설정 시간(T2) 동안 계수된 기준 신호(fr1)와 비교 신호(fv1)의 펄스 계수값(Pr2, Pv2)이 동일한지를 판단한다.
제2 펄스 오차값(Perr2)이 "0"보다 작을 경우, 신호 처리부(23)는 비교 신호(fv1)의 주파수 위상이 기준 신호(fr1)의 주파수 위상보다 앞선 상태로 판단하 여, 현재 제2 계수 구간(예를 들어, B1)의 제2 설정 시간(T1) 동안 제1 D-A 변환부(32)에 출력되고 있는 제2 제어 신호(CS2)에 제2 보정값(D2)을 더하여 새로운 제2 제어 신호(CS2')를 생성한다(S25).
이로 인해, 신호 처리부(23)는 다음 제2 계수 구간(B2)인 제2 설정 시간(T2) 동안 새롭게 생성된 제2 제어 신호(CS2')를 현재 제2 제어 신호(CS2)로서 출력하고, 이때, 제1 제어 신호(CS1)는 미세 제어가 완료되기 전까지 변경되지 않고 이전의 상태를 유지한다. 따라서 제1 제어 신호(CS1)는 제1 계수 구간(A2) 동안 계수된 펄스 계수값(Pr1, Pv1)에 기초하여 생성된 값을 출력한다.
그런 다음, 신호 처리부(23)는 단계(S17, S19)와 동일하게 타이머(80)의 계수 시간(TC)을 "0"으로 초기화한 후, 단계(S12)로 넘어가 다음 제2 계수 구간(B2)에서 계수 시간(TC)이 제2 설정 시간(T2)에 도달했는지를 판단한다. 이미 설명한 것처럼, 타이머(80)의 초기화 동작으로 계수 시간(TC)으로 되면, 제1 및 제2 펄스 계수부(21, 22)는 새로운 제2 설정 시간(T2)의 시작과 함께 기준 신호(fr1)와 비교 신호(fv1)의 펄스 수를 다시 계수하기 시작한다.
하지만, 제2 펄스 오차값(Perr2)이 "0"보다 클 경우, 신호 처리부(23)는 기준 신호(fv1)의 주파수 위상이 비교 신호(fr1)의 주파수 위상보다 앞선 상태로 판단하여, 현재 제2 계수 구간(예를 들어, B1)의 제2 설정 시간(T1) 동안 제1 D-A 변환부(32)에 출력되고 있는 제2 제어 신호(CS2)에 제2 보정값(D2)을 빼서 새로운 제2 제어 신호(CS2')를 생성한다(S27).
이로 인해, 신호 처리부(23)는 다음 제2 계수 구간(B2)인 제2 설정 시간(T2) 동안 새롭게 생성된 제2 제어 신호(CS2')를 현재 제2 제어 신호(CS2)로서 출력하고, 이때, 제1 제어 신호(CS1)는 이전의 상태를 유지한다.
그런 다음, 신호 처리부(23)는 단계(S26)와 같이 타이머(80)의 계수 시간(TC)을 "0"으로 초기화한 후(S28), 단계(S12)로 넘어가 다음 제2 계수 구간(B2)에서 계수 시간(TC)이 제2 설정 시간(T2)에 도달했는지를 판단한다.
제1 제어 신호(CS1)를 보정하는 제1 보정값(D1)과 유사하게, 제2 제어 신호(CS2)를 보정하는 제2 보정값(D2)은 사용되는 전압 제어 발진기(60)의 동작 특성과 제2 펄스 오차값(Perr2) 등에 기초하여 정해지고 룩업 테이블(231)과 같은 기억 수단(도시하지 않음)에 저장되어 있다. 이미 설명한 것처럼, 룩업 테이블(231)에 저장되는 제2 보정값(D2)는 전압 제어 발진기(60)의 동작 특성 등에 따라 물론 변경 가능하다. 따라서, 신호 처리부(23)는 산출된 제2 펄스 오차값(Perr2)에 대응하는 크기의 제2 보정값(D2)을 룩업 테이블(231)으로부터 읽어와 현재 제2 제어 신호(CS2)에서 감하여 보정된 제2 제어 신호(CS2')를 생성한다.
본 실시예에서, 인접한 두 제1 설정 시간(T1)간의 제1 보정값(D1)의 변화폭보다 제2 보정값(D2)의 변화폭을 작고, 이로 인해, 인접한 두 제1 설정 시간(T1)간의 제1 보정값(D1)의 변화폭 내에서 제2 보정값(D2)은 변하지만, 이에 한정되지 않는다.
하지만, 단계(S24)에서 판단된 제2 펄스 오차값(Perr2)이 "0"으로, 제2 설정 시간(T2) 동안 계수된 기준 신호(fr1)와 비교 신호(fv1)의 펄스 수가 동일하면, 신호 처리부(23)는 적어도 한번의 제2 계수 구간(B1-B3)을 거친 후 다음에 이어지는 제2 계수 구간(B4) 동안 계수된 펄스 계수값(Pr2, Pv2)이 서로 동일한 상태로 판단한다. 즉, 신호 처리부(23)는 기준 신호(fr1)와 비교 신호(fv1)의 주파수 위상이 서로 일치한 상태인 미세 제어가 완료된 상태로 판단한다. 따라서, 신호 처리부(23)는 제1 제어 신호(CS)와 제2 제어 신호(CS2)를 보정하지 않고 이전 상태를 유지한다(S29).
그런 다음, 신호 처리부(23)는 타이머(80)의 계수 시간(TC)을 "0"으로 초기화하여(S30) 제1 및 제2 펄스 계수부(21, 22)의 동작을 초기화시킨 후, 단계(S12)로 넘어가 다음 제1 계수 구간(A4)의 계수 시간(TC)이 제1 설정 시간(T1)에 도달했는지를 판단한다. 이로 인해, 신호 처리부(23)는 제1 계수 구간(A4)의 제1 설정 시간(T1) 동안 계수된 펄스 계수값(Pr1, Pv1)을 이용하여 거침 제어를 실시한다. 이때, 제1 계수 구간(A4) 동안 계수된 펄스 계수값(Pr1, Pv1)이 동일할 경우, 제1 계수 구간(A4)의 시작은 제2 계수 구간(B5)의 시작이 된다.
이러한 디지털 신호 처리부(20)의 동작에 의해 제1 및 제2 제어 신호(CS1, CS2)가 생성되어 제1 및 제2 D-A 변환부(31, 32)에 각각 입력되면, 제1 및 제2 D-A 변환부(31, 32)는 각 입력되는 제1 및 제2 제어 신호(CS1, CS2)에 대응하는 아날로그 신호로 변경한 후, 합산부(40)로 출력한다.
합산부(40)는 아날로그 신호로 변경된 제1 및 제2 제어 신호(CS1, CS2)를 하나의 제어 신호로 합산하여, 저역 통과 필터(50)를 통해 고주파 성분을 제거한 후, 전압 제어 발진기(60)로 입력한다.
따라서 전압 제어 발진기(60)로 입력되는 제어 신호는 디지털 신호 처리 부(20)에 의해 거침 제어와 미세 제어에 의해 단계적으로 변화하여 목표 주파수를 출력하는 목표 전압으로 변경되므로, 소정 시간이 경과한 후 전압 제어 발진기(60)는 목표 주파수를 갖는 출력 신호(fo1)를 출력하게 된다.
이처럼, 전압 제어 발진기(60)의 동작을 제어하기 위한 제어 신호의 일 예를 도 6를 참고로 하여 설명한다.
도 6에 도시한 신호는 각 제1 및 제2 계수 구간마다 제1 및 제 2 D-A 변환부(31, 32)와 합산부(40)에서 출력되는 신호의 예들이다.
도 6의 (a)를 참고로 하면, 첫 번째 제1 계수 구간(A1)동안 계수된 펄스 계수값(Pr1, Pv1)에 기초하여 행해진 거침 제어에 의해 제1 D-A 변환부(31)에서 출력되는 전압의 크기는 초기값이 "0"에서 "V11"이 변경되었고, 두 번째 제1 계수 구간(A2)동안 계수된 펄스 계수값(Pr1, Pv1)에 기초하여 행해진 거침 제어에 의해 제1 D-A 변환부(31)에서 출력되는 전압의 크기는 "V11"에서 "V12"로 변경되었다.
세 번째 제1 계수 구간(A3)동안 계수된 펄스 계수값(Pr1, Pv1)에 기초하여 거침 제어가 행해질 때(C1 부분), 두 개의 펄스 계수값(Pr1, Pv1)이 동일하여, 제1 D-A 변환부(31)에서 출력되는 전압의 크기는 변경되지 않고 이전 상태인 "V12"이 되었다. 즉, 세 개의 제1 계수 구간(A1-A3)이 경과한 후에 거침 제어가 완료된 상태를 보여주었다. 도 6의 (a)에 도시한 것처럼, 이후, 제1 D-A 변환부(31)에서 출력되는 전압의 크기는 미세 제어가 완료될 때까지 "V12"을 그대로 유지하게 된다. 도 6의 (b)에 도시한 것처럼, 제2 D-A 변환부(32)에서 출력되는 전압의 크기는 미세 제어가 행해질 때까지 초기값인 "0"을 유지하고 있다.
세 개의 제1 계수 구간(A1-A3)이 경과한 후에 거침 제어가 완료된 상태이므로, 첫 번째 제2 계수 구간(B1)의 시작 시점은 세 번째 제1 계수 구간(A3)의 시작 시점과 동일하다.
따라서, 첫 번째 제2 계수 구간(B1)동안 계수된 펄스 수인 펄스 계수값(Pr2, Pv2)에 기초하여 행해진 미세 제어에 의해 제2 D-A 변환부(32)에서 출력되는 전압의 크기는 초기값인 "0"에서 "V21"로 변하였고, 두 번째 제2 계수 구간(B2)동안 계수된 펄스 수인 펄스 계수값(Pr2, Pv2)에 기초하여 행해진 미세 제어에 의해 제2 D-A 변환부(32)에서 출력되는 전압의 크기는 "V21"에서 "V22"로 변경되었다.
이런 과정을 통해, 네 번째 제2 계수 구간(B4)동안 계수된 펄스 계수값(Pr2, Pv2)에 기초하여 미세 제어가 행해질 때(C2 부분), 계수된 두 개의 펄스 계수값(Pr2, Pv2)이 동일하여, 제2 D-A 변환부(32)에서 출력되는 전압의 크기는 이전 상태인 "V23"를 유지하게 되었다. 즉, 도 6의 (b)는 미세 제어는 네 개의 제2 계수 구간(B1-B3)이 경과한 후에 완료된 상태를 보여주었다.
도 6의 (c)는 도 6의 (a) 및 (b)와 같은 전압이 각각 제1 및 제2 D-A 변환부(31, 32)를 통해 출력될 때, 합산부(40)에서 출력되는 전압을 도시한 것으로, 합산부(40)의 출력 신호는 제1 및 제2 D-A 변환부(31, 32)에서 출력되는 두 개의 전압을 더한 값을 갖는다. 도 6의 (c)에 도시한 것처럼, 합산부(40)의 출력은 제1 제어 신호(CS1)의 변화에 의해 목표 전압(Vtar) 부분까지 근접한 후, 제2 제어 신호(CS2)의 변화에 목표 전압(Vtar)으로 변경됨을 알 수 있었다.
이러한 본 실시예에 따른 국부 발진기는 기준 신호와 비교 신호 간의 위상차 를 산출하기 위해, 위상 비교기를 이용하는 대신 디지털 신호 처리부를 이용한다.
이로 인해, 분주기를 통해 전압 제어 발진기의 출력 신호가 피드백됨에 따라 전압 제어 발진기의 출력 신호에 포함된 위상 잡음 특성과 같은 노이즈 성분까지도 피드백되는 경로가 디지털 신호 처리부에 의해 차단된다. 따라서, 노이즈의 영향 없이 전압 제어 발진기의 제어 동작을 실시할 수 있으므로, 제어 동작의 정확도가 향상된다.
더욱이, 기준 신호와 비교 신호의 펄스 수를 계수하는 시간을 이용하여, 거침 제어뿐만 아니라 미세 제어가 행해지므로, 목표 주파수를 출력하는 목표 전압으로의 변화 시간이 단축되면, 보다 정확한 제어 동작이 이루어진다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 종래 기술에 따른 위상 고정 루프 방식을 이용한 국부 발진기의 블록도이다.
도 2의 (a) 내지 (c)는 각각 도 1에 도시한 제1 분주기, 제2 분주기 및 위상 비교기에서 출력되는 신호의 파형도이다.
도 3는 본 발명의 실시예에 따른 국부 발진기의 블록도이다.
도 4는 도 3에 도시한 디지털 신호 처리부의 블록도이다.
도 5는 도 4에 도시한 신호 처리부의 동작 순서도이다.
도 6의 (a) 내지 (c)는 각각 도 3에 도시한 제1 및 제2 D-A 변환부와 합산부에서 각각 출력되는 신호의 파형도이다.

Claims (21)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 제1 신호를 생성하는 제1 발진부,
    입력되는 신호의 주파수를 정해진 값으로 분주하여 제2 신호를 출력하는 분주부,
    제1 설정 시간 동안 상기 제1 신호와 상기 제2 신호의 펄스 수를 각각 계수하여 제1 펄스 계수값과 제2 펄스 계수값을 산출하고 상기 제1 펄스 계수값과 상기 제2 펄스 계수값에 기초하여 제1 제어 신호를 출력하며, 제2 설정 시간 동안 상기 제1 신호와 상기 제2 신호의 펄스 수를 각각 계수하여 제3 펄스 계수값과 제4 펄스 계수값을 산출하고 상기 제3 펄스 계수값과 상기 제4 펄스 계수값에 기초하여 제2 제어 신호를 출력하는 디지털 신호 처리부,
    상기 제1 제어 신호에 대응하는 크기의 주파수를 갖는 신호를 생성하여 상기 분주부로 입력하는 제2 발진부,
    상기 제1 제어 신호와 상기 제2 제어 신호를 합산하여 생성된 신호를 전압 제어 발진기에 출력하는 합산부를 포함하며,
    상기 디지털 신호 처리부는 상기 제1 설정 시간 동안 계수된 상기 제1 펄스 계수값과 상기 제2 펄스 계수값이 다를 경우에 제1 보정값에 기초하여 상기 제1 제어 신호를 보정하되,
    상기 제1 보정값은 제1 펄스 오차값에 기초하여 정해지며, 상기 펄스 오차값은 상기 제1 펄스 계수값에서 상기 제2 펄스 계수값을 감하여 산출되는 것을 특징으로 하는 국부 발진기.
  5. 제4항에서,
    상기 디지털 신호 처리부는 상기 제2 설정 시간 동안 계수된 상기 제3 펄스 계수값과 상기 제4 펄스 계수값이 다를 경우, 제2 보정값에 기초하여 상기 제2 제어 신호를 보정하는 국부 발진기.
  6. 제5항에서,
    상기 디지털 신호 처리부는 상기 제3 펄스 계수값에서 상기 제4 펄스 계수값을 감하여 제2 펄스 오차값을 산출하고, 상기 제2 보정값은 상기 제2 펄스 오차값에 기초하여 정해지는 국부 발진기.
  7. 제4항에서,
    상기 제1 제어 신호와 상기 제2 제어 신호를 합산하여 생성된 신호를 상기 제2 발진부에 출력하는 합산부를 더 포함하는 국부 발진기.
  8. 제7항에서,
    상기 제1 제어 신호를 아날로그 신호로 변경하여 상기 합산부에 출력하는 제1 신호 변환부, 그리고
    상기 제2 제어 신호를 아날로그 신호로 변경하는 상기 합산부에 출력하는 제2 신호 변환부
    를 더 포함하는 국부 발진기.
  9. 제4항에서,
    상기 디지털 신호 처리부는 상기 제1 신호와 상기 제2 신호의 상태가 변경될 때 각각 상기 제1 신호의 펄스 수와 상기 제2 신호의 펄스 수를 계수하는 국부 발진기.
  10. 제9항에서,
    상기 디지털 신호 처리부는 상기 제1 신호와 상기 제2 신호의 상태가 상승 에지일 때 각각 펄스 수를 계수하는 국부 발진기.
  11. 제4항에서,
    상기 제1 설정 시간은 상기 제2 설정 시간과 상이한 국부 발진기.
  12. 제5항에서,
    상기 제1 보정값과 상기 제2 보정값이 기억되어 있는 기억 수단을 더 포함하는 국부 발진기.
  13. 기준 신호와 비교 신호를 이용하여 전압 제어 발진기의 동작을 제어하는 적어도 하나의 제어 신호를 출력하는 디지털 신호 처리기의 제어 방법에서,
    계수 시간이 제1 설정 시간에 도달했는지를 판단하는 단계,
    상기 계수 시간이 상기 제1 설정 시간에 도달하면, 상기 제1 설정 시간 동안 계수된 상기 기준 신호의 제1 펄스 계수값과 상기 비교 신호의 제2 펄스 계수값을 이용하여 제1 펄스 오차값을 산출하는 단계,
    상기 제1 펄스 오차값이 설정값이 아닐 경우, 상기 제1 펄스 오차값에 대응하는 제1 보정값을 이용하여 제1 제어 신호를 생성한 후 상기 전압 제어 발진기에 출력하고, 상기 제1 펄스 계수값과 상기 제2 펄스 계수값을 초기화시키는 단계, 그리고
    상기 제1 펄스 오차값이 설정값일 경우, 현재 출력되는 제1 제어 신호를 상기 전압 제어 발진기에 그대로 출력하는 단계
    를 포함하는 디지털 신호 처리기의 제어 방법.
  14. 제13항에서,
    상기 제1 펄스 오차값은 상기 제1 펄스 계수값에서 상기 제2 펄스 계수값을 뺀 값인 디지털 신호 처리기의 제어 방법.
  15. 제13항에서,
    상기 제1 보정값은 상기 전압 제어 발진기의 동작 특성과 상기 제1 펄스 오차값 중 적어도 하나에 기초하여 정해지는 디지털 신호 처리기의 제어 방법.
  16. 제13항에서,
    상기 제1 펄스 오차값이 설정값일 경우, 상기 계수 시간이 제2 설정 시간에 도달했는지를 판단하는 단계,
    상기 계수 시간이 상기 제2 설정 시간에 도달하면, 상기 제2 설정 시간 동안 계수된 상기 기준 신호의 제3 펄스 계수값과 상기 비교 신호의 제4 펄스 계수값을 이용하여 제2 펄스 오차값을 산출하는 단계,
    상기 제2 펄스 오차값이 설정값이 아닐 경우, 상기 제2 펄스 오차값에 대응하는 제2 보정값을 이용하여 제2 제어 신호를 생성한 후 상기 전압 제어 발진기에 출력하고, 상기 제1 내지 제4 펄스 계수값과 상기 제4 펄스 계수값을 초기화시키는 단계, 그리고
    상기 제2 펄스 오차값이 설정값일 경우, 현재 출력되는 제2 제어 신호를 상기 전압 제어 발진기에 그대로 출력하는 단계
    를 더 포함하는 디지털 신호 처리기의 제어 방법.
  17. 제16항에서,
    상기 제2 펄스 오차값은 상기 제3 펄스 계수값에서 상기 제4 펄스 계수값을 뺀 값인 디지털 신호 처리기의 제어 방법.
  18. 제16항에서,
    상기 제2 보정값은 상기 전압 제어 발진기의 동작 특성과 상기 제2 펄스 오차값 중 적어도 하나에 기초하여 정해지는 디지털 신호 처리기의 제어 방법.
  19. 제14항에서,
    상기 제1 설정 시간은 상기 제2 설정 시간과 상이한 디지털 신호 처리기의 제어 방법.
  20. 제19항에서,
    상기 제1 설정 시간은 상기 제2 설정 시간보다 짧은 디지털 신호 처리기의 제어 방법.
  21. 제20항에서,
    상기 제2 설정 시간의 시작 시점은 제1 설정 시간의 시작 시점과 같고, 상기 제2 설정 시간의 종료 시점은 상기 제1 설정 시간과 다른 제1 설정 시간의 종료 시점과 같은 디지털 신호 처리기의 제어 방법.
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