KR20150045124A - 위상 잡음 최적화 장치 및 방법 - Google Patents
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Abstract
본 발명은 디지털 PLL(Phase Locked Loop) 기술에 관한 것으로서, 더 상세하게는 PLL(Phase Locked Loop)의 루프 필터를 가변형으로 두어 환경 변화에 대한 위상 잡음 최적화를 유지하는 장치 및 방법에 대한 것이다.
본 발명에 따르면, PLL(Phase Locked Loop)의 루프 필터를 가변형으로 구성함으로써 위상 잡음 특성 최적화로 레이더 적용 시 수신 감도 및 각도 분해능이 향상된다.
본 발명에 따르면, PLL(Phase Locked Loop)의 루프 필터를 가변형으로 구성함으로써 위상 잡음 특성 최적화로 레이더 적용 시 수신 감도 및 각도 분해능이 향상된다.
Description
본 발명은 디지털 PLL(Phase Locked Loop) 기술에 관한 것으로서, 더 상세하게는 PLL(Phase Locked Loop)의 루프 필터를 가변형으로 두어 환경 변화에 대한 위상 잡음 최적화를 유지하는 장치 및 방법에 대한 것이다.
특히, 본 발명은 출력 신호 지터를 최소화하기 위해 두 신호(기준 신호/피드백 신호)간 위상 에러를 줄이는 방향으로 PFD(Phase Frequency Detector) 이득 및 루프 필터 대역 폭을 가변하는 위상 잡음 최적화 장치 및 방법에 대한 것이다.
일반적인 디지털 PLL의 구성을 보여주는 도면이 도 1에 도시된다. 도 1을 참조하면, 디지털 PLL(Phase Locked Loop)은 적응성 PFD(Phase Frequency Detector)(110), 적응성 루프 필터(120), iDAC(current Digital-to-Analog Converter)(130), ICO(current Controlled Oscillator)(140) 및 분할기(150) 등을 포함한다.
적응성 PFD(110)는 기준 신호와 피드백 신호를 수신하고, 그 두 개의 신호 간의 위상 에러를 결정하며, 각각의 위상 비교 기간 동안 PFD 값을 제공한다. 빠른 주파수 획득과 감소된 지터(위상 흔들림)를 달성하도록 PFD 크기가 조정된다.
또한, 최적화에 대한 판단 기준은 적응성 PFD(110)의 기준 클락과 궤환 신호의 위상 에러 정도이다. 따라서 PFD(110)는 시간상의 위상 에러가 최소가 되도록 PFD의 출력 전류 크기와 적응성 루프 필터의 대역을 조절한다.
PFD 값이 수신될 때마다, 그것의 출력을 업데이트하고, 큰 에러값이 검출되면 PLL 루프 대역폭을 넓히고, 작은 평균 위상 에러가 검출되면 그 루프 대역폭을 좁힌다. 조정 전류 소스와 단일-종단 전류 소스 양자를 통해 구현될 수 있는 iDAC(130)는 루프 필터 출력을 아날로그 전류로 변환한다.
ICO(140)는 iDAC 출력에 의해 결정되는 위상을 갖는 발진기 신호를 제공한다. 분할기 신호를 팩터 N으로 분할하고 피드백 신호를 제공한다. 도 1에 도시된 디지털 PLL은 한국등록특허번호 제10-1040915호에 기재되어 있으므로 더 이상의 설명은 생략하기로 한다.
그런데, 이러한 PLL 구성의 경우, 시스템 대역폭과는 무관하게 출력 신호 지터를 최소화하도록 가변 요소(PFD/루프 필터)가 설정되어, 실제 적용 시스템에서 지터가 최적화되었다고 볼 수 없다는 문제점이 있었다.
또한, FMCW(Frequency Modulated Continous Wave) 레이더와 같이 주파수를 시간에 따라 빠르게 스윕하는 경우에는 위상 에러를 통한 루프 대역폭 조절은 충분한 시간을 가질 수 없어 실제적으로 위상 잡음 최적화가 어렵다는 문제점이 있었다.
부연하면, PLL(Phase Locked Loop) 위상 잡음에 의한 RMS Jitter는 레이더 시스템에서 신호 대 잡음비를 결정하는 중요 요소로 각도 분해능 및 최대 탐지 거리를 결정하는 중요한 요소이다.
이러한 PLL의 위상 잡음은 부궤환 구조에서 이를 구성하는 여러 잡음 요소들이 더해지거나 빼져 만들어지며, 이때 위상 잡음을 결정하는 주요 요소는 루프의 대역폭이다. 상온에서 위상 잡음이 최소화되도록 루프 필터의 대역폭을 조절하더라도 온도에 따라 특히 VCO(Voltage Controlled Oscillator)의 특성값이 변화할 경우 전체 루프 대역폭이 변화하여 위상 잡음이 변화게 된다.
위에서 제시된 기술과 같이, 일반적으로 이러한 환경 변화에 대해서도 위상 잡음이 최적화를 유지하도록 루프 필터의 대역폭이 가변되는 적응형 구조를 제시해 왔다.
이와 같은 적응형 구조에서 위상잡음의 최적화를 판단하는 기준은 PFD(Phase Frequency Detector)의 위상 에러이며 이를 최소화하도록 루프 필터의 대역폭이 가변된다. 하지만 PLL를 구성하는 각 요소들의 위상 잡음 영향성을 볼 때 이러한 방법이 실제 시스템에서는 최적화 판단 기준이 될 수 없었다.
또한, 이미 알려진 방법들은 차량용 레이더와 같은 주파수가 시간에 따라 빠르게 변화되는 FMCW 구조에서는 사용할 수 없었다. 이는 시간에 따라 주파수가 빠르게 변화할 경우 각 변화 스텝별로 PFD의 위상 에러가 지속적으로 변화하기 때문이다.
본 발명은 위 배경기술에 따른 문제점을 해소하기 위해 제안된 것으로서, PLL(Phase Locked Loop)의 루프 필터를 가변형으로 두어 환경 변화에 대한 위상 잡음 최적화를 유지하는 위상 잡음 최적화 장치 및 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 위상 잡음 최적화를 위한 판단 기준이 PFD에 의한 위상 에러가 아닌 자체적으로 발생시킨 비트 주파수의 RMS(Root Mean Square) Jitter 크기가 되도록 하는 위상 잡음 최적화 장치 및 방법을 제공하는데 다른 목적이 있다.
또한, 본 발명은 이러한 구조를 이용하여 FMCW(Frequency Modulated Continous Wave) 레이더에서도 실시간 위상잡음의 최적화 보정이 가능한 위상 잡음 최적화 장치 및 방법을 제공하는데 또 다른 목적이 있다.
또한, 본 발명은 자체적으로 발생한 비트 신호의 대역 제한을 통해 대역만큼의 위상 에러를 수신할 수 있으므로 이미 알려져 있는 기술로는 불가능했던 적용 시스템 대역폭에서 위상 잡음을 최적화할 수 있는 위상 잡음 최적화 장치 및 방법을 제공하는데 또 다른 목적이 있다.
본 발명은 위에서 제시된 과제를 달성하기 위해, PLL(Phase Locked Loop)의 루프 필터를 가변형으로 두어 환경 변화에 대한 위상 잡음 최적화를 유지하는 위상 잡음 최적화 장치를 제공한다.
상기 위상 잡음 최적화 장치는,
입력 전압에 해당하는 출력 주파수를 출력하는 전압 제어 발진기;
처프 신호 생성을 위한 궤환 루프 제어 또는 비트 주파수 생성을 위해 출력 전력량을 배분하는 전력 분배기;
처프 신호 또는 비트 주파수 생성을 위해 출력 전력량을 연결하는 제 1 커플러;
처프 신호 생성을 위해 출력 주파수를 분주하여 궤환 신호 분주 주파수를 생성하는 주파수 분주기;
궤환 신호 분주 주파수와 기준 클락 주파수 간 위상 차에 해당하는 전하를 생성하는 위상 검출기;
대역폭에 따라 전하를 입력 전압으로 변환하는 루프 필터;
비트 주파수 생성을 위한 변조 또는 복조 신호를 생성하도록 출력 전력량을 분배하는 제 2 커플러;
주파수 상향 변환을 이용하여 처프 신호로부터 변조 신호를 생성하는 제 1 믹서기;
변조 신호를 복조하여 비트 주파수를 생성하는 제 2 믹서기;
생성된 비트 주파수의 위상 에러 크기를 미리 설정된 초기값과 비교하여 상기 루프 필터의 대역폭을 조절하는 MCU(Micro Controlled Unit);를 포함하는 것을 특징으로 할 수 있다.
또한, 상기 주파수 상향 변환을 위한 기준 주파수를 상기 제 2 믹서기에 제공하는 제 1 기준 주파수 발진기; 및 상기 기준 클락 주파수를 상기 위상 검출기에 제공하는 제 2 기준 주파수 발진기;를 더 포함하는 것을 특징으로 할 수 있다.
또한, 상기 처프 신호는 미리 설정된 처프 신호의 초기 정보값을 이용하여 생성되며, 상기 초기 정보값은 주파수 대역폭, 주파수 편이(deviation), 유지 시간(dwell time), 및 주파수 스텝 개수 중 적어도 하나 이상을 포함하는 것을 특징으로 할 수 있다.
또한, 대역 제한을 통해 상기 위상 에러 크기를 제한하는 LPF(Low Pass Filter); 및 비트 주파수를 아날로그 신호에서 디지털 신호로 변환하여 상기 MCU에 제공하는 ADC(Analog-to-Digital Converter);를 더 포함하는 것을 특징으로 할 수 있다.
또한, 상기 위상 에러 크기는 RMS(Root Means Square) 지터 크기이며, 상기 MCU는 비트 주파수에서의 전압 피크점을 통해 RMS(Root Means Square) 지터를 계산하는 것을 특징으로 할 수 있다.
또한, 상기 LPF는 레이더 시스템의 대역폭만큼의 통과 대역을 가지며, 상기 통과 대역은 상기 위상 에러의 크기에 따라 변경되며, 레이더 시스템은 FMCW(Frequency Modulated Continous Wave) 레이더 시스템인 것을 특징으로 할 수 있다.
또한, 상기 처프 신호의 발생 경로는, 전압 제어 발진기, 제 1 커플러, 주파수 분주기, 위상 검출기, 루프 필터의 순인 것을 특징으로 할 수 있다.
또한, 상기 비트 신호의 발생 경로는, 신호 변조 경로 및 신호 복조 경로로 이루어지며, 상기 신호 변조 경로는, 제 2 기준 주파수 발진기의 제 1 경로와 전압 제어 발진기, 전력 분배기, 제 1 커플러, 제 2 커플러의 제 2 경로를 합한 경로이며, 상기 신호 복조 경로는, 전압 제어 발진기, 전력 분배기, 제 1 커플러, 제 2 커플러의 제 2 경로와 제 1 믹서기의 제 3 경로를 합한 경로인 것을 특징으로 할 수 있다.
또한, 상기 루프 필터의 대역폭은 설정된 초기값과 대비하여 선형성이 개선되면 증가되며, 반대이면 상기 루프 필터의 대역폭이 감소되는 것을 특징으로 할 수 있다.
한편으로, 본 발명의 다른 일실시예는, MCU(Micro Control Unit)로부터 처프 신호의 초기 정보값을 이용하여 루프 필터의 초기값을 설정하는 단계; 설정된 초기값에 따라 처프 신호를 생성하는 단계; 상기 처프 신호를 이용하여 비트 신호를 생성하는 단계; 상기 MCU가 생성된 비트 신호를 수집하는 단계; 생성된 비트 주파수로부터 위상 에러 크기를 계산하는 단계; 및 계산된 위상 에러 크기를 미리 설정된 초기값과 비교하여 상기 루프 필터의 대역폭을 조절하는 단계;를 포함하는 것을 특징으로 하는 위상 잡음 최적화 방법을 제공한다.
본 발명에 따르면, PLL(Phase Locked Loop)의 루프 필터를 가변형으로 구성함으로써 위상 잡음 특성 최적화로 레이더 적용 시 수신 감도 및 각도 분해능이 향상된다.
또한, 본 발명의 다른 효과로서는 위상 잡음 최적화를 위한 판단 기준이 PFD에 의한 위상 에러가 아닌 자체적으로 발생시킨 비트 주파수의 RMS Jitter 크기이므로 탐지 거리 및 위치 정확도 향상으로 운전자에게 넓은 시야를 제공한다는 점을 들 수 있다.
또한, 본 발명의 또 다른 효과로서는 FMCW(Frequency Modulated Continous Wave) 변조 방식을 가지는 차량용 레이더 시스템에서 운용 중에도 위상 잡음 최적화가 가능하다는 점을 들 수 있다.
도 1은 일반적인 디지털 위상-동기 루프의 구성을 보여주는 도면이다.
도 2는 PLL(Phase Locked Loop)의 개념을 설명하기 위한 구성 블럭도이다.
도 3은 도 2에 도시된 PLL의 선형 모델을 보여주는 도면이다.
도 4는 잡음원이 고려된 PLL의 개념을 설명하기 위한 도면이다.
도 5는 PLL 위상 잡음 특성의 개념을 설명하기 위한 그래프이다.
도 6은 본 발명의 일실시예에 따른 위상 잡음 최적화 장치(600)의 구성 블럭도이다.
도 7은 도 6에 도시된 제 2 믹서기(611) 이후의 비트 신호를 나타내며, 비트 주파수의 발생 원리를 보여주는 그래프이다.
도 8은 도 6에 도시된 LPF(612)를 통과한 후의 비트 신호를 나타내며, 비트 주파수의 위상 에러를 보여주는 그래프이다.
도 9는 도 6에 도시된 LPF(612)에 의한 대역폭 변화에 따른 주파수상의 위상 잡음을 보여주는 그래프이다.
도 10은 본 발명의 일실시예에 따른 처프 프로파일 및 동기화 신호를 보여주는 그래프이다.
도 11은 도 6에 도시된 구성 블럭도에서 처프 신호의 발생 경로를 보여주는 도면이다.
도 12는 도 6에 도시된 구성 블럭도에서 비트 신호의 발생 경로를 보여주는 도면이다.
도 13은 본 발명의 일실시예에 따른 위상 잡음 최적화 과정을 보여주는 흐름도이다.
도 2는 PLL(Phase Locked Loop)의 개념을 설명하기 위한 구성 블럭도이다.
도 3은 도 2에 도시된 PLL의 선형 모델을 보여주는 도면이다.
도 4는 잡음원이 고려된 PLL의 개념을 설명하기 위한 도면이다.
도 5는 PLL 위상 잡음 특성의 개념을 설명하기 위한 그래프이다.
도 6은 본 발명의 일실시예에 따른 위상 잡음 최적화 장치(600)의 구성 블럭도이다.
도 7은 도 6에 도시된 제 2 믹서기(611) 이후의 비트 신호를 나타내며, 비트 주파수의 발생 원리를 보여주는 그래프이다.
도 8은 도 6에 도시된 LPF(612)를 통과한 후의 비트 신호를 나타내며, 비트 주파수의 위상 에러를 보여주는 그래프이다.
도 9는 도 6에 도시된 LPF(612)에 의한 대역폭 변화에 따른 주파수상의 위상 잡음을 보여주는 그래프이다.
도 10은 본 발명의 일실시예에 따른 처프 프로파일 및 동기화 신호를 보여주는 그래프이다.
도 11은 도 6에 도시된 구성 블럭도에서 처프 신호의 발생 경로를 보여주는 도면이다.
도 12는 도 6에 도시된 구성 블럭도에서 비트 신호의 발생 경로를 보여주는 도면이다.
도 13은 본 발명의 일실시예에 따른 위상 잡음 최적화 과정을 보여주는 흐름도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 구체적으로 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다.
제 1, 제 2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. "및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않아야 한다.
이하 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 위상 잡음 최적화 장치 및 방법을 상세하게 설명하기로 한다.
도 2는 PLL(Phase Locked Loop)의 개념을 설명하기 위한 구성 블럭도이다. 도 2를 참조하면, PLL은 기준 클락을 입력으로 받아들여서 기준 클락의 N배 주파수를 갖는 출력 클락을 출력으로 생성한다. 이를 위해, PLL(200)은 PFD(Phase Frequency Detector)(210), Charge 펌프(220), 루프 필터(230), VCO(Voltage Controlled Oscillator)(240) 그리고 주파수 분주기(250) 등으로 구성된다.
도 2를 계속 참조하면, 먼저 PFD(210)는 기준 클락과 분주된 VCO 출력 클락 사이의 위상 및 주파수 차이를 비교하여 Up/Down 펄스를 생성한다. 그 다음, Charge 펌프(220)와 루프 필터(230)가 이산적인 Up/Down 펄스를 VCO를 제어할 수 있는 아날로그 전압으로 변환하여 VCO 출력 주파수가 최종적으로는 기준 클락 주파수의 N배가 되도록 제어하게 된다.
PLL 블록을 간략히 나타내기 위해 통상 charge 펌프(220)는 PFD(Phase Frequency Detector)와 함께 표기되며, 도 3은 PLL의 선형 모델을 나타낸다.
여기서 Kd는 위상 비교기의 이득이고 F(s)는 루프 필터의 전달 함수, Kvco는 VCO의 이득이다. VCO의 출력 주파수 변이는 다음식 1, 출력 위상은 다음식 2와 같이 표현되므로 VCO는 적분기로 표현할 수 있다.
또한, PLL 선형 모델의 전달 함수는 다음식 3과 같이 표현된다.
여기서 Kd와 Ko는 상수이므로 F(s)의 차수에 의해 전체 전달함수의 차수가 결정된다. 환경 변화에 의한 계수 변화시 전달 특성이 달라질 수 있으며, 또한 일부 계수가 변화하더라도 일부 계수 가변을 통해 전체 전달 특성을 유지함을 알 수 있다.
도 4는 도 3에 도시된 PLL를 구성하는 구성 소자의 잡음 요소를 나타낸다. 여러 잡음 요소가 위상 잡음에 기여하나, 기준 클락 잡음, VCO 잡음, PDF 잡음, 주파수 분주기 이외 잡음은 크게 영향을 미치지 않는다.
도 4는 앞서 말한 4가지 요소에 의한 전체 위상 잡음 특성을 나타낸다. 전체 위상 잡음은 부궤환에 의한 전달 특성을 고려한 각 잡음에 의한 합으로 나타난다.
부궤환 구조에서 루프 대역폭을 기준으로 VCO 잡음은 루프 내 고역 통과 전달 특성으로 인해 대역 내 잡음 신호는 감쇄되어지고 PFD 및 주파수 분주기에 의한 잡음은 루프 내 저역 통과 전달 특성으로 인해 대역 밖의 잡음 신호는 감쇄되어진다. 따라서 각 잡음 요소의 궤환 응답 특성에 의한 감쇄 특성을 반영했을 때 전체 위상 잡음은 도 5의 전체 위상 잡음과 같이 나타난다.
도 5는 PLL 위상 잡음 특성의 개념을 설명하기 위한 그래프이다. 도 5를 참조하면, 루프 대역폭에 따라 전체 위상 잡음 특성이 달라지므로 루프 대역폭은 각 구성 요소 중 잡음 특성이 좋은 쪽을 따라가도록 조절돼야 한다.
즉 VCO 잡음, PFD 잡음 및 주파수 분주기 잡음을 비교하면 PFD 및 주파수 분주기의 잡음이 VCO 잡음 보다 작은 주파수 대역까지 루프 대역을 확장하는 것이 전체 위상잡음을 줄이는데 유리하다. 이러한 위상잡음 측정 방법에는 원 주파수에서 오프셋(Offset) 주파수 별로 전력 에너지량을 측정하는 Spot 위상 잡음 측정 방법과 시간상에서 위상 흔들림 정도를 측정하는 RMS(Root Means Square) Jitter 측정 방법이 있다.
도 6은 본 발명의 일실시예에 따른 위상 잡음 최적화 장치(600)의 구성 블럭도이다. 도 6을 참조하면, 배경기술에 기재된 발명의 경우 PFD의 위상 에러를 통해 최적화 정도를 파악하는데, 본 발명에서의 위상 잡음 최적화 정도는 변/복조에 의해 자체적으로 발생한 비트 신호의 위상 에러 크기로 판단한다. 즉, 위상 에러의 크기는 MCU(614)가 ADC(613)를 통해 수집한 데이터를 통해 RMS Jitter를 계산하여 판단하다.
이를 위해, 상기 위상 잡음 최적화 장치(600)는, 입력 전압에 해당하는 출력 주파수를 출력하는 전압 제어 발진기(601), 처프 신호 생성을 위한 궤환 루프 제어 또는 비트 주파수 생성을 위해 출력 전력량을 배분하는 전력 분배기(602), 처프 신호 또는 비트 주파수 생성을 위해 출력 전력량을 연결하는 제 1 커플러(603), 처프 신호 생성을 위해 출력 주파수를 분주하여 궤환 신호 분주 주파수를 생성하는 주파수 분주기(604), 궤환 신호 분주 주파수와 기준 클락 주파수 간 위상 차에 해당하는 전하를 생성하는 위상 검출기(605), 대역폭에 따라 전하를 입력 전압으로 변환하는 루프 필터(606), 비트 주파수 생성을 위한 변조 또는 복조 신호를 생성하도록 출력 전력량을 분배하는 제 2 커플러(608), 주파수 상향 변환을 이용하여 처프 신호로부터 변조 신호를 생성하는 제 1 믹서기(609), 변조 신호를 복조하여 비트 주파수를 생성하는 제 2 믹서기(611), 생성된 비트 주파수의 위상 에러 크기를 미리 설정된 초기값과 비교하여 상기 루프 필터의 대역폭을 조절하는 MCU(Micro Controlled Unit)(614) 등을 포함하여 구성된다.
또한, 상기 주파수 상향 변환을 위한 기준 주파수를 상기 제 2 믹서기(609)에 제공하는 제 1 기준 주파수 발진기(610), 상기 기준 클락 주파수를 상기 위상 검출기(605)에 제공하는 제 2 기준 주파수 발진기 등이 포함된다.
또한, 대역 제한을 통해 상기 위상 에러 크기를 제한하는 LPF(Low Pass Filter)(612), 비트 주파수를 아날로그 신호에서 디지털 신호로 변환하여 상기 MCU에 제공하는 ADC(Analog-to-Digital Converter)(614) 등이 더 포함된다.
도 7은 도 6에 도시된 제 2 믹서기(611) 이후의 비트 신호를 나타내며, 비트 주파수의 발생 원리를 보여주는 그래프이다. 도 7을 참조하면, 제 2 믹서기(611)에서 두 입력 사이의 시간 지연은 아주 작으므로 처프(Chirp) 비선형성에 의한 위상 에러는 무시되고 순수하게 위상 잡음에 의한 위상 에러만이 반영된다.
도 8은 도 6에 도시된 LPF(612)를 통과한 후의 비트 신호를 나타내며, 비트 주파수의 위상 에러를 보여주는 그래프이다. 도 8을 참조하면, LPF(612)는 레이더 시스템의 대역폭만큼의 통과 대역을 가지며, 이러한 대역폭에 따라 위상 에러는 달라진다. MCU(614)는 ADC(613)를 통해 수집된 데이터에서 전압 Peak 점을 통해 RMS Jitter를 계산한다.
도 9는 도 6에 도시된 LPF(612)에 의한 대역폭 변화에 따른 주파수상의 위상 잡음을 보여주는 그래프이다. 배경 기술에 기재된 기술은 차량용 레이더와 같이 시간에 따라 주파수가 연속적으로 변하는 FMCW(Frequency Modulated Continous Wave) 구조에는 적용할 수 없는 단점이 있다. 그러나, 본 발명은 FMCW 신호를 이용하여 자체적으로 비트 신호를 생성하므로 운용 중에 상시 위상 잡음 최적화 보정이 가능하다.
또한, 배경 기술에 기재된 기술에서 지터 최적화는 시스템 대역폭과는 무관하게 구현된다. 즉 적용 시스템의 대역폭에 상관없이 PLL의 위상 에러를 최소화하여 지터 크기를 최적화할 수 있는 대역폭(910)으로 결정된다.
만약 시스템 대역폭이 10kHz인 경우 10kHz 이후 잡음은 시스템 SNR(Signal to Noise Power Ratio) 성능과는 무관하다. 따라서 도 9에 도시된 대역폭(920)과 같이 조절될 경우 적용 시스템에서의 지터 크기는 더 개선될 수 있다. 본 발명에서는 LPF(612)가 이러한 대역 제한 역할을 수행하여 적용 시스템에서 위상 잡음 특성을 최적화시킨다.
도 10은 본 발명의 일실시예에 따른 처프 프로파일 및 동기화 신호를 보여주는 그래프이다. 도 10을 참조하면, 레이더 시스템에서 처프(Chirp)신호에 대한 초기 정보값이 결정된다. 이러한 처프 신호의 초기 정보값으로는 주파수 대역폭, 주파수 편이(deviation), 유지 시간(dwell time), 주파수 스텝 개수 등을 들 수 있다.
특히, 레이더 시스템에서 Chirp 신호에 대한 정보(주파수 대역폭, 주파수 Deviation, Dwell 시간, 주파수 Step 개수)가 도 10과 같이 결정되면 루프 필터(606)는 초기값을 가지고 Chirp 신호를 생성한다.
이러한 Chirp 신호 생성은 MCU(610)가 초기값을 루프 필터(606)에 주는 제어 명령에 의해 수행되며 신호 생성과 동시에 생성된 일부 Chirp 신호는 제 2 기준 주파수 발진기(610) 주파수만큼 상향 주파수 변조되어 제 2 믹서기(611)에서 다시 비트 주파수로 복조된다.
이렇게 복조된 신호는 위상 잡음이 좋을 경우 항상 일정한 주파수를 유지하게 되나, 그렇지 않을 경우 주파수 변동이 발생하여 시간 축 상에서 RMS Jitter를 유발한다.
도 11은 도 6에 도시된 구성 블럭도에서 처프 신호의 발생 경로를 보여주는 도면이다. 도 11을 참조하면, 처프 신호 발생 경로는, 전압 제어 발진기(601), 제 1 커플러(603), 주파수 분주기(604), 위상 검출기(605), 루프 필터(606)의 순이다.
도 12는 도 6에 도시된 구성 블럭도에서 비트 신호의 발생 경로를 보여주는 도면이다. 도 12를 참조하면, 비트 신호 발생 경로는 제 1 믹서기(609) 및 제 2 믹서기(611)에 의해 신호 변조 경로 및 신호 복조 경로로 구성된다.
신호 변조 경로는 제 1 믹서기(609)를 기준으로 LO2 경로와 IF 경로로 구성된다. 이들 경로는 다음과 같다.
i) LO2 경로: 제 2 기준 주파수 발진기
ii) IF 경로: 전압 제어 발진기(601), 전력 분배기(602), 제 1 커플러(603), 제 2 커플러(608)
신호 복조 경로는 제 2 믹서기(611)를 기준으로 LO2 경로와 RF 경로로 구성된다. 이들 경로는 다음과 같다.
i) LO1 경로: 전압 제어 발진기(601), 전력 분배기(602), 제 1 커플러(603), 제 2 커플러(608)
ii) RF 경로: 제 1 믹서기(609)
변조된 비트 주파수는 LPF(612)를 통해 시스템 대역만큼의 위상 에러를 가지며 ADC(613)을 통해 비트 주파수가 시간에 따른 전압으로 수집된다.
MCU(614)는 수집한 데이터에서 전압 Peak 발생 시간을 통해 RMS Jitter 크기를 측정한다. MCU(614)는 루프 필터(606) 대역폭을 증가시켜 루프 응답 시간을 조절하고 변경된 조건에서 비트 주파수의 RMS Jitter 크기를 측정하여 초기값과 비교한다.
초기값 대비 선형성이 개선되면 루프 필터(606)의 대역폭을 증가시키는 방향으로 제어하며 반대일 경우는 루프 대역폭을 줄이는 방향으로 제어한다. 이러한 루프는 무한 반복되어 운영 중에 위상 잡음을 최적 상태로 유지한다.
도 13은 본 발명의 일실시예에 따른 위상 잡음 최적화 과정을 보여주는 흐름도이다. 도 13을 참조하면, MCU(614)가 루프 필터(606)에 대하여 초기값을 제공하면, 이러한 초기값 설정에 따라 처프 신호가 생성되고, 이러한 처프 신호의 일부를 이용하여 비트 신호가 생성된다(단계 S1300,S1310).
변조된 비트 주파수는 LPF(612)를 통해 시스템 대역만큼의 위상 에러를 가지며 ADC(613)을 통해 비트 주파수가 시간에 따른 전압으로 수집된다(단계 S1320).
MCU(614)는 수집한 데이터에서 전압 Peak 발생 시간을 통해 RMS Jitter 크기를 측정한다. MCU(614)는 루프 필터(606) 대역폭을 증가시켜 루프 응답 시간을 조절하고 변경된 조건에서 비트 주파수의 RMS Jitter 크기를 측정하여 초기값과 비교한다.
초기값 대비 선형성이 개선되면 루프 필터(606)의 대역폭을 증가시키는 방향으로 제어하며 반대일 경우는 루프 대역폭을 줄이는 방향으로 제어한다(단계 S1330 내지 S1380). 이러한 루프는 무한 반복되어 운영 중에 위상 잡음을 최적 상태로 유지한다.
110: 적응성 PFD(Phase Frequency Detector) 120: 적응성 루프 필터
130: iDAC(current Digital-to-Analog)
140: ICO(current Controlled Oscilator) 150: 분할기
601: 전압 제어 발진기 602: 전력 분배기
603: 제 1 커플러 604: 주파수 분주기
605: 위상 검출기 606: 루프 필터
608: 제 2 커플러 609: 제 1 믹서기
610: 제 2 기준 주파수 발진기 611: 제 2 믹서기
612: LPF(Low Pass Filter)
613: ADC(Analog-to-Digital Converter)
614: MCU(Micro Control Unit)
130: iDAC(current Digital-to-Analog)
140: ICO(current Controlled Oscilator) 150: 분할기
601: 전압 제어 발진기 602: 전력 분배기
603: 제 1 커플러 604: 주파수 분주기
605: 위상 검출기 606: 루프 필터
608: 제 2 커플러 609: 제 1 믹서기
610: 제 2 기준 주파수 발진기 611: 제 2 믹서기
612: LPF(Low Pass Filter)
613: ADC(Analog-to-Digital Converter)
614: MCU(Micro Control Unit)
Claims (13)
- 입력 전압에 해당하는 출력 주파수를 출력하는 전압 제어 발진기;
처프 신호 생성을 위한 궤환 루프 제어 또는 비트 주파수 생성을 위해 출력 전력량을 배분하는 전력 분배기;
처프 신호 또는 비트 주파수 생성을 위해 출력 전력량을 연결하는 제 1 커플러;
처프 신호 생성을 위해 출력 주파수를 분주하여 궤환 신호 분주 주파수를 생성하는 주파수 분주기;
궤환 신호 분주 주파수와 기준 클락 주파수 간 위상 차에 해당하는 전하를 생성하는 위상 검출기;
대역폭에 따라 전하를 입력 전압으로 변환하는 루프 필터;
비트 주파수 생성을 위한 변조 또는 복조 신호를 생성하도록 출력 전력량을 분배하는 제 2 커플러;
주파수 상향 변환을 이용하여 처프 신호로부터 변조 신호를 생성하는 제 1 믹서기;
변조 신호를 복조하여 비트 주파수를 생성하는 제 2 믹서기;
생성된 비트 주파수의 위상 에러 크기를 미리 설정된 초기값과 비교하여 상기 루프 필터의 대역폭을 조절하는 MCU(Micro Controlled Unit);
를 포함하는 것을 특징으로 하는 위상 잡음 최적화 장치. - 제 1 항에 있어서,
상기 주파수 상향 변환을 위한 기준 주파수를 상기 제 2 믹서기에 제공하는 제 1 기준 주파수 발진기; 및
상기 기준 클락 주파수를 상기 위상 검출기에 제공하는 제 2 기준 주파수 발진기;를 더 포함하는 것을 특징으로 하는 위상 잡음 최적화 장치.
- 제 1 항에 있어서,
상기 처프 신호는 미리 설정된 처프 신호의 초기 정보값을 이용하여 생성되며, 상기 초기 정보값은 주파수 대역폭, 주파수 편이(deviation), 유지 시간(dwell time), 및 주파수 스텝 개수 중 적어도 하나 이상을 포함하는 것을 특징으로 하는 위상 잡음 최적화 장치.
- 제 1 항에 있어서,
대역 제한을 통해 상기 위상 에러 크기를 제한하는 LPF(Low Pass Filter); 및
비트 주파수를 아날로그 신호에서 디지털 신호로 변환하여 상기 MCU에 제공하는 ADC(Analog-to-Digital Converter);를 더 포함하는 것을 특징으로 하는 위상 잡음 최적화 장치.
- 제 1 항에 있어서,
상기 위상 에러 크기는 RMS(Root Means Square) 지터 크기이며, 상기 MCU는 비트 주파수에서의 전압 피크점을 통해 RMS(Root Means Square) 지터를 계산하는 것을 특징으로 하는 위상 잡음 최적화 장치.
- 제 4 항에 있어서,
상기 LPF는 레이더 시스템의 대역폭만큼의 통과 대역을 가지며, 상기 통과 대역은 상기 위상 에러의 크기에 따라 변경되며, 레이더 시스템은 FMCW(Frequency Modulated Continous Wave) 레이더 시스템인 것을 특징으로 하는 위상 잡음 최적화 장치.
- 제 2 항에 있어서,
상기 처프 신호의 발생 경로는, 전압 제어 발진기, 제 1 커플러, 주파수 분주기, 위상 검출기, 루프 필터의 순인 것을 특징으로 하는 위상 잡음 최적화 장치.
- 제 2 항에 있어서,
상기 비트 신호의 발생 경로는, 신호 변조 경로 및 신호 복조 경로로 이루어지며, 상기 신호 변조 경로는, 제 2 기준 주파수 발진기의 제 1 경로와 전압 제어 발진기, 전력 분배기, 제 1 커플러, 제 2 커플러의 제 2 경로를 합한 경로이며, 상기 신호 복조 경로는, 전압 제어 발진기, 전력 분배기, 제 1 커플러, 제 2 커플러의 제 2 경로와 제 1 믹서기의 제 3 경로를 합한 경로인 것을 특징으로 하는 위상 잡음 최적화 장치.
- 제 1 항에 있어서,
상기 루프 필터의 대역폭은 설정된 초기값과 대비하여 선형성이 개선되면 증가되며, 반대이면 상기 루프 필터의 대역폭이 감소되는 것을 특징으로 하는 위상 잡음 최적화 장치.
- MCU(Micro Control Unit)로부터 처프 신호의 초기 정보값을 이용하여 루프 필터의 초기값을 설정하는 단계;
설정된 초기값에 따라 처프 신호를 생성하는 단계;
상기 처프 신호를 이용하여 비트 신호를 생성하는 단계;
상기 MCU가 생성된 비트 신호를 수집하는 단계;
생성된 비트 주파수로부터 위상 에러 크기를 계산하는 단계;
계산된 위상 에러 크기를 미리 설정된 초기값과 비교하여 상기 루프 필터의 대역폭을 조절하는 단계;
를 포함하는 것을 특징으로 하는 위상 잡음 최적화 방법.
- 제 10 항에 있어서,
상기 초기 정보값은 주파수 대역폭, 주파수 편이(deviation), 유지 시간(dwell time), 및 주파수 스텝 개수 중 적어도 하나 이상을 포함하는 것을 특징으로 하는 위상 잡음 최적화 방법.
- 제 10 항에 있어서,
상기 위상 에러 크기는 RMS(Root Means Square) 지터 크기이며, 상기 MCU는 비트 주파수에서의 전압 피크점을 통해 RMS(Root Means Square) 지터를 계산하는 것을 특징으로 하는 위상 잡음 최적화 방법.
- 제 10 항에 있어서,
상기 루프 필터의 대역폭은 설정된 초기값과 대비하여 선형성이 개선되면 증가되며, 반대이면 상기 루프 필터의 대역폭이 감소되는 것을 특징으로 하는 위상 잡음 최적화 방법.
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