CN107678338A - 一种模拟加速器调控系统的实验装置 - Google Patents

一种模拟加速器调控系统的实验装置 Download PDF

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Abstract

本发明涉及一种模拟加速器调控系统的实验装置。本发明用于解决现有技术中加速器不可替代的问题。它通过低电平控制器和外围电路控制带通滤波器，模拟加速器调控系统，在没有加速器的实验条件下，测试低电平调控系统的性能。该实验方法简单，降低了投入的人力和物力。保证调控系统的可靠性和快速性。因此，本发明可以广泛用于加速器调试技术领域。

Description

一种模拟加速器调控系统的实验装置
技术领域
本发明涉及加速器调试技术领域，尤其提供了一种模拟加速器调控系统的实验装置。
背景技术
目前，加速器已经广泛应用于社会发展的各行业之中，在人们日常生活和国家经贸发展中发挥着不可替代的作用。在实际应用中，为了保证束流位置和相位的准确性，加速器会有配套的低电平调控系统，由于加速器造价昂贵，工艺要求高，所以在没有加速器的实验条件下，低电平调控系统就无法验证调控的准确性。为了解决以上问题，必须解决加速器可替代的问题。
发明内容
本发明要解决的技术问题是：为了解决现有技术中加速器不可替代的问题，本发明提供一种模拟加速器调控系统的实验装置来解决上述问题。
本发明为解决其技术问题所采用的技术方案是：一种模拟加速器调控系统的实验装置，其特征在于：它包括信号功率源发生器、低电平控制器和上位机；所述低电平控制器分别连接所述信号功率源发生器和所述上位机；其中，所述低电平控制器包括第一功率计、功分器、本征信号发生器、时钟分配器、FPGA、DAC、第一ADC、第二ADC、第三ADC、第一混频器、第二混频器、第三混频器和第四混频器；所述第一功率计的入口连接所述信号功率源发生器，所述第一功率计的出口连接所述功分器，所述功分器的出口分别连接所述本征信号发生器和所述时钟分配器，且所述本征信号发生器和所述时钟分配器分别连接所述FPGA；所述FPGA依次连接所述DAC、所述第四混频器、速调管、环路器、定向耦合器的入口和带通滤波器的入口；所述定向耦合器的第一出口依次连接所述第一混频器、所述第一ADC和所述FPGA；所述定向耦合器的第二出口依次连接所述第二混频器、所述第二ADC和所述FPGA；所述带通滤波器的出口依次连接第二功率计、所述第三混频器、所述第三ADC和所述FPGA；所述FPGA还依次连接步进电机驱动器和步进电机；所述FPGA还连接所述上位机。
所述FPGA包括数字化及处理模块、通讯模块、连锁保护模块、步进电机驱动模块和电源模块；其中，所述数字化及处理模块分别连接所述通讯模块、所述连锁保护模块、所述步进电机驱动模块和所述电源模块。
所述FPGA采用FPGA-XC7V585T。
本发明的有益效果是：本发明采用基于矢量幅值、相位的高频低电平控制技术调节功率大小，编写集合了幅值反馈算法和相位反馈控制算法的场控制环路算法，采用数字化芯片作为中间控制器，通过给各信号提供相同的时钟分频和参考信号，再经过上、下变频和模拟数字量转换器、数字模拟量转换器信号转换，来模拟加速器调控系统，在没有加速器的实验条件下，完成低电平调控系统性能的测试。与现有技术相比，本发明的优点通过低电平控制器和外围电路控制带通滤波器，模拟加速器调控系统，在没有加速器的实验条件下，测试低电平调控系统的性能。该实验方法简单，降低了投入的人力和物力。保证调控系统的可靠性和快速性。因此，本发明可以广泛用于加速器调试技术领域。
附图说明
上面结合图和实施例对本发明进一步说明。
图1是加速器等效电路图；
图2是本发明的原理图；
图3是低电平控制器与上位机的通讯结构图；
图4是FPGA的结构示意图。
具体实施方式
现在结合图对本发明作进一步详细的说明。这些图均为简化的示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。
需要说明的是：在阐述本发明的具体实施方式之前，先验证滤波器取代加速器的可行性。
在研究加速器电路特性时，一般将其简化为一个RLC并联谐振电路，加速器等效RLC并联谐振电路如图1所示，图中ID为驱动电流，Ib为束流负载，VC为腔内电场电压值，L、C、R则对应了等效的谐振腔相关参数，其中RLC并联谐振电路中的电阻R对应加速器的分路阻抗；L和C值则决定了加速器的谐振频率，谐振频率馈入加速器的功率信号可以用频率等于ω0的等效电流源Is表示，束流注入加速器后同样可以用相同频率的等效电流源Ib表示。
忽略了Ib的影响后，对图1的电路进行分析可知公式(1-1)，
ID＝IL+IC+IR (1-1)
又因为IR＝VC/R，对公式(1-1)做微分后，将上述电流值带入可得公式(1-2)
由于加速器的品质因素Q＝ω0RC，半带宽ω1/2＝ω0/(2Q)，又因为代入公式(1-2)可得公式(1-3)
公式(1-3)中VC、ID中既包含高频载波频率ω的快成分，也包含了基带上的慢成分。两者在时域上可以表示为VC(t)＝VCB(t)eiωt和ID(t)＝IDB(t)eiωt，VCB(t)和IDB(t)分别表示两者的基带分量。理想情况下，若是高频信号的幅度噪声和相位噪声均为零，那么VCB(t)便是一个直流值。将VC(t)和ID(t)代入公式(1-3)中后，约去其中的高频成分eiωt，可以化简得到下式(1-4)
做如下近似
基带分量VCB(t)是一个慢变化量，故而其对时间的二阶导数可近似视为零。
谐振腔工作时，注入高频信号频率总是在其谐振频率附近，故而可以近似得到：ω0≈ω，ω0/ω≈1。
加速器的品质因子Q一般很大，故而ω1/2/ω≈0。
当ω0＝ω时，式(1-4)可简化为公式(1-5)：
最终可以得到谐振腔基带信号的传递函数为公式(1-6)：
观察公式(1-6)可以看出，谐振腔对基带信号表现为一个低通滤波器，滤波器的带宽决定于加速器腔的半带宽，即腔的谐振频率和品质因数。在谐振腔的工作频率一定的前提下，腔的品质因素越高，其半带宽越小，则滤波器的截止频率也就越小。这其实也恰好印证了谐振腔对载波频率表现为一个带通滤波器70，腔的品质因素越高，选频特性越好的结论。
如图2所示，一种模拟加速器调控系统的实验装置，它包括信号功率源发生器10、低电平控制器20和上位机30。低电平控制器20分别连接信号功率源发生器10和上位机30。
其中，低电平控制器20包括第一功率计201、功分器202、本征信号发生器203、时钟分配器204、FPGA205、DAC206、第一ADC207、第二ADC208、第三ADC209、第一混频器210、第二混频器211、第三混频器212和第四混频器213。上述本征信号发生器203用于产生本征信号LO，其为本领域常用的部件，故不再详述。上述低电平控制器20为物理加速器领域常用的技术部件，故不再详述。
第一功率计201的入口连接信号功率源发生器10，第一功率计201的出口连接功分器202，功分器202的出口分别连接本征信号发生器203和时钟分配器204，且本征信号发生器203和时钟分配器204分别连接FPGA205。
FPGA205依次连接DAC206、第四混频器213、速调管40、环路器50、定向耦合器60的入口和带通滤波器70的入口。定向耦合器60的第一出口依次连接第一混频器210、第一ADC207和FPGA205。定向耦合器60的第二出口依次连接第二混频器211、第二ADC208和FPGA205。带通滤波器70的出口依次连接第二功率计80、第三混频器212、第三ADC209和FPGA205。
FPGA205还依次连接步进电机驱动器90和步进电机100。
FPGA205还连接上位机30。
如图3所示，上位机30与FPGA205采用网络通讯方式，从而可以快速的监测和调节相关参数。上位机30控制界面采用EPICS编写。上位机30与低电平控制器20之间的实时通讯，上位机30采用EPICS监控软件、通讯方式采用网络，通讯结构图，整个低电平反馈控制逻辑电路作为FPGA205内核的一个逻辑外设，FPGA205内核通过对这个外设进行读写操作，就能控制和检测反馈环路的状态。装有EPICS软件的上位机30就可以通过网络协议与软核进行数据交换，从而达到控制和监测反馈环路状态的目标。
如图4所示，FPGA205包括数字化及处理模块、通讯模块、连锁保护模块、步进电机驱动模块和电源模块。
其中，数字化及处理模块分别连接通讯模块、连锁保护模块、步进电机驱动模块和电源模块。
通讯模块用于连接上位机30，接收和上传信号。连锁保护模块用于在工作异常情况下，会切断低电平输出功率。步进电机驱动模块用于为步进电机驱动器90驱动提供信号。电源模块用于为FPGA205供电。
上述实施例中，FPGA205可以采用包括但不限于FPGA-XC7V585T。
本发明工作时：
1)信号功率源发生器10提供功率源信号，该功率源信号作为参考信号经过第一功率计201测量，得到高频参考信号Pref的功率；
2)信号功率源发生器10提供的功率源信号经过第一功率计201测量之后发送给功分器202；
3)功分器202将功率源信号分为两路信号，分别发送给本征信号发生器203和时钟分配器204；
其中，本征信号发生器203通过混频器得到本征信号LO，该本征信号LO的作用是用于产生中频信号和恢复高频信号。
时钟分配器204用于产生FPGA205、DAC206、第一ADC207、第二ADC208和第三ADC209的工作时钟。
上述第一混频器210、第二混频器211和第三混频器212具有上下变频的功能，主要用于产生中频信号(下变频)和恢复高频信号(上变频)。
现有的第一ADC207、第二ADC208、第三ADC209和DAC206工作频率相对较低，而本发明用于在数字化幅值、相位控制中，此控制过程中由于工作频率都很高，因此，必须把所有的高频频率下变频到中频进行采样，采样后的信号进入FPGA205后，做必要的数字信号处理，即运行反馈算法，在FPGA205中运行的数字信号处理最后一步都是恢复中频信号，然后再上变频到高频频率，反馈入速调管40、环路器50、定向耦合器60和带通滤波器70所形成的外围电路作为发射机的功率放大器中。
4)FPGA205输出的高频信号经过速调管40进行功率放大，然后经过环路器50与定向耦合器60输入到带通滤波器70，且带通滤波器70是被控对象。上述环路器50用于防止信号逆流。
定向耦合器60输出的反射信号Prf传送给第一混频器210，第一混频器210结合本征信号LO产生中频信号，该中频信号结合第一ADC207进行模数转换之后转换成数字信号传送给FPGA205；
定向耦合器60输出的前馈信号Pin传送给第二混频器211，第二混频器211结合本征信号LO产生中频信号，该中频信号结合第二ADC208进行模数转换之后转换成数字信号传送给FPGA205；
带通滤波器70输出的输出信号Pout经过第二功率计80测量之后得到输出信号Pout的功率，将输出信号Pout传送给第三混频器212，第三混频器212结合本征信号LO产生中频信号，该中频信号结合第三ADC209进行模数转换之后转换成数字信号传送给FPGA205；
FPGA205内部处理与第四混频器213混频产生高频信号，该高频信号经过速调管40，环路器50和定向耦合器60输出到带通滤波器70。
FPGA205内部实现频调控制功能和幅度相位控制功能的过程如下：
(1)频调控制功能稳定高频频率，通过FPGA205比较前馈信号Pin和反射信号Prf的相位差，得到频率变化的大小，然后FPGA205内部输出驱动步进电机驱动器90的脉宽调制信号，控制步进电机100转动，来达到调节频率的目的。在加速器中，频率的调节通过电机控制频率调节杆实现，可以控制步进电机100的转数来指定调节杆移动的距离，通过指定调节杆移动的距离来改变一定的频率，由于本发明采用带通滤波器70替代加速器，如果控制步进电机100转过指定的转数，即代表频率调节成功。
(2)幅度相位控制功能通过对反射信号Prf和参考信号Pref的幅度和相位做相减运算，得到误差值，然后通过PI算法修正得到中频信号，中频信号经过DAC206由数字信号变为模拟信号，然后经过第四混频器213与本征信号LO混频得到高频信号。高频信号经过速调管40，然后经过环路器50与定向耦合器60输入到带通滤波器70，最后达到的效果是，通过反馈控制，使得输出信号Pout和参考信号Pref的幅度和相位一致。
综上可知，本发明模拟调控系统的原理是带通滤波器70取代加速器在低电平调控系统中的位置，信号功率源发生器10提供参考信号Pref给低电平控制器20作为幅值基准和相位基准，编写基于Verilog语言的频调控制算法和幅度相位反馈环路的数字化算法，算法通过低电平控制器20内部的FPGA205实现，从而达到稳定相位和稳定频率的目的，这个控制过程是通过FPGA205算法实现的)、使得带通滤波器70的输入功率(参考信号Pref)和输出功率(输出信号Pout)相等，从而通过这种实验方法，来测试调控系统的稳定性和可靠性。
为实现以上控制过程，根据不同情况的考虑的问题主要包括以下几个方面：
1)根据需要采集的幅值和相位信号，选用恰当的FPGA205芯片，并根据目标编制适当的控制算法；
2)低电平控制器20的整体布局，信号功率源发生器10提供信号给低电平控制器20作为幅度基准和相位基准，低电平控制器20与上位机30采用网络通讯。
3)根据加速器腔的选频特性，选取恰当的带通滤波器70。
4)完成上位机30与低电平控制器20的通讯系统。
5)搭建外围电路。
6)对整个系统进行自动化测试。
以上述依据本发明的理想实施例为启示、通过上述的说明内容、相关工作人员完全可以在不偏离本项发明技术思想的范围内、进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容、必须要根据权利要求范围来确定其技术性范围。

Claims (3)

1.一种模拟加速器调控系统的实验装置，其特征在于：它包括信号功率源发生器(10)、低电平控制器(20)和上位机(30)；所述低电平控制器(20)分别连接所述信号功率源发生器(10)和所述上位机(30)；
其中，所述低电平控制器(20)包括第一功率计(201)、功分器(202)、本征信号发生器(203)、时钟分配器(204)、FPGA(205)、DAC(206)、第一ADC(207)、第二ADC(208)、第三ADC(209)、第一混频器(210)、第二混频器(211)、第三混频器(212)和第四混频器(213)；
所述第一功率计(201)的入口连接所述信号功率源发生器(10)，所述第一功率计(201)的出口连接所述功分器(202)，所述功分器(202)的出口分别连接所述本征信号发生器(203)和所述时钟分配器(204)，且所述本征信号发生器(203)和所述时钟分配器(204)分别连接所述FPGA(205)；
所述FPGA(205)依次连接所述DAC(206)、所述第四混频器(213)、速调管(40)、环路器(50)、定向耦合器(60)的入口和带通滤波器(70)的入口；
所述定向耦合器(60)的第一出口依次连接所述第一混频器(210)、所述第一ADC(207)和所述FPGA(205)；所述定向耦合器(60)的第二出口依次连接所述第二混频器(211)、所述第二ADC(208)和所述FPGA(205)；所述带通滤波器(70)的出口依次连接第二功率计(80)、所述第三混频器(212)、所述第三ADC(209)和所述FPGA(205)；
所述FPGA(205)还依次连接步进电机驱动器(90)和步进电机(100)；
所述FPGA(205)还连接所述上位机(30)。
2.根据权利要求1所述的一种模拟加速器调控系统的实验装置，其特征在于：所述FPGA(205)包括数字化及处理模块、通讯模块、连锁保护模块、步进电机驱动模块和电源模块；其中，所述数字化及处理模块分别连接所述通讯模块、所述连锁保护模块、所述步进电机驱动模块和所述电源模块。
3.根据权利要求1或2所述的一种模拟加速器调控系统的实验装置，其特征在于：所述FPGA(205)采用FPGA-XC7V585T。
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