CN108684133A - 一种同步加速器高频系统及其频率及腔压调控方法 - Google Patents

Abstract

本发明涉及一种同步加速器高频系统及其频率及腔压调控方法，其中，所述系统包括：一全固态放大器；一采用软磁合金材料加载的同轴谐振腔；以及一低电平控制器，其包括：一时钟网络模块；一模数转换器；一数字处理器；一数模转换模块；以及一信号合成模块。本发明根据预设的参考频率信息对提供给全固态放大器的合成信号的频率进行调节，并且根据预设的腔压参考幅度相位信息以及同轴谐振腔内的腔压实际幅度相位信息(该信息加载在同轴谐振腔输出的射频信号内)对提供给全固态放大器的合成信号的幅度相位进行反馈调节，由此实现对同轴谐振腔的频率和腔压的快速、精确的连续调控，从而实现对质子的加速控制，由此满足不同症状对质子速度的不同需求。

Description

一种同步加速器高频系统及其频率及腔压调控方法

技术领域

本发明涉及质子型同步加速器，尤其涉及一种同步加速器高频系统及其频率及腔压调控方法。

背景技术

中国进入二十一世纪以来，随着社会经济的迅速发展和人民生活质量的大幅提高，同时我国的医疗卫生条件也得到了进一步改善。然而，癌症已逐渐成为威胁人类生命健康的第一要素，特别是在发展中国家，比如中国，其发病率逐年提升。其中，2012年中国新增307万癌症患者且造成约220万人死亡，分别占全球癌症患者总量的21.9％和26.8％，死亡率达到71.66％。随着新技术、新方法和新设备的不断应用，人们正在不断探索新的技术来精准和高效地对付癌症。

对付癌症的主要方法是以外科手术、放射性治疗以及化学治疗为主，但是这些方法具有严重的副作用和治疗效果不佳等情况。质子治疗装置治疗癌症具有以下优点：1、定位更精确；2、正常组织受损更小；3、治疗适应症更广；4、治疗效果更佳；5、并发症少等。

当前日本和欧美等国家都拥有多家自己的质子治疗装置，而国内早年建设的万杰质子治疗中心和北京质子治疗中心，因全盘引进，存在后续维护困难和经济性能差等缺点都暂停营业。

目前，国内质子同步加速器中高频系统均采用铁氧体加载的同轴线型谐振腔，高频腔工作于谐振状态，即所加载的铁氧体环需要通过绕在其上的偏磁直流线圈改变电流从而使铁氧体材料的磁导磁变化来改变高频腔的谐振频率。从控制的角度来看，此种类型的高频腔控制频率和腔压时需要同时控制幅度、偏磁电流及电流反馈；对功率源来讲，由于高频腔始终工作于谐振状态，反射功率保护的压力很小。因此，现有高频系统存在以下缺点：设备多，控制量多，控制难度大，造价相对高。

为此，目前急需研制一种纯国产化的应用于质子型同步加速器的高频系统，以在实现频率和腔压的连续可调的基础上，解决上述问题。

发明内容

为了解决上述现有技术存在的问题，本发明旨在提供一种同步加速器高频系统及其频率及腔压调控方法，以实现质子型同步加速器在加速过程中频率和腔压的连续可调，从而使束流满足不同病症治疗的需求。

本发明之一所述的一种同步加速器高频系统，其包括：

一全固态放大器，其将一合成信号放大，并产生高频功率信号；

一采用软磁合金材料加载的同轴谐振腔，其接收并根据所述高频功率信号，产生一射频信号；以及

一低电平控制器，其包括：

一时钟网络模块，其根据一基准信号以及一频率反馈信号，提供ADC采样时钟信号、FPGA工作时钟信号以及DAC还原时钟信号；

一模数转换器，其接收并根据所述ADC采样时钟信号，将所述射频信号转换成数字信号；

一数字处理器，其接收所述FPGA工作时钟信号，并且一方面根据一扫频触发信号以及预设的参考频率信息，提供所述频率反馈信号，另一方面根据预设的腔压参考幅度相位信息，对所述数字信号进行逻辑运算处理，以获得基频数字序列、二倍频数字序列和三倍频数字序列；

一数模转换模块，其接收并根据所述DAC还原时钟信号，将所述基频数字序列、二倍频数字序列和三倍频数字序列分别转换成基频信号、二倍频信号和三倍频信号；以及

一信号合成模块，其将所述基频信号、二倍频信号和三倍频信号合成后产生所述合成信号。

在上述的同步加速器高频系统中，所述全固态放大器包括：

一前级放大器，其输入端与所述低电平控制器的输出端连接；

分别连接在所述前级放大器的输出端的第一功率分配器和第二功率分配器；

多个功放盒，其分为两组，且每组中所述功放盒的数量至少为2个，其中一组中各个所述功放盒的输入端分别与所述第一功率分配器的多个输出端连接，另一组中各个所述功放盒的输入端分别与第二功率分配器的多个输出端连接；

第一功率合成器，其多个输入端分别与一组中各个所述功放盒的输出端连接；

第二功率合成器，其多个输入端分别与另一组中各个所述功放盒的输出端连接；

第三功率分配器，其两个输入端分别与所述第一功率合成器以及第二功率合成器的输出端连接，其多个输出端与所述同轴谐振腔的输入端连接。

在上述的同步加速器高频系统中，所述功放盒的数量为8个，且每4个所述功放盒分为一组；所述第一功率分配器和第二功率分配器均为四分配器；所述第三功率分配器为二分配器，并将输入的每路信号分配为两路相位相反的信号。

在上述的同步加速器高频系统中，所述同轴谐振腔为采用软磁合金材料加载的单间隙、宽带不调谐的线型高频谐振腔。

在上述的同步加速器高频系统中，所述时钟网络模块包括：

一直接数字合成单元，其接收并根据所述基准信号以及频率反馈信号，产生一扫频信号；以及

一时钟分配单元，其接收并对所述扫频信号进行分配，以产生所述ADC采样时钟信号、FPGA工作时钟信号和DAC还原时钟信号。

在上述的同步加速器高频系统中，所述数字处理器配置为：根据所述扫频触发信号，按顺序读取含有所述参考频率信息的频率调谐字，并根据读取到的所述频率调谐字，向所述时钟网络模块提供所述频率反馈信号。

在上述的同步加速器高频系统中，所述数字处理器包括：

一数据读取模块，其读取所述腔压参考幅度相位信息；

一信号采集模块，其读入所述数字信号，且该数字信号中含有所述同轴谐振腔内的腔压实际幅度相位信息；

一对比模块，其将所述腔压参考幅度相位信息与腔压实际幅度相位信息对比，并获得基频差值、二倍频差值和三倍频差值；

第一逻辑控制运算模块，其对所述基频差值进行PI或PID控制运算，并获得基频信号的幅度相位信息；

第二逻辑控制运算模块，其对所述二倍频差值进行PI或PID控制运算，并获得二倍频信号的幅度相位信息；

第三逻辑控制运算模块，其对所述三倍频差值进行PI或PID控制运算，并获得三倍频信号的幅度相位信息；

一信号还原模块，其分别根据所述基频信号的幅度相位信息、二倍频信号的幅度相位信息以及三倍频信号的幅度相位信息，还原产生所述基频数字序列、二倍频数字序列和三倍频数字序列。

在上述的同步加速器高频系统中，所述数模转换模块包括：

第一数模转换器，其对所述基频数字序列进行数模转换，以产生所述基频信号；

第二数模转换器，其对所述二倍频数字序列进行数模转换，以产生所述二倍频信号；

第三数模转换器，其对所述三倍频数字序列进行数模转换，以产生所述三倍频信号。

在上述的同步加速器高频系统中，所述低电平控制器还包括：一连接在所述数模转换模块与信号合成模块之间的滤波模块。

在上述的同步加速器高频系统中，所述滤波模块包括：分别对所述基频信号、二倍频信号和三倍频信号进行滤波的第一低通滤波器、第二低通滤波器和第三低通滤波器。

在上述的同步加速器高频系统中，所述低电平控制器还包括：一分别向所述时钟网络模块、模数转换器、数字处理器、数模转换器、滤波模块和信号合成模块供电的电源模块。

在上述的同步加速器高频系统中，所述低电平控制器搭载在一CPCI机箱上，，所述数字处理器通过CPCI背板总线与所述CPCI机箱中的CPCI控制器进行数据通讯，且该CPCI控制器通过TCP/IP协议与一上位机通讯连接。

本发明之二所述的一种基于上述同步加速器高频系统的频率及腔压调控方法，其包括以下步骤：

步骤S1，利用所述数字处理器根据一扫频触发信号以及预设的参考频率信息，提供一频率反馈信号；

步骤S2，利用所述时钟网络模块根据一基准信号以及所述频率反馈信号，提供ADC采样时钟信号、FPGA工作时钟信号以及DAC还原时钟信号；

步骤S3，利用所述模数转换器根据所述ADC采样时钟信号，将所述同轴谐振腔提供的射频信号转换成数字信号；

步骤S4，利用所述数字处理器根据所述FPGA工作时钟信号以及预设的腔压参考幅度相位信息，对所述数字信号进行逻辑运算处理，以获得基频数字序列、二倍频数字序列和三倍频数字序列；

步骤S5，利用所述数模转换模块根据所述DAC还原时钟信号，将所述基频数字序列、二倍频数字序列和三倍频数字序列分别转换成基频信号、二倍频信号和三倍频信号；

步骤S6，利用所述信号合成模块将所述基频信号、二倍频信号和三倍频信号合成后产生一合成信号；

步骤S7，利用所述全固态放大器将所述合成信号放大，并产生高频功率信号；

步骤S8，利用所述同轴谐振腔根据所述高频功率信号，产生所述射频信号；

步骤S9，通过调整所述参考频率信息调控所述同轴谐振腔的频率；通过调整所述腔压参考幅度相位信息调控所述同轴谐振腔的腔压。

在上述的同步加速器高频系统的频率及腔压调控方法中，所述步骤S6还包括：在将所述基频信号、二倍频信号和三倍频信号合成前，先利用一滤波模块对所述基频信号、二倍频信号和三倍频信号进行滤波。

由于采用了上述的技术解决方案，本发明的同步加速器高频系统为纯国产化控制系统，其采用了由8个功放盒合成的全固态放大器作为能够工作在稳定的宽带模式的高频功率源，并且采用了具有较稳定的μQf值、低Q值和宽带不调谐的特性的同轴谐振腔，同时还通过采用低电平控制器根据预设的参考频率信息对提供给全固态放大器的合成信号的频率进行调节，并且根据预设的腔压参考幅度相位信息以及同轴谐振腔内的腔压实际幅度相位信息(该信息加载在同轴谐振腔输出的射频信号内)对提供给全固态放大器的合成信号的幅度相位进行反馈调节，由此实现对同轴谐振腔的频率和腔压的快速、精确的连续调控，从而实现对质子的加速控制，由此满足不同症状对质子速度的不同需求。

附图说明

图1是本发明之一的一种同步加速器高频系统的结构示意图；

图2是本发明之一中全固态放大器的结构示意图；

图3是本发明之一中低电平控制器的结构示意图；

图4是本发明之一中低电平控制器中时钟网络模块的结构示意图；

图5是本发明之一中低电平控制器中数字处理器的结构示意图；

图6是本发明之一中低电平控制器中数模转换模块和滤波模块的结构示意图；

图7是本发明之一中低电平控制器与上位机的通讯结构示意图。

具体实施方式

下面结合附图，给出本发明的较佳实施例，并予以详细描述。

如图1所示，本发明之一，即一种同步加速器高频系统，其应用在质子治疗医用加速器中，并包括：全固态放大器(SSA)1、与全固态放大器1的输出端连接的同轴谐振腔2、连接在同轴谐振腔2的输出端与全固态放大器1的输入端之间的低电平控制器(LLRF)3。

如图2所示，全固态放大器1作为宽带不调谐的高频功率源，用于通过加速结构(图中未示，该加速结构为本领域内常见的专用射频传输设备)向同轴谐振腔2提供高频功率信号，其包括：

前级放大器11，其与低电平控制器3连接，以接收该低电平控制器3输出的合成信号；

分别连接在前级放大器11的输出端的第一功率分配器12和第二功率分配器13；

多个功放盒14(其数量可依据输出的高频功率的大小来决定)，该些功放盒14可分为两组，每组功放盒14的数量至少为2个，其中一组的功放盒14的输入端分别与第一功率分配器12连接，另一组的功放盒14的输入端分别与第二功率分配器13连接；

第一功率合成器15，其同时与一组的功放盒14的输出端连接；

第二功率合成器16，其同时与另一组的功放盒14的输出端连接；

第三功率分配器17，其同时与第一功率合成器15以及第二功率合成器16的输出端连接，并向同轴谐振腔2提供高频功率信号。

在本实施例中，为了保证功放盒14的输入频谱纯度，前级放大器11应工作在全甲类状态(即，该前级放大器11工作在晶体管的放大区，且信号的作用范围也限制在放大区内)，且其总功率按10kW设计。

同时，在本实施例中，功放盒14的数量为8个，且综合考虑到合成损耗和结构复杂度，将每4个功放盒14分为一组；第一功率分配器12和第二功率分配器13均为四分配器，且每个四分配器的1个输入端与前级放大器11的输出端连接，其4个输出端分别与4个彼此并联的功放盒14的输入端连接；第一功率合成器15以及第二功率合成器16分别具有4个用于与4个功放盒14的输出端连接的输入端，并分别具有1个输出端；第三功率分配器17为二分配器，且该二分配器将输入的每路信号分配为两路相位相反的信号，即，总共输出4路高频功率信号。

进一步地，在本实施例中，全固态放大器1的冷却采用水冷方式；每个功放盒14包含4块功率放大模块，该功率放大模块所用的功率放大管的型号为500W LDMOS管2600，且工作在深甲乙类状态(即，功率放大模块工作介于甲类和乙类之间，信号的作用范围大部分在放大区，少部分在截止区)，单个功率放大模块的输出端的功率不超过300W，然后，该32个功率放大模块经2路功率合成器和1个二分配器后输出的功率可达9600W；另外，本实施例中的功率合成器和功率分配器拟采用传输线变压器带隔离电阻的方式，以保障各路之间有良好的隔离。

由此，在质子治疗医用加速器中，全固态放大器1(也即高频功率源)的工作频率范围是1.4MHz～8.0MHz，工作模式是扫频幅度调制，输出功率为0～10kW，单端输出阻抗为50Ω，平衡态为200Ω，负载最大电压驻波比为2。在本实施例中，全固态放大器1由8个功放盒14合成，在工作频段内，每个功放盒阻抗实部在130～200之间，虚部在+j46～-j75之间，不同频率有不同值。调整腔体馈电阻抗使之接近50Ω，并使虚部最小，保证与50Ω全固态功率源良好匹配，保证驻波比在1.4以下，同时使各个功放盒14的输入端之间相互隔离，隔离度可达到26dB以上。另外，由于功率分配器的输入端与输出端互换即可实现功率合成器的功能(对于功率合成器反之亦然)，因此性能要求(包括：①各路之间有足够隔离，一路输入功率不能对其它路构成串扰；本机所有的分配/合成器均为宽带设计，路间隔离度大于26dB；②在任何工作状态下，包括正常工作状态、工作状态、不平衡(各路功率不等)工作状态，输入、输出阻抗始终不变，恒为50Ω。)相同，只是功率分配器的功率比功率合成器的功率小很多，由此对功率分配器的损耗要求可适当放宽(不同功率等级的合成器采用不同的结构设计和材料，保证功率容量要求，功率大的合成器要将插入损耗做到最小)。

同轴谐振腔2用于接收全固态放大器1提供的高频功率信号，并通过腔内的腔体电压取样盒(图中未示)向低电平控制器3耦合输送射频信号。

在本实施例中，同轴谐振腔2为采用单间隙、宽带不调谐的线型高频谐振腔，其工作频率为1.4～7.6MHz(即，在加速过程中高频频率的变化范围为5.43倍)，其采用软磁合金材料(例如国产纳米合金软磁带料1K107)加载，该加载合金材料在整个工作频率范围内具有较稳定的μQf值，且大于10⁹，具有低Q值，Q～0.4；另外，在本实施例中，同轴谐振腔2的合金腔由2个四分之一馈线组成，每个四分之一馈线需要两路信号输入，通过上述二分配器可将一路信号分配为相位相反的两路信号，从而馈入一个四分之一馈线中，由此在合金腔上形成闭环。

如图3所示，低电平控制器3为控制结构简单、模块化和可编程的纯数字化控制器，其用于快速、精确地对同轴谐振腔2的频率和腔压(腔压的幅度和相位)进行连续调控，从而使质子在同轴谐振腔2处获取的频率和能量满足输出的要求；该低电平控制器3以数字信号处理板为基础，其包括：

时钟网络模块31，其根据信号源4(如图1所示)提供的基准信号(在本实施例中为500MHz的射频信号)以及一频率反馈信号，提供ADC采样时钟信号、FPGA工作时钟信号以及DAC还原时钟信号；

多通道高速的模数转换器32，其接收时钟网络模块31提供的ADC采样时钟信号，并将同轴谐振腔2提供的射频信号转换成数字信号；

数字处理器33，其接收时钟网络模块31提供的FPGA工作时钟信号，并且一方面根据外部定时提供的扫频触发信号以及预设的参考频率信息，向时钟网络模块31提供频率反馈信号，另一方面根据预设的腔压参考幅度相位信息，对模数转换器32输出的数字信号进行逻辑运算处理，以获得基频数字序列、二倍频数字序列和三倍频数字序列；

数模转换模块34，其接收时钟网络模块31提供的DAC还原时钟信号，并根据数字处理器33提供的基频数字序列、二倍频数字序列和三倍频数字序列，分别输出相应的基频信号、二倍频信号和三倍频信号；

滤波模块35，其用于分别对基频信号、二倍频信号和三倍频信号进行滤波，并输出第一滤波信号、第二滤波信号和第三滤波信号；

信号合成模块36，其用于合成第一滤波信号、第二滤波信号和第三滤波信号，并向全固态放大器1输出合成信号；

电源模块37，其用于分别向时钟网络模块31、模数转换器32、数字处理器33、数模转换器34、滤波模块35和信号合成模块36提供匹配的工作电压。

如图4所示，时钟网络模块31包括：与信号源4连接的直接数字合成单元(DDS)311，以及与DDS单元311连接的时钟分配单元312，其中，

DDS单元311根据基准信号以及频率反馈信号，产生相应的扫频信号；

时钟分配单元312对该扫频信号进行分配，以产生ADC采样时钟信号、FPGA工作时钟信号和DAC还原时钟信号。

在本实施例中，DDS单元311可以采用Analog公司的AD9858时钟芯片实现，该芯片工作在单音模式；时钟分配单元312可以采用Analog公司的AD9510芯片实现，该芯片可提供CMOS、LVDS、PECL等标准信号，且芯片内部具有除法器，可用于对信号进行调理。

又如图4所示，数字处理器33配置为：根据外部定时提供的扫频触发信号，按顺序读取存储在外部存储器5中的含有预设的参考频率信息的频率调谐字(FTW)，并根据读取到的FTW，向时钟网络模块31中的DDS单元311输出频率反馈信号，以对DDS单元311中的FTW寄存器进行定期的更新操作，从而使该DDS单元311完成扫频过程，产生扫频信号。

如图5所示，数字处理器33还包括：数据读取模块331、信号采集模块332、对比模块333、第一逻辑控制运算模块334、第二逻辑控制运算模块335、第三逻辑控制运算模块336和信号还原模块337，其中，

数据读取模块331用于从外部存储器5读取用户加载的同轴谐振腔2内的腔压参考幅度相位信息{Iref，Qref}；

信号采集模块332用于读入模数转换器32提供的数字信号，且该数字信号中含有同轴谐振腔2内的腔压实际幅度相位信息{Iadc，Qadc}(该信息通过同轴谐振腔2输出的射频信号体现)；

对比模块333用于将腔压参考幅度相位信息{Iref，Qref}与腔压实际幅度相位信息{Iadc，Qadc}对比，并获得基频差值{ΔI1，ΔQ1}、二倍频差值{ΔI2，ΔQ2}和三倍频差值{ΔI3，ΔQ3}；

第一逻辑控制运算模块334用于对基频差值{ΔI1，ΔQ1}进行PI或PID控制运算，并获得基频信号的幅度相位信息{I1st，Q1st}；

第二逻辑控制运算模块335用于对二倍频差值{ΔI2，ΔQ2}进行PI或PID控制运算，并获得二倍频信号的幅度相位信息{I2nd，Q2nd}；

第三逻辑控制运算模块336用于对三倍频差值{ΔI3，ΔQ3}进行PI或PID控制运算，并获得三倍频信号的幅度相位信息{I3rd，Q3rd}；

信号还原模块337用于分别根据基频信号的幅度相位信息{I1st，Q1st}、二倍频信号的幅度相位信息{I2nd，Q2nd}以及三倍频信号的幅度相位信息{I3rd，Q3rd}，还原产生相应的基频数字序列、二倍频数字序列和三倍频数字序列(该些数字序列为类似正玄波的周期性数字序列)。

由此可见，上述基频信号、二倍频信号以及三倍频信号的幅度和相位均可通过数字处理器33根据预设的同轴谐振腔2内的腔压参考幅度相位信息以及同轴谐振腔2内的腔压实际幅度相位信息进行反馈调控。

如图6所示，数模转换模块34包括：第一数模转换器341、第二数模转换器342和第三数模转换器343，其中，

第一数模转换器341用于对基频数字序列进行数模转换，以产生基频信号；

第二数模转换器342用于对二倍频数字序列进行数模转换，以产生二倍频信号；

第三数模转换器343用于对三倍频数字序列进行数模转换，以产生三倍频信号。

上述基频信号的频率可根据数模转换模块34接收到的DAC还原时钟信号的频率的变化进行调节，即，DAC还原时钟信号的频率相对于基频信号的频率成一定的倍数关系，DAC还原时钟信号的频率则随着时钟网络模块31中DDS单元311输出的扫频信号的变化而变化，而DDS单元311输出的扫频信号则通过数字处理器33根据预设的参考频率信息进行调节，由此即可根据预设的参考频率信息实现对基频信号的频率调控；进一步地，在实现对基频信号的频率调控后，即可相应地对二倍频信号以及三倍频信号的频率进行调控，即，二倍频信号的频率为基频信号的频率的两倍，三倍频信号的频率为基频信号的频率的三倍。

在本实施例中，DDS单元311输出的扫频信号的频率范围为16.8-91.2MHz，DAC还原时钟信号的频率为基频信号的频率的12倍，即，基频信号的频率范围为1.4-7.6MHz，因此，二倍频信号以及三倍频信号的频率范围分别为2.8-7.6MHz和4.2-7.6MHz。当然，此处也可以选用更高倍率，比如16倍。这是因为，基频的工作范围是1.4MHz，对应的12倍时钟是16.8MHz，DAC还原时候会产生一个混淆信号的频率是16.8-1.4＝15.4MHz，该信号可以有效滤除；而如果选用较低的倍率，比如10倍，那么DAC时钟是14MHz，产生的混淆信号是12.6MHz，太过接近工作频段1.4-7.6MHz，不利于完全滤出。所以这个倍率的选择主要是为了方便过滤掉混淆信号。

另外，在本实施例中，DAC还原时钟信号的频率与FPGA工作时钟信号的频率相同。

又如图6所示，滤波模块35包括：第一低通滤波器351、第二低通滤波器352和第三低通滤波器353，其中，

第一低通滤波器351用于对基频信号进行滤波，以产生第一滤波信号；

第二低通滤波器352用于对二倍频信号进行滤波，以产生第二滤波信号；

第三低通滤波器353用于对三倍频信号进行滤波，以产生第三滤波信号。

在本实施例中，信号合成模块36可采用加法器实现，从而对第一滤波信号、第二滤波信号和第三滤波信号进行合成，由于基频信号、二倍频信号和三倍频信号的频率、幅度和相位均可调，因此信号合成模块36输出的合成信号的频率、幅度和相位同样可调，由此使得通过全固态放大器1输出的高频功率信号的频率、幅度和相位也可调，这样就实现了对同轴谐振腔2的频率和腔压的连续可调。

需要注意的是，在本发明的高频系统中之所以要加入二倍频信号和三倍频信号，即，低电平控制器3向全固态放大器1提供的是基频信号、二倍频信号和三倍频信号的合成信号，而非单个基频信号，是因为：质子在加速过程中会经历三个阶段：束流注入及累积、束流加速、束流引出，在束流注入和引出阶段，高频系统的频率处于稳定阶段；而在束流加速阶段，高频系统的频率则随时间线性增加，因此，在调束(即束流加速阶段)时，高频系统在升能过程中通过增加二倍频信号和三倍频信号，可有效改善粒子密度分布，降低空间电荷效应影响，使储存粒子数从8nC提高到16nC以上。

另外，上述低电平控制器3可采用结构简单、模块化和可编程的纯数字化控制器实现。如图7所示，上述低电平控制器3搭载在紧凑型PCI(CPCI)机箱6上，其中的数字处理器33依托CPCI背板总线与CPCI机箱6中的CPCI控制器61进行数据通讯，上位机7通过TCP/IP协议与CPCI控制器61通讯连接，该上位机7在Linux操作系统下采用实验物理与工业控制系统(EPICS)进行图形化界面的数据交互，从而实现对低电平控制器3的数据监测和控制(例如，定时提供扫频触发信号，设置频率调谐字和腔压参考幅度相位信息等)。

由此可见，基于上述结构的同步加速器高频系统，所实现的频率及腔压调控方法，即，本发明之二的一种同步加速器高频系统的频率及腔压调控方法，包括以下步骤：

步骤S1，利用数字处理器33根据外部定时提供(通过上位机7提供)的扫频触发信号以及预设的参考频率信息(通过上位机7提供)，提供频率反馈信号；

步骤S2，利用时钟网络模块31根据信号源4提供的基准信号以及频率反馈信号，提供ADC采样时钟信号、FPGA工作时钟信号以及DAC还原时钟信号；

步骤S3，利用模数转换器32根据ADC采样时钟信号，将同轴谐振腔2提供的射频信号转换成数字信号；

步骤S4，利用数字处理器33根据FPGA工作时钟信号以及预设的腔压参考幅度相位信息(通过上位机7提供)，对数字信号进行逻辑运算处理，以获得基频数字序列、二倍频数字序列和三倍频数字序列；

步骤S5，利用数模转换模块34根据DAC还原时钟信号，将基频数字序列、二倍频数字序列和三倍频数字序列分别转换成基频信号、二倍频信号和三倍频信号；

步骤S6，先利用滤波模块35对基频信号、二倍频信号和三倍频信号进行滤波，再利用信号合成模块36将经过滤波后的基频信号、二倍频信号和三倍频信号合成后产生合成信号；

步骤S7，利用全固态放大器1将合成信号放大后产生高频功率信号；

步骤S8，利用同轴谐振腔2根据高频功率信号，产生射频信号；

步骤S9，通过调整预设的参考频率信息调控同轴谐振腔2的频率；通过调整预设的腔压参考幅度相位信息调控同轴谐振腔2的腔压。

利用本发明进行联调试验，得到的具体控制性能参数如下：

工作频率：1.4MHz～7.6MHz；

峰峰值电压：4.0kV；

闭环幅度稳定度(peak-peak)：±0.3％；

闭环相位稳定度(peak-peak)：±0.25o。

以上所述的，仅为本发明的较佳实施例，并非用以限定本发明的范围，本发明的上述实施例还可以做出各种变化。凡是依据本发明申请的权利要求书及说明书内容所作的简单、等效变化与修饰，皆落入本发明专利的权利要求保护范围。本发明未详尽描述的均为常规技术内容。

Claims (14)

1.一种同步加速器高频系统，其特征在于，该系统包括：

一全固态放大器，其将一合成信号放大，并产生高频功率信号；

一采用软磁合金材料加载的同轴谐振腔，其接收并根据所述高频功率信号，产生一射频信号；以及

一低电平控制器，其包括：

一时钟网络模块，其根据一基准信号以及一频率反馈信号，提供ADC采样时钟信号、FPGA工作时钟信号以及DAC还原时钟信号；

一模数转换器，其接收并根据所述ADC采样时钟信号，将所述射频信号转换成数字信号；

一数字处理器，其接收所述FPGA工作时钟信号，并且一方面根据一扫频触发信号以及预设的参考频率信息，提供所述频率反馈信号，另一方面根据预设的腔压参考幅度相位信息，对所述数字信号进行逻辑运算处理，以获得基频数字序列、二倍频数字序列和三倍频数字序列；

一数模转换模块，其接收并根据所述DAC还原时钟信号，将所述基频数字序列、二倍频数字序列和三倍频数字序列分别转换成基频信号、二倍频信号和三倍频信号；以及

一信号合成模块，其将所述基频信号、二倍频信号和三倍频信号合成后产生所述合成信号。

2.根据权利要求1所述的同步加速器高频系统，其特征在于，所述全固态放大器包括：

一前级放大器，其输入端与所述低电平控制器的输出端连接；

分别连接在所述前级放大器的输出端的第一功率分配器和第二功率分配器；

多个功放盒，其分为两组，且每组中所述功放盒的数量至少为2个，其中一组中各个所述功放盒的输入端分别与所述第一功率分配器的多个输出端连接，另一组中各个所述功放盒的输入端分别与第二功率分配器的多个输出端连接；

第一功率合成器，其多个输入端分别与一组中各个所述功放盒的输出端连接；

第二功率合成器，其多个输入端分别与另一组中各个所述功放盒的输出端连接；

第三功率分配器，其两个输入端分别与所述第一功率合成器以及第二功率合成器的输出端连接，其多个输出端与所述同轴谐振腔的输入端连接。

3.根据权利要求2所述的同步加速器高频系统，其特征在于，所述功放盒的数量为8个，且每4个所述功放盒分为一组；所述第一功率分配器和第二功率分配器均为四分配器；所述第三功率分配器为二分配器，并将输入的每路信号分配为两路相位相反的信号。

4.根据权利要求1所述的同步加速器高频系统，其特征在于，所述同轴谐振腔为采用软磁合金材料加载的单间隙、宽带不调谐的线型高频腔。

5.根据权利要求1所述的同步加速器高频系统，其特征在于，所述时钟网络模块包括：

一直接数字合成单元，其接收并根据所述基准信号以及频率反馈信号，产生一扫频信号；以及

一时钟分配单元，其接收并对所述扫频信号进行分配，以产生所述ADC采样时钟信号、FPGA工作时钟信号和DAC还原时钟信号。

6.根据权利要求1所述的同步加速器高频系统，其特征在于，所述数字处理器配置为：根据所述扫频触发信号，按顺序读取含有所述参考频率信息的频率调谐字，并根据读取到的所述频率调谐字，向所述时钟网络模块提供所述频率反馈信号。

7.根据权利要求1所述的同步加速器高频系统，其特征在于，所述数字处理器包括：

一数据读取模块，其读取所述腔压参考幅度相位信息；

一信号采集模块，其读入所述数字信号，且该数字信号中含有所述同轴谐振腔内的腔压实际幅度相位信息；

一对比模块，其将所述腔压参考幅度相位信息与腔压实际幅度相位信息对比，并获得基频差值、二倍频差值和三倍频差值；

第一逻辑控制运算模块，其对所述基频差值进行PI或PID控制运算，并获得基频信号的幅度相位信息；

第二逻辑控制运算模块，其对所述二倍频差值进行PI或PID控制运算，并获得二倍频信号的幅度相位信息；

第三逻辑控制运算模块，其对所述三倍频差值进行PI或PID控制运算，并获得三倍频信号的幅度相位信息；

一信号还原模块，其分别根据所述基频信号的幅度相位信息、二倍频信号的幅度相位信息以及三倍频信号的幅度相位信息，还原产生所述基频数字序列、二倍频数字序列和三倍频数字序列。

8.根据权利要求1所述的同步加速器高频系统，其特征在于，所述数模转换模块包括：

第一数模转换器，其对所述基频数字序列进行数模转换，以产生所述基频信号；

第二数模转换器，其对所述二倍频数字序列进行数模转换，以产生所述二倍频信号；

第三数模转换器，其对所述三倍频数字序列进行数模转换，以产生所述三倍频信号。

9.根据权利要求1所述的同步加速器高频系统，其特征在于，所述低电平控制器还包括：一连接在所述数模转换模块与信号合成模块之间的滤波模块。

10.根据权利要求1所述的同步加速器高频系统，其特征在于，所述滤波模块包括：分别对所述基频信号、二倍频信号和三倍频信号进行滤波的第一低通滤波器、第二低通滤波器和第三低通滤波器。

11.根据权利要求9所述的同步加速器高频系统，其特征在于，所述低电平控制器还包括：一分别向所述时钟网络模块、模数转换器、数字处理器、数模转换器、滤波模块和信号合成模块供电的电源模块。

12.根据权利要求1所述的同步加速器高频系统，其特征在于，所述低电平控制器搭载在一CPCI机箱上，，所述数字处理器通过CPCI背板总线与所述CPCI机箱中的CPCI控制器进行数据通讯，且该CPCI控制器通过TCP/IP协议与一上位机通讯连接。

13.一种基于权利要求1-12中任意一项所述的同步加速器高频系统的频率及腔压调控方法，其特征在于，所述方法包括以下步骤：

步骤S1，利用所述数字处理器根据一扫频触发信号以及预设的参考频率信息，提供一频率反馈信号；

步骤S2，利用所述时钟网络模块根据一基准信号以及所述频率反馈信号，提供ADC采样时钟信号、FPGA工作时钟信号以及DAC还原时钟信号；

步骤S3，利用所述模数转换器根据所述ADC采样时钟信号，将所述同轴谐振腔提供的射频信号转换成数字信号；

步骤S4，利用所述数字处理器根据所述FPGA工作时钟信号以及预设的腔压参考幅度相位信息，对所述数字信号进行逻辑运算处理，以获得基频数字序列、二倍频数字序列和三倍频数字序列；

步骤S5，利用所述数模转换模块根据所述DAC还原时钟信号，将所述基频数字序列、二倍频数字序列和三倍频数字序列分别转换成基频信号、二倍频信号和三倍频信号；

步骤S6，利用所述信号合成模块将所述基频信号、二倍频信号和三倍频信号合成后产生一合成信号；

步骤S7，利用所述全固态放大器将所述合成信号放大，并产生高频功率信号；

步骤S8，利用所述同轴谐振腔根据所述高频功率信号，产生所述射频信号；

步骤S9，通过调整所述参考频率信息调控所述同轴谐振腔的频率；通过调整所述腔压参考幅度相位信息调控所述同轴谐振腔的腔压。

14.根据权利要求13所述的同步加速器高频系统的频率及腔压调控方法，其特征在于，所述步骤S6还包括：在将所述基频信号、二倍频信号和三倍频信号合成前，先利用一滤波模块对所述基频信号、二倍频信号和三倍频信号进行滤波。