CN110234196B - 一种用于同步加速器的数字低电平系统 - Google Patents

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Abstract

本发明涉及一种用于同步加速器的数字低电平系统，其特征在于，包括上位机和低电平系统，其中，低电平系统包括总线模块、内存模块、触发模块、时钟管理模块、模数变换模块、数字信号处理模块和数模变换模块；内存模块用于预设存储磁合金加载腔高频系统若干工作模式的波形；触发模块用于接收光触发信号；时钟管理模块用于设定取样时钟信号和工作时钟信号；模数变换模块用于采集磁合金加载腔高频系统的腔体电场取样信号并转换为数字信号；数字信号处理模块用于得到校正后的激励信号；数模变换模块用于将校正后的激励信号转换为模拟信号，发送至磁合金加载腔高频系统，本发明可广泛用于粒子加速器低电平控制技术领域中。

Description

一种用于同步加速器的数字低电平系统
技术领域
本发明是关于一种用于同步加速器的数字低电平系统，属于粒子加速器低电平控制技术领域。
背景技术
粒子加速器(Particle Accelerator)是采用人工方法产生高速带电粒子的装置，用于探索原子核及粒子性质、内部结构及相互作用的重要工具，在科学技术、工农业生产、卫生医疗等方面同样有着广泛而重要的实际应用。同步加速器是一种在一定的环形轨道上利用高频电场加速电子或离子的环形加速器装置，同步加速器中磁场的强度随着被加速粒子能量的增加而增加，从而保持粒子回旋频率与高频加速电场同步。高频系统是同步加速器的重要组成部分之一，是束流不断得到加速的能量源泉。随着粒子能量的增加，高频系统电场的频率、相位和幅度也发生相应的变化。高频电场的幅度和相位的稳定性直接决定了束流能量的稳定性和束流品质的优劣。
由于同步环高频系统工作模式的多样，工作时需要连续扫频并调制电场幅度，因此电场的控制难度较大。目前主要有两大类同步加速器数字低电平系统，一类是全模拟的低电平系统，该类系统可以满足加速器的需求，但是较为落后且升级难度较大；另一类是可变时钟频率的数字低电平系统，该类系统为了采用I/Q采样算法(ADC采样时钟是工作频率的4倍)采样时钟时刻在发生变化，这种方式有两大缺点，一是由于采样时钟一直在变，不可避免地会产生时钟抖动，导致引入大量的采样噪声；另外一个是I/Q采样算法本身就有较大得误差，这会导致系统的控制精度不容易提高。
加速器高频低电平系统是加速器系统的重要组成部分，是保证束流能够得到正常加速的必不可少部分。在加速器高频系统中，低电平控制系统(Low Level RF System)的作用是设置并稳定高频系统的运行参数，通过反馈机制抑制腔体电场的幅度和相位波动，提高束流的稳定性。高频低电平系统的性能对束流的品质有很大的影响。为满足物理实验的需求，越来越多的高性能加速器被建造，同时，对高频低电平系统的性能也提出了更高的要求。随着数字信号处理(DSP)及高性能可编程逻辑器件(FPGA)等的不断发展，也为低电平的发展提供了可能。高频低电平系统(LLRF)经历了全模拟、半数字到全数字的发展历程。数字化的低电平系统成熟性、可靠性及灵活性较模拟系统有了大幅度地提高。数字化系统可以实现复杂得处理算法，各种控制环路的设计都变得简单，一般只需要编程实现。同时数字化系统的分辨率已经达到非常高得水平，可以对腔体电场的幅度和相位进行更加精确的控制。
数字低电平系统根据工作模式的不同分为固定频率连续波低电平系统、固定频率脉冲低电平系统和扫频、调幅、脉冲低电平系统三大类，其中，固定频率连续波和脉冲低电平系统应用较为广泛，各项方面已经非常成熟。而扫频、调幅、脉冲低电平系统由于应用面较窄，仍然有较大的提升空间。目前，现有技术中存在用于质子同步加速器的类似数字低电平系统，但是，现有的数字化系统均普遍存在难以实现大带宽、高精度和高稳定性的兼容的问题。
发明内容
针对上述问题，本发明的目的是提供一种能够实现大带宽、高精度和高稳定性兼容的用于同步加速器的数字低电平系统。
为实现上述目的，本发明采取以下技术方案：一种用于同步加速器的数字低电平系统，其特征在于，包括上位机和低电平系统，其中，所述低电平系统包括内存模块、触发模块、时钟管理模块、模数变换模块、数字信号处理模块和数模变换模块；所述内存模块用于预设存储磁合金加载腔高频系统若干工作模式的波形；所述触发模块用于接收加速器控制系统发送的光触发信号；所述时钟管理模块用于设定所述磁合金加载腔高频系统的取样时钟信号和所述数字信号处理模块的工作时钟信号；所述模数变换模块用于根据设定的取样时钟信号，采集所述磁合金加载腔高频系统的腔体电场取样信号并转换为数字信号；所述数字信号处理模块用于根据光触发信号所包含的工作模式信息，读取所述内存模块内对应工作模式的波形，并根据该工作模式的波形，采用数字PI算法，对数字信号进行逻辑运算处理，得到校正后的激励信号；所述数模变换模块用于将校正后的激励信号转换为模拟信号，发送至所述磁合金加载腔高频系统，在所述磁合金加载腔高频系统内建立对应工作模式波形的电场，使得所述磁合金加载腔高频系统根据对应的工作模式对粒子进行加速；所述上位机连接所述低电平系统，用于实时监控所述低电平系统的工作，并为所述低电平系统的各用电部件供电。
进一步地，所述数字信号处理模块包括参考信号数控振荡器、输出信号数控振荡器、正交解调单元、鉴相检波单元、幅度PI控制单元、第一数字乘法器和相位PI控制单元；所述参考信号数控振荡器用于根据预设的扫频频率控制字和工作时钟信号，得到基准信号；所述正交解调单元用于对数字信号与得到的基准信号进行正交解调，得到两路I/Q信号；所述鉴相检波单元用于对两路I/Q信号进行数字检波得到数字信号的幅度，以及对两路I/Q信号进行相位差检测得到数字信号与基准信号之间的相位差；所述幅度相位PI控制单元用于将数字信号的幅度与预设的幅度值相减，经幅度PI调节处理后得到经负反馈调节后的电压幅度信号；所述相位PI控制单元用于根据比例系数和积分系数，将数字信号与基准信号之间的相位差经相位PI调节处理后得到基准信号与数字信号之间的相位差调节量，该调节量用于控制输出信号数控振荡器的相位控制字；所述输出信号数控振荡器用于根据相位控制字和预设的扫频频率控制字生成输出激励信号；所述第一数字乘法器用于将电压幅度信号与输出激励信号相乘，得到校正后的激励信号。
进一步地，所述正交解调单元包括两第二数字乘法器、两积分梳状滤波器和两FIR滤波器；数字信号与基准信号分别通过一所述第二数字乘法器混频后依次通过一所述积分梳状滤波器和FIR滤波器后，得到两路I/Q信号。
进一步地，所述低电平系统还包括网络接口和总线模块，所述上位机通过所述网络接口或总线模块连接所述低电平系统。
进一步地，所述磁合金加载腔高频系统的工作模式为至少256组。
进一步地，所述低电平系统的工作频率范围为0.3～10MHz。
进一步地，所述时钟管理模块采用外部的高稳晶振作为时钟源。
进一步地，所述数字信号处理模块采用FPGA芯片或DSP芯片。
进一步地，所述内存模块采用双倍速率内存模块。
本发明由于采取以上技术方案，其具有以下优点：1、本发明的采样时钟频率固定，通过改变扫频频率控制字和幅度设定值可以实现磁合金加载腔高频系统多种不同工作模式的切换，可以控制磁合金加载腔高频系统实现扫频、幅度调制或脉冲工作模式，可满足质子到铀离子的全粒子加速需求。2、本发明的数字信号处理模块采用双数控振荡器，一个数控振荡器作为基准，另外一个数控振荡器作为输出激励信号，克服一个数控振荡器造成的系统不稳定性。3、本发明的数字信号处理模块由于设置有比例积分控制单元，比例积分参数经计算和调试完成后固定于控制程序之内，运行时不需要再做调整，具有大带宽、高增益的特点，可以广泛应用于粒子加速器低电平控制技术领域中。
附图说明
图1是本发明的结构示意图；
图2是本发明中数字信号处理模块的信号处理示意图；
图3是本发明实施例中磁合金加载腔高频系统一种工作模式的电压设定值和扫频频率控制字曲线图；
图4是本发明实施例中磁合金加载腔高频系统一种工作模式的电压设定值和扫频频率控制字曲线图。
具体实施方式
以下结合附图来对本发明进行详细的描绘。然而应当理解，附图的提供仅为了更好地理解本发明，它们不应该理解成对本发明的限制。
如图1所示，本发明提供的用于同步加速器的数字低电平系统包括上位机1和mTCA(MicroTCA，一种电信计算平台，是ATCA即先进的电信计算平台的一种简化版本)低电平系统2，其中，mTCA低电平系统2包括网络接口21、总线模块22、DDR(双倍速率)内存模块23、触发模块24、时钟管理模块25、模数变换模块26、数字信号处理模块27和数模变换模块28。
上位机1为mTCA计算机系统，通过网络接口21或总线模块22连接mTCA低电平系统2，用于实时监控mTCA低电平系统2的工作，并为mTCA低电平系统2的各用电部件供电，总线模块22用于上位机1与mTCA低电平系统2之间的通信。
DDR内存模块23用于预设存储磁合金加载腔高频系统3至少256组工作模式的波形，每一波形均包括频率和电压，不同工作模式下磁合金加载腔高频系统3的扫频范围、腔体电压幅度波形均不同。
触发模块24用于接收加速器控制系统发送的光触发信号，以实现磁合金加载腔高频系统3多种不同工作模式的切换。
时钟管理模块25用于设定磁合金加载腔高频系统3的取样时钟信号和数字信号处理模块27的工作时钟信号。
模数变换模块26用于根据设定的取样时钟信号，采集磁合金加载腔高频系统3的腔体电场取样信号并转换为数字信号。
数字信号处理模块27用于根据光触发信号所包含的工作模式信息，读取DDR内存模块23内对应工作模式的波形，并根据该工作模式的波形，采用数字PI算法，对数字信号进行逻辑运算处理，得到校正后的激励信号。
数模变换模块28用于将校正后的激励信号转换为模拟信号，通过磁合金加载腔高频系统3的带通滤波器31滤除噪声后激励磁合金加载腔高频系统3的固态功率放大器32，放大后的功率馈入至磁合金加载腔高频系统3的磁合金腔体33内，并在磁合金腔体33内建立对应工作模式波形的电场，使得磁合金腔体33根据对应的工作模式对粒子进行加速，实现磁合金加载腔高频系统3多种不同工作模式的切换。
在一个优选的实施例中，如图2所示，数字信号处理模块27包括参考信号数控振荡器271、正交解调单元272、鉴相检波单元273、幅度PI控制单元274、第一数字乘法器275、相位PI(比例积分控制)控制单元276和输出信号数控振荡器277。
参考信号数控振荡器271用于根据预设的扫频频率控制字和工作时钟信号，得到基准信号。
正交解调单元272用于对数字信号与得到的基准信号进行正交解调，得到两路I/Q(正交)信号，作为后续鉴相检波单元的输入信号。
鉴相检波单元273用于对两路I/Q信号进行数字检波得到数字信号的幅度，以及对两路I/Q信号进行相位差检测得到数字信号与基准信号之间的相位差。
幅度PI控制单元274用于将数字信号的幅度与预设的幅度值相减，经幅度PI调节处理后得到经负反馈调节后的电压幅度信号，该电压幅度信号用于通过控制第一数字乘法器275控制输出信号数控振荡器277的输出信号幅度。
相位PI控制单元276用于根据比例系数和积分系数，将数字信号与基准信号之间的相位差经相位PI调节处理后得到基准信号与数字信号之间的相位差调节量，该调节量用于控制输出信号数控振荡器277的相位控制字。
输出信号数控振荡器277用于根据相位控制字和预设的扫频频率控制字生成输出激励信号，该输出激励信号为正弦信号，其幅度和相位分别受控于幅度PI控制单元274和相位PI控制单元276，以构成相位负反馈稳定环路。
第一数字乘法器275用于将电压幅度信号与输出激励信号相乘，得到幅度校正后的激励信号。
在一个优选的实施例中，正交解调单元272包括两第二数字乘法器2721、两积分梳状滤波器2722和两FIR滤波器2723。数字信号与基准信号分别通过一第二数字乘法器2721混频后依次通过一积分梳状滤波器2722和一FIR滤波器2723，得到两路I/Q信号。数字信号经积分梳状滤波器2722和FIR滤波器2723的组合处理后，信噪比能够得到大幅度提高，有利于提高控制精度。
在一个优选的实施例中，mTCA低电平系统2的工作频率范围为0.3～10MHz。
在一个优选的实施例中，采用外部的高稳晶振作为时钟管理模块25的时钟源。
在一个优选的实施例中，数字信号处理模块27可以采用FPGA(可编程门阵列)芯片或DSP(数字信号处理技术)芯片。
在一个优选的实施例中，模数变换模块26采用过采样方式，采样时钟固定，采样率高有利于提高系统的采集精度。
下面通过具体实施例详细说明本发明的用于同步加速器的数字低电平系统：
如图3和图4所示，为磁合金加载腔高频系统3两种不同工作模式的实例，图中分别给出了电压设定值和扫频频率控制字的数据曲线，从图中可以看出，两种不同工作模式下扫频的频率曲线和电压波形均是不同的，根据需要，可以采用不同的组合模式，其中，频率的扫频范围为0.3MHz～10MHz，电压的变化范围可以从0～5kV。因此，采用本发明的数字低电平系统可以通过改变扫频频率控制字和幅度设定值，实现磁合金加载腔高频系统3多种不同工作模式的切换。
上述各实施例仅用于说明本发明，其中各部件的结构、连接方式和制作工艺等都是可以有所变化的，凡是在本发明技术方案的基础上进行的等同变换和改进，均不应排除在本发明的保护范围之外。

Claims (7)

1.一种用于同步加速器的数字低电平系统，其特征在于，包括上位机和低电平系统，其中，所述低电平系统包括内存模块、触发模块、时钟管理模块、模数变换模块、数字信号处理模块和数模变换模块；
所述内存模块用于预设存储磁合金加载腔高频系统若干工作模式的波形；
所述触发模块用于接收加速器控制系统发送的光触发信号；
所述时钟管理模块用于设定所述磁合金加载腔高频系统的取样时钟信号和所述数字信号处理模块的工作时钟信号；
所述模数变换模块用于根据设定的取样时钟信号，采集所述磁合金加载腔高频系统的腔体电场取样信号并转换为数字信号；
所述数字信号处理模块用于根据光触发信号所包含的工作模式信息，读取所述内存模块内对应工作模式的波形，并根据该工作模式的波形，采用数字PI算法，对数字信号进行逻辑运算处理，得到校正后的激励信号，所述数字信号处理模块包括参考信号数控振荡器、输出信号数控振荡器、正交解调单元、鉴相检波单元、幅度PI控制单元、第一数字乘法器和相位PI控制单元；
所述参考信号数控振荡器用于根据预设的扫频频率控制字和工作时钟信号，得到基准信号；
所述正交解调单元用于对数字信号与得到的基准信号进行正交解调，得到两路I/Q信号；所述正交解调单元包括两第二数字乘法器、两积分梳状滤波器和两FIR滤波器；
数字信号与基准信号分别通过一所述第二数字乘法器混频后依次通过一所述积分梳状滤波器和FIR滤波器后，得到两路I/Q信号；
所述鉴相检波单元用于对两路I/Q信号进行数字检波得到数字信号的幅度，以及对两路I/Q信号进行相位差检测得到数字信号与基准信号之间的相位差；
所述幅度相位PI控制单元用于将数字信号的幅度与预设的幅度值相减，经幅度PI调节处理后得到经负反馈调节后的电压幅度信号；
所述相位PI控制单元用于根据比例系数和积分系数，将数字信号与基准信号之间的相位差经相位PI调节处理后得到基准信号与数字信号之间的相位差调节量，该调节量用于控制输出信号数控振荡器的相位控制字；
所述输出信号数控振荡器用于根据相位控制字和预设的扫频频率控制字生成输出激励信号；
所述第一数字乘法器用于将电压幅度信号与输出激励信号相乘，得到校正后的激励信号；
所述数模变换模块用于将校正后的激励信号转换为模拟信号，发送至所述磁合金加载腔高频系统，在所述磁合金加载腔高频系统内建立对应工作模式波形的电场，使得所述磁合金加载腔高频系统根据对应的工作模式对粒子进行加速；
所述上位机连接所述低电平系统，用于实时监控所述低电平系统的工作，并为所述低电平系统的各用电部件供电。
2.如权利要求1所述的一种用于同步加速器的数字低电平系统，其特征在于，所述低电平系统还包括网络接口和总线模块，所述上位机通过所述网络接口或总线模块连接所述低电平系统。
3.如权利要求1所述的一种用于同步加速器的数字低电平系统，其特征在于，所述磁合金加载腔高频系统的工作模式为至少256组。
4.如权利要求1至3任一项所述的一种用于同步加速器的数字低电平系统，其特征在于，所述低电平系统的工作频率范围为0.3～10MHz。
5.如权利要求1至3任一项所述的一种用于同步加速器的数字低电平系统，其特征在于，所述时钟管理模块采用外部的高稳晶振作为时钟源。
6.如权利要求1至3任一项所述的一种用于同步加速器的数字低电平系统，其特征在于，所述数字信号处理模块采用FPGA芯片或DSP芯片。
7.如权利要求1至3任一项所述的一种用于同步加速器的数字低电平系统，其特征在于，所述内存模块采用双倍速率内存模块。
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