CN108055757A - 高频同步系统及包含其的同步加速器设备 - Google Patents

Abstract

本发明提供一种高频同步系统，包括：前级加速器过零比较电路，配置为输入前级加速器的高频波形信号，输出过零比较后的前级加速器的零相位；后级加速器过零比较电路，配置为输入后级加速器的高频波形信号，输出过零比较后的后级加速器的零相位；主控制器FPGA，输入前级加速器的零相位和后级加速器的零相位，还输入事例触发信号，配置为分别输出延时后的符合信号至前级加速器和后级加速器的冲击磁铁(Kicker)电源控制器。通过该时钟同步，两同步加速器的周长可以为任意比例，并且注入堆积次数可以大于周长比，获得更高的流强增益。

Description

高频同步系统及包含其的同步加速器设备

技术领域

本发明设计同步加速器领域，进一步涉及一种同步加速器之间的高频同步系统。

背景技术

为了获得更高的能量，同步加速器常采用级联的方式，将前级同步加速器中的加速完成的束团引出，注入的后级同步加速器中继续加速。在这个束团转移过程中，需要同时满足两个条件：1.前级同步加速器引出元件动作时刻为引出所需高频相位；2.后级同步加速器注入元件动作时刻为注入所需高频相位。常规的做法是，两个同步加速器的周长设计为简单整数比，用同一晶体振荡器同步两个同步加速器的时钟。该同步方式最大的缺点是：两个同步加速器的周长比为简单整数，限制了同步加速器设计的灵活性；后级同步加速器流强增益不能超过周长比。

同步加速器之间束团转移的过程中，需要同时满足前级同步加速器引出相位和后级同步加速器注入相位，传统的方案是两个同步加速器用同一个晶体振荡器作为时钟，这样造成的结果是两个同步加速器设计过程中需要将周长设置为简单整数比，极大的限制了同步环设计的灵活性，另外后级加速器注入堆积次数小于等于该周长比，流强增益低。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的目的在于提供一种高频同步系统及包含其的同步加速器设备，以至少部分解决以上所述的技术问题。

(二)技术方案

根据本发明的一方面，提供一种高频同步系统，包括：前级加速器过零比较电路，配置为输入前级加速器的高频波形信号，输出过零比较后的前级加速器的零相位；后级加速器过零比较电路，配置为输入后级加速器的高频波形信号，输出过零比较后的后级加速器的零相位；主控制器FPGA，输入前级加速器的零相位和后级加速器的零相位，还输入事例触发信号，配置为分别输出延时后的符合信号至前级加速器和后级加速器的冲击磁铁(Kicker)电源控制器。

在进一步的实施方案中，还包括辅助控制器，与所述主控制器FPGA耦接，用于主控制器FPGA与连接至辅助控制器的其他设备进行通信。

在进一步的实施方案中，所述辅助控制器配置为连接一上位机，用于将采集的主控制器FPGA的信号传送至上位机，还用于将上位机下发的参数传递给FPGA。

在进一步的实施方案中，所述主控制器FPGA获取符合信号包括：捕获后级同步加速器高频波形零相位后，经过延时，打开捕获窗口，如果该时间段内能捕获到前级同步加速器高频波形零相位信号，并且事例触发信号存在，则输出符合信号。

根据本发明的再一方面，提供一种高频同步系统，包括：

主控制器FPGA，配置为输入前级加速器的零相位和后级加速器的零相位，输入事例触发信号，还配置为分别输出延时后的符合信号至前级加速器和后级加速器；辅助控制器，与所述主控制器耦接，还配置为连接一上位机，配置为使主控制器FPGA与所述上位机通信。

根据本发明的又一方面，提供一种同步加速器设备，包括：

前级加速器和后级加速器，所述前级同步加速器中加速完成的束团引出，注入后级同步加速器；

和以上任一种的高频同步系统。

根据本发明的再一方面，提供一种同步加速器设备，包括：

前级加速器，包括内置的高频低电平控制现场可编程门阵列，用于确定并输出前级加速器的零相位；

后级加速器，包括内置的高频低电平控制现场可编程门阵列，用于确定并输出后级加速器的零相位，所述前级加速器中的加速完成的束团引出后注入后级加速器；

以及上述的高频同步系统。

(三)有益效果

本发明的高频同步系统，采集两个同步加速器的时钟，用前级同步加速器满足引出条件、后级同步加速器满足注入条件以及触发事例做符合，触发前级同步加速器的引出元件和后级同步加速器的注入元件动作，这样，两同步加速器的周长可以为任意比例，并且注入堆积次数可以大于周长比，获得更高的流强增益。

附图说明

图1是本发明一实施例的高频同步系统方框图。

图2是本发明另一实施例的高频同步系统方框图。

图3是本发明实施例的主控制器FPGA相位捕捉算法结构图。

具体实施方式

下面将详细说明本公开的一些实施例。在接下来的说明中，一些具体的细节，例如实施例中的具体电路结构和这些电路元件的具体参数，都用于对本公开的实施例提供更好的理解。本技术领域的技术人员可以理解，即使在缺少一些细节或者其他方法、元件、材料等结合的情况下，本发明的实施例也可以被实现。

本领域的技术人员应该理解，在本发明说明书的一个或者多个实施例中公开的各具体特征、结构或者参数、步骤等可以以任何合适的方式组合。另外，在本发明的说明书及权利要求中，“耦接”一词意指通过电气或者非电气的方式实现直接或者间接的连接。“一个”并不用于特指单个，而是可以包括复数形式。“电路”意指至少将一个或者多个有源或无源的元件耦接在一起以提供特定功能的结构。“信号”至少可以指包括电流、电压、电荷、温度、数据、压力或者其它类型的信号。本领域的技术人员应该理解，以上罗列的对本发明中描述用语的解释仅仅是示例性的，并不用于对各用语进行绝对的限定。

该发明的主要思想是两同步加速器可以采用独立的时钟系统，高频同步系统同时采集两同步加速器的时钟，用前级同步加速器满足引出条件、后级同步加速器满足注入条件以及触发事例做符合，触发前级同步加速器的引出元件和后级同步加速器的注入元件动作。这样，两同步加速器的周长可以为任意比例，并且注入堆积次数可以大于周长比，获得更高的流强增益。

根据本发明实施例的一方面，提供一种高频同步系统，包括：前级加速器过零比较电路，配置为输入前级加速器的高频波形信号，输出过零比较后的前级加速器的零相位；后级加速器过零比较电路，配置为输入后级加速器的高频波形信号，输出过零比较后的后级加速器的零相位；以及主控制器FPGA，输入前级加速器的零相位和后级加速器的零相位，还输入事例触发信号，配置为分别输出延时后的符合信号至前级加速器和后级加速器的冲击磁铁电源控制器。以下将结合附图1进行具体说明。

如图1所示，本发明的高频同步系统包括同步加速器高频波形信号整形、过零比较电路，主控制器FPGA，辅助控制器ARM。上述各单元之间的关系如下：前级和后级同步加速器高频正弦信号经同轴电缆馈送至高频同步系统，经过过零比较分别获得前后级同步加速器高频零相位，然后送至FPGA进行符合，该符合信号再与事例触发信号符合，经过延时后分别送往前后级同步加速器冲击磁铁电源控制器。ARM的作用是将FPGA实时采集的系统状态传送至上位机，并将上位机下发的延时等参数传递给FPGA。

根据本发明实施例的再一方面，提供一种同步加速器设备，包括：前级加速器和后级加速器，所述前级同步加速器中的加速完成的束团引出，注入后级同步加速器；以及图1所述的高频同步系统。

根据本发明实施例的另一方面，提供一种高频同步系统，包括：主控制器FPGA，配置为输入前级加速器的零相位和后级加速器的零相位还输入事例触发信号，配置为分别输出延时后的符合信号至前级加速器和后级加速器的控制器；与所述主控制器FPGA连接，用于主控制器FPGA与连接至辅助控制器的上位机之间的通信。

如图2所示，可以通过对高频控制板进行修改，使FPGA(该FPGA不同于主控器FPGA，它属于同步加速器高频低电平控制系统，是正弦电压信号的来源)内置的DDS相位过零时输出一个脉冲，这样就可以简化过零比较功能，同时提高系统稳定性。

FPGA(现场可编程门阵列)是该高频同步系统的主控制器，其相位捕捉算法结构如图3所示。后级同步加速器高频波形零相位捕获后，经过延时d1，打开捕获窗口2，如果该时间段内能捕获到前级同步加速器高频波形零相位信号，并且事例触发信号存在，则输出符合信号(d2和d3)。通过调节捕获窗口2大小，可以调节时间同步精度和符合信号频率。同时将符合信号d2和d3分别输出至前级同步加速器冲击磁铁电源和后级同步加速器冲击磁铁电源。

根据本发明实施例的又一方面，提供一种同步加速器设备，包括：前级加速器，包括内置的直接数字式频率合成器，用于获取前级加速器的零相位；后级加速器，包括内置的直接数字式频率合成器，用于获取前级加速器的零相位，所述前级同步加速器中的加速完成的束团引出，注入后级同步加速器，以及图2所述的高频同步系统。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种高频同步系统，其特征在于，包括：

前级加速器过零比较电路，配置为输入前级加速器的高频波形信号，输出过零比较后的前级加速器的零相位；

后级加速器过零比较电路，配置为输入后级加速器的高频波形信号，输出过零比较后的后级加速器的零相位；

主控制器FPGA，输入前级加速器的零相位和后级加速器的零相位，还输入事例触发信号，配置为分别输出延时后的符合信号至前级加速器和后级加速器的冲击磁铁(Kicker)电源控制器。

2.根据权利要求1所述的高频同步系统，其特征在于，还包括辅助控制器，与所述主控制器FPGA耦接，用于主控制器FPGA与连接至辅助控制器的其他设备之间的通信。

3.根据权利要求1所述的高频同步系统，其特征在于，所述辅助控制器配置为连接一上位机，用于将采集的主控制器FPGA的信号传送至上位机，还用于将上位机下发的参数传递给FPGA。

4.根据权利要求1所述的高频同步系统，其特征在于，所述主控制器FPGA获取符合信号包括：捕获后级同步加速器高频波形零相位后，经过延时，打开捕获窗口，如果该时间段内能捕获到前级同步加速器高频波形零相位信号，并且事例触发信号存在，则输出符合信号。

5.一种高频同步系统，其特征在于，包括：

主控制器FPGA，配置为输入前级加速器的零相位和后级加速器的零相位，输入事例触发信号，还配置为分别输出延时后的符合信号至前级加速器和后级加速器；

辅助控制器，与所述主控制器耦接，还配置为连接一上位机，配置为使主控制器FPGA与所述上位机通信。

6.一种同步加速器设备，其特征在于包括：

前级加速器和后级加速器，所述前级同步加速器中加速完成的束团引出，注入后级同步加速器；

权利要求1-4任一所述的高频同步系统。

7.一种同步加速器设备，其特征在于包括：

前级加速器，包括内置的高频低电平控制现场可编程门阵列，用于确定并输出前级加速器的零相位；

后级加速器，包括内置的高频低电平控制现场可编程门阵列，用于确定并输出后级加速器的零相位，所述前级加速器中的加速完成的束团引出后注入后级加速器；

权利要求5所述的高频同步系统。